JP2005223911A - データ依存アイ・ダイヤグラムを測定・表示するための方法及びデバイス - Google Patents

Abstract

【課題】非データ依存効果を除去する多値信号のアイ・ダイヤグラムを描く方法及び装置を提供すること。
【解決手段】方法は、可変ビットオフセット、１或いはそれ以上のビット期間範囲内の所望の時間オフセット及び所望の重要電圧領域において、事象カウントを収集し、該カウントから非データ依存効果を除去し、１或いはそれ以上の重要ビット領域範囲内における所望の時間オフセット及び所望の重要電圧領域範囲内における所望電圧オフセットの合成ダイヤグラムを生成し、表示することを含む。装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウントを制御するビットオフセット信号を発生するトリガー処理回路を含む。
【選択図】図１

Description

本発明は、ＡＴＥ設備やコミュニケーションデバイス及びシステムに組み込まれるテスト機構と同様に、例えば、オシロスコープ、ジッタ・アナライザ及びビットエラーレートテスタなどのような高速データコミュニケーションデバイス、サブコンポーネント、若しくはリンクの多値信号の電気的もしくは光学的アイ・ダイヤグラム波形を測定するシステムに関する。

アイ・ダイヤグラム、即ち、多値データ・ストリームにおける全ての可能なビット・トランジションのビット同期永続オーバーレイは、例えばデジタルデータコミュニケーションで使用されるデータ・ストリームの質を等級付けするために通常使用される。アイ・ダイヤグラムはよく知られており、通常使用されるオシロスコープデバイス及びジッタ・アナライザを含む他のアナライザが組み込まれたオシロスコープ・サンプリング特性を使用することで構成され得る。加えて、二進識別回路とウィンドウ識別回路を使用し、アイ・ダイヤグラムを作成する技術は既に本発明者により開示されている。例えば、米国特許出願０９／５４１９７０号及び１０／０９９４８７号においてこれら技術の全貌が明らかにされている。

いくつかのアイ・ダイヤグラムは、論理１の値と論理０の値の間の中央で小さいアイ（eye）を有するとして定義される不十分なアイ（eye）開口部を有している。それ故、高レベル若しくは低レベルの論理的決定を行うにあたり、非常にエラーを犯し易くなる。そのようなアイ・ダイヤグラムを備えたコミュニケーション信号は、デジタル通信に使用するのが非常に困難である。

多値データ・ストリームにおけるビット・トランジションが、データ・ストリームの下でビットからビットに至る公称（nominal）パスから離れる多くの理由がある。これらの理由は、論理０と論理１の基線ワンダ、信号を通して加えられたノイズ、及びデータビット・トランジションにおけるジッタを含んでいるがこれらに限定はされない。これらの理由のいくつかは、送信されるデータ値及び最近のデータ履歴に依存しており、他の理由は、データ値及び最新の履歴から完全に独立している。

従来の技術は、多値信号振幅のサンプル数を平均化することにより、及び特定のビットオフセット（例えばトリガ・オフセット）に対応した平均値のみを含むことにより、非データ依存効果が排除されたアイ・ダイヤグラムを描くために、アイ・ダイヤグラム・サンプリング・オシロスコープを使用していた。これは、ヒューレット・パッカード（Hewlett-Packard）、アグリエント・テクノロジー（Agilent Technologies）及びテクトロニクス（Tektronix）製のサンプリング・オシロスコープにおいて、ターンキー特性（Turn-key features）として実行され、研究開発室におけるより一層のマニュアル・テストを経て一般に使用されることとなった。

前記技術では、その他の点ではオシロスコープを必要としない場合でも、アイ・ダイヤグラムが非データ依存効果を除去することが望まれる場合にはオシロスコープを必要とし、オシロスコープの追加費用が必要となることを意味する。前述されたアナログ技術の更なる欠点は、テスト下の多値データ信号の個々のビットポジションに関する平均に含まれるサンプル量が、200Kサンプル／秒未満の固有の効果的なサンプリング速度で固定され、特にデータレートに比例しないことである。

本発明者によって開示されたシステムにおいて、アイ・ダイヤグラムは、単一の閾値のスライスモード・コンパレータ若しくはウィンドウモード・コンパレータのどちらかを使用して測定・表示される。
これらの概念の実現は、データ依存効果を強調することなく、通常サンプリング・オシロスコープと同じ特徴を有するアイ・ダイヤグラムをもたらす。

例えばJungermanらの米国特許第６７１５１１２号に示されるように、トリガーされた波形は、ビットエラーレート測定値に対して電圧閾値を掃引することにより、更に、エラーレートのピークを見出し、様々なインクリメント時間においてトリガーされた波形の電圧値としてビットエラーレートの最大閾値電圧を使用するために、得られた結果を微分することにより、実行され得る。

米国特許第６７１５１１２号公報

Jungermanにより示されたこれらトリガーされた波形はアイ・ダイヤグラムではない。それらはアイ（eye）開口部を表示する為に、互いの上に多値信号における全てのビット・トランジションの形態をオーバーレイしない。
更に、Jungermanらにより報告されている「エラー性能アナライザ（error performance analyzer）」を操作するデバイスを制限すること、及びビットエラーレートを測定し得る状況（例えば、試験で使用されるパターンの第２基準コピー（second reference copy）が既知であって同期されている）は望ましい条件ではなく、そのような制限をしない方法は明らかな実質的改善といえる。

発明の概要
本発明において、多値信号のアイ・ダイヤグラムは、パターントリガーおよび事象カウンタから派生する他のエレメントである、ウィンドウコンパレータを使用することにより作成される。
このことは、例えば、アイ・ダイヤグラムのビット期間、若しくは複数のビット期間内の重要な全ての電圧オフセット及び全時間のオフセットをカバーする為、ウィンドウコンパレータ制限を設けている間に取られた、事象カウント測定値の結果を処理することにより達成される。そしてこの処理は、各カウントを多値信号のデータパターン内の適切なビットオフセットに属させる為に派生したパターントリガーを使用することを含み、更に、データパターン内の全てのビットオフセットについて、ビット期間内の各時間オフセットについて平均サンプル値を決定することを含み、更に、多値信号のデータパターン内の全ての属性付けられたビットからなるアイ・ダイヤグラムのビット期間内の全ての時間オフセットに関する各平均サンプルを描く／オーバーレイすることを含む。

この発明は、テスト下の多値信号と同様に、実質的に類似する参考（reference）多値信号をもつことを要求するビットエラーレート測定技術、および１つの信号が他のビットエラーを測定するための参考として使用できるような波形をロックするための同期方法を特に必要としない。

テスト中のデバイスは多値信号を出力する。これらの信号は、例えばアイ・ダイヤグラム表示を観測することにより試験することができる。
アイ・ダイヤグラムは、全ての可能な履歴状態において可能な限り全てのビット・トランジションのオーバーレイ（例えば、高から低、低から高、高から高、低から低）を示す。
本発明によると、データ依存的アイ・ダイヤグラムを測定・表示する方法は以下のものを含む。
あらゆるビットオフセット、ビット期間若しくはビット長内における所望時間オフセット及び重要（interest：以下全て同じ原語）電圧オフセット領域内部における所望電圧オフセットにおける事象カウントの収集すること; 平均化を通して収集された事象カウントから非データ依存効果を取り除くこと; ビット期間かビット長内に所望の時間オフセット及び関心電圧オフセット領域内の所望電圧オフセットの合成ダイヤグラムを作成すること; そして、結果を表示すること。

事象カウントの収集
事象は、システム内における固定遅延オフセットを含む可変遅延クロック信号の立ち上がり又は立ち下がりエッジにより定義される特定時間において、試験中における多値信号の電圧がV_hiとV_low間の制限範囲内に陥ると、カウントするためにアームされる。
事象カウントが無効にされない限り、アームされたカウントは実際に事象カウンタで多くとも１クロック期間ごとに一回カウントされる。
事象カウントは、サンプリング時間でのテスト中の多値信号内で与えられたビットオフセットが、与えられた測定について重要でないか若しくは計測がなされない為に実用の範囲外であるため、無効とされる。

本発明は、アイ・ダイヤグラムの重要（interest）領域をカバーするために１ビット以上の期間以内の重要電圧オフセット及び時間オフセットを示す充分な数の領域を訪れるために可能な限り多くのアルゴリズムの中から1つを選択する。
典型例で利用される1つのアルゴリズムは、下記に示すことができる。
（アイ・ダイヤグラムの所望の電圧解像度を表す）V_deltaのウィンドウのサイズ（V_hi−V_loで定義される）と、V_topからV_bottomまでのV_deltaのインクリメントにおける全ての電圧オフセットでのビット期間又はビット長内に一定の時間オフセットでの可能となるクロックビットの同一ナンバーに於ける事象測定が連続的に行われる。そして、アイ・ダイヤグラムに於ける所望の時間解像度を反映する所望の時間増分合計T_deltaにより、ビット期間又はビット長内での時間オフセットを増加させるために、測定によるこのカラムが一度完成されると、次のカラムの為のプロセスが繰返し行われる。
そして、この過程はT_deltaの所望のインクリメントの解像のときに0とTmax（Tmaxはアイ・ダイヤグラムのｘ軸に示されるべきである時間である）の間のあらゆるカラムについて繰り返される。

事象カウント収集の為の他のアルゴリズムは、異なるオーダーにおけるデータの収集若しくはアクティブな多レベル信号電圧がどこで起こり得るかを予測することができるアイ・ダイヤグラムの画像認識を含むが、これに限定されない様々な要素に基づいて実際の収集が実行される領域を最適化するためのオプションを含むことができる。

典型例において、一度収集されたデータ構造表現は、取られたすべての事象カウントから、組み込まれるか若しくは抽出されることとなる。
これは限定されないが、事象カウント値の３次元メモリ・アレイの形態を採ることができる。ここで、３次元の軸は、電圧オフセットとビット期間又はビット長内の時間オフセットと多値信号により表されるデータパターン内のビット位置を示している。

収集データの処理
収集された事象データから全ての非データ依存的効果を除去する為、収集された事象カウントデータを処理することは、多値信号データパターン内で各オフセットビット表示する事象カウントデータのあらゆる平面に関するあらゆるカラムに現れる収集データの複数の非ゼロ事象カウントがデータパターン平面の各ビットオフセットについての各カラムに関する平均電圧オフセットを決定するために使用される新しいデータ表現を作成することにより実行される。
この処理は、単一の電圧波形、即ちデータパターン内の全てのビットオフセットに関する夫々の多値入力信号の平均電圧波形を確立する。

このデータは、三次元軸がビット期間又はビット長内の時間オフセットを示す、Boolean値の３次元アレイにより表示される。データパターン内部のビット位置は多値信号及び重要電圧オフセット領域内の電圧オフセットが平均電圧オフセットであるか否かの論理条件（例えば、「真」又は「偽」）によって表される。
この論理的機能性は、Booleanより多くの表現ビットを使用するデータ構造において適合され得る点、留意すべきである。

オーバーレイ・アイ・ダイヤグラム
アイ・ダイヤグラム表示は、テスト中、デバイスからの多値信号からもたらされるデータパターンにすべての可能なビット・トランジションを表示するオーバーレイサンプルの合成表示である。
本発明において、データ依存効果を強調するアイ・ダイヤグラムは、多値信号で個々のビットトランジションタイプをそれぞれ表す平均波形をオーバーレイすることにより構成される。
収集データの処理が、平均値の検索を通して、個々の波形から非データ依存効果を除去すべく、一旦作動すると、これらの波形はアイ・ダイヤグラムを作成するために集合する。

アイ・ダイヤグラム作成の為、複数のデータ波形をオーバーレイする処理は、イメージ編集及び合成の関る当業者にはよく知られたあらゆる手法において達成することができる。
本発明の具体例では、重要電圧オフセット領域における全ての電圧オフセット及びビット期間又はビット長内の全ての所望時間オフセットのオン／オフ、グレーの陰影若しくは色彩の画素表示を含んで表示されるアイ・ダイヤグラムを表す、データ構造が組み立てられる。
これは、例えば、テスト中のデバイスからの多値信号において見られるデータパターン内の各ビットオフセットに対応する３次元表現における全てのデータ平面からそれぞれ同様に配置された画素を論理的に「OR」-ingを行うことによりなし得る。
このように、多値信号中の平均ビット位置の１つ以上が電圧オフセットと画素位置に対応する時間オフセットを通過すれば、１つの画素が１つの色となる。

同様に、アイ・ダイヤグラムのグレーの陰影若しくは色彩の表示は、処理された３次元データにおける画素と同様に配置された「真」の数を算術演算的に蓄積することにより作成される。
これらの場合では、１カウントの画素は、１つの波形タイプがその画素位置に存在することを意味する； ２カウントの画素は、２つの波形タイプがその画素位置に存在すること等を意味する。
これらのカウントはその後、画素の明度を調節するのに使用される。これに対し、１つの濃さ、明度又は色彩が、それぞれの画素位置が重要電圧領域における特定の電圧オフセット及び重要時間領域でのビット期間又はビット長内における特定時間オフセットを表示する特定のピクセル位置に存する、平均波形の数又は量を表すのに使用される。

結果の表示
一旦オーバーレイ・データが発生すると、他のアイ・ダイヤグラム表示と同様の馴染み深い方法で結果が示される。
フラット・パネル表示、ＣＲＴｓ、プリントアウトに限られないあらゆるタイプのグラフィック・コンピュータ表示は、結果、即ち、データ依存効果を強調するアイ・ダイヤグラムを表示するのに使用されるデバイスの全ての例である。

本発明の目的は、処理を通して非データ依存効果を除去することにより、データ依存効果を強調するアイ・ダイヤグラムの測定・表示を可能とすることにある。

本発明の他の目的は、オシロスコープよりむしろデータレートを測るパターントリガー及び事象カウンタから派生するウィンドウ・ビット・コンパレータのサンプリング能力を使用した処理を通して非データ依存効果を除去することによりデータ依存効果を強調するアイ・ダイヤグラムを表示することにある。

しかしながら、本発明の他の目的は、ビットエラーレート測定若しくは「エラー性能アナライザ」の結合要素を必要としない一方で、非データ依存効果を除去することによりデータ依存効果を強調するアイ・ダイヤグラムを表示することである。

本発明の目的及び利点についてさらなる理解を示すべく、参照符号を付与された部分を含む添付図面と以下の詳細な説明を参考にすべきである。
発明の詳細な説明
本発明は、本発明の典型的な実施形態が示されている添付の図面を参照しながら、より詳細に説明される。しかしながら、本発明は多くの異なる形態にて具体化することができ、以下の実施形態に限定されるものとして解釈してはならない。実施形態はむしろ、開示が充分に完全なものとなって本発明が当業者に充分に伝わるために提供されている。

図１は、本発明の測定回路又は装置２０を用いたサンプリング回路１０のブロック図を示している。テスト下のデバイス１２は、測定されるべき多値信号１３を出力する。多値信号１３は、ウィンドウコンパレータ１４に供給され、電圧レベル（Ｖhi及びＶlo）と比較される。もし、多値信号１３の電圧がＶloより大きく且つＶhiより小さい場合、ウィンドウコンパレータ１４は論理「真」を提供する。逆論理を用いるコンパレータが、本発明において等しく使用され得ることに注意すべきである。この論理ウィンドウ比較１５の結果は、サンプリングデバイス１６に提供される。サンプリングデバイス１６は、例えば、ウィンドウコンパレータ１５の出力が論理「真」又は「偽」の状態を、可変遅延回路１８によりサンプリングデバイス１６のクロック入力に提供されるクロック信号又はストローブ２１の立ち上がり（又は立ち下がり、或いは両方）のエッジにより指定される時間にてサンプリングするための機能をもつＤ型フリップフロップである。

本発明のクロック信号２１は、多値信号１３により運ばれるデータのビット期間と同期していなければならず、これは同じデータレート又は全ての好適なデータレートの固定整数分割にて可能となる。典型的な実施形態においては、フルビットレートクロック（例えば図中のクロック）が使用され、これはテスト下でのデバイス１２から若しくはビット同期データレートクロックを生成又は修復するために用いられるテストシステムに関係する刺激（stimulus）又は他の関連するエレクトロニクスから得ることができる。

サンプリング時間を多値信号１３で運ばれるデータのビット期間範囲内の全てのビットオフセットに移送するために、可変遅延回路１８が典型的な実施形態において用いられる。可変遅延回路１８は、ビット同期クロック信号１７の入力を許容し、挿入されたプログラマブル遅延量１９と共にビット同期クロック信号２１の略コピーを出力する。可変遅延サンプルクロック信号２１は、ウィンドウコンパレータ１４からの信号１５のサンプリングをサンプリングデバイス１６に命令するために、サンプリングストローブとしてサンプリングデバイス１６に使用される。サンプリングデバイス１６の出力２２は、多値信号１３の電圧が、サンプル時間においてＶhiとＶloの境界範囲内であるかどうかに依存して論理「真」又は論理「偽」となる。

同様に多値信号１３の電圧がサンプル時間においてＶhiとＶloの境界範囲内であるかどうかに依存して論理「真」又は論理「偽」となる論理信号を得ることができる多数の電気回路の構成があることは、当業者にとって理解できるであろう。例えば、２つのシングル閾値電圧コンパレータと１つの論理ＡＮＤ関数を用いることができる。また、２つのシングル閾値電圧コンパレータ、２つのサンプリングフリップフロップとサンプリングデバイスに続く１つの論理ＡＮＤ関数、及び他の適当な回路を用いることができる。多値信号の電圧がサンプル時間においてＶhiとＶloの境界範囲内であるかどうかに依存して論理「真」又は論理「偽」信号を生成するためのこれらのバリエーションは、本発明により考慮され、これによって本開示の範囲内に入る。

多値入力信号１３の電圧がサンプル時間においてＶhiとＶloの境界範囲内であるかどうかに依存して論理「真」又は論理「偽」の信号をホールドする信号２２は、クロック信号２１の次の立ち上がりエッジでカウント値２５を増加させる事象アレイカウンタからなるデジタルカウントデバイス２４のカウントとして用いられる。本発明の後サンプリング処理に適用されるクロック信号は、可能なセットアップ及び起こり得るホールドバリエーションについて補償するための特別な技術を用いることにより、可変遅延クロック２１となるかもしくは入力クロック信号１７の直接コピーとなり得る。カウントするために、事象アレイカウンタ２４は、トリガー処理回路２６により決定されたようにビットセルにのみ事象のカウントを制限する付加カウント可能関数２３により更にゲート制御されてもよい。トリガー処理回路２６は、例えば、マイクロプロセッサ、１或いはそれ以上のプロセッサを実行させる対応する数のソフトウェアコード、専用のハードウェア（例えばＡＳＩＣ）、論理サーキットリー、入力データ処理の能力をもつ規定の機械或いは適当なデバイスからなる。もし、本発明がソフトウェアコードとして実行される場合、そのようなソフトウェアコードからなるプログラム命令は、コンピュータ読み取り可能な媒体、例えば、フロッピー（登録商標）ディスク、ＣＤ、ＤＶＤ、ＺＩＰディスク或いは他の適当なメモリデバイスに記憶される。使用時において、コンピュータ読み取り可能な媒体は、１或いはそれ以上のプロセッサ又は実行デバイスに結合された適当な読み取り装置（例えば、ＣＤ−ＲＯＭドライブ）内に挿入され、これにより１或いはそれ以上のプロセッサが、記憶されたコードを実行し、対応する動作を実行する。

事象アレイカウンタ２４は、単一のカウンタ又は複数のカウンタからなり、夫々データパターン内の特定のビットオフセットを表し、もしトリガー処理回路２６により提供されたビットオフセット信号２８により与えられたクロックエッジにおいて適当に作動されるならば、増加のためのカウンタとして夫々アドレスされる。この方法において、本発明のシングルカウンタバージョンは、トリガー処理回路２６がシングルビットポジションをデータパターンの範囲内にアドレスするところで生成され、ウィンドウ事象は、もしサンプリングされたウィンドウコンパレータ論理値２２がパターンの範囲内で１ビットオフセットについて正しければ単にインクリメント（増加）される。或いは、本発明によるマルチプルカウンタは、トリガー処理回路２６がアドレスする、サンプリングされたウィンドウコンパレータ論理値の結果として増加されるカウンタアレイからのカウンタで生成される。

前述した実施形態は、本発明を実行し、且つデータ期間範囲内の個々のビットオフセットについて、重要（interest）電圧範囲内の電圧オフセットと、重要なビット長又はビット期間範囲内のビットオフセット内の時間オフセットの完全な範囲に亘って事象カウントを生成することにより、連続的に波形データの面の構築を要求し、それからデータ期間範囲内のビットオフセットを変化させ、そのサイクルを繰り返す。これに対して、変更実施形態は、信号が、重要電圧オフセット領域内の電圧オフセットと、重要ビット長又は期間の範囲内の時間オフセット内の時間オフセットを通過する間、データパターンの複数のビット面について事象カウントを同時に収集することができる。前述した測定回路２０は、殆どハードウェアを使用しないが、より多くのデータ経路を要求する。これに対して、変更実施形態は、より多くのハードウェア資源を利用し、より効率的である。

事象カウントアレイ２４は、ウィンドウ閾値のセッティングと遅延セッティングの夫々における収集サンプル期間の間に、プロセッサ３０によりリセットされ得る。サンプル期間の持続期間は、クロック数或いは特定のビットトランジションが存在するクロック数をカウントするクロックカウントダウンタイマー２７によりセットすることができる。この機能は、データパターンが既知の範囲内において、特定の電圧オフセット、時間遅延及びビット位置で得られるサンプルの数を保障するためである。データパターン範囲内における新たな電圧オフセット、時間遅延及びビット位置において新たな測定が開始されたとき、プロセッサ３０からのリセット関数２９は、同様にクロックカウント値もリセットする。

本発明のトリガー処理回路２６は、データ依存効果を強調するアイ・ダイヤグラム４０（図２）を描くために必要なタイミング同期をデータパターンに提供する。トリガー処理回路２６は、データパターン内のビットサンプル数、パターン長を認識し、ランニングカウントモジューロをこの数３１に維持しなければならない。この数は、テスト下のデバイスに使用されるテストパターンにより定義され、プロセッサ３０によりプログラムされる。この実行トリガーカウンタ値３１に基づき、クロックカウンタと事象カウントアレイは、カウントを可能或いは不可能にされる。そのようなトリガーエレメントの多くの可能な典型的な形態がある。本発明によるトリガー処理回路２６の２つの典型的形態は、ここに開示され、図３において詳細に記載されている。

カウント値又はカウント値のアレイ２５は、各ウィンドウ事象カウンタ測定が、与えられた重要電圧オフセット領域範囲内の電圧オフセットと、重要ビット長又はビット期間の範囲内の時間オフセットにおいて、セットされた後、プロセッサ３０により読み取られる。いずれのタイプの形態が使用されるかによって、各測定のセット後に読み取るための１或いはそれ以上のカウント値２５が存在し得る。一旦、これらの値がプロセッサ３０により読み取られると、それらは後処理、オーバーレイ及びディスプレイ機能のためにプロセッサ３０の記憶手段内に記憶される。

サンプリング回路１０は、記憶エレメント３２（例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ或いは全ての適当な揮発性又は不揮発性記憶媒体）と、ディスプレイエレメント３４（例えば、モニタ、ＣＲＴ、フラットパネルディスプレイ、プリンタ或いは全ての適当なディスプレイ）、或いは全ての一般的に有用でよく知られているメモリ又はディスプレイ技術からなる表示デバイスをも含んでいる。

図２は、クローズドダウンアイ開口部４１が現れており、データ依存効果を受けている典型的なアイ・ダイヤグラム４０を示している。この図は、示されたビット期間範囲内の全ての可能な時間オフセットで取られたテスト下のデバイスからの多値信号の多数の電圧サンプルをオーバーレイした結果である。この例では、約３と１／２のビット期間が示されている。この実施形態の目的は、図２及び類似のアイ・ダイヤグラムからデータ依存効果を強調することである。それは、既に述べられた本発明の他の目的を満たす、本発明の表された目的でもある。

図３ａは、本発明のトリガー処理回路２６の好適な実施形態のブロック図である。この実施形態においては、入力クロック信号２１はクロックカウンタ５０により連続的にカウントされる。クロックカウンタ５０からのカウント値２８は、コンパレータ５２によって、プロセッサ３０により提供されるパターン長値３１ａと比較される。カウント値２８がパターン長３１ａと等しいとき、クロックカウント５０のリセットを引き起こすリセット信号５３が発生し、それによってクロック信号のカウントが再度開始される。この方法では、カウント値２８はカウントを０からパターン長まで繰り返す。カウント値２８はそれから、適用されたクロックのエッジの次の立ち上がり（又は立ち下り）にて可能であればインクリメント（増加）させるために、カウンタアレイ内でカウンタ識別用のインデックスとしてこのカウント値２８を用いる事象アレイカウンタ２４に提供されるビットオフセット値としても使用される。

図３ａに記載されたトリガー処理回路２６は、プロセッサ３０にパターン長３１ａを提供することを要求する。トリガー処理回路２６の出力もしくは他の方法は、事象アレイカウンタ２４により使用されるビットオフセット値２８を提供する。

図３ｂは本発明によるトリガー処理回路４６の別の好適な実施形態のブロック図である。このトリガー処理回路４６においては、パターン長３１ａと、トリガー処理回路クロックカウンタ５０のモジューロカウンタの範囲内のビットオフセットに対応するビット数３１ｂの両方が要求される。これらの値は、プロセッサ３０により提供される。図３ａに示されたトリガー処理回路２６の最初の実施形態のように、カウンタ５０をリセットする（例えば、リセット信号５３を発生し、この信号をカウンタ５０に適用する）時を決定するために、パターン長３１ａは自走クロックカウンタ値２８と比較される。この実施形態において、自走クロックカウンタ５０は、クロックエッジの数を０からパターン長までカウントし、これを繰り返す。

クロックカウンタ２８の値はまた、第二のコンパレータ５４によりビット数３１ｂと比較され、これら２つの値が合致したとき、第二のコンパレータ５４はその後トリガー処理回路４６により提供されるビットゲート信号２３を発生する。ビットゲート信号２３は、図１に示された事象アレイカウンタ２４とクロックカウントダウン回路２７の両方により使用される。ビットゲート信号２３は更に、事象アレイカウンタ（本実施形態ではシングルカウンタ）が、サンプリングされたウィンドウ比較の論理結果が有効か否かをカウントすることを考慮するかどうかを限定する。もしクロックカウンタ信号２８が重要ビット数３１ｂに合致しない場合、ビットゲート信号２３は事象をカウントすることができない。

図４ａは非データ依存効果を除去するために収集されたデータの処理を示す。この図は、如何に、テスト下のデバイス１２（図１）から多値信号１３により運ばれるデータパターン内の個々のビット位置についての生事象カウント６０がノイズが多く、各時間オフセット（例えば０からビット期間まで）で多くの電圧オフセット（例えばＶ_topとＶ_bottomの間）をホールドしているかを示している。各時間オフセットについてＶ_topからＶ_bottomまで並んでいるこれらのサンプル６０は、非ゼロ値の平均（この図では符号Ａで示されている。）を見出すために解析される。このＶ_topとＶ_bottomの間の電圧オフセット（例えばＡ）において、指定された時間オフセットについての全てのサンプルカウントについての平均が存在している。処理を完了するために、類似する平均「Ａ」点は、１或いはそれ以上の重要ビットオフセット範囲内での全ての時間オフセットについて決定されなければならない。一旦これが完了すると、処理されたデータ６２は、１或いはそれ以上の重要ビット期間の範囲内の全ての時間オフセットについて単一の電圧オフセット値を示すように組み立てられる。収集データ６０の処理からの出力は、データパターン範囲内の様々なビットオフセット位置に関するこれらの処理データ構造の集合である。

図４ｂは、更にデータパターン内の１ビットオフセットについて本発明の集められたデータ要素の処理の入力７０及び出力７２を示している。この例において、１１０１０のデータパターンに対応するビットオフセットが解析されている。右側の平均化された（例えば出力）波形７２内では除去されているノイズは、左側（例えば入力）波形７０には明らかに存在している。

図５は本発明の典型的な実施形態によるサンプリング及びディスプレイ方法１００を示すフローチャートである。逆転、組み合わせ或いは他の様々な方法による動作ステップの変更が可能であって同じ結果を得ることができるが、この典型的な実施形態において、処理フローは本発明を遂行するために使用される。処理は事象カウントが収集されるステップ１０２で開始する。これは、例えば、データ依存効果を強調するアイ・ダイヤグラムの作成において用いられるカウント又はカウントアレイを収集すると同時に、重要電圧オフセット領域で電圧オフセットを掃引し、重要時間オフセット領域で１或いはそれ以上のビット期間範囲内で時間オフセットを掃引し、テスト下のデバイスから提供される多値信号により運ばれるビットパターン範囲内の様々なビットオフセットを通してステップする測定回路２０により遂行される。

ステップ１０４では、データから全てのノイズ又は他のデータ又はデバイス依存分散を除去するために、前もって集められたデータが処理される。これは、例えば、データパターン範囲内の各ビットオフセットについて、集められた（例えば入力）データの平均値を決定することにより達成される。

ステップ１０６では、対応する表示デバイス上で表示され得るような適当な方法で、数個の平均された入力データ波形からの結果をオーバーレイすることにより、オーバーレイ・アイ・ダイヤグラムが用意される。

ステップ１０８では、アイ・ダイヤグラムが適当な表示デバイス上に表される。
本発明による他の典型的な実施形態は、表示の部分的完了及び部分的更新を含むがこれに限定されない異なる方法でデータを処理することができる。これら付加的実施形態は、データ依存効果を強調するアイ・ダイヤグラムを描くための他の手段として想定される。

図６は、更に、どのようにして、データパターン範囲内の様々なビットオフセットについて平均化された波形１１０ａ−１１０ｎが、データ依存効果を強調する集合アイ・ダイヤグラム１２０を構築するためにオーバーレイされるかを示している。このダイヤグラムにおいて、パターン範囲内の７つのビットオフセットが使用されている。この目的のためにあらゆる数のビットオフセットが使用できることは明らかである。

図７は、データ依存効果を強調するアイ・ダイヤグラム１３０の図である。このダイヤグラムは図２のダイヤグラムと比較されるべきである。この形成されたアイ・ダイヤグラム１３０において、ノイズは信号の全てのトランジションに存在しており、データに依存していないノイズは除去され、多値信号上のビット・トランジション範囲内のデータ依存変動の程度を示す明瞭でクリスプ（crisp）なラインのみを示している。このダイヤグラムは本発明の表された目的を達成した例を示している。

概要において、本開示は、合成アイ・ダイヤグラムディスプレイ内に多値信号の個々に平均化されたビットトランジションをオーバーレイするための他の適当な素子と共に、ウィンドウコンパレータ、誘導パターントリガー及び事象カウンタを含むサンプリング回路の詳細を提供している。これを達成するため、テストされた全体のパターンの反復レートを定義するパターントリガーが形成される。このパターントリガーは、ウィンドウ事象カウントを属性付けるビットを定義するために用いられる。ウィンドウ事象カウントは、多値信号のビット期間範囲内の時間オフセット遅延について、全ての所望の分解能で多値信号電圧の範囲をカバーする電圧範囲に亘ってウィンドウコンパレータの２つの限界閾値を掃引し、多値信号が異なるウィンドウ電圧オフセットと時間オフセットにおいてウィンドウの内側にフォールすることが見出される時間数をカウントすることにより、本発明によって形成される。集められた電圧についてのウィンドウ事象カウントと時間オフセット掃引は、パターントリガーから派生する多数のデータビットオフセットについて個々に記憶される。ビット期間範囲内の全ての時間オフセットについて及びパターントリガーから派生する全てのビットオフセットについて、ウィンドウ事象カウントの各垂直カラムの意味は、データ依存効果を強調するアイ・ダイヤグラムディスプレイ上に決定されてプロット／オーバーレイされる。

本発明は、ＡＴＥ設備やコミュニケーションデバイス及びシステムに組み込まれるテスト機構と同様に、例えば、オシロスコープ、ジッタ・アナライザ及びビットエラーレートテスタなどのような高速データコミュニケーションデバイス、サブコンポーネント、若しくはリンクの多値信号の電気的もしくは光学的アイ・ダイヤグラム波形を測定するシステムとして利用できる。

トリガーデコーダと事象カウンタを使用する本発明の好適な実施例の詳細なブロックダイアグラムを示す。 多値信号のアイ・ダイヤグラムの一例を示す。 図１における好適な一実施形態として使用されるトリガーデコーダの回路図である。 図１における異なる好適な一実施形態として使用されるトリガーデコーダの回路図である。 ウィンドウ・カウントの２次元アレイを多値信号の平均値をもつ2次元アレイを変換する例を示す。 ウィンドウ・カウントの２次元アレイを多値信号の平均値をもつ2次元アレイを変換した結果の一例を示す。 本発明の技術を使用するとき実行される各ステップを示すフローチャート図である。 データ依存効果を強調する所望のアイ・ダイヤグラムを作成する為、多値信号データパターン内で多くのビットオフセットからウィンドウ・カウントの２次元アレイの処理及びオーバーレイを示している図である。 本発明のような新たなタイプのアイ・ダイヤグラムが如何にデータ依存効果を強調するかを示す図である。

符号の説明

１４ ウィンドウコンパレータ
１６ サンプリングデバイス
１８ 可変遅延回路
２４ 事象アレイカウンタ
２６ トリガー処理回路
３０ プロセッサ
５０ クロックカウンタ
５２ コンパレータ
５４ 第二のコンパレータ

Claims (15)

1. 入力信号を受け取り、該入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するために作動するウィンドウコンパレータと、
   前記出力信号をサンプリングして、所望の電圧範囲内にあるときに最初の論理値をもつサンプル信号を所望の時間間隔で発生するために作動する、前記ウィンドウコンパレータに接続されたサンプリングデバイスと、
   １或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表すカウント値信号を発生するために作動する、前記サンプリングデバイスに接続された事象アレイカウンタと、
   テストパターン信号に応じて事象アレイカウンタのカウントを制御するビットオフセット信号を発生するために作動する、前記事象アレイカウンタに接続されたトリガー処理回路と、
   からなることを特徴とする測定回路。
2. 所望のサンプリング時間間隔を変化させるために作動する可変遅延回路を更に含むことを特徴とする請求項１記載の測定回路。
3. 前記サンプル信号から非データ依存値を除去するために作動するプロセッサを更に含むことを特徴とする請求項１記載の測定回路。
4. 前記プロセッサが、１或いはそれ以上のサンプル信号の平均値を決定することにより、サンプル信号から非データ依存値を除去することを特徴とする請求項３記載の測定回路。
5. 前記所望の時間間隔がプログラマブルクロック信号により決定され、前記トリガー処理回路が更に少なくとも１つのクロックカウンタと第一の信号コンパレータを含み、前記クロックカウンタは前記プログラマブルクロック信号に応じてビットオフセット信号を発生することを特徴とする請求項１記載の測定回路。
6. 前記第一信号コンパレータ回路が、ビットオフセット信号がパターン長信号に相当するときに少なくともクロックカウンタをリセットするために作動することを特徴とする請求項５記載の測定回路。
7. 前記パターン長信号が、前記プロセッサにより提供されることを特徴とする請求項６記載の測定回路。
8. ビット数信号に相当するビットオフセット信号に応じてビットゲート信号を発生するために作動する第二信号コンパレータを更に含むことを特徴とする請求項５記載の測定回路。
9. 前記トリガー処理回路が、更にクロックカウンタ、第一信号コンパレータ及び第二コンパレータを含み、前記クロックカウンタはプログラマブルクロック信号に応じてビットオフセット信号を発生し、前記第一信号コンパレータは前記ビットオフセット信号がパターン長と等しいときに前記クロックカウンタをリセットするために作動し、前記第二信号コンパレータはビット数信号と等しい前記ビットオフセット信号に対応してビットゲート信号を発生するために作動することを特徴とする請求項１記載の測定回路。
10. 前記ビットゲート信号が、トリガー処理回路により決定されるビットセルのみをカウントするために前記事象アレイカウンタの作動を制限することを特徴とする請求項９記載の測定回路。
11. 前記可変遅延回路が遅延制御信号により制御されることを特徴とする請求項２記載の測定回路。
12. 可変ビットオフセット、１或いはそれ以上のビット期間範囲内の所望の時間オフセット及び所望の電圧領域において、事象カウントを収集し、
    収集された事象カウントから非データ依存効果を除去し、
    １或いはそれ以上の重要ビット期間範囲内における所望の時間オフセット及び所望の電圧領域範囲内における所望電圧オフセットの合成ダイヤグラムを生成し、
    前記合成ダイヤグラムを表示する
    ことからなることを特徴とするデータ依存情報を発生する方法。
13. 前記事象カウントの収集が、１或いはそれ以上のプログラマブル時間間隔におけるサンプリング入力値を含むことを特徴とする請求項１２記載の方法。
14. 前記収集された事象カウントからの非データ依存効果の除去が、１或いはそれ以上のビット期間及び所望電圧領域に亘って収集された事象カウントの平均値を決定することを更に含む請求項１２記載の方法。
15. 前記合成ダイヤグラムの生成が、与えられたビット期間及び電圧オフセット領域範囲内の複数の信号トレースをオーバーレイすることを更に含み、複数の信号トレースの各々が更に１或いはそれ以上のビット期間及び所望電圧領域に亘って収集された事象カウントの平均値からなることを特徴とする請求項１２記載の方法。
    
    

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