JP2005222025A - Display panel control circuit and display panel control method - Google Patents

Display panel control circuit and display panel control method Download PDF

Info

Publication number
JP2005222025A
JP2005222025A JP2004312930A JP2004312930A JP2005222025A JP 2005222025 A JP2005222025 A JP 2005222025A JP 2004312930 A JP2004312930 A JP 2004312930A JP 2004312930 A JP2004312930 A JP 2004312930A JP 2005222025 A JP2005222025 A JP 2005222025A
Authority
JP
Japan
Prior art keywords
panel
horizontal
counter
output
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004312930A
Other languages
Japanese (ja)
Inventor
Norihide Kinugasa
教英 衣笠
Takao Nirasawa
敬央 韮澤
Hideo Hamaguchi
英雄 濱口
Miyuki Ota
幸 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004312930A priority Critical patent/JP2005222025A/en
Publication of JP2005222025A publication Critical patent/JP2005222025A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Studio Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display panel control circuit which can simultaneously display two or more display panels and suppress an increase of a circuit area. <P>SOLUTION: The display panel control circuit includes a voltage controlled oscillator (VCO) 100 for outputting a clock signal; a first-panel horizontal system pulse generation section 200; a second-panel horizontal system pulse generation section 500; a vertical system pulse generation section 600 which is commonly used among the first and second panels; a phase comparator 300; and a smoothing element 400. The first-panel horizontal system pulse generation section 200 and the second-panel horizontal system pulse generation section 500 respectively generate a reference signal of a first-panel horizontal system output group and a reference signal of a second-panel horizontal system output group from signal VCOCLK 1 output with the VCO 100. It is thus possible to simultaneously drive two different panels. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、液晶パネルなどの表示パネルの表示を制御する表示パネル制御回路に関し、特に、異なる駆動方式の2つの表示パネルを同時に駆動する表示パネル制御回路に関する。   The present invention relates to a display panel control circuit that controls display on a display panel such as a liquid crystal panel, and more particularly to a display panel control circuit that drives two display panels of different driving methods simultaneously.

いわゆる液晶を用いて映像の表示を行う液晶表示装置が広く普及している。液晶表示装置において、液晶パネルの制御回路は、液晶パネル表示機能をもつデジタルビデオカメラ(DVC)やデジタルカメラ(DSC)、その他のAV機器に搭載されている。   Liquid crystal display devices that display images using so-called liquid crystals are widely used. In a liquid crystal display device, a liquid crystal panel control circuit is mounted on a digital video camera (DVC), a digital camera (DSC), or other AV equipment having a liquid crystal panel display function.

図4、図5及び図6〜図10を用いて従来例の液晶パネル表示の制御回路を説明する。図4は、従来例に係る液晶パネル表示の制御回路の構成を示すブロック回路図である。図5は、従来例に係る液晶パネル表示の制御回路の具体的な構成を示すブロック回路図である。この制御回路は、2つの液晶パネルを備えたデジタルビデオカメラ等に用いられる回路である。   A conventional liquid crystal panel display control circuit will be described with reference to FIGS. 4, 5 and 6 to 10. FIG. 4 is a block circuit diagram showing a configuration of a control circuit for a liquid crystal panel display according to a conventional example. FIG. 5 is a block circuit diagram showing a specific configuration of a liquid crystal panel display control circuit according to a conventional example. This control circuit is a circuit used for a digital video camera or the like provided with two liquid crystal panels.

従来の表示パネル制御回路は、電圧制御型発振器(以下VCOと記す)1100と、第1のパネルおよび第2のパネル用の水平系駆動パルス作成部1700と、水平同期信号入力端子1010に入力される水平同期信号HDと水平系駆動パルス作成部1700の出力信号である位相被比較信号との位相誤差を出力する位相比較器1300と、位相比較器1300の位相誤差出力を平滑してVCO1100へフィードバックする平滑器(以下LPFと記す)1400と、水平系駆動パルス作成部1700の出力信号であるVCLKと垂直同期信号入力端子1020に入力される垂直同期信号VDとが入力される第1のパネルおよび第2のパネル用の垂直系駆動パルス作成部1600とを備えている。従来の表示パネル制御回路では、VCO1100、水平系駆動パルス作成部1700および垂直系駆動パルス作成部1600の動作はパネル選択信号SELによって切り替えられる。すなわち、パネル選択信号入力端子1070が出力する信号は、パネル選択信号SELの“Hi”、“Lo”に応じて第1のパネル用信号と第2のパネル用信号とに切り替えられる。具体的には、パネル選択信号SELに応じて、VCO1100は第1のパネル用のクロック信号VCOCLK1または第2のパネル用のクロック信号VCOCLK2を出力する。また、水平系駆動パルス作成部1700はパネル選択信号SELによって第1のパネル用水平系出力群を第1のパネル用水平系出力群出力端子1030に出力するか第2のパネル用水平系出力群を第2のパネル用水平系出力群出力端子1050に出力するかが切り替えられる。垂直系駆動パルス作成部1600は、パネル選択信号SELによって第1のパネル用垂直系出力群を第1のパネル用垂直系出力群出力端子1040に出力するか第2のパネル用垂直系出力群を第2のパネル用垂直系出力群出力端子1060に出力するかが切り替えられる。   A conventional display panel control circuit is input to a voltage controlled oscillator (hereinafter referred to as VCO) 1100, a horizontal drive pulse generator 1700 for the first panel and the second panel, and a horizontal synchronization signal input terminal 1010. The phase comparator 1300 that outputs a phase error between the horizontal synchronization signal HD and the phase comparison signal that is the output signal of the horizontal drive pulse generator 1700, and the phase error output of the phase comparator 1300 is smoothed and fed back to the VCO 1100. A smoother (hereinafter referred to as LPF) 1400, a first panel to which VCLK, which is an output signal of the horizontal drive pulse generator 1700, and a vertical synchronization signal VD input to the vertical synchronization signal input terminal 1020 are input; And a vertical drive pulse generator 1600 for the second panel. In the conventional display panel control circuit, the operations of the VCO 1100, the horizontal drive pulse generator 1700, and the vertical drive pulse generator 1600 are switched by the panel selection signal SEL. That is, the signal output from the panel selection signal input terminal 1070 is switched between the first panel signal and the second panel signal in accordance with “Hi” and “Lo” of the panel selection signal SEL. Specifically, the VCO 1100 outputs the first panel clock signal VCOCLK1 or the second panel clock signal VCOCLK2 in response to the panel selection signal SEL. Also, the horizontal drive pulse generator 1700 outputs the first panel horizontal output group to the first panel horizontal output group output terminal 1030 or the second panel horizontal output group in response to the panel selection signal SEL. Are output to the second panel horizontal output group output terminal 1050. The vertical drive pulse generation unit 1600 outputs the first panel vertical output group to the first panel vertical output group output terminal 1040 or the second panel vertical output group in response to the panel selection signal SEL. Whether to output to the second panel vertical output group output terminal 1060 is switched.

ところで、液晶パネルの駆動方式にはR(赤)、G(緑)、B(青)に相当する3画素を順次駆動させる1画素順次転送方式と、R、G、Bの3画素を同時に駆動表示させる3画素同時転送方式とがある。1画素順次転送方式での水平シフトクロックは主に3相のパルス信号で行い、3画素同時転送方式の水平シフトクロックは2相のパルス信号で行う場合が多い。   By the way, the driving method of the liquid crystal panel is a one-pixel sequential transfer method in which three pixels corresponding to R (red), G (green), and B (blue) are sequentially driven, and three pixels of R, G, and B are simultaneously driven. There is a three-pixel simultaneous transfer method to display. In many cases, the horizontal shift clock in the one-pixel sequential transfer method is mainly made up of three-phase pulse signals, and the horizontal shift clock in the three-pixel simultaneous transfer method is made up of two-phase pulse signals.

また、各画素がデルタ配列されている液晶パネル表示での水平シフトクロックは、奇数行(ODDライン)と偶数行(EVENライン)とで、それぞれ位相制御して画素配列に合わせる必要がある。   Further, the horizontal shift clock in the liquid crystal panel display in which the pixels are arranged in a delta arrangement needs to be phase-controlled in the odd rows (ODD lines) and even rows (EVEN lines) to match the pixel arrangement.

図5は、第1のパネルとして1画素順次転送方式のパネルを、第2のパネルとして3画素同時転送方式のパネルをそれぞれ制御する表示パネル制御回路の例を示している。   FIG. 5 shows an example of a display panel control circuit that controls a one-pixel sequential transfer type panel as the first panel and a three-pixel simultaneous transfer type panel as the second panel.

同図に示す表示パネル制御回路において、水平系駆動パルス作成部1700では、VCO1100の出力信号であるVCOCLK1あるいはVCOCLK2を1/6分周器1210で6分の1分周した信号HCLK1をHカウンタ(1)1220のクロック信号としている。また、この信号HCLK1は、第1のパネル用水平シフトクロック作成部1230と第2のパネル用水平シフトクロック作成部1530とに入力されている。   In the display panel control circuit shown in the figure, the horizontal drive pulse generator 1700 generates a signal HCLK1 obtained by dividing the output signal VCOCLK1 or VCOCLK2 of the VCO 1100 by 1/6 with a 1/6 divider 1210 by an H counter ( 1) 1220 clock signal. The signal HCLK1 is input to the first panel horizontal shift clock generator 1230 and the second panel horizontal shift clock generator 1530.

また、Hカウンタ(1)1220の複数の出力信号の1つは位相比較器1300へ供給され、出力信号VCLKは垂直系駆動パルス作成部1600へ供給され、Hカウンタ(1)1220の他の出力信号群は第1のパネル用水平系出力群端子1030あるいは第2のパネル用水平系出力群端子1050に送出される。   One of the plurality of output signals of the H counter (1) 1220 is supplied to the phase comparator 1300, the output signal VCLK is supplied to the vertical drive pulse generating unit 1600, and the other output of the H counter (1) 1220 is output. The signal group is sent to the first panel horizontal output group terminal 1030 or the second panel horizontal output group terminal 1050.

第1のパネル用水平シフトクロック作成部1230は、HCLK1をクロック入力とする1/2分周器1231と、VC01100の出力信号であるVCOCLK1またはVCOCLK2をクロック入力とするシフトレジスタ1232と、シフトレジスタ1232の出力を、画素がデルタ配列された液晶パネルのODDラインとEVENラインとで出力信号の位相を切り替えるスイッチ部1233とで構成される。第1のパネル用水平シフトクロック作成部1230からは、スイッチ部1233の出力信号である第1のパネル用の3相水平シフトクロックCPH1、CPH2、CPH3が第1のパネル用水平シフトクロック出力端子1035に出力されている。   The first panel horizontal shift clock generator 1230 includes a 1/2 frequency divider 1231 that receives HCLK1 as a clock input, a shift register 1232 that receives VCOCLK1 or VCOCLK2 that is an output signal of VC01100, and a shift register 1232. Is output from a switch unit 1233 that switches the phase of the output signal between the ODD line and the EVEN line of the liquid crystal panel in which the pixels are arranged in a delta arrangement. From the first panel horizontal shift clock generating unit 1230, the first panel three-phase horizontal shift clocks CPH1, CPH2, and CPH3, which are output signals of the switch unit 1233, are used as the first panel horizontal shift clock output terminal 1035. Is output.

第2のパネル用水平シフトクロック作成部1530は、HCLK1がインバータ1534を介してクロックとして入力され、1/2分周器1231の出力をD入力とするD型フリップフロップ(以下「D−FF」と表記する)1532と、1/2分周器1231の出力とD-FF1532の出力とをデルタ配列された液晶パネルのODDラインとEVENラインとで切り替えるスイッチ部1533とで構成されている。スイッチ部1533からは、第2のパネル用の2相水平シフトクロックCKH1、CKH2が第2のパネル用水平シフトクロック出力端子1055に出力されている。   The second panel horizontal shift clock generator 1530 receives a D-type flip-flop (hereinafter referred to as “D-FF”) in which HCLK1 is input as a clock via an inverter 1534 and the output of the 1/2 frequency divider 1231 is the D input. 1532), and a switch unit 1533 for switching the output of the 1/2 frequency divider 1231 and the output of the D-FF 1532 between the ODD line and the EVEN line of the liquid crystal panel arranged in a delta arrangement. From the switch unit 1533, the two-phase horizontal shift clocks CKH1 and CKH2 for the second panel are output to the second panel horizontal shift clock output terminal 1055.

また、垂直系駆動パルス作成部1600は、VCLKをクロック入力とするVカウンタ(1)1610と、Vカウンタ(1)1610の各出力の論理を反転させる反転処理部1640とから構成され、反転処理部1640からの出力信号群は第1のパネル用垂直系出力群端子1040または第2のパネル用垂直系出力群端子1060に出力される。   The vertical drive pulse generation unit 1600 includes a V counter (1) 1610 that receives VCLK as a clock input and an inversion processing unit 1640 that inverts the logic of each output of the V counter (1) 1610. The output signal group from the unit 1640 is output to the first panel vertical output group terminal 1040 or the second panel vertical output group terminal 1060.

ここに示す従来の表示パネル制御回路において、VCO1100、水平系駆動パルス作成部1700および垂直系駆動パルス作成部1600は、パネル選択信号入力端子1070に入力されるパネル選択信号SELのレベルにより、第1のパネル用の動作と第2のパネル用の動作とに切り替えられている。   In the conventional display panel control circuit shown here, the VCO 1100, the horizontal drive pulse generating unit 1700, and the vertical drive pulse generating unit 1600 have the first level depending on the level of the panel selection signal SEL input to the panel selection signal input terminal 1070. The operation for the first panel and the operation for the second panel are switched.

図6は、従来の表示パネル制御回路の一部の構成を示す回路図である。同図では、第1のパネル用水平シフトクロック作成部1230の構成要素である1/2分周器1231と、第2のパネル用水平シフトクロック作成部1530の構成要素であるD-FF1532、インバータ1534との接続を示している。1/2分周器1231の出力信号をCKHO、D−FF1532の出力信号をCKHEとし、それらの信号の波形図を図8に示す。   FIG. 6 is a circuit diagram showing a partial configuration of a conventional display panel control circuit. In the figure, a 1/2 frequency divider 1231 that is a component of the first panel horizontal shift clock generator 1230, a D-FF 1532 that is a component of the second panel horizontal shift clock generator 1530, and an inverter 1534 is shown. The output signal of the 1/2 frequency divider 1231 is CKHO, the output signal of the D-FF 1532 is CKHE, and the waveform diagram of these signals is shown in FIG.

図8は、従来の表示パネル制御回路から出力される第1のパネル用および第2のパネル用の水平シフトクロックの変化を示す波形図である。ここで、1/2分周器1231の出力信号CKHOは第2のパネルのODDライン用の水平シフトクロックであり、D−FF1532の出力信号CKHEは第2のパネルのEVENライン用の水平シフトクロックである。また、ODD、EVENが逆になる場合もある。図8に示すようにHCLK1はVCOCLK1またはVCOCLK2を6分の1分周した信号であり、CKHOはHCLK1を2分の1分周した信号であり、CKHEはCKHOと90度差の信号となっている。   FIG. 8 is a waveform diagram showing changes in horizontal shift clocks for the first panel and the second panel output from the conventional display panel control circuit. Here, the output signal CKHO of the 1/2 divider 1231 is a horizontal shift clock for the ODD line of the second panel, and the output signal CKHE of the D-FF 1532 is a horizontal shift clock for the EVEN line of the second panel. It is. Also, ODD and EVEN may be reversed. As shown in FIG. 8, HCLK1 is a signal obtained by dividing VCOCLK1 or VCOCLK2 by a factor of 6, CKHO is a signal obtained by dividing HCLK1 by a factor of 2, and CKHE is a signal that is 90 degrees different from CKHO. Yes.

また、図7は、第1のパネル用水平シフトクロック作成部1230の構成要素であるシフトレジスタ1232の具体的な構成例を示す回路図である。シフトレジスタ1232では、1/2分周器1231の出力信号CKHOを、VCO1100の出力信号であるVCOCLK1またはVCOCLK2で2クロックずつ遅延させ、その信号をEX-OR、EX-NORゲートに入力することにより、VCOCLK1またはVCOCLK2の2クロック周期分の期間をHi期間とする3相の出力信号CPH1、CPH2、CPH3を得ている。図8に示すCPH1、CPH2、CPH3は第1のパネルのODDライン用の水平シフトクロックであり、さらにVCOCLK1またはVCOCLK2の1クロック周期分遅延させたCPH1、CPH2、CPH3をEVENライン用の水平シフトクロックとする。EVENライン用のCPH1、CPH2、CPH3を得るための回路は図7では示していないが、その動作波形のみ図9に示す。またODD、EVENが逆になる場合もある。   FIG. 7 is a circuit diagram showing a specific configuration example of the shift register 1232 which is a component of the first panel horizontal shift clock generating unit 1230. The shift register 1232 delays the output signal CKHO of the 1/2 frequency divider 1231 by two clocks by VCOCLK1 or VCOCLK2 which is the output signal of the VCO 1100, and inputs the signal to the EX-OR and EX-NOR gates. , Three-phase output signals CPH1, CPH2, and CPH3 are obtained in which a period of two clock cycles of VCOCLK1 or VCOCLK2 is a Hi period. CPH1, CPH2, and CPH3 shown in FIG. 8 are horizontal shift clocks for the ODD line of the first panel, and CPH1, CPH2, and CPH3 that are delayed by one clock period of VCOCLK1 or VCOCLK2 are horizontal shift clocks for the EVEN line. And Although the circuit for obtaining CPH1, CPH2, and CPH3 for the EVEN line is not shown in FIG. 7, only the operation waveforms are shown in FIG. ODD and EVEN may be reversed.

図9は、第1のパネルのODDライン用およびEVENライン用の水平シフトクロックを示す波形図である。同図に示すように、第1のパネルは3相シフトクロックによる1画素順次転送方式のデルタ配列のパネルであるので、CPH1、CPH2、CPH3の立ち上がりエッジの位相差が1画素(1dotとも記す)分の時間に相当することになる。また、1画素順次転送方式であるため、ODDラインとEVENラインとで0.5画素分のずらし補正が必要であり、VCOCLK1の1周期分CPH1、CPH2、CPH3を各々遅延させてEVENのCPH1、CPH2、CPH3を作成している。   FIG. 9 is a waveform diagram showing horizontal shift clocks for the ODD line and the EVEN line of the first panel. As shown in the figure, since the first panel is a one-pixel sequential transfer type delta arrangement panel using a three-phase shift clock, the phase difference between the rising edges of CPH1, CPH2, and CPH3 is one pixel (also referred to as 1 dot). This is equivalent to minutes. In addition, since it is a one-pixel sequential transfer method, it is necessary to perform a shift correction for 0.5 pixels on the ODD line and the EVEN line, and the CPH1, CPH2, and CPH3 of EVEN are respectively delayed by delaying CPH1, CPH2, and CPH3 by one period of VCOCLK1. CPH2 and CPH3 are created.

一方の第2のパネルは2相シフトクロックによる3画素同時転送方式のデルタ配列のパネルであるので、図10に示すようにCKHO=CKH1の反転信号であるCKH2の立ち上がりエッジと、CKH1の立ち上がりエッジとの位相差が3画素(3dotとも記す)分の時間に相当することになる。ここで、図10は、第2のパネルのODDライン用およびEVENライン用の水平シフトクロックを示す波形図である。同図に示すように、EVENライン用ではCKHE=CKH1としており、ODDライン用のシフトクロックからは1.5画素分のずらし補正が行われている。
特開平2−137586号
On the other hand, the second panel is a three-pixel simultaneous transfer type delta arrangement panel using a two-phase shift clock, and therefore, as shown in FIG. Is equivalent to a time of 3 pixels (also referred to as 3 dots). Here, FIG. 10 is a waveform diagram showing horizontal shift clocks for the ODD line and the EVEN line of the second panel. As shown in the figure, CKHE = CKH1 is set for the EVEN line, and a shift correction of 1.5 pixels is performed from the shift clock for the ODD line.
JP-A-2-137586

しかし、以上で説明した従来の表示パネル制御回路は、第1のパネルを表示する場合はVCO1100の出力信号であるVCOCLK1を第1のパネルの1画素分の周期から決定された第1の周波数に設定し、第2のパネルを表示する場合にはVCO1100の出力信号であるVCOCLK2を第2のパネルの1画素分の周期から決定された第2の周波数に設定する必要があった。そのため、従来の表示パネル制御回路では第1のパネルと第2のパネルの表示を交互に行うことは可能であったが、第1のパネルと第2のパネルを同時に表示させることはできなかった。   However, in the conventional display panel control circuit described above, when the first panel is displayed, the output signal VCOCLK1 of the VCO 1100 is set to the first frequency determined from the period of one pixel of the first panel. In the case of setting and displaying the second panel, it is necessary to set VCOCLK2, which is an output signal of the VCO 1100, to the second frequency determined from the period of one pixel of the second panel. Therefore, in the conventional display panel control circuit, the first panel and the second panel can be displayed alternately, but the first panel and the second panel cannot be displayed simultaneously. .

VCOを2つ用意し、PLLループを2重に持たせれば2つのパネルを同時に表示することはできるが、表示パネル制御回路を集積化して用いる場合に回路サイズが大きくなり、LSI全体の面積を小さくできないという不具合があった。   If two VCOs are prepared and two PLL loops are provided, two panels can be displayed at the same time. However, when the display panel control circuit is integrated and used, the circuit size increases and the area of the entire LSI is reduced. There was a problem that it could not be reduced.

さらに、従来は異なる2種類の液晶パネルを同時に駆動表示するために、それぞれ個別の表示パネル制御回路を持つ2つのLSIを用いていたので、LSIが実装されたセット全体の面積が大きくなるという不具合があった。   Furthermore, in the past, in order to drive and display two different types of liquid crystal panels at the same time, two LSIs each having a separate display panel control circuit were used, so the area of the entire set on which the LSIs were mounted increased. was there.

なお、平2−137586号公報に開示された液晶表示装置の制御回路は、VTRにおける静止画再生についての課題を解決するものであるが、1つの表示パネルを駆動するための回路である。その他の先行文献においても、複数の液晶パネルを同時に表示させる液晶表示に関する制御装置、制御回路は開示されていない。   Note that the control circuit of the liquid crystal display device disclosed in Japanese Patent Laid-Open No. 2-137586 is a circuit for driving one display panel, although it solves the problem of still image reproduction in the VTR. Other prior art documents do not disclose a control device or control circuit related to liquid crystal display for simultaneously displaying a plurality of liquid crystal panels.

本発明は上記従来の課題を解決するもので、1つのVCOで、2つ以上の表示パネルを同時に表示させることを可能とし、且つ回路面積の増加を抑えた表示パネル制御回路を提供することを目的とする。   The present invention solves the above-described conventional problems, and provides a display panel control circuit capable of simultaneously displaying two or more display panels with one VCO and suppressing an increase in circuit area. Objective.

上記課題を解決するため、本発明の表示パネル制御回路は、第1のパネルと第2のパネルの表示を制御する表示パネル制御回路であって、クロック信号を出力する電圧制御型発振器と、前記クロック信号をカウントし、第1の分周比でリセットされる第1のカウンタを有し、前記第1のパネル用の水平系出力パルス群を出力する第1のパネル用水平系パルス作成部と、前記クロック信号をカウントし、前記第1のカウンタがリセットされるタイミングと同一のタイミングでリセットされる第2のカウンタを有し、前記第2のパネル用の水平系出力パルス群を出力する第2のパネル用水平系パルス作成部とを備えている。   In order to solve the above problems, a display panel control circuit according to the present invention is a display panel control circuit that controls display on a first panel and a second panel, and includes a voltage-controlled oscillator that outputs a clock signal, A first panel horizontal pulse generation unit that has a first counter that counts a clock signal and is reset at a first frequency division ratio, and outputs a horizontal output pulse group for the first panel; A second counter that counts the clock signal and is reset at the same timing as the first counter is reset, and outputs a horizontal output pulse group for the second panel. 2 panel horizontal pulse generators.

この構成により、電圧制御型発振器の出力信号を切り替えることなく第1のカウンタのクロックおよび第2のカウンタのクロックを生成することができる。そのため、第1のパネル用の水平系出力パルス群と第2のパネル用の水平系出力パルス群とを同時に出力することが可能となるので、駆動方式等が異なる2つの表示パネルを同時に駆動することが可能となる。これにより、例えば本発明の表示パネル制御回路をデジタルビデオカメラに搭載すれば、モニターとファインダーの液晶パネルを同時に表示させることができるので、対面撮影などが可能となる。なお、本発明の表示パネル制御回路を用いて3つ以上の表示パネルを同時に駆動することも可能である。   With this configuration, the clock of the first counter and the clock of the second counter can be generated without switching the output signal of the voltage controlled oscillator. Therefore, the horizontal output pulse group for the first panel and the horizontal output pulse group for the second panel can be output at the same time, so that two display panels having different driving methods are driven simultaneously. It becomes possible. Thus, for example, if the display panel control circuit of the present invention is installed in a digital video camera, the monitor and the liquid crystal panel of the viewfinder can be displayed at the same time. Note that three or more display panels can be simultaneously driven by using the display panel control circuit of the present invention.

また、前記第1のパネル用水平系パルス作成部の出力信号をクロックとしてカウントし、垂直同期信号でリセットされる第3のカウンタを有し、前記第1のパネルおよび前記第2のパネル用の垂直系出力パルス群を出力する垂直系パルス作成部をさらに備えていることが好ましい。   In addition, the first panel and the second panel have a third counter that counts an output signal of the horizontal panel pulse generation unit as a clock and is reset by a vertical synchronization signal. It is preferable to further include a vertical pulse generation unit that outputs a vertical output pulse group.

前記第1のパネル用水平系パルス作成部の出力信号と水平同期信号との位相を比較する位相比較器と、前記位相比較器による比較結果を受けて、PLLループとして位相誤差電圧を前期電圧制御型発振器へフィードバックする平滑器とをさらに備えている。これにより、第1のカウンタのリセットタイミングが外部入力の水平同期信号HDのタイミングに一致するようにPLLが動作するので、第2のパネル用水平系パルス作成部のカウンタのリセットタイミングも水平同期信号のタイミングに一致させることができ、表示の乱れを抑えることができる。   A phase comparator that compares the phase of the output signal of the first horizontal panel pulse generator and the phase of the horizontal synchronizing signal, and the phase error voltage as a PLL loop in response to the comparison result by the phase comparator. And a smoother for feeding back to the type oscillator. As a result, the PLL operates so that the reset timing of the first counter coincides with the timing of the externally input horizontal synchronization signal HD. Therefore, the reset timing of the counter of the second panel horizontal pulse generator is also set to the horizontal synchronization signal. The display timing can be matched and display disturbance can be suppressed.

前記第1のパネル用水平系パルス作成部は、前記クロック信号をN分の1(Nは正の整数)分周して前記第1のカウンタのクロックを作成する第1の分周器をさらに有し、前記第2のパネル用水平系パルス作成部は、前記クロック信号をM分の1(MはNと異なる正の整数)分周して前記第2のカウンタのクロックを作成する第2の分周器をさらに有することにより、パネルごとに異なる水平系出力パルス群の基準信号を生成することができる。   The first panel horizontal pulse generating unit further includes a first frequency divider that generates a clock of the first counter by dividing the clock signal by 1 / N (N is a positive integer). And the second panel horizontal pulse generating unit divides the clock signal by 1 / M (M is a positive integer different from N) to generate a clock for the second counter. By further including the frequency divider, it is possible to generate a reference signal of a horizontal output pulse group that is different for each panel.

前記第1のカウンタから出力されたPLLリセット信号が前記第2の分周器および前記第2のカウンタに入力されることにより、第2のパネル用の水平シフトクロックや水平系出力パルスを水平同期信号に同期させることができるので、表示の乱れを抑制することができる。   The PLL reset signal output from the first counter is input to the second frequency divider and the second counter, so that the horizontal shift clock and the horizontal output pulse for the second panel are horizontally synchronized. Since it is possible to synchronize with a signal, display disturbance can be suppressed.

また、本発明の表示パネル制御方法は、電圧制御型発振器と、第1のカウンタを有する第1のパネル用水平系パルス作成部と、第2のカウンタを有する第2のパネル用水平系パルス作成部とを備えた表示パネル制御回路を用いて第1のパネルと第2のパネルの表示を同時に制御する表示パネル制御方法であって、前記電圧制御型発振器から出力された第1のクロック信号から第2のクロック信号を生成するステップ(a)と、前記第2のクロック信号をクロックとして前記第1のパネル用水平系パルス作成部が前記第1のパネル用の水平系出力パルス群を出力するステップ(b)と、前記第1のクロック信号から第3のクロック信号を生成するステップ(c)と、前記第3のクロック信号をクロックとして前記第2のパネル用水平系パルス作成部が前記第2のパネル用の水平系出力パルス群を出力するステップ(d)とを備えている。   The display panel control method of the present invention also includes a voltage-controlled oscillator, a first panel horizontal pulse generator having a first counter, and a second panel horizontal pulse generator having a second counter. A display panel control circuit using a display panel control circuit comprising: a display panel control circuit for simultaneously controlling display of a first panel and a second panel, wherein the first clock signal output from the voltage controlled oscillator is used. A step (a) for generating a second clock signal, and the first panel horizontal pulse generation unit outputs a horizontal output pulse group for the first panel using the second clock signal as a clock. A step (b), a step (c) for generating a third clock signal from the first clock signal, and a horizontal pulse generation for the second panel using the third clock signal as a clock. Parts is a step (d) for outputting a horizontal system output pulse group for the second panel.

この方法によれば、同一のクロック信号を受けて第1のパネル用水平系パルス作成部と第2のパネル用水平系パルス作成部とがそれぞれのパネル用の水平系出力パルス群を同時に出力できるので、駆動方式が異なるパネルや画素数が異なるパネルであっても同時に駆動することができる。   According to this method, upon receipt of the same clock signal, the first panel horizontal pulse generation unit and the second panel horizontal pulse generation unit can simultaneously output the horizontal output pulse groups for the respective panels. Therefore, even a panel with a different driving method or a panel with a different number of pixels can be driven simultaneously.

前記表示パネル制御回路は、前記第1のパネル用水平系パルス作成部の出力信号と水平同期信号との位相を比較する位相比較器と、前記位相比較器による比較結果を受けて、PLLループとして位相誤差電圧を前期電圧制御型発振器へフィードバックする平滑器とをさらに備えており、前記第1のカウンタが所定のタイミングでリセットされるステップと、前記第1のカウンタがリセットされるタイミングと同一のタイミングで前記第2のカウンタがリセットされるステップとをさらに備えていることにより、第1のカウンタのリセットタイミングが外部入力の水平同期信号HDのタイミングに一致するようにPLLが動作するので、第2のパネル用水平系パルス作成部のカウンタのリセットタイミングも水平同期信号のタイミングに一致させることができ、表示の乱れを抑えることができる。   The display panel control circuit receives a comparison result by the phase comparator for comparing the phase of the output signal of the horizontal pulse generating unit for the first panel and the horizontal synchronizing signal, and a PLL loop as a result of the comparison by the phase comparator. A smoother that feeds back a phase error voltage to a voltage controlled oscillator in the previous period. The step of resetting the first counter at a predetermined timing is the same as the timing of resetting the first counter. A step of resetting the second counter at the timing, so that the PLL operates so that the reset timing of the first counter coincides with the timing of the externally input horizontal synchronization signal HD. The reset timing of the counter of the horizontal pulse generator for panel 2 also matches the timing of the horizontal sync signal. Rukoto can, it is possible to suppress the disturbance of the display.

本発明によれば、1つのVCO出力周波数で、例えば駆動方式が1画素順次転送方式である第1のパネルと、3画素同時転送方式である第2のパネルなど、互いに異なる方式のパネルを交互ではなく同時に両方を駆動する表示パネル制御回路を実現できるという有利な効果が得られる。   According to the present invention, at different VCO output frequencies, for example, a first panel having a one-pixel sequential transfer method and a second panel having a three-pixel simultaneous transfer method are alternately used. However, the display panel control circuit that drives both of them simultaneously can be realized.

また、本発明によれば、複数の表示パネルを同時に表示させることができる上、回路面積の増加が小さいので、サイズの制約がある場合に有利な表示パネル制御回路を実現できる。   Further, according to the present invention, a plurality of display panels can be displayed at the same time, and an increase in circuit area is small, so that a display panel control circuit that is advantageous when there is a size limitation can be realized.

以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments that specifically show the best mode for carrying out the present invention will be described below with reference to the drawings.

(実施の形態)
図1、図2及び図3を用いて、本発明の実施形態に係る液晶表示制御回路(表示パネル制御回路)について説明する。本実施形態の液晶表示制御回路は、2つの液晶パネルを備えたデジタルビデオカメラやデジタルカメラなどのAV機器に用いられる。
(Embodiment)
A liquid crystal display control circuit (display panel control circuit) according to an embodiment of the present invention will be described with reference to FIGS. The liquid crystal display control circuit of this embodiment is used for AV equipment such as a digital video camera and a digital camera provided with two liquid crystal panels.

図1は、本発明の実施形態に係る液晶表示制御回路の構成を示すブロック回路図である。   FIG. 1 is a block circuit diagram showing a configuration of a liquid crystal display control circuit according to an embodiment of the present invention.

同図に示すように、本実施形態の液晶表示制御回路は、制御電圧に応じて発振周波数を変化させ、位相ロック状態において基準入力信号の周波数のn倍の発振周波数であるクロック信号VCOCLKを出力する電圧制御型発振器(以下VCOと記す)100と、クロック信号VCOCLKをカウントし所定の分周比でリセットされるカウンタと分周器とを有する第1のパネル用水平系パルス作成部200と、クロック信号VCOCLKをカウントし第1のパネル用水平系パルス作成部200のカウンタがリセットされるタイミングと同一のタイミングでリセットされるカウンタを有する第2のパネル用水平系パルス作成部500と、第1のパネル用水平系パルス作成部200の出力信号をクロック信号VCLKとしてカウントし端子20に入力される垂直同期信号VDに同期させてリセットされるカウンタを有する第1のパネルと第2のパネル共用の垂直系パルス作成部600と、第1のパネル用水平系パルス作成部200の出力信号PLL RESETと端子10に入力される水平同期信号HDとの位相を比較する位相比較器300と、位相比較器300の出力を受けて、VCO100へPLLループとして位相誤差電圧をフィードバックする平滑器(以下LPFと記す)400とを備えている。なお、第1のパネル用水平系パルス作成部200の出力信号であるクロック信号VCLKとPLL RESETとは異なる信号であってもよいし、同一の信号であってもよい。   As shown in the figure, the liquid crystal display control circuit of this embodiment changes the oscillation frequency according to the control voltage, and outputs a clock signal VCOCLK having an oscillation frequency n times the frequency of the reference input signal in the phase locked state. A voltage controlled oscillator (hereinafter referred to as VCO) 100, a first horizontal pulse generating unit 200 for a panel having a counter that counts a clock signal VCOCLK and is reset at a predetermined frequency division ratio, and a frequency divider, A second panel horizontal pulse generating section 500 having a counter that is reset at the same timing as the clock signal VCOCLK is counted and the counter of the first panel horizontal pulse generating section 200 is reset; The output signal of the panel horizontal pulse generator 200 is counted as the clock signal VCLK and input to the terminal 20. The first panel and the second panel share vertical pulse generator 600 having a counter that is reset in synchronization with the vertical synchronization signal VD, and the output signal PLL of the first panel horizontal pulse generator 200. A phase comparator 300 that compares the phases of RESET and the horizontal synchronization signal HD input to the terminal 10, and a smoother (hereinafter referred to as LPF) that receives the output of the phase comparator 300 and feeds back a phase error voltage to the VCO 100 as a PLL loop. 400). Note that the clock signal VCLK and the PLL RESET, which are output signals of the first panel horizontal pulse generating unit 200, may be different signals or the same signal.

第1のパネル用水平系パルス作成部200は、第1のパネル用水平系出力パルス群を出力端子25に送出し、第2のパネル用水平系パルス作成部500は、第2のパネル用水平系出力パルス群を出力端子45に送出する。第1のパネルと第2のパネル共用の垂直系パルス作成部600は、第1のパネル用垂直系出力パルス群を第1のパネル用垂直系出力群端子40に送出し、第2のパネル用垂直系出力パルス群を第2のパネル用垂直系出力群端子60にそれぞれ送出する。ここで、第1のパネル用水平系出力パルス群には、第1のパネルの駆動に必要な各種出力パルスと水平シフトクロックとが含まれている。また、第2のパネル用水平系出力パルス群には、第2のパネルの駆動に必要な各種出力パルスと水平シフトクロックとが含まれている。   The first panel horizontal pulse generator 200 sends the first panel horizontal output pulse group to the output terminal 25, and the second panel horizontal pulse generator 500 generates the second panel horizontal pulse. The system output pulse group is sent to the output terminal 45. The vertical pulse generating unit 600 shared by the first panel and the second panel sends the first panel vertical output pulse group to the first panel vertical output group terminal 40 to be used for the second panel. The vertical output pulse group is sent to the second panel vertical output group terminal 60, respectively. Here, the horizontal output pulse group for the first panel includes various output pulses and a horizontal shift clock necessary for driving the first panel. The second panel horizontal output pulse group includes various output pulses and a horizontal shift clock necessary for driving the second panel.

本実施形態の液晶表示制御回路では、PLLループ内の位相比較器での位相被比較信号と、第2のパネル用水平系パルス作成部500のカウンタをリセットする信号とを同一の信号PLL RESETとしているが、各々個別の信号であってもかまわない。第1のパネル用水平系パルス作成部200内のカウンタは水平同期信号HDと位相比較させる位相被比較信号PLL RESETを作成するため、少なくとも1水平期間の64μsecの周期まで動作させる必要があるが、第2のパネル用水平系パルス作成部500内のカウンタは、高々水平ブランキングまでの時間をカウントできばよいので、第1のパネル用水平系パルス作成部200内のカウンタより規模が小さくてよい。   In the liquid crystal display control circuit of the present embodiment, the signal to be compared in the phase comparator in the PLL loop and the signal for resetting the counter of the second panel horizontal pulse generator 500 are set as the same signal PLL RESET. However, it may be an individual signal. The counter in the first panel horizontal pulse generating unit 200 needs to operate at least for a period of 64 μsec in one horizontal period in order to generate a phase-compared signal PLL RESET for phase comparison with the horizontal synchronizing signal HD. The counter in the second panel horizontal pulse generating unit 500 only needs to be able to count the time until horizontal blanking at most, so the scale may be smaller than the counter in the first panel horizontal pulse generating unit 200. .

なお、垂直系パルス作成部600は第1のパネル用の出力パルス群と第2のパネル用の出力パルス群とを共に出力している。これは、パネルの画素数や駆動方式が異なるパネルであっても、垂直方向のパルス群は1水平期間を周期とするタイミング出力パルス群になるので、共通の信号を両パネルに分岐して出力することができるためである。   The vertical pulse generator 600 outputs both the output pulse group for the first panel and the output pulse group for the second panel. This is because even if the panel has a different number of pixels and different driving methods, the pulse group in the vertical direction becomes a timing output pulse group with a period of one horizontal period, so a common signal is branched and output to both panels. This is because it can be done.

次に、液晶表示制御回路の具体例を挙げて各構成要素の説明をする。図2は、本実施形態の液晶表示制御回路の具体構成例を示すブロック回路図である。同図では、第1のパネルとして1画素順次転送方式のパネルを、第2のパネルとして3画素同時転送方式のパネルを例として図示している。デジタルビデオカメラの場合、第1のパネルと第2のパネルのうち一方がファインダー用として用いられ、他方が画像確認用の液晶モニターとして用いられる。   Next, each component will be described with specific examples of the liquid crystal display control circuit. FIG. 2 is a block circuit diagram showing a specific configuration example of the liquid crystal display control circuit of the present embodiment. In the drawing, a one-pixel sequential transfer type panel is shown as an example of the first panel, and a three-pixel simultaneous transfer type panel is shown as an example of the second panel. In the case of a digital video camera, one of the first panel and the second panel is used for a viewfinder, and the other is used as a liquid crystal monitor for image confirmation.

図2に示すように、第1のパネル用水平系パルス作成部200は、1/6分周器(1/N分周器)210と、Hカウンタ(1)220と、第1のパネル用水平シフトクロック作成部230とを有している。   As shown in FIG. 2, the horizontal panel pulse generator 200 for the first panel includes a 1/6 divider (1 / N divider) 210, an H counter (1) 220, and a first panel use. A horizontal shift clock generator 230.

第1のパネル用水平系パルス作成部200においては、VCO100の出力信号であるVCOCLK1を1/6分周器210で6分の1分周した信号HCLK1をHカウンタ(1)220のクロック信号としている。また、信号HCLK1は、第1のパネル用水平シフトクロック作成部230に入力されている。Hカウンタ(1)220の複数の出力のうち信号PLL RESETは位相比較器300および第2のパネル用水平系パルス作成部500へ供給され、複数の出力のうち第1のパネル用水平系出力群は第1のパネル用水平系出力群端子30に送出され、複数の出力のうち出力信号VCLKは垂直系パルス作成部600へ供給されている。   In the first panel horizontal pulse generator 200, the signal HCLK1 obtained by dividing the VCOCLK1 output signal of the VCO 100 by 1/6 by the 1/6 divider 210 is used as the clock signal of the H counter (1) 220. Yes. The signal HCLK1 is input to the first panel horizontal shift clock generator 230. Among the plurality of outputs of the H counter (1) 220, the signal PLL RESET is supplied to the phase comparator 300 and the second panel horizontal pulse generation unit 500, and the first panel horizontal output group among the plurality of outputs. Is sent to the horizontal output group terminal 30 for the first panel, and the output signal VCLK of the plurality of outputs is supplied to the vertical pulse generating unit 600.

第1のパネル用水平シフトクロック作成部230は、HCLK1をクロック入力とする1/2分周器231と、VCO100の出力信号であるVCOCLK1をクロック入力とし、1/2分周器231の出力を受けるシフトレジスタ232と、シフトレジスタ232の出力を、画素がデルタ配列された液晶パネルのODDラインとEVENラインとで切り替えるスイッチ部233とを有している。第1のパネル用水平シフトクロック出力端子35からは、スイッチ部233の出力信号である第1のパネル用の3相水平シフトクロックCPH1、CPH2、CPH3が回路外部に出力される。この第1のパネル用水平シフトクロック作成部230は従来例の第1のパネル用水平シフトクロック作成部230と同一である。なお、図2で示す第1のパネル用水平系出力群端子30および第1のパネル用水平シフトクロック出力端子35は、図1で示す出力端子25に相当する。   The first panel horizontal shift clock generator 230 receives a 1/2 frequency divider 231 using HCLK1 as a clock input and a VCOCLK1 output signal of the VCO 100 as a clock input, and outputs the 1/2 frequency divider 231 output. It has a shift register 232 for receiving, and a switch unit 233 for switching the output of the shift register 232 between the ODD line and the EVEN line of the liquid crystal panel in which pixels are delta arranged. From the first panel horizontal shift clock output terminal 35, the first panel three-phase horizontal shift clocks CPH1, CPH2, and CPH3, which are output signals of the switch section 233, are output to the outside of the circuit. The first panel horizontal shift clock generator 230 is the same as the first panel horizontal shift clock generator 230 of the conventional example. The first panel horizontal output group terminal 30 and the first panel horizontal shift clock output terminal 35 shown in FIG. 2 correspond to the output terminal 25 shown in FIG.

第2のパネル用水平系パルス作成部500は、1/5分周器(1/M分周器)510と、Hカウンタ(2)520と、第2のパネル用水平シフトクロック作成部530とを有している。   The second panel horizontal pulse generator 500 includes a 1/5 frequency divider (1 / M frequency divider) 510, an H counter (2) 520, and a second panel horizontal shift clock generator 530. have.

また、第2のパネル用水平シフトクロック作成部530は、1/2分周器531と、インバータ534と、D−FF532と、スイッチ部533とを有している。   The second panel horizontal shift clock generating unit 530 includes a 1/2 frequency divider 531, an inverter 534, a D-FF 532, and a switch unit 533.

第2のパネル用水平系パルス作成部500において、1/5分周器510がVCO100の出力信号であるVCOCLK1を5分の1分周して信号HCLK2を出力する。1/5分周器510にはまた、Hカウンタ(1)220の出力であるPLL RESETが入力される。また、信号HCLK2はHカウンタ(2)のクロック信号となるとともに、第2のパネル用水平シフトクロック作成部530内の1/2分周器531のクロック信号ともなる。このHCLK2は、1/2分周器531の出力をD入力とするD−FF532のクロック入力端子にインバータ534を介して入力される。1/2分周器531とD−FF532の両出力は、デルタ配列された液晶パネルのODDラインとEVENラインとで切り替えるスイッチ部533に入力され、スイッチ部533は、第2のパネル用の2相の水平シフトクロックCKH1、CKH2を第2のパネル用水平シフトクロック出力端子55に出力する。この水平シフトクロックCKH1、CKH2は、水平同期信号HDに同期している。また、Hカウンタ(2)520は前述のHCLK2の他にPLL RESETを受けて、水平同期信号HDに同期された第2のパネル用水平系出力を第2のパネル用水平系出力群端子50に出力する。なお、図2で示す第2のパネル用水平系出力群端子50および第2のパネル用水平シフトクロック出力端子55は、図1で示す出力端子45に相当する。   In second panel horizontal pulse generating section 500, 1/5 frequency divider 510 divides VCOCLK1, which is an output signal of VCO 100, by one fifth, and outputs signal HCLK2. PLL reset, which is the output of H counter (1) 220, is also input to 1/5 frequency divider 510. Further, the signal HCLK2 becomes a clock signal of the H counter (2) and also becomes a clock signal of the ½ frequency divider 531 in the second panel horizontal shift clock generating unit 530. This HCLK2 is input via an inverter 534 to a clock input terminal of a D-FF 532 having an output of the 1/2 frequency divider 531 as a D input. Both outputs of the 1/2 frequency divider 531 and the D-FF 532 are input to the switch unit 533 that switches between the ODD line and the EVEN line of the delta-arranged liquid crystal panel, and the switch unit 533 is for the second panel. The horizontal shift clocks CKH1 and CKH2 of the phase are output to the second panel horizontal shift clock output terminal 55. The horizontal shift clocks CKH1 and CKH2 are synchronized with the horizontal synchronization signal HD. Further, the H counter (2) 520 receives the PLL RESET in addition to the above-described HCLK2, and outputs the second panel horizontal output synchronized with the horizontal synchronization signal HD to the second panel horizontal output group terminal 50. Output. The second panel horizontal output group terminal 50 and the second panel horizontal shift clock output terminal 55 shown in FIG. 2 correspond to the output terminal 45 shown in FIG.

ここで、本実施形態の液晶表示制御回路が従来の液晶表示制御回路と異なるのは1/2分周器231と1/2分周器531とが出力するクロック、すなわち第1のパネル用の水平シフトクロックと第2のパネル用の水平シフトクロックを作成するための基準信号が2つ(HCLK1およびHCLK2)同時に出力される点である。これに対し、従来例では第1のパネルと第2のパネルで共通してHCLK1が1/2分周器1231(図5参照)に入力されていた。そして、第1のパネル表示の場合と第2のパネル表示の場合とでVCO1100の出力を選択信号SELによりVCOCLK1とVCOCLK2に切り替えていたので、HCLK1は第1のパネル表示と第2のパネル表示とでその周波数は異なっていた。そのため、従来例では第1のパネルと第2のパネルとの交互表示は可能であっても同時に表示させることができなかった。   Here, the liquid crystal display control circuit of the present embodiment is different from the conventional liquid crystal display control circuit in that the clocks output from the 1/2 divider 231 and the 1/2 divider 531, that is, for the first panel. Two reference signals (HCLK1 and HCLK2) for generating the horizontal shift clock and the horizontal shift clock for the second panel are simultaneously output. On the other hand, in the conventional example, HCLK1 is input to the 1/2 frequency divider 1231 (see FIG. 5) in common for the first panel and the second panel. Since the output of the VCO 1100 is switched between the VCOCLK1 and the VCOCLK2 by the selection signal SEL in the case of the first panel display and the case of the second panel display, the HCLK1 has the first panel display and the second panel display. The frequency was different. For this reason, in the conventional example, even though the first panel and the second panel can be displayed alternately, they cannot be displayed simultaneously.

本発明の実施形態では、VCOの出力であるシステムクロックを切り替えることなく、単一の信号VCOCLK1から第1のパネル用水平シフトクロックの基準信号であるHCLK1と第2のパネル用水平シフトクロックの基準信号であるHCLK2とが生成される。そのため、第2のパネル用水平シフトクロックであるCKH1,CKH2と、第1のパネル用水平シフトクロックであるCPH1、CPH2、CPH3と同時に出力することが可能であるので、第1のパネルと第2のパネルを同時に表示することができる。   In the embodiment of the present invention, the reference of HCLK1 which is the reference signal of the first panel horizontal shift clock and the reference of the second panel horizontal shift clock from the single signal VCOCLK1 without switching the system clock which is the output of the VCO. A signal HCLK2 is generated. Therefore, it is possible to output simultaneously with the second panel horizontal shift clocks CKH1 and CKH2 and the first panel horizontal shift clocks CPH1, CPH2 and CPH3. Panels can be displayed simultaneously.

なお、従来例での第1のパネル用水平シフトクロックの基準信号HCLK1と本実施形態での第1のパネル用水平シフトクロックの基準信号HCLK1とは同一であるが、従来例での第2のパネル用水平シフトクロックの基準信号HCLK1と本実施形態での第2のパネル用水平シフトクロックの基準信号HCLK2とは、周波数はほぼ等しいが同一信号ではない。   The reference signal HCLK1 of the first panel horizontal shift clock in the conventional example and the reference signal HCLK1 of the first panel horizontal shift clock in the present embodiment are the same, but the second signal in the conventional example is the second. The panel horizontal shift clock reference signal HCLK1 and the second panel horizontal shift clock reference signal HCLK2 in this embodiment have substantially the same frequency but are not the same signal.

なお、第1のパネル用水平シフトクロック作成部230に含まれるシフトレジスタ232の回路構成は、図7に示す従来のシフトレジスタ1232と同じである。また、第2のパネル用水平シフトクロック作成部530に含まれるCKHO、CKHEを作成するための回路は、図6に示す従来の回路において、1/2分周器231を1/2分周器531に、インバータ1534をインバータ534に、D−FF1532をD−FF532にそれぞれ置き換えた構成となっている。   The circuit configuration of the shift register 232 included in the first panel horizontal shift clock generator 230 is the same as that of the conventional shift register 1232 shown in FIG. A circuit for generating CKHO and CKHE included in the second panel horizontal shift clock generating unit 530 is the same as the conventional circuit shown in FIG. The inverter 5534 is replaced with an inverter 534, and the D-FF 1532 is replaced with a D-FF 532.

図3は、本実施形態の液晶表示制御回路における第2のパネル用水平シフトクロック等の動作波形を示す図である。同図に示すように、VCOCLK1が5分の1分周されたHCLK2を1/2分周した信号がCKHOであり、CKHOの90度位相遅れの信号がCKHEである。CKHOやCKHEのHi期間が第2のパネルでの3画素分に相当する。本実施形態の例では、第1のパネルの画素周期で決定されるVCOCLK1から第2のパネル用の信号HCLK2を得るのにM分の1分周器のMの値が5になっている。具体的なパネルの例として第1のパネルを480画素の1画素順次転送方式、第2のパネルを521画素の3画素同時転送方式とした場合、N=6、M=5の設定で両パネルとも真円率をほぼ1にすることが可能である。   FIG. 3 is a diagram illustrating operation waveforms of the second panel horizontal shift clock and the like in the liquid crystal display control circuit of the present embodiment. As shown in the figure, a signal obtained by dividing HCLK2 obtained by dividing VCOCLK1 by 1/5 is CKHO, and a signal having a 90-degree phase delay of CKHO is CKHE. The Hi period of CKHO or CKHE corresponds to 3 pixels in the second panel. In the example of this embodiment, the value of M of the 1 / M frequency divider is 5 in order to obtain the signal HCLK2 for the second panel from VCOCLK1 determined by the pixel period of the first panel. As an example of a specific panel, when the first panel is a one-pixel sequential transfer method of 480 pixels and the second panel is a three-pixel simultaneous transfer method of 521 pixels, both panels are set with N = 6 and M = 5. In both cases, it is possible to set the roundness to approximately 1.

また、図2に示すように、垂直系パルス作成部600は、VCLKをクロック入力とし、端子20に入力された垂直同期信号VDが入力されるVカウンタ(1)610と、Vカウンタ(1)610の各出力を反転が必要な信号に対して反転させる反転処理部620、630とから構成される。反転処理部620からの出力信号群は第1のパネル用垂直系出力群端子40に出力され、反転処理部630からの出力信号群は第2のパネル用垂直系出力群端子60に出力されている。垂直系パルス作成部600の構成は、従来の液晶表示制御回路と同様である。   Also, as shown in FIG. 2, the vertical pulse generator 600 has a V counter (1) 610 to which VCLK is inputted as a clock input and a vertical synchronizing signal VD inputted to the terminal 20 is inputted, and a V counter (1). Inversion processing units 620 and 630 for inverting each output of 610 with respect to a signal that needs to be inverted. An output signal group from the inversion processing unit 620 is output to the first panel vertical output group terminal 40, and an output signal group from the inversion processing unit 630 is output to the second panel vertical output group terminal 60. Yes. The configuration of the vertical pulse generator 600 is the same as that of a conventional liquid crystal display control circuit.

以上のように、本実施形態の液晶表示制御回路によれば、個別の制御回路を設けることなく画素数あるいは駆動方式が異なる複数のパネルを同時に駆動することができる。すなわち、1つのVCOで2つ以上のパネルを駆動することができるので、1つのLSIで制御回路を構成でき、回路面積の増加を抑えることができる。そのため、デジタルビデオカメラやデジタルカメラに本実施形態の液晶表示制御回路を用いれば、被写体が自身の映像を確認しながら撮影される対面撮影を行うことができる。   As described above, according to the liquid crystal display control circuit of the present embodiment, it is possible to simultaneously drive a plurality of panels having different numbers of pixels or driving methods without providing individual control circuits. That is, since two or more panels can be driven by one VCO, a control circuit can be configured by one LSI, and an increase in circuit area can be suppressed. Therefore, if the liquid crystal display control circuit of this embodiment is used for a digital video camera or a digital camera, it is possible to perform face-to-face shooting in which a subject is shot while checking its own video.

なお、本実施形態の説明では、1画素順次転送方式のパネルと3画素同時転送方式のパネルを同時に駆動する例を示したが、本実施形態の液晶表示制御回路は、これ以外の駆動方式のパネルであっても複数のパネルを同時に駆動させることができる。また、第1のパネルと第2のパネルが同じ転送方式であって画素数だけが異なる場合でも両パネルを同時に駆動させることができる。そのため、AV機器に備えるパネルの選択の幅が広がり、例えば低価格のパネルを用いて製造コストを低減することも可能となる。また、本実施形態の液晶表示制御回路は、デルタ配列を採用しないストライプパネルを駆動することもできる。その場合、スイッチ部233やスイッチ部533は不要となる。これと同様に、本実施形態の液晶表示制御回路は、ライン反転駆動以外の方式で駆動されるパネルを駆動することもできる。この場合は、反転処理部620、630が不要になる。   In the description of the present embodiment, an example in which a one-pixel sequential transfer-type panel and a three-pixel simultaneous transfer-type panel are simultaneously driven has been shown. However, the liquid crystal display control circuit of the present embodiment has other drive schemes. Even if it is a panel, a several panel can be driven simultaneously. Further, even when the first panel and the second panel have the same transfer method and only the number of pixels is different, both panels can be driven simultaneously. Therefore, the range of selection of the panel provided in the AV device is widened, and for example, it is possible to reduce the manufacturing cost by using a low-cost panel. Further, the liquid crystal display control circuit of the present embodiment can drive a stripe panel that does not employ a delta arrangement. In that case, the switch unit 233 and the switch unit 533 are not necessary. Similarly, the liquid crystal display control circuit of this embodiment can drive a panel driven by a method other than line inversion driving. In this case, the inversion processing units 620 and 630 are not necessary.

また、以上の説明では1/N分周器210のNが6、1/M分周器のMが5である例を示したが、NとMはパネルに応じて適宜変更すればよい。ただし、第1のパネルと第2のパネルが画素数の異なるパネルあるいは駆動方式の異なるパネルである場合、水平系出力の基準信号のクロック周期を互いに異なる周期とするために、NとMを異なる値に設定する必要がある。これに加え、これらの分周器の分周比をユーザーが変更可能とすれば、ユーザがAV機器を製造する際に、パネルを選定するための自由度がさらに大きくなる。   In the above description, an example in which N of the 1 / N frequency divider 210 is 6 and M of the 1 / M frequency divider is 5 has been described, but N and M may be appropriately changed according to the panel. However, when the first panel and the second panel are panels having different numbers of pixels or panels having different driving methods, N and M are different from each other in order to set the clock cycle of the reference signal of the horizontal system output different from each other. Must be set to a value. In addition to this, if the user can change the frequency dividing ratio of these frequency dividers, the degree of freedom for selecting a panel is further increased when the user manufactures AV equipment.

また、本発明の液晶表示制御回路を用いれば、3つ以上の表示パネルを同時に駆動することもできる。この場合、表示パネルの数だけ水平系出力パルス作成部を設け、VCOの出力VCOCLK1からこれらの水平系出力パルス作成部内でそれぞれのパネル用の基準信号を生成し、これをクロックとするHカウンタを設ければよい。   Further, if the liquid crystal display control circuit of the present invention is used, three or more display panels can be driven simultaneously. In this case, horizontal output pulse generating units are provided as many as the number of display panels, and reference signals for the respective panels are generated in the horizontal output pulse generating units from the VCO output VCOCLK1, and an H counter is used as a clock. What is necessary is just to provide.

本発明の液晶表示制御回路は、モニター用液晶パネル(第1のパネル)とEVF(Electric View Finder)用液晶パネル(第2のパネル)を備えたデジタルビデオカメラなどのAV機器に利用することができる。   The liquid crystal display control circuit of the present invention can be used for AV equipment such as a digital video camera equipped with a liquid crystal panel for monitor (first panel) and a liquid crystal panel for EVF (electric view finder) (second panel). it can.

本発明の実施形態に係る液晶表示制御回路の構成を示すブロック回路図である。It is a block circuit diagram which shows the structure of the liquid crystal display control circuit which concerns on embodiment of this invention. 本発明の実施形態に係る液晶表示制御回路の具体構成例を示すブロック回路図である。It is a block circuit diagram which shows the specific structural example of the liquid crystal display control circuit which concerns on embodiment of this invention. 本発明の実施形態に係る液晶表示制御回路における第2のパネル用水平シフトクロック等の動作波形を示す図である。It is a figure which shows operation waveforms, such as a 2nd panel horizontal shift clock, in the liquid crystal display control circuit which concerns on embodiment of this invention. 従来例に係る液晶パネル表示の制御回路の構成を示すブロック回路図である。It is a block circuit diagram which shows the structure of the control circuit of the liquid crystal panel display which concerns on a prior art example. 従来例に係る液晶パネル表示の制御回路の具体的な構成を示すブロック回路図である。It is a block circuit diagram which shows the specific structure of the control circuit of the liquid crystal panel display which concerns on a prior art example. 従来の表示パネル制御回路の一部の構成を示す回路図である。It is a circuit diagram which shows a part of structure of the conventional display panel control circuit. 従来の表示パネル制御回路において、第1のパネル用水平シフトクロック作成部の構成要素であるシフトレジスタの具体的な構成例を示す回路図である。In the conventional display panel control circuit, it is a circuit diagram which shows the specific structural example of the shift register which is a component of the 1st panel horizontal shift clock preparation part. 従来の表示パネル制御回路から出力される第1のパネル用および第2のパネル用の水平シフトクロックの変化を示す波形図である。It is a wave form diagram which shows the change of the horizontal shift clock for 1st panels and 2nd panels output from the conventional display panel control circuit. 従来の表示パネル制御回路において、第1のパネルのODDライン用およびEVENライン用の水平シフトクロックを示す波形図である。In the conventional display panel control circuit, it is a wave form diagram which shows the horizontal shift clock for ODD lines and EVEN lines of the 1st panel. 従来の表示パネル制御回路において、第2のパネルのODDライン用およびEVENライン用の水平シフトクロックを示す波形図である。In the conventional display panel control circuit, it is a wave form diagram which shows the horizontal shift clock for the ODD line and EVEN line of a 2nd panel.

符号の説明Explanation of symbols

10、20 端子
25、45 出力端子
30 第1のパネル用水平系出力群端子
35 第1のパネル用水平シフトクロック出力端子
40 第1のパネル用垂直系出力群端子
50 第2のパネル用水平系出力群端子
55 第2のパネル用水平シフトクロック出力端子
60 第2のパネル用垂直系出力群端子
100 電圧制御型発振器(VCO)
200 第1のパネル用水平系パルス作成部
210 1/N分周器
220 Hカウンタ(1)
230 第1のパネル用水平シフトクロック作成部
231、531 1/2分周器
232 シフトレジスタ
233、533 スイッチ部
300 位相比較器
400 平滑器(LPF)
500 第2のパネル用水平系パルス作成部
510 1/M分周器
520 Hカウンタ(2)
530 第2のパネル用水平シフトクロック作成部
532 D−FF
534 インバータ
600 垂直系パルス作成部
610 Vカウンタ(1)
620、630 反転処理部
CKH1、CKH2 第2のパネル用水平シフトクロック
CPH1、CPH2、CPH3 第1のパネル用水平シフトクロック
10, 20 Terminals 25, 45 Output terminal 30 First panel horizontal output group terminal 35 First panel horizontal shift clock output terminal 40 First panel vertical output group terminal 50 Second panel horizontal system Output group terminal 55 Second panel horizontal shift clock output terminal 60 Second panel vertical output group terminal 100 Voltage controlled oscillator (VCO)
200 First panel horizontal pulse generator 210 1 / N frequency divider 220 H counter (1)
230 First panel horizontal shift clock generator 231, 531 ½ frequency divider 232 Shift register 233, 533 Switch unit 300 Phase comparator 400 Smoother (LPF)
500 Second panel horizontal pulse generator 510 1 / M frequency divider 520 H counter (2)
530 Second panel horizontal shift clock generator 532 D-FF
534 Inverter 600 Vertical system pulse generator 610 V counter (1)
620, 630 Inversion processing units CKH1, CKH2 Second panel horizontal shift clocks CPH1, CPH2, CPH3 First panel horizontal shift clocks

Claims (7)

第1のパネルと第2のパネルの表示を制御する表示パネル制御回路であって、
クロック信号を出力する電圧制御型発振器と、
前記クロック信号をカウントし、第1の分周比でリセットされる第1のカウンタを有し、前記第1のパネル用の水平系出力パルス群を出力する第1のパネル用水平系パルス作成部と、
前記クロック信号をカウントし、前記第1のカウンタがリセットされるタイミングと同一のタイミングでリセットされる第2のカウンタを有し、前記第2のパネル用の水平系出力パルス群を出力する第2のパネル用水平系パルス作成部とを備えていることを特徴とする表示パネル制御回路。
A display panel control circuit for controlling display of the first panel and the second panel,
A voltage controlled oscillator that outputs a clock signal;
A first panel horizontal pulse generation unit that has a first counter that counts the clock signal and is reset at a first frequency division ratio, and outputs a horizontal output pulse group for the first panel. When,
A second counter that counts the clock signal and has a second counter that is reset at the same timing as the first counter is reset, and outputs a horizontal output pulse group for the second panel; A display panel control circuit comprising: a horizontal pulse generator for a panel.
前記第1のパネル用水平系パルス作成部の出力信号をクロックとしてカウントし、垂直同期信号でリセットされる第3のカウンタを有し、前記第1のパネルおよび前記第2のパネル用の垂直系出力パルス群を出力する垂直系パルス作成部をさらに備えていることを特徴とする請求項1に記載の表示パネル制御回路。   A vertical counter for the first panel and the second panel has a third counter that counts the output signal of the horizontal pulse generator for the first panel as a clock and is reset by a vertical synchronization signal. The display panel control circuit according to claim 1, further comprising a vertical pulse generation unit that outputs an output pulse group. 前記第1のパネル用水平系パルス作成部の出力信号と水平同期信号との位相を比較する位相比較器と、
前記位相比較器による比較結果を受けて、PLLループとして位相誤差電圧を前期電圧制御型発振器へフィードバックする平滑器とをさらに備えていることを特徴とする請求項1に記載の表示パネル制御回路。
A phase comparator that compares the phase of the output signal of the horizontal pulse generator for the first panel and the phase of the horizontal synchronization signal;
The display panel control circuit according to claim 1, further comprising: a smoother that receives a result of the comparison by the phase comparator and feeds back a phase error voltage to a voltage controlled oscillator as a PLL loop.
前記第1のパネル用水平系パルス作成部は、前記クロック信号をN分の1(Nは正の整数)分周して前記第1のカウンタのクロックを作成する第1の分周器をさらに有し、
前記第2のパネル用水平系パルス作成部は、前記クロック信号をM分の1(MはNと異なる正の整数)分周して前記第2のカウンタのクロックを作成する第2の分周器をさらに有することを特徴とする請求項1に記載の表示パネル制御回路。
The first panel horizontal pulse generating unit further includes a first frequency divider that generates a clock of the first counter by dividing the clock signal by 1 / N (N is a positive integer). Have
The second panel horizontal pulse generating unit divides the clock signal by 1 / M (M is a positive integer different from N) to generate a second counter clock for generating the second counter clock. The display panel control circuit according to claim 1, further comprising a display.
前記第1のカウンタから出力されたPLLリセット信号が前記第2の分周器および前記第2のカウンタに入力されることを特徴とする請求項4に記載の表示パネル制御回路。   The display panel control circuit according to claim 4, wherein a PLL reset signal output from the first counter is input to the second frequency divider and the second counter. 電圧制御型発振器と、第1のカウンタを有する第1のパネル用水平系パルス作成部と、第2のカウンタを有する第2のパネル用水平系パルス作成部とを備えた表示パネル制御回路を用いて第1のパネルと第2のパネルの表示を同時に制御する表示パネル制御方法であって、
前記電圧制御型発振器から出力された第1のクロック信号から第2のクロック信号を生成するステップ(a)と、
前記第2のクロック信号をクロックとして前記第1のパネル用水平系パルス作成部が前記第1のパネル用の水平系出力パルス群を出力するステップ(b)と、
前記第1のクロック信号から第3のクロック信号を生成するステップ(c)と、
前記第3のクロック信号をクロックとして前記第2のパネル用水平系パルス作成部が前記第2のパネル用の水平系出力パルス群を出力するステップ(d)とを備えていることを特徴とする表示パネル制御方法。
A display panel control circuit including a voltage-controlled oscillator, a first panel horizontal pulse generator having a first counter, and a second panel horizontal pulse generator having a second counter is used. A display panel control method for simultaneously controlling display of the first panel and the second panel,
Generating a second clock signal from the first clock signal output from the voltage controlled oscillator;
A step (b) in which the first panel horizontal pulse generating section outputs the first panel horizontal output pulse group using the second clock signal as a clock;
Generating a third clock signal from the first clock signal (c);
The second panel horizontal pulse generating unit outputs the second panel horizontal output pulse group using the third clock signal as a clock (d). Display panel control method.
前記表示パネル制御回路は、前記第1のパネル用水平系パルス作成部の出力信号と水平同期信号との位相を比較する位相比較器と、前記位相比較器による比較結果を受けて、PLLループとして位相誤差電圧を前期電圧制御型発振器へフィードバックする平滑器とをさらに備えており、
前記第1のカウンタが所定のタイミングでリセットされるステップと、
前記第1のカウンタがリセットされるタイミングと同一のタイミングで前記第2のカウンタがリセットされるステップとをさらに備えていることを特徴とする請求項6に記載の表示パネル制御方法。
The display panel control circuit receives a comparison result by the phase comparator for comparing the phase of the output signal of the horizontal pulse generating unit for the first panel and the horizontal synchronizing signal, and a PLL loop as a result of the comparison by the phase comparator And a smoother that feeds back the phase error voltage to the previous voltage controlled oscillator.
Resetting the first counter at a predetermined timing;
The display panel control method according to claim 6, further comprising a step of resetting the second counter at the same timing as the timing at which the first counter is reset.
JP2004312930A 2004-01-07 2004-10-27 Display panel control circuit and display panel control method Pending JP2005222025A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004312930A JP2005222025A (en) 2004-01-07 2004-10-27 Display panel control circuit and display panel control method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004001650 2004-01-07
JP2004312930A JP2005222025A (en) 2004-01-07 2004-10-27 Display panel control circuit and display panel control method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011096776A Division JP2011150373A (en) 2004-01-07 2011-04-25 Display panel control circuit and display panel control method

Publications (1)

Publication Number Publication Date
JP2005222025A true JP2005222025A (en) 2005-08-18

Family

ID=34997662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004312930A Pending JP2005222025A (en) 2004-01-07 2004-10-27 Display panel control circuit and display panel control method

Country Status (1)

Country Link
JP (1) JP2005222025A (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6337377A (en) * 1986-08-01 1988-02-18 松下電器産業株式会社 Display controller
JPH05297839A (en) * 1992-04-23 1993-11-12 Nec Home Electron Ltd Display device
JPH07175448A (en) * 1993-12-17 1995-07-14 Canon Inc Liquid crystal display device
JPH09244611A (en) * 1996-03-08 1997-09-19 Hitachi Ltd Video signal processor and display device using the same
JPH11261930A (en) * 1998-03-10 1999-09-24 Victor Co Of Japan Ltd Driving circuit for liquid crystal display device
JP2003228358A (en) * 2002-01-31 2003-08-15 Sanyo Electric Co Ltd Electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6337377A (en) * 1986-08-01 1988-02-18 松下電器産業株式会社 Display controller
JPH05297839A (en) * 1992-04-23 1993-11-12 Nec Home Electron Ltd Display device
JPH07175448A (en) * 1993-12-17 1995-07-14 Canon Inc Liquid crystal display device
JPH09244611A (en) * 1996-03-08 1997-09-19 Hitachi Ltd Video signal processor and display device using the same
JPH11261930A (en) * 1998-03-10 1999-09-24 Victor Co Of Japan Ltd Driving circuit for liquid crystal display device
JP2003228358A (en) * 2002-01-31 2003-08-15 Sanyo Electric Co Ltd Electronic device

Similar Documents

Publication Publication Date Title
JP4182124B2 (en) Image display device, dot clock phase adjustment circuit, and clock phase adjustment method
JP2011150373A (en) Display panel control circuit and display panel control method
US7071996B2 (en) Synchronizing video formats with dissimilar timing
US6404833B1 (en) Digital phase synchronizing apparatus
JPS60217779A (en) Signal generating circuit
JP4379380B2 (en) Horizontal register transfer pulse generation circuit and imaging apparatus
JP2005222025A (en) Display panel control circuit and display panel control method
TW546953B (en) Technique to stabilize the chrominance subcarrier generation in a line-locked digital video system
KR0185695B1 (en) Synchronization for image pick up system
JP3226464B2 (en) Three-phase clock pulse generation circuit
JP4432570B2 (en) Horizontal register transfer pulse generation circuit and imaging apparatus having this circuit
JP3965978B2 (en) Liquid crystal panel drive system and liquid crystal display device
JP3118809B2 (en) Synchronous circuit
JP3276797B2 (en) Horizontal output pulse generation circuit
JP4540246B2 (en) Deflection circuit
JPH1188156A (en) Pll circuit for generating clock signal
JP2000165782A (en) Liquid crystal driving controller
JPH09166970A (en) Dot clock generation circuit and display device
KR100907100B1 (en) Dot clock signal generator for video horizontal synchronous signal
JP2002204377A (en) Video apparatus with serial receiver
JPH0698333A (en) Ccd driver
JPH1093993A (en) Two-dimensional/three-dimensional video conversion device
JPS6236980A (en) Solid-state image pickup device
JPS6159034B2 (en)
JPH11298754A (en) Horizontal screen position adjusting circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100215

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110425