JP2005214942A - 基板の検査方法及び検査装置 - Google Patents

Abstract

【課題】 テストランドを設けることなく詳細な検査を行うことが可能な基板の検査方法及び検査装置を提供することをを目的とする。
【解決手段】 本発明の検査装置では、第一の検査として予め設定された第１周波数のＣＬＫ信号を用い検査処理（Ｓ１２０）を実行する。この第一の検査では、第一デバイスの出力セルＣＯ１に、出力セルＣＯ１が保持する値を出力させ、第１周波数分の一時間経過後、第二デバイスの入力セルＣＩ２に、その第二デバイスの入力端子ＩＮ２から入力される値を取り込ませる。また、第二の検査として、第１周波数より低い第２周波数のＣＬＫ信号を用い検査処理（Ｓ１６０）を実行する。この第二の検査では、第一デバイスの出力セルＣＯ１に、出力セルＣＯ１が保持する値を出力させ、第２周波数分の一時間経過後、第二デバイスの入力セルＣＩ２に、その第二デバイスの入力端子ＩＮ２から入力される値を取り込ませる。
【選択図】 図３

Description

本発明は、バウンダリ・スキャン・アーキテクチャ内蔵のデバイス、が実装された基板の検査方法及び検査装置、に関する。

従来、基板検査では、外観検査や、インサーキットテスタを用いた検査、ファンクションチェッカを用いた検査等、複数種の検査が行われている。外観検査は、実装部品と基板とのはんだ接続状態を光学的に検査するものである。

一方、インサーキットテスタを用いた検査は、予め基板の製造時に、テストランドを設けておき、これにプローブを当てて、電子部品の素子定数を測定し、電子部品の実装時に発生した基板の不良をチェックするものである。このインサーキットテスタを用いた基板検査では、ＩＣチップのピンの浮きや未半田をチェックすることができないため、これを補完する目的で、上記ファンクションチェッカを用いた検査が行われる。

ファンクションチェッカを用いた検査は、基板に電源を投入して基板に実装されたＩＣ等を駆動し、そのＩＣ等にテスト信号を入力して、その応答（出力端子の電圧）をチェックするものである。このファンクションチェッカを用いた検査では、例えばＪＴＡＧ回路が用いられる。

ＪＴＡＧ回路は、ＪＴＡＧ（Joint Test Action Group）により提案されたＩＥＥＥ１１４９．１規格のバウンダリ・スキャン・アーキテクチャである。このＪＴＡＧ回路は、入出力ピンと、内部回路との間に、シフトレジスタ構造のバウンダリ・スキャン・セルを備え、ＴＡＰコントローラによってバウンダリ・スキャン・セルを制御し、セルのデータ入出力を行う（特許文献１参照）。このＪＴＡＧ回路を用いた検査では、ピンにプローブを当てることなく、簡単にテスト信号を内部回路に入力することができ、その応答を確認することができるので、大変便利である。
特開平９−１６０７９９号公報

しかしながら、ＪＴＡＧ回路を用いた検査では、実装された部品の定数までを検査することができないため、基板の信頼性を確保するためには、別途、インサーキットテスタによる基板の検査を行う必要があった。そのため、基板には、テストランドを設ける必要があり、基板の高密度化を妨げる原因となっていた。

本発明は、こうした問題に鑑みなされたものであり、テストランドを設けることなく、バウンダリ・スキャン・アーキテクチャ内蔵のデバイスが実装された基板の詳細な検査を行うことができるようにすることを目的とする。

かかる目的を達成するためになされた請求項１記載の発明は、内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査方法であって、以下の手順で基板の検査を行うことを特徴とする。この基板の検査方法は、第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の線路の時定数が所定範囲内に収まっているか否か検査するものである。

本発明の検査方法では、まず、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、そのバウンダリ・スキャン・セルが保持する値を出力させる。

その後、所定のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませる。ここでいう所定のタイミングとは、第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲内に収まっていない場合と、で第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングのことである。

本発明の検査方法では、この後、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、基板の良否を判断する。
請求項１記載の基板の検査方法によれば、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、第一のデバイスの出力端子と第二のデバイスの入力端子の間の線路の時定数が所定範囲内に収まっているか否かを検査することができる。端子間の時定数は、その端子間の抵抗値や静電容量で定まるため、この発明によれば、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、第一のデバイスの出力端子と第二のデバイスの入力端子の間の線路に抵抗やコンデンサが正しく取り付けられているかどうか確認することができる。

従って、この検査方法によれば、基板に設けたテストランドにインサーキットテスタのプローブを当てて、テストランド間の抵抗値等を測定しなくとも、基板を詳細に検査し、基板の良否を正確に判断することができる。例えば、製造時に本来基板に取り付けるべき素子とは異なる素子が取り付けられてしまった場合でも、本検査方法で、その基板を不良品として検出することができる。

このように、本発明によれば、インサーキットテスタを用いた素子定数の測定を行わなくても、基板を詳細に検査することができるため、プローブを当てるなどの手間がいらず、基板検査を迅速に行うことができる。また本発明の検査方法によれば、インサーキットテスタのプローブを当てるためのテストランドを端子間に形成する必要がなく、基板の高密度化を図ることができる。

尚、バウンダリ・スキャン・セルが、入力端子から入力される信号の電圧値を、多段階（３以上）の数値で保持可能な構成にされている場合には、一度に端子間の抵抗値や静電容量が適切であるか否かを判断することができるが、バウンダリ・スキャン・セルが、スレッシュホールド電位よりも高い電圧をＨｉｇｈ、低い電圧をＬｏｗとして保持する構成にされている場合には、請求項２記載のようにして基板を検査するとよい。

請求項２記載の発明は、内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査方法であって、以下に説明する第一の検査、及び第二の検査を行って、基板の良否を判断するものである。尚、本検査方法では、第一の検査及び第二の検査のいずれを先に行っても構わない。

第一の検査では、まず、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、そのバウンダリ・スキャン・セルが保持する値を出力させる。その後、第一のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませる。

尚、ここでいう第一のタイミングとは、第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲に達していない場合と、で第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングのことである。第一の検査では、この後、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、基板の良否を判断する。

一方、第二の検査では、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、そのバウンダリ・スキャン・セルが保持する値を出力させ、その後、第二のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませる。

ここでいう第二のタイミングとは、第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲を越えている場合と、で第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングのことである。第二の検査では、この後、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、基板の良否を判断する。

請求項２記載の基板の検査方法では、バウンダリ・スキャン・セルが、スレッシュホールド電位よりも高い電圧をＨｉｇｈ、低い電圧をＬｏｗとして保持する構成にされている場合においても、第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の時定数が所定範囲内に収まっているか否かを正確に検査することができ、請求項１記載の発明と同様の効果を得ることができる。

尚、上記第一及び第二のデバイスが、クロック信号により規定される所定の時点で、自身が備えるバウンダリ・スキャン・セルが保持する値の出力動作、又は、バウンダリ・スキャン・セルへの値取込動作、を実行する構成にされている場合には、請求項３記載のように、上記クロック信号の周波数を調整して、上記タイミングを設定するようにするとよい。請求項３記載の基板の検査方法によれば、簡単に上記タイミングを設定して、基板の検査を行うことができる。

また、本発明（請求項１〜請求項３）は、請求項４記載のように、第一及び第二のデバイスが、バウンダリ・スキャン・アーキテクチャとして、ＩＥＥＥ１１４９．１規格のＪＴＡＧ回路を備えるデバイスである基板に用いることができる。ＩＥＥＥ１１４９．１規格のＪＴＡＧ回路を備えるデバイスは広く普及していることから、この発明によれば、様々な基板について、インサーキットテスタを用いず詳細に基板検査を行うことができる。

更に言えば、基板の良否の判断は、請求項５記載のように、第二のデバイスに内蔵されたＪＴＡＧ回路のＴＤＯポートから出力される値に基づいて行えばよい。このようにすれば、ＴＤＯポートからの出力値に基づいて、簡単に基板の良否を判断することができる。

その他、本発明の検査方法を用いた基板の検査装置を作成すれば、従来より簡単且つ詳細に基板検査を行うことができる。
請求項６記載の発明は、内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査装置であって、提供手段と、取得手段と、検査手段と、判断手段と、を備えるものである。

この検査装置は、提供手段にて、第一のデバイスが備えるバウンダリ・スキャン・セルに、検査用の値を付与し、取得手段にて、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値を取得する。

検査手段は、上記構成の提供手段を動作させた後、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、そのバウンダリ・スキャン・セルが保持する値を出力させ、所定のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませる。

尚、ここでいう所定のタイミングとは、請求項１と同様、第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲に収まっていない場合と、で第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングのことである。検査手段は、この後、上記構成の取得手段を動作させる。

また、この検査装置においては、判断手段が、取得手段が取得したバウンダリ・スキャン・セルの値に基づいて、基板の良否を判断する。
請求項６記載の検査装置によれば、取得手段の取得結果に基づいて、第一のデバイスの出力端子と第二のデバイスの入力端子間の時定数が所定範囲内に収まっている否かを検査することができる。このため、第一のデバイスの出力端子と第二のデバイスの入力端子間の線路に抵抗やコンデンサが正しく取り付けられているかどうか判別することができ、基板に設けられたテストランドにインサーキットテスタのプローブを当てテストランド間の抵抗値等を測定しなくとも、基板を詳細に検査し、その良否を正確に判断することができる。その他、この発明によれば、上記した請求項１記載の発明が奏する効果と同様の効果を得ることができる。

また、請求項７記載の発明は、内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査装置であって、上記提供手段と、上記取得手段と、第一及び第二の検査手段と、判断手段と、を備えるものである。

この検査装置では、第一の検査手段が、上記提供手段を動作させた後、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、そのバウンダリ・スキャン・セルが保持する値を出力させ、上記第一のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませ、更にその後、上記取得手段を動作させる。

その他、この検査装置では、第二の検査手段が、上記提供手段を動作させた後、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、そのバウンダリ・スキャン・セルが保持する値を出力させ、上記第二のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませ、更にその後、上記取得手段を動作させる。

この検査装置における判断手段は、上記第一の検査手段の動作によって取得手段が取得したバウンダリ・スキャン・セルの値、及び、上記第二の検査手段の動作によって取得手段が取得したバウンダリ・スキャン・セルの値に基づいて、基板の良否を判断する。

請求項７記載の検査装置によれば、バウンダリ・スキャン・セルが、スレッシュホールド電位よりも高い電圧をＨｉｇｈ、低い電圧をＬｏｗとして保持する構成にされている場合においても、第一のデバイスの出力端子と、第一のデバイスの出力端子に接続された第二のデバイスの入力端子との間の時定数が所定範囲内に収まっているか否かを正確に検査することができ、請求項２記載の発明と同様の効果を得ることができる。

また、請求項８記載の発明は、上記第一及び第二のデバイスが、クロック信号により規定される所定の時点で、自身が備えるバウンダリ・スキャン・セルの値出力動作、又は、バウンダリ・スキャン・セルへの値取込動作、を実行する構成にされた基板の検査装置である。この検査装置では、第一の検査手段が、上記クロック信号を、上記第一のタイミングを実現する第一の周波数に設定することによって、その第一のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませる。また、第二の検査手段は、上記クロック信号を、第一の周波数より低い上記第二のタイミングを実現する第二の周波数に設定することによって、その第二のタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませる。

このように構成された請求項８記載の検査装置は、請求項３記載の発明が奏する効果と同様の効果を奏する。又、この発明によれば、試験等により予め第一及び第二の周波数を決定しておくことで、以後の検査を簡単に行うことができる。

また、バウンダリ・スキャン・アーキテクチャとしては、ＩＥＥＥ１１４９．１規格のＪＴＡＧ回路が広く普及しているから、本発明（請求項６〜請求項８）の検査装置は、請求項９記載のように、ＩＥＥＥ１１４９．１規格のＪＴＡＧ回路を備える第一及び第二のデバイスが実装された基板を上述の手法で検査可能に構成されるとよい。

また、ＪＴＡＧ回路を備える第一及び第二のデバイスが実装された基板の検査装置として、請求項６〜請求項８記載の検査装置を構成する場合には、上記提供手段及び上記取得手段を、具体的に請求項１０記載のように構成されるとよい。

請求項１０記載の検査装置では、提供手段が、第一のデバイスが備えるＪＴＡＧ回路のＴＤＩポートから、第一のデバイスが備えるバウンダリ・スキャン・セルに付与する値を入力して、そのバウンダリ・スキャン・セルに上記値を付与する構成にされ、取得手段が、第二のデバイスが備えるＪＴＡＧ回路のＴＤＯポートから、第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値を取得する構成にされている。

請求項１０記載のように、ＪＴＡＧ回路のＴＤＩポート及びＴＤＯポートを用いれば、簡単に、バウンダリ・スキャン・セルへ値を付与し、又、バウンダリ・スキャン・セルから値を取得することができ、簡単且つ効率的に基板検査を行うことができる。

以下に本発明の実施例について図面とともに説明する。図１は、検査対象の基板１の構成を表す説明図であり、図２は、本発明が適用された検査装置３０の構成を表すブロック図（ａ）と、その検査装置３０が記憶する設定情報を表す説明図（ｂ）である。

図１に示すように、検査対象の基板１は、ＩＥＥＥ１１４９．１規格のバウンダリ・スキャン・アーキテクチャであるＪＴＡＧ回路１５，２５を内蔵する第一デバイス１０及び第二デバイス２０が実装された構成にされている。ＪＴＡＧ回路１５，２５は、ＴＡＰコントローラ１３，２３、バウンダリ・スキャン・レジスタ１８，２８、バイバス・レジスタ１９，２９、図示しない命令(Instruction)レジスタ、識別（Identificaiton）レジスタ、などから構成されている。

第一デバイス１０は、内部回路としてのコアロジック１１と入力端子ＩＮ１とを結ぶ各線路にバウンダリ・スキャン・セルＣＩ１を備え、出力端子ＯＵＴ１とコアロジック１１とを結ぶ各線路にバウンダリ・スキャン・セルＣＯ１を備える。また、第一デバイス１０は、バウンダリ・スキャン・セルＣＩ１，ＣＯ１に付与する値を入力するためのＴＤＩポートＰ１１と、バウンダリ・スキャン・セルＣＩ１，ＣＯ１が保持する値を出力するためのＴＤＯポートＰ１２と、を備える。バウンダリ・スキャン・セルＣＩ１，ＣＯ１は、シリアル接続されており、ＴＤＩポートＰ１１から入力された値をＴＤＯポートＰ１２に出力するバウンダリ・スキャン・レジスタ（シフトレジスタ）１８を構成する。その他、第一デバイス１０は、ＴＡＰコントローラ１３と、ＴＡＰコントローラ１３に接続されたＴＣＫポートＰ１３、ＴＭＳポートＰ１４及びＴＲＳＴポートＰ１５と、を備える。

同様に、第二デバイス２０は、内部回路としてのコアロジック２１と入力端子ＩＮ２とを結ぶ各線路にバウンダリ・スキャン・セルＣＩ２を備え、出力端子ＯＵＴ２とコアロジック２１とを結ぶ各線路にバウンダリ・スキャン・セルＣＯ２を備える。また、第二デバイス２０は、バウンダリ・スキャン・セルＣＩ２，ＣＯ２に付与する値を入力するためのＴＤＩポートＰ２１と、バウンダリ・スキャン・セルＣＩ２，ＣＯ２が保持する値を出力するためのＴＤＯポートＰ２２と、を備える。第一デバイス１０と同様に、バウンダリ・スキャン・セルＣＩ２，ＣＯ２は、シリアル接続されており、ＴＤＩポートＰ２１から入力された値をＴＤＯポートＰ２２に出力するバウンダリ・スキャン・レジスタ（シフトレジスタ）２８を構成する。その他、第二デバイス２０は、ＴＡＰコントローラ２３と、ＴＡＰコントローラ２３に接続されたＴＣＫポートＰ２３、ＴＭＳポートＰ２４及びＴＲＳＴポートＰ２５と、を備える。

尚、以下では、入力端子ＩＮ１，ＩＮ２とコアロジック１１，２１との間に設けられたバウンダリ・スキャン・セルＣＩ１，ＣＩ２を、特に「入力セル」と表現し、出力端子ＯＵＴ１，ＯＵＴ２とコアロジック１１，２１との間に設けられたバウンダリ・スキャン・セルＣＯ１，ＣＯ２を、特に「出力セル」と表現する。

本実施例における検査対象の基板１は、上記第一デバイス１０の出力端子ＯＵＴ１の一部が第二デバイス２０の入力端子ＩＮ２に接続され、その第一デバイス１０の出力端子ＯＵＴ１と、第二デバイス２０の入力端子ＩＮ２とを結ぶ線路に、抵抗素子Ｒ１〜Ｒ３やコンデンサＣ等が接続された構成にされている。

また、この基板１には、第一デバイス１０のＴＤＩポートＰ１１に接続されたデータ入力端子Ｐ１と、第一デバイス１０及び第二デバイス２０のＴＣＫポートＰ１３，Ｐ２３に接続されたクロック入力端子Ｐ２と、第一デバイス１０のＴＭＳポートＰ１４に接続されたＴＭＳ入力端子Ｐ３と、第二デバイス２０のＴＭＳポートＰ２４に接続されたＴＭＳ入力端子Ｐ４と、基板１の実装部品に電源を供給するための電源端子Ｐ５と、第二デバイス２０のＴＤＯポートに接続されたデータ出力端子Ｐ６と、が設けられている。これら各端子Ｐ１〜Ｐ６は、検査装置３０に設けられた出力コネクタ部３１又は入力コネクタ部３３に接続される。

検査装置３０は、上記出力コネクタ部３１及び入力コネクタ部３３と、ＭＰＵ３５と、クロックジェネレータ３７と、レジスタ３９と、制御信号生成回路４１と、設定情報記憶メモリ４３と、電源ユニット４５と、検査結果記憶メモリ４７と、ユーザインタフェース４９と、を備えるものである。

ＭＰＵ３５は、当該装置各部を統括制御するものであり、例えば、ユーザインタフェース４９を介して入力された指令信号に従って、図３に示すメイン処理や検査処理を実行する（詳細後述）。ユーザインタフェース４９は、利用者が操作可能な各種操作キーからなる操作部と、液晶ディスプレイ等からなる表示部と、を備え、利用者の操作情報に従って、ＭＰＵ３５に対して各種指令信号を入力し、又、ＭＰＵ３５から入力された信号に従って、各種情報を表示部に表示する。

一方、クロックジェネレータ３７は、ＭＰＵ３５の動作によってレジスタ３９に設定された周波数のクロック（ＣＬＫ）信号を生成するものである。このクロックジェネレータ３７が生成したＣＬＫ信号は、出力コネクタ部３１を介して、基板１に設けられたクロック入力端子Ｐ２に入力される他、制御信号生成回路４１に入力される。

制御信号生成回路４１は、ＭＰＵ３５からの指令に基づき、クロックジェネレータ３７から入力されるクロック（ＣＬＫ）信号に同期して、基板１のデータ入力端子Ｐ１に入力するデータ信号や、基板１のＴＭＳ入力端子Ｐ３，Ｐ４に、ＪＴＡＧ回路１５，２５におけるステートの遷移を行うためのＴＭＳ信号（具体的には、第一デバイス１０に入力する第一のＴＭＳ信号（以下、ＴＭＳ１信号とする。）、第二デバイス２０に入力する第二のＴＭＳ信号（以下、ＴＭＳ２信号とする。））を生成する構成にされている。

その他、電源ユニット４５は、基板１の各実装部品を動作させるために、基板１に対して電源供給を行うものである。この電源ユニット４５は、出力コネクタ部３１を通じて、基板１の電源端子Ｐ５に接続されている。

また、検査結果記憶メモリ４７は、ＭＰＵ３５が図３に示すメイン処理を実行することにより、基板１のデータ出力端子Ｐ６から送出されてくる第二デバイス２０のバウンダリ・スキャン・セルＣＩ２，ＣＯ２の値を一時記憶するためのもの（メモリ）である。

その他、設定情報記憶メモリ４３は、基板検査の際にレジスタ３９に設定すべき周波数に関する設定情報を記憶するためのもの（メモリ）である。図２（ｂ）に示すように、設定情報記憶メモリ４３には、設定情報として、検査項目毎に、レジスタ３９に設定すべき第１周波数ｆ１と、その第１周波数より低い周波数である第２周波数ｆ２が記憶されている。第１周波数及び第２周波数を表す数値は、利用者等がユーザインタフェース４９を通じて、その数値を入力することなどにより設定情報記憶メモリ４３に書き込まれる。

図３は、ＭＰＵ３５が実行するメイン処理を表すフローチャート（ａ）、及び、そのメイン処理内で実行される検査処理を表すフローチャート（ｂ）である。メイン処理は、外部（例えばユーザインタフェース４９）から検査項目の指定と共に実行開始指令信号が入力されると、ＭＰＵ３５により実行される。

メイン処理を実行すると、ＭＰＵ３５は、指定された検査項目の第１周波数ｆ１を、設定情報記憶メモリ４３に格納された設定情報から特定し、その第１周波数のＣＬＫ信号をクロックジェネレータ３７が出力するように、レジスタ３９に対して設定を行う（Ｓ１１０）。これによりクロックジェネレータ３７からは、第１周波数のＣＬＫ信号が出力される。

その後、ＭＰＵ３５は、図３（ｂ）に示す検査処理を実行する（Ｓ１２０）。検査処理を実行すると、ＭＰＵ３５は、周知の方法で、制御信号生成回路４１に制御信号を生成させ、それを第一デバイス１０及び第二デバイス２０に入力させることにより、第一デバイス１０及び第二デバイス２０のステートを、「Test-Logic-Reset」ステートに設定すると共に（Ｓ２１０）、第二デバイス２０をバイパス（ＢＹＰＡＳＳ）モードに設定し（Ｓ２２０）、更に第一デバイス１０をプリロード（ＰＲＥＬＯＡＤ）モードに設定する（Ｓ２３０）。

またＳ２３０の処理後、ＭＰＵ３５は、データ入力端子Ｐ１を介して第一デバイス１０のＴＤＩポートＰ１１に、出力セルＣＯ１にセットすべき値が記載された検査用データを入力し、第一デバイス１０の出力セルＣＯ１に、検査用の上記値をセット（付与）する（２４０）。具体的には、制御信号生成回路４１に、検査用データをデータ信号として生成させ、それをデータ入力端子Ｐ１を介して第一デバイス１０のＴＤＩポートＰ１１に入力させると共に、第一デバイス１０におけるバウンダリ・スキャン・レジスタ１８のシフト操作を行うための制御信号を、ＴＭＳ入力端子Ｐ３を介して第一デバイス１０のＴＭＳポートＰ１４に入力させて、第一デバイス１０の出力セルＣＯ１に、検査用の値（Ｈｉｇｈ値）を付与する。

その後、ＭＰＵ３５は、Ｓ２５０に移行して、第一デバイス１０及び第二デバイス２０をエックステスト（ＥＸＴＥＳＴ）モードに設定する。この後、ＭＰＵ３５は、制御信号生成回路４１に、図４に示すＴＭＳ１信号及びＴＭＳ２信号を生成させて、ＴＭＳ１信号を第一デバイス１０のＴＭＳポートＰ１４に入力させ、ＴＭＳ２信号を第二デバイス２０のＴＭＳポートＰ２４に入力させる。

この制御信号（ＴＭＳ１信号、ＴＭＳ２信号）の入力によって、ＭＰＵ３５は、ＴＡＰコントローラ１３，２３を制御し、第一デバイス１０の出力セルＣＯ１に、その出力セルＣＯ１が保持する値を、第一デバイス１０の出力端子ＯＵＴ１に向けて出力させる（Ｓ２６０）。また、ＣＬＫ信号の周波数で規定される所定のタイミングで、第二デバイス２０の入力端子ＩＮ２に入力される信号の電圧値を、Ｈｉｇｈ値若しくはＬｏｗ値のいずれかで、第二デバイス２０の入力セルＣＩ２に取り込ませる（Ｓ２７０）。

尚、バウンダリ・スキャン・セルＣＩ１，ＣＯ１，ＣＩ２，ＣＯ２は、入力電圧を、スレッシュホールド電位を境界として２値化し、取り込む構成にされている。即ち、各バウンダリ・スキャン・セルＣＩ１，ＣＯ１，ＣＩ２，ＣＯ２は、スレッシュホールド電位Ｖｔｈ以上の入力を、Ｈｉｇｈ値として取り込み、スレッシュホールド電位Ｖｔｈ未満の入力を、Ｌｏｗ値として取り込む構成にされている。

図４は、ＭＰＵ３５がＳ２６０及びＳ２７０で実行する処理により制御信号生成回路４１から出力されるＴＭＳ１信号及びＴＭＳ２信号を示したタイムチャートである。
周知のように、ＪＴＡＧ回路１５，２５では、ＴＣＫポートＰ１３，Ｐ２３から入力されるＣＬＫ信号がＨｉｇｈになった時点で、ＴＭＳポートＰ１４，Ｐ２４から入力されるＴＭＳ信号の値に基づき、ＴＡＰコントローラ１３，２３のステートが遷移する。そして、ステートがＵｐｄａｔｅ−ＤＲステートから次のステートに移行すると、バウンダリ・スキャン・セルＣＩ１，ＣＯ１，ＣＩ２，ＣＯ２が保持する値が、出力側へと出力される（値出力動作）。また、ステートがＣａｐｔｕｒｅ−ＤＲステートから次のステートに移行すると、バウンダリ・スキャン・セルＣＩ１，ＣＯ１，ＣＩ２，ＣＯ２への入力が、２値化されて、そのバウンダリ・スキャン・セルＣＩ１，ＣＯ１，ＣＩ２，ＣＯ２に取り込まれる（値取込動作）。

図４に示すように、本実施例の制御信号生成回路４１は、第一デバイス１０が、Ｕｐｄａｔｅ−ＤＲステートから次のステートに移行する時間より、ＣＬＫ信号の１周期分遅れて、第二デバイス２０が、Ｃａｐｔｕｒｅ−ＤＲステートから次のステートに移行するように、制御信号を生成、出力する。

このため、出力セルＣＯ１が値を出力してから入力セルＣＩ２が値を取り込むまでの時間は、クロックジェネレータ３７が生成するＣＬＫ信号の周波数によって規定され、第一デバイス１０の出力セルＣＯ１から出力端子ＯＵＴ１に向けて出力された信号（出力セルＣＯ１の保持値）は、ＣＬＫ信号の１周期の対応する時間Ｔ経過後、第二デバイス２０の入力端子ＩＮ２を通じて、第二デバイス２０の入力セルＣＩ２に取り込まれる。

Ｓ２７０での処理の後、ＭＰＵ３５は、第二デバイス２０の入力セルＣＩ２が保持する値がＴＤＯポートＰ２２から出力されるように、制御信号生成回路４１に制御信号を生成させて、それを、第二デバイス２０に入力させる（Ｓ２８０）。

その後、ＭＰＵ３５は、当該検査処理を終了してＳ１３０に移行し、ＴＤＯポートＰ２２からデータ出力端子Ｐ６及び入力コネクタ部３３を介して当該検査装置３０に入力されるＴＤＯポートＰ２２の出力値（Ｓ２７０で第二デバイス２０の入力セルＣＩ２にセットされた値）を取得して、検査結果記憶メモリ４７に一時記憶させる。

Ｓ１３０の処理後、ＭＰＵ３５は、検査結果記憶メモリ４７からＴＤＯポートＰ２２の出力値のうち、検査対象の入力セルＣＩ２が保持していた値を読出し、この値がＬｏｗ値であるか否か判断する（Ｓ１４０）。そして、Ｌｏｗ値ではない（即ち、Ｈｉｇｈ値である）と判断すると、Ｓ１４５に移行して、基板１が不良品であることを示すＮＧ表示をユーザインタフェース４９の表示部に表示する。また、その後に当該メイン処理を終了する。

Ｓ１２０で実行される検査処理では、事前にＣＬＫ信号が第１周波数に設定されているため、第一デバイス１０の出力セルＣＯ１の値出力動作、及び、第二デバイス２０の入力セルＣＩ２の値取込動作は、そのＣＬＫ信号により規定されるタイミング、即ち、第１周波数分の一の時間間隔で行われる。

従って、第１周波数として、第一デバイス１０の出力端子ＯＵＴ１と、それに接続された第二デバイス２０の入力端子ＩＮ２との間における線路の時定数が許容範囲内に収まっている場合と、その端子間の時定数が許容範囲に達していない（即ち、時定数が許容範囲の下限値ＴＬ未満である）場合と、で第二デバイス２０の入力セルＣＩ２にセットされる値が異なる時間間隔分の一を予め設定しておけば、検査処理によってＴＤＯポートＰ２２から得られる値に基づき、その端子間の時定数が下限値ＴＬ未満であるかどうか判断することができる。

図５（ａ）は、ＣＬＫ信号が第１周波数である場合において、第二デバイス２０の入力セルＣＩ２に、入力される信号を示したタイムチャートである。本実施例では、第一デバイス１０の出力セルＣＯ１からＨｉｇｈ値が出力されると、線路の時定数が許容範囲内に収まっている場合（具体的には、時定数が許容下限値ＴＬ以上である場合）において、第二デバイス２０の入力セルＣＩ２にＬｏｗ値がセットされ、線路の時定数が許容下限値ＴＬ未満である場合には、第二デバイス２０の入力セルＣＩ２にＨｉｇｈ値がセットされるように第１周波数を決定している。

このため、第二デバイス２０の入力セルＣＩ２にＨｉｇｈ値がセットされる場合には、出力端子ＯＵＴ１と入力端子ＩＮ２との間の線路に、本来取り付けるべきものよりも定数の小さい抵抗素子やコンデンサ（抵抗値が小さいものや、静電容量の小さいもの）が接続されている場合や、それらの素子が接続されていない場合などが考えられる。よって、第二デバイス２０の入力セルＣＩ２にＨｉｇｈ値がセットされたと判断される場合には、Ｓ１４５で、表示部にＮＧ表示を行い、利用者に、基板１が不良品がある旨を通知するのである。

これに対し、検査対象の入力セルＣＩ２の値がＬｏｗ値である場合（Ｓ１４０でＹｅｓ）には、少なくとも、出力端子ＯＵＴ１−入力端子ＩＮ２間の時定数が、許容される時定数の下限値ＴＬ以上であると判断できる。従って、ＭＰＵ３５は、Ｓ１５０以降の処理を実行して、出力端子ＯＵＴ１−入力端子ＩＮ２間の時定数が、許容範囲の上限値ＴＨ以下であるか否か判断する。

具体的にＭＰＵ３５は、Ｓ１４０でＹｅｓと判断すると、指定された検査項目の第２周波数を、設定情報記憶メモリ４３に格納された設定情報から特定し、その第２周波数のＣＬＫ信号をクロックジェネレータ３７が出力するように、レジスタ３９に対して設定を行う（Ｓ１５０）。これによりクロックジェネレータ３７からは、第２周波数のＣＬＫ信号が出力される。

その後、ＭＰＵ３５は、上述した図３（ｂ）に示す検査処理を再度実行する（Ｓ１６０）。但し、この検査処理では、ＣＬＫ信号の周波数として第２周波数が用いられるので、第一デバイス１０の出力セルＣＯ１の値出力動作、及び、第二デバイス２０の入力セルＣＩ２の値取込動作は、そのＣＬＫ信号により規定されるタイミング、即ち、第２周波数分の一の時間間隔で行われる。

従って、第２周波数として、第一デバイス１０の出力端子ＯＵＴ１と、第二デバイス２０の入力端子ＩＮ２との間における線路の時定数が許容範囲内に収まっている場合と、その端子間の時定数が許容範囲を越えている（即ち、時定数が許容範囲の上限値ＴＨより大きい）場合と、で第二デバイス２０の入力セルＣＩ２にセットされる値が異なる時間間隔分の一を予め設定しておけば、検査処理（Ｓ１６０）によってＴＤＯポートＰ２２から得られる値に基づき、その端子間の時定数が上限値ＴＨ以下であるかどうか判断することができる。

Ｓ１６０での処理を終えると、ＭＰＵ３５は、ＴＤＯポートＰ２２からデータ出力端子Ｐ６及び入力コネクタ部３３を介して当該検査装置３０に入力されるＴＤＯポートＰ２２の出力値（Ｓ２７０で第二デバイス２０の入力セルＣＩ２にセットされた値）を、検査結果記憶メモリ４７に一時記憶させる（Ｓ１７０）。

その後、ＭＰＵ３５は、検査結果記憶メモリ４７から、ＴＤＯポートＰ２２の出力値のうち検査対象の入力セルＣＩ２が保持していた値を読出し、この値が、Ｈｉｇｈ値であるか否か判断する（Ｓ１８０）。そして、Ｈｉｇｈ値ではない（即ち、Ｌｏｗ値である）と判断すると（Ｓ１８０でＮｏ）、Ｓ１８５に移行して、基板１が不良品であることを示すＮＧ表示をユーザインタフェース４９の表示部に表示し、その後に当該メイン処理を終了する。

図５（ｂ）は、ＣＬＫ信号が第２周波数である場合において、第二デバイス２０の入力セルＣＩ２に、入力される信号を示したタイムチャートである。本実施例では、第一デバイス１０の出力セルＣＯ１からＨｉｇｈ値が出力されると、線路の時定数が許容範囲内に収まっている場合、第二デバイス２０の入力セルＣＩ２にＨｉｇｈ値がセットされ、線路の時定数が許容範囲内に越えている場合（即ち、時定数が許容範囲の上限値ＴＨより大きい）には、第二デバイス２０の入力セルＣＩ２にＬｏｗ値がセットされるように第２周波数を決定している。

このため、第二デバイス２０の入力セルＣＩ２にＬｏｗ値がセットされる場合には、出力端子ＯＵＴ１と入力端子ＩＮ２との間の線路に、本来取り付けるべきものよりも定数の大きい抵抗やコンデンサ（抵抗値が大きいものや、静電容量の大きいもの）が接続されている場合などが考えられる。このような理由から、Ｓ１８５では、表示部にＮＧ表示を行って、利用者に、基板１に不良がある旨を通知するのである。

一方、検査対象の入力セルＣＩ２が保持していた値がＨｉｇｈ値であると判断された場合には（Ｓ１８０でＹｅｓ）、出力端子ＯＵＴ１と入力端子ＩＮ２との間の線路の時定数が許容範囲内である（下限値ＴＬ以上、上限値ＴＨ以下である）ので、出力端子ＯＵＴ１と入力端子ＩＮ２との間の線路においては、抵抗やコンデンサ等が適切に接続されていると判断し、ユーザインタフェース４９の表示部に、基板１が不良品でない旨のＯＫ表示を行う（１９０）。その後、ＭＰＵ３５は、当該メイン処理を終了する。

以上、本実施例の基板１の検査方法及び検査装置３０について説明したが、この検査装置３０によれば、ＭＰＵ３５が、第一の検査として、Ｓ１２０で検査処理を実行し、ＴＤＩポートＰ１１に検査用データを入力して第一デバイス１０の出力セルＣＯ１に検査用の値を付与する（Ｓ２４０）。また、その後、第一デバイス１０の出力セルＣＯ１に、第一デバイス１０の出力端子ＯＵＴ１に向けて、その出力セルＣＯ１が保持する値を出力させ（Ｓ２６０）、それから第１周波数分の一時間経過後、第二デバイス２０の入力セルＣＩ２に、その第二デバイス２０の入力端子ＩＮ２から入力される値を取り込ませ（Ｓ２７０）、更にその後、ＴＤＯポートＰ２２から出力される値（入力セルＣＩ２がＳ２７０で保持した値）を検査結果記憶メモリ４７に格納する（Ｓ１３０）。また、この検査装置３０では、上記第一の検査後、ＭＰＵ３５が、その検査結果（即ち、ＴＤＯポートＰ２２から出力された値）に基づいて基板１の良否を判断する（Ｓ１４０）。

更に、この検査装置３０では、第二の検査として、ＭＰＵ３５がＳ１６０で検査処理を実行し、ＴＤＩポートＰ１１に検査用データを入力して第一デバイス１０の出力セルＣＯ１に検査用の値を付与した後（Ｓ２４０）、第一デバイス１０の出力セルＣＯ１に、出力セルＣＯ１が保持する値を出力させ（Ｓ２６０）、それから第２周波数分の一時間経過後、第二デバイス２０の入力セルＣＩ２に、その第二デバイス２０の入力端子ＩＮ２から入力される値を取り込ませ（Ｓ２７０）、更にその後、ＴＤＯポートＰ２２から出力される値（入力セルＣＩ２がＳ２７０で保持した値）を検査結果記憶メモリ４７に格納する（Ｓ１７０）。また、第二の検査後、その検査結果に基づいて、基板１の良否を判断する（Ｓ１８０）。

この検査装置３０では、上記検査により第二デバイス２０の入力セルＣＩ２が保持する値に基づいて、第一デバイス１０の出力端子ＯＵＴ１とそれに接続された第二デバイス２０の入力端子ＩＮ２間の時定数が許容範囲内に収まっているかを判断し、端子間の時定数が、その端子間の抵抗値や静電容量で定まることを利用して、第一デバイス１０の出力端子ＯＵＴ１と第二デバイス２０の入力端子ＩＮ２間の線路に抵抗やコンデンサが正しく取り付けられているかどうか判断するので、テストランドにインサーキットテスタのプローブを当て、テストランド間の抵抗値等を測定するなどしなくとも、基板検査を詳細に行うことができる。

また、この検査装置３０によれば、ＪＴＡＧ回路１５，２５を用いた機能検査と同様の方式で端子間の状態評価を行うことができ、別途インサーキットテスタを用意したりする必要がないので、基板検査を迅速に行うことができる。また、この検査方法によれば、インサーキットテスタのプローブを当てるためのテストランドを端子間に形成する必要がないので、基板１の高密度化を図ることができる。

尚、本発明の提供手段は、ＭＰＵ３５が実行するＳ２４０での処理にて実現されており、本発明の取得手段は、ＭＰＵ３５が実行するＳ２８０及びＳ１３０，Ｓ１７０での処理にて実現されている。その他、第一の検査手段は、ＭＰＵ３５が実行するＳ１１０〜Ｓ１３０での処理にて実現されており、第二の検査手段は、ＭＰＵ３５が実行するＳ１５０〜Ｓ１７０での処理にて実現されている。その他、判断手段は、ＭＰＵ３５が実行するＳ１４０及びＳ１８０での処理にて実現されている。

また、本発明の検査方法及び検査装置は、上記実施例に限定されるものではなく、種々の態様を採ることができる。例えば、上記検査装置３０では、第一デバイス１０及び第二デバイス２０の夫々にＴＭＳ信号を入力するための信号線が独立して設けられた基板１の例を示したが、ＴＭＳ信号を入力するための信号線が、第一デバイス１０及び第二デバイス２０に共通して設けられている基板においても、本発明を適用することは当然に可能である。この場合には、出力セルＣＯ１の値出力から入力セルＣＩ２の値取込までに、クロック信号２周期分の時間を要するため、設定情報に書き込む第１周波数及び第２周波数は、それらを考慮して、上記実施例の第１周波数及び第２周波数の２倍の周波数とされればよい。

本実施例の検査装置３０が検査する基板１の構成を表した説明図である。 検査装置３０の構成を表したブロック図（ａ）と、その検査装置３０が記憶する設定情報を表した説明図（ｂ）である。 検査装置３０のＭＰＵ３５が実行するメイン処理（ａ）及び検査処理（ｂ）を表すフローチャートである。 制御信号生成回路４１から出力されるＴＭＳ１信号及びＴＭＳ２信号を示したタイムチャートである。 ＣＬＫ信号が第１周波数である場合に入力セルＣＩ２に入力される信号を示したタイムチャート（ａ）、第２周波数である場合に入力セルＣＩ２に入力される信号を示したタイムチャート（ｂ）である。

符号の説明

１…基板、１０…第一デバイス、１１，２１…コアロジック、１３，２３…ＴＡＰコントローラ、１５，２５…ＪＴＡＧ回路、１８，２８…バウンダリ・スキャン・レジスタ、１９，２９…バイバス・レジスタ、２０…第二デバイス、３０…検査装置、３１…出力コネクタ部、３３…入力コネクタ部、３５…ＭＰＵ、３７…クロックジェネレータ、３９…レジスタ、４１…制御信号生成回路、４３…設定情報記憶メモリ、４５…電源ユニット、４７…検査結果記憶メモリ、４９…ユーザインタフェース、ＣＩ１，ＣＯ１，ＣＩ２，ＣＯ２…バウンダリ・スキャン・セル、ＩＮ１，ＩＮ２…入力端子、ＯＵＴ１，ＯＵＴ２…出力端子、Ｐ１…データ入力端子、Ｐ２…クロック入力端子、Ｐ３，Ｐ４…ＴＭＳ入力端子、Ｐ５…電源端子、Ｐ６…データ出力端子、Ｐ１１，Ｐ２１…ＴＤＩポート、Ｐ１２，Ｐ２２…ＴＤＯポート、Ｐ１３，Ｐ２３…ＴＣＫポート、Ｐ１４，Ｐ２４…ＴＭＳポート、Ｐ１５，Ｐ２５…ＴＲＳＴポート

Claims (10)

1. 内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査方法であって、
   前記第一のデバイスのバウンダリ・スキャン・セルに、前記第一のデバイスの出力端子に向けて、該バウンダリ・スキャン・セルが保持する値を出力させると共に、
   前記第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された前記第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲内に収まっていない場合と、で前記第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングで、前記第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませた後、
   前記第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、前記基板の良否を判断する
   ことを特徴とする基板の検査方法。
2. 内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査方法であって、
   前記第一のデバイスのバウンダリ・スキャン・セルに、前記第一のデバイスの出力端子に向けて、該バウンダリ・スキャン・セルが保持する値を出力させると共に、前記第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された前記第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲に達していない場合と、で前記第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングで、前記第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませた後、前記第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、前記基板の良否を判断すると共に、
   前記第一のデバイスのバウンダリ・スキャン・セルに、前記第一のデバイスの出力端子に向けて、該バウンダリ・スキャン・セルが保持する値を出力させると共に、前記第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された前記第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲を越えている場合と、で前記第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングで、前記第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませた後、前記第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値に基づいて、前記基板の良否を判断する
   ことを特徴とする基板の検査方法。
3. 前記第一及び第二のデバイスは、クロック信号により規定される所定の時点で、自身が備えるバウンダリ・スキャン・セルの値出力動作、又は、該バウンダリ・スキャン・セルへの値取込動作、を実行する構成にされており、
   当該検査方法では、
   前記クロック信号の周波数を調整することにより、前記タイミングで、前記第二のデバイスのバウンダリ・スキャン・セルに、前記値を取り込ませることを特徴とする請求項１又は請求項２記載の基板の検査方法。
4. 前記第一及び第二のデバイスは、前記バウンダリ・スキャン・アーキテクチャとして、ＩＥＥＥ１１４９．１規格のＪＴＡＧ回路を備えることを特徴とする請求項１〜請求項３のいずれかに記載の基板の検査方法。
5. 前記基板の良否の判断を、前記第二のデバイスに内蔵された前記ＪＴＡＧ回路のＴＤＯポートから出力される値に基づいて行うことを特徴とする請求項４記載の基板の検査方法。
6. 内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査装置であって、
   前記第一のデバイスが備えるバウンダリ・スキャン・セルに値を付与する提供手段と、
   前記第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値を取得する取得手段と、
   前記提供手段を動作させた後、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、該バウンダリ・スキャン・セルが保持する値を出力させると共に、前記第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された前記第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲に収まっていない場合と、で前記第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませ、更にその後、前記取得手段を動作させる検査手段と、
   前記取得手段が取得した前記バウンダリ・スキャン・セルの値に基づいて、前記基板の良否を判断する判断手段と、
   を備えることを特徴とする検査装置。
7. 内部回路と各入出力端子との間にバウンダリ・スキャン・セルを備えるバウンダリ・スキャン・アーキテクチャ内蔵の第一及び第二のデバイス、が実装された基板の検査装置であって、
   前記第一のデバイスが備えるバウンダリ・スキャン・セルに値を付与する提供手段と、
   前記第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値を取得する取得手段と、
   前記提供手段を動作させた後、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、該バウンダリ・スキャン・セルが保持する値を出力させると共に、前記第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された前記第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲に達していない場合と、で前記第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませ、更にその後、前記取得手段を動作させる第一の検査手段と、
   前記提供手段を動作させた後、第一のデバイスのバウンダリ・スキャン・セルに、第一のデバイスの出力端子に向けて、該バウンダリ・スキャン・セルが保持する値を出力させると共に、前記第一のデバイスの出力端子と、その第一のデバイスの出力端子に接続された前記第二のデバイスの入力端子との間の時定数が所定範囲内に収まっている場合と、その端子間の時定数が所定範囲を越えている場合と、で前記第二のデバイスが備えるバウンダリ・スキャン・セルにセットされる値が異なるタイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませ、更にその後、前記取得手段を動作させる第二の検査手段と、
   前記第一の検査手段の動作によって前記取得手段が取得した前記バウンダリ・スキャン・セルの値、及び、前記第二の検査手段の動作によって前記取得手段が取得した前記バウンダリ・スキャン・セルの値に基づいて、前記基板の良否を判断する判断手段と、
   を備えることを特徴とする検査装置。
8. 前記第一及び第二のデバイスは、クロック信号により規定される所定の時点で、自身が備えるバウンダリ・スキャン・セルの値出力動作、又は、バウンダリ・スキャン・セルへの値取込動作、を実行する構成にされており、
   前記第一の検査手段は、前記クロック信号を、第一の周波数に設定することによって、前記タイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませ、
   前記第二の検査手段は、前記クロック信号を、第一の周波数より低い第二の周波数に設定することによって、前記タイミングで、第二のデバイスのバウンダリ・スキャン・セルに、その第二のデバイスの入力端子から入力される値を取り込ませることを特徴とする請求項７記載の検査装置。
9. 前記第一及び第二のデバイスは、前記バウンダリ・スキャン・アーキテクチャとして、ＩＥＥＥ１１４９．１規格のＪＴＡＧ回路を備えることを特徴とする請求項６〜請求項８のいずれかに記載の検査装置。
10. 前記提供手段は、前記第一のデバイスが備えるＪＴＡＧ回路のＴＤＩポートから、前記第一のデバイスが備えるバウンダリ・スキャン・セルに付与する値を入力して、そのバウンダリ・スキャン・セルに前記値を付与する構成にされており、
    前記取得手段は、前記第二のデバイスが備えるＪＴＡＧ回路のＴＤＯポートから、前記第二のデバイスが備えるバウンダリ・スキャン・セルが保持する値を取得する構成にされていることを特徴とする請求項９記載の検査装置。
    

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