JP2005203757A - 赤外線光検出用垂直光路構造 - Google Patents

赤外線光検出用垂直光路構造 Download PDF

Info

Publication number
JP2005203757A
JP2005203757A JP2004359187A JP2004359187A JP2005203757A JP 2005203757 A JP2005203757 A JP 2005203757A JP 2004359187 A JP2004359187 A JP 2004359187A JP 2004359187 A JP2004359187 A JP 2004359187A JP 2005203757 A JP2005203757 A JP 2005203757A
Authority
JP
Japan
Prior art keywords
sige
substrate
forming
vertical
optical path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004359187A
Other languages
English (en)
Inventor
Douglas J Tweet
ジェイ． トゥイート ダグラス
Jong Jan Lee
ジャン リー ジョン
Jer-Shen Maa
シェン マー ジェー
Ten Suu Shien
テン スー シェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/755,567 external-priority patent/US7045832B2/en
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JP2005203757A publication Critical patent/JP2005203757A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
    • H01L31/035281—Shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H01L31/1812—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table including only AIVBIV alloys, e.g. SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】 ＳｉＧｅ垂直光路と、ＩＲ光検出用のＳｉＧｅ光路垂直構造を選択的に形成する方法とを提供すること。
【解決手段】本発明の方法は、Ｓｉ基板の表面を形成するステップと、Ｓｉ基板の表面に対して垂直なＳｉフィーチャ、例えば、トレンチ、バイア、またはピラーを形成するステップと、Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップとを包含する。いくつかの局面において、Ｓｉ基板の表面は、第１の面に形成され、Ｓｉ垂直フィーチャは、Ｓｉ基板の表面に対して垂直な壁（側壁）と、第１の面に対して平行な第２の面における表面とを有する。Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップは、垂直フィーチャの壁の上に重ねてＳｉＧｅ垂直光路を形成するステップを含む。
【選択図】 図２

Description

（関連出願）
本発明は、係属中の、ＳＵＲＦＡＣＥ−ＮＯＲＭＡＬ ＯＰＴＩＣＡＬ ＰＡＴＨ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＩＮＦＲＡＲＥＤ ＰＨＯＴＯＤＥＴＥＣＴＩＯＮという名称の米国特許出願１０／７４６，９５２号の一部継続出願である。この出願は、Ｌｅｅらによって発明され、２００３年１２月２３日に出願され、代理人文書番号ＳＬＡ８２６が付されている。
本願は、概して、集積回路（ＩＣ）製造プロセス、より具体的には、表面に対して垂直の垂直光路構造および対応する製造方法に関する。
赤外線範囲（０．７〜２ミクロン）の近傍における光検出には、多くの用途がある。例えば、光ファイバ通信、セキュリティ、および熱画像化などである。ＩＩＩ−Ｖ族化合物半導体は、シリコン（Ｓｉ）ベースの同等のものよりも優れた光学的性能を提供するが、Ｓｉを用いることが望ましい。なぜなら、Ｓｉベース材料は、従来のＳｉ−ＩＣ技術と互換性があり、安価で、小型で、高度に集積された光学系ができることが期待されるからである。
シリコンフォトダイオードは、暗電流が低く、上記のＳｉ技術との両立性があるので、可視光波長における光検出器として広く用いられる。さらに、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）は、０．８〜１．６ミクロンの波長範囲の光の光検出を可能にする。
しかし、ＳｉＧｅ合金はＳｉ格子よりも格子定数が大きいので、膜厚は、Ｓｉ基板上でのＳｉＧｅのエピタキシャル成長において決定的な変数となる。光吸収の面からは、厚いＳｉＧｅが望ましいが、厚すぎるＳｉＧｅ膜は、暗電流の原因となる欠陥生成の原因となる。この臨界的なＳｉＧｅの厚さは、Ｇｅ濃度およびデバイス処理温度に依存する。Ｇｅ濃度が高くなり、デバイス処理温度が高くなるにつれて、より薄いＳｉＧｅ膜厚が形成されることになる。一般的に実用される場合、ＳｉＧｅの臨界的な厚さは、数百オングストロームから、最大で数千オングストロームの範囲内である。ＳｉＧｅの厚さが臨界厚さを越えると、ＳｉＧｅにおいて格子欠陥が生じる。上述したように、格子欠陥を有するＳｉＧｅ膜から作られるＩＲ光検出器は、大きな暗電流およびノイズを生成する。
量子効率は、入射フォトン当たりの生成された電子と正孔との対の数の尺度であり、光検出器の感度のパラメータである。量子効率は、以下のように規定される。
η＝（ＩＰ／ｑ）／（Ｐｏｐｔ／ｈν）
ただし、ＩＰは光周波数νにおける入射光学パワーＰｏｐｔの吸収によって生成される電流である。
図１は、量子効率と、ＳｉＧｅにおけるＧｅの割合との間の関係を示すグラフである。量子効率を決定する重要な要因のうちの１つは、吸収係数αである。シリコンは、約１．１ミクロンの遮断周波数を有し、１．３〜１．６ミクロンの波長範囲において透明である。ＳｉＧｅ吸収端は、Ｇｅモル分率が増大するにつれて赤へと移動し、これは図１に示されている。いずれのＳｉＧｅ合金の吸収係数も比較的小さく、臨界厚さによって決まる限定された厚さは、ＳｉＧｅのフォトン吸収能力を限定する。
上述したように、ＳｉＧｅベースの光検出の大きな目標は、高い量子効率およびこれらのＳｉＧｅ光検出器を現行のＳｉ電子機器に集積することである。光路を増大させ、量子効率を高める方法の１つとして、光路をＳｉＧｅ膜と同じ面において、ＳｉＧｅが堆積される基板表面に沿って形成することがある。これにより、光は、ヘテロ接合（ＳｉＧｅ/Ｓｉ）界面に平行して伝わる。しかし、この光路設計は、必然的に、ＩＲ検出器の設計を制限する。
ＳｉＧｅのＩＲ吸収長は長く、高いＩＲ吸収および高い量子効率を達成するためには、厚いＳｉＧｅ層、例えば、１ミクロンよりも厚い層が必要とされる。しかし、Ｓｉ基板上に欠陥がない厚いＳｉＧｅ膜を形成することは、この２つの材料の間の格子不整合のため、非常に困難である。本明細書において参考として援用する、係属中の特許出願ＳＵＲＦＡＣＥ−ＮＯＲＭＡＬ ＯＰＴＩＣＡＬ ＰＡＴＨ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＩＮＦＲＡＲＥＤ ＰＨＯＴＯＤＥＴＥＣＴＩＯＮに記載されているように、長いＳｉＧｅ光路は、必ずしも、厚いＳｉＧｅ膜を形成することなく、形成され得る。Ｓｉトレンチまたはピラーの側壁上にＳｉＧｅ膜を形成することによって、デバイスに入り、側壁に沿って進む任意のＩＲ光は、長い光路を通過する。長い光路は、量子効率を高める。
しかし、ブランケット堆積技術によるＳｉＧｅの成長は、側壁だけではなく、トレンチ底部およびウェハ上部の上にＳｉＧｅが成長することにつながる。ＳｉＧｅはＳｉよりも大きい格子定数を有するが、いわゆる臨界厚さまで、Ｓｉに格子整合した状態で成長し得る。結果として、側壁上に成長したＳｉＧｅは、側壁に対して平行にＳｉ格子定数を有するが、側壁に対して垂直により大きな格子定数を有する。これらの異なる表面から発生する結晶は、結果として、表面がぶつかるところに欠陥領域を有する。
ＳｉＧｅ光路長が長い構造において用いられるように、上述の交差する格子の問題が解決されることができれば有用である。
ＳｉＧｅをトレンチの底部ではなく側壁上に成長させることによって、交差する格子の問題が解決されることができれば有用である。
本発明のＳｉＧｅ光路構造は、シリコン基板表面に対して垂直で、ＳｉＧｅ／Ｓｉヘテロ接合界面に対して平行なＩＲ波長光を吸収し、光路の長さを増大させる。したがって、薄いＳｉＧｅ膜厚で、二次元ＩＲイメージ検出が実現され得る。ＳｉＧｅｎｉ関連する比較的不十分な量子効率のため、ＳｉＧｅのＩＲ吸収の長さは、長くなる必要があり、従来は、多量のＩＲエネルギーを吸収するために、厚いＳｉＧｅ層が必要とされていた。しかし、欠陥がない厚いＳｉＧｅ膜をＳｉ基板上に成長させることは、これらの２つの材料の間の格子不整合のため、非常に困難である。本発明は、厚いＳｉＧｅ膜の必要性をなくす。ＳｉＧｅ膜は、Ｓｉ基板トレンチまたはピラーの側壁上に成長され、基板表面に対して垂直な光について、比較的長い光路を形成する。本発明の比較的薄いＳｉＧｅ層の使用は、ＳｉＧｅＩＲ光検出器が、ＳｉＣＭＯＳデバイスに容易に集積されることを可能にする。ＳｉＧｅが側壁上のみに成長するようにした結果として、より良好なＳｉＧｅ結晶構造が得られ、ＩＲ検出器の性能が高まる。
従って、ＩＲ光検出用のＳｉＧｅ光路垂直構造を選択的に形成する方法が提供される。この方法は、Ｓｉ基板の表面を形成するステップと、該Ｓｉ基板の表面に対して垂直なＳｉフィーチャ、例えば、トレンチ、バイア、またはピラーを形成するステップと、該Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップとを包含する。いくつかの局面において、Ｓｉ基板の表面は、第１の面に形成され、Ｓｉ垂直フィーチャは、該Ｓｉ基板の表面に対して垂直な壁（側壁）と、該第１の面に対して平行な第２の面における表面とを有する。該Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップは、該垂直フィーチャの壁の上に重ねてＳｉＧｅ垂直光路を形成するステップを含む。
いくつかの局面において、Ｓｉ基板の表面は、Ｓｉ基板、該Ｓｉ基板の上の埋め込み酸化物（ＢＯＸ）層、および該ＢＯＸの上の上方Ｓｉ層を含むシリコンオンインシュレータ（ＳＯＩ）材料に関連付けられている。Ｓｉ垂直フィーチャがピラーである場合、この方法は、誘電体層をブランケット堆積するステップと、該ピラーが形成される該Ｓｉ基板の表面の上の誘電体を選択的にエッチングするステップと、該Ｓｉ上方層をＢＯＸのレベルまでエッチングしてピラーを形成するステップとを包含する。バイアまたはトレンチがＳｉ垂直構造である場合、該Ｓｉ基板の表面の上に重ねて誘電体層をブランケット堆積するステップと、該垂直フィーチャが形成される該Ｓｉ基板の表面の上の誘電体を選択的にエッチングするステップと、該Ｓｉ上方層をＢＯＸのレベルまでエッチングして垂直フィーチャを形成するステップとを包含する。
バルクＳｉ基板が用いられる場合、この方法は、不一致に該誘電体を堆積して、該Ｓｉ基板の表面および垂直フィーチャの表面の上に第１の厚さの誘電体を形成し、該第１の厚さ未満の誘電体の第２の層を該垂直フィーチャの壁の上に重ねて形成するステップと、第２の厚さの誘電体を除去するようにエッチングするステップとを包含する。
上記の方法およびＳｉＧｅ垂直光路構造のさらなる細部は、以下に説明される。
本発明の赤外線（ＩＲ）光検出用のシリコンゲルマニウム（ＳｉＧｅ）光路垂直構造を選択的に形成する方法は、Ｓｉ基板の表面を形成するステップと、該Ｓｉ基板の表面に対して垂直なＳｉフィーチャを形成するステップと、該Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップとを包含し、それにより上記目的が達成される。
Ｓｉ基板の表面を形成するステップは、第１の面に表面を有するＳｉ基板を形成するステップを含み得、Ｓｉ垂直フィーチャを形成するステップは、該Ｓｉ基板の表面に対して垂直な壁と、該第１の面に対して平行な第２の面における表面とを有するフィーチャを形成するステップを含み得、該Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップは、該垂直フィーチャの壁の上に重ねてＳｉＧｅ垂直光路を形成するステップを含み得る。
前記ＳｉＧｅ垂直光路を形成するステップの前に、前記Ｓｉ基板の表面および前記垂直フィーチャの表面の上に重ねて、誘電体層を形成するステップをさらに包含し得る。
Ｓｉ垂直フィーチャを形成するステップは、バイア、トレンチ、およびピラーを含む群から選択されるフィーチャを形成するステップを含み得る。
ＳｉＧｅ垂直光路を形成するステップは、ＳｉＧｅを５〜１０００ナノメートル（ｎｍ）の範囲内の厚さまで堆積するステップを含み得る。
ＳｉＧｅ垂直光路を形成するステップは、０．１〜１０ミクロンの範囲内の光路長を有するＳｉＧｅ垂直構造を形成するステップを含み得る。
ＳｉＧｅ垂直光路を形成するステップは、５〜１００％の範囲内のＧｅ濃度を有するＳｉＧｅを堆積するステップを含み得る。
ＳｉＧｅ垂直光路を形成するステップは、堆積厚さに対して増大する段階的なＧｅ濃度を有するＳｉＧｅを堆積するステップを含み得る。
ＳｉＧｅ垂直光路を形成するステップは、垂直フィーチャ壁界面においてＸというＧｅ濃度を有し、ＳｉＧｅ膜上面においてＹというＧｅ濃度を有するＳｉＧｅを含み得、ここで、Ｙ＞Ｘ、０≦Ｘ≦０．３、およびＹ≦１であり、前記ＳｉＧｅ堆積厚さは、０．１〜１ミクロンの範囲内である。
ＳｉＧｅ垂直光路を形成するステップは、ＳｉＧｅ層を堆積するステップと、該ＳｉＧｅの上に重ねてＳｉ層を堆積するステップと、該Ｓｉ層の上に重ねてＳｉＧｅを堆積するステップと、複数のＳｉＧｅ層を有する光路を形成するステップとを含み得る。
Ｓｉ基板の表面を形成するステップは、Ｓｉ基板、該Ｓｉ基板の上の埋め込み酸化物（ＢＯＸ）層、および該ＢＯＸの上の上方Ｓｉ層を含むシリコンオンインシュレータ（ＳＯＩ）材料を形成するステップを含み得、Ｓｉ垂直フィーチャを形成するステップは、ピラーを形成するステップを含み得、該垂直フィーチャの表面の上に重ねて誘電体層を形成するステップは、誘電体層をブランケット堆積するステップを含み得、該Ｓｉ基板の表面の上に重ねて誘電体層を形成するステップは、該ピラーが形成される該Ｓｉ基板の表面の上の誘電体を選択的にエッチングするステップと、該Ｓｉ上方層をＢＯＸのレベルまでエッチングしてピラーを形成するステップとを含み得る。
前記ＢＯＸの上に重ねて上方Ｓｉ層を形成するステップは、０．１〜２ミクロンの範囲内の厚さを有する上方Ｓｉ層を形成するステップを含み得る。
Ｓｉ基板の表面を形成するステップは、Ｓｉ基板、該Ｓｉ基板の上のＢＯＸ層、および該ＢＯＸの上の上方Ｓｉ層を有するＳＯＩ材料を形成するステップを含み得、Ｓｉ垂直フィーチャを形成するステップは、バイアおよびトレンチを含む群から選択されるフィーチャを形成するステップを含み得、該Ｓｉ基板の表面の上に重ねて誘電体層を形成するステップは、該Ｓｉ基板の表面の上に重ねて誘電体層をブランケット堆積するステップを含み得、該垂直フィーチャの表面の上に重ねて誘電体層を形成するステップは、該垂直フィーチャが形成される該Ｓｉ基板の表面の上の誘電体を選択的にエッチングするステップと、該Ｓｉ上方層をＢＯＸのレベルまでエッチングして垂直フィーチャを形成するステップとを含み得る。
前記ＢＯＸの上に重ねて上方Ｓｉ層を形成するステップは、０．１〜２ミクロンの範囲内の厚さを有する上方Ｓｉ層を形成するステップを含み得る。
Ｓｉ基板の表面を形成するステップは、表面を有するバルクＳｉ基板を形成するステップを含み得、前記Ｓｉ基板の表面および垂直フィーチャの表面の上に重ねて誘電体層を形成するステップは、不一致に該誘電体を堆積して、該Ｓｉ基板の表面および垂直フィーチャの表面の上に第１の厚さの誘電体を形成し、該第１の厚さ未満の誘電体の第２の層を該垂直フィーチャの壁の上に重ねて形成するステップと、第２の厚さの誘電体を除去するようにエッチングするステップとを含み得る。
前記Ｓｉ基板の表面の上に重ねて誘電体層を形成するステップは、プラズマ化学蒸着および高密度プラズマ（ＨＤＰ）堆積プロセスを含む群から選択される、誘電体堆積プロセスを用いるステップを含み得る。
前記Ｓｉ基板および垂直フィーチャ表面の上の前記誘電体に隣接する前記ＳｉＧｅ垂直光路にファセットを形成するステップをさらに包含し得る。
前記Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップは、単結晶ＳｉＧｅ光路を形成するステップを含み得る。
本発明の赤外線（ＩＲ）光検出用のシリコンゲルマニウム（ＳｉＧｅ）垂直光路構造は、表面を有するＳｉ基板と、該Ｓｉ基板の表面に対して垂直なＳｉフィーチャと、該Ｓｉ垂直フィーチャの上に重ねて、該Ｓｉ基板の表面に対して垂直なＳｉＧｅ垂直光路とを含み、それにより上記目的が達成される。
前記Ｓｉ基板の表面は、第１の面に形成され得、前記Ｓｉ垂直フィーチャは、該Ｓｉ基板の表面に対して垂直な壁と、該第１の面に対して平行な第２の面における表面とを含み得、前記ＳｉＧｅ垂直光路は、該垂直フィーチャの壁の上に重ねて形成され得る。
前記Ｓｉ基板の表面および前記垂直フィーチャの表面の上の誘電体層をさらに含み得る。
前記Ｓｉ垂直フィーチャは、バイア、トレンチ、およびピラーを含む群から選択され得る。
前記ＳｉＧｅ垂直光路は、５〜１０００ナノメートル（ｎｍ）の範囲内の厚さを有し得る。
前記ＳｉＧｅ垂直光路は、０．１〜１０ミクロンの範囲内の光路長を有し得る。
前記ＳｉＧｅ垂直光路は、５〜１００％の範囲内のＧｅ濃度を有するＳｉＧｅを含み得る。
前記ＳｉＧｅ垂直光路は、堆積厚さに対して増大する段階的なＧｅ濃度を有するＳｉＧｅを含み得る。
ＳｉＧｅ垂直光路は、垂直フィーチャ壁界面においてＸというＧｅ濃度を有し、ＳｉＧｅ膜上面においてＹというＧｅ濃度を有し得、ここで、Ｙ＞Ｘ、０≦Ｘ≦０．３、およびＹ≦１であり、前記ＳｉＧｅ堆積厚さは、０．１〜１ミクロンの範囲内である。
前記ＳｉＧｅ垂直光路は、複数のＳｉＧｅ層を含み得、Ｓｉ層がＳｉＧｅ層の間に挟まれている。
前記Ｓｉ基板は、該Ｓｉ基板の上の埋め込み酸化物（ＢＯＸ）層、および該ＢＯＸの上の上方Ｓｉ層をさらに含むシリコンオンインシュレータ（ＳＯＩ）材料に含まれ得、前記垂直フィーチャは、該ＳＯＩの該上方Ｓｉ層に形成されるピラーであり得、該Ｓｉ基板の表面の上の誘電体層はＢＯＸであり得る。
前記ＢＯＸの上の前記上方Ｓｉ層は、０．１〜２ミクロンの範囲内の厚さを有し得る。
前記Ｓｉ基板は、該Ｓｉ基板の上のＢＯＸ層、および該ＢＯＸの上の上方Ｓｉ層をさらに含むＳＯＩ基板に含まれ得、該Ｓｉ垂直フィーチャは、バイアおよびトレンチを含む群から選択され得、該ＳＯＩの該上方Ｓｉ層に形成され得、該垂直フィーチャの表面の上の誘電体層は、ＢＯＸであり得る。
前記上方Ｓｉ層は、０．１〜２ミクロンの範囲内の厚さを有し得る。
前記Ｓｉ基板は、バルクＳｉ基板であり得る。
前記Ｓｉ基板および垂直フィーチャ表面の上の前記誘電体に隣接する前記ＳｉＧｅ垂直光路に、ファセットをさらに含み得る。
前記Ｓｉ垂直光路は、単結晶ＳｉＧｅであり得る。
図２は、本発明による、ＩＲ光検出用のＳｉＧｅ垂直光路構造の断面図である。構造２００は、表面２０４を有するＳｉ基板２０２を含む。Ｓｉフィーチャ２０６は、Ｓｉ基板表面２０４に対して垂直である。ＳｉＧｅ垂直光路２０８は、Ｓｉ垂直フィーチャ２０６の上に重ねて形成される。ＳｉＧｅ垂直光路２０８は、Ｓｉ基板表面２０４に対して垂直である。Ｓｉ垂直フィーチャ２０６は、バイア２０６ａ、トレンチ２０６ｂ、またはピラー２０６ｃであり得る。図２は、各タイプのフィーチャ２０６ａ／２０６ｂ／２０６ｃの例を示す。
より詳細には、Ｓｉ基板表面２０４は、第１の（水平）面に形成される。垂直フィーチャ２０６は、Ｓｉ基板表面２０４に対して垂直の壁２１１を含む。垂直フィーチャ２０６はまた、第１の面と平行の第２の面において、表面２１０を含む。バイア２０６ａおよびトレンチ２０６ｂに関して、第１の面は面２０９と示され、第２の面は、面２１２と示されている。ピラー２０６ｃに関して、第１の面は面２１２と示され、第２の面は面２０９と示されている。ＳｉＧｅ垂直光路２０８は、垂直フィーチャ壁２１１の上に重ねて形成される。
Ｓｉ基板表面２０４および垂直フィーチャ表面２１０の上に誘電体層２１４がある。ＳｉＧｅ垂直光路２０８は、５〜１０００ナノメートル（ｎｍ）の範囲内の厚さを有する。ＳｉＧｅ垂直光路２０８は、０．１〜１０ミクロンの範囲内の光路長２１８を有する。図示されるように、Ｓｉ基板２０２は、バルクＳｉ基板である。
いくつかの局面において、ＳｉＧｅ垂直光路２０８は、Ｇｅ濃度が５〜１００％の範囲内であるＳｉＧｅを含む。代表的には、段階的なＧｅ濃度は、堆積厚さに対して増加していく。すなわち、Ｇｅ濃度は、垂直フィーチャ壁２１１との界面において、垂直光路表面２２０における場合よりも低い。例えば、ＳｉＧｅ垂直光路２０８は、垂直フィーチャ壁界面２１１において、ＸというＧｅ濃度を有し、ＳｉＧｅ光路垂直光路表面２２０におけるＹというＧｅ濃度を有し得る。ここで、Ｙ＞Ｘ、０≦Ｘ≦０．３、およびＹ≦１であり、ＳｉＧｅ堆積厚さ２１６は、０．１〜１ミクロンの範囲内である。
図３は、図２のＳｉＧｅ垂直光路２０８の他の局面を示す部分断面図である。図示されているように、ＳｉＧｅ垂直光路２０８は、Ｓｉ層３０４がＳｉＧｅ層３００／３０２の間に挟まれた複数のＳｉＧｅ層３００および３０２を含み得る。図には、２層のＳｉＧｅ構造が示されているが、本発明は、ある特定の数のＳｉＧｅ層に限定されない。ピラー垂直フィーチャが図示されているが、マルチレイヤーＳｉＧｅ層が、バイアまたはトレンチ側壁（図示せず）の上に重ねて形成されてもよい。さらに、マルチレイヤーＳｉＧｅ光路が、バルクＳｉ基板またはＳＯＩ材料のいずれかを用いて形成され得る。
光路２０８は、２つのＳｉＧｅ層（３００／３０２）と、１つのＳｉ層３０４とを有するように示されているが、本発明は、ある特定の数のＳｉＧｅ／Ｓｉ界面または層に限定されない。さらに、最終的なＳｉＧｅ層（この例においては３０２）は、バイアまたはトレンチ垂直フィーチャを充填していてもよい。
図４は、本発明のシリコンオンインシュレータ（ＳＯＩ）局面の部分断面図である。すなわち、ＳＯＩ４００は、Ｓｉ基板２０２と、Ｓｉ基板２０２の上にある埋め込み酸化物（ＢＯＸ）層４０２と、ＢＯＸ４０２の上にある上方Ｓｉ層４０４とを含む。垂直フィーチャがピラー２０６ｃである場合、ＳＯＩ基板４００の上方Ｓｉ層４０４に形成され、Ｓｉ基板２０２の上にある誘電体層は、ＢＯＸ４０２である。この場合、誘電体層が、ピラー表面２１０の上に堆積される。いくつかの局面において、ＣＭＯＳ回路部がＳＯＩ材料４００に形成される用途については、さらなるＳｉ(図示せず)が、上方Ｓｉ層４０４の上に重ねて成長される。
同様に、シリコン垂直フィーチャがバイア２０６ａまたはトレンチ２０６ｂである場合、これらも、ＳＯＩ４００の上方Ｓｉ層４０４に形成される。しかし、ここでは、垂直フィーチャ表面２１０の上に重なる誘電体層は、ＢＯＸ４０２である。いくつかの局面において、上方Ｓｉ層４０４は、０．１〜２ミクロンの範囲内の厚さ４０６を有する。
図２または図４を参照すると、いくつかの局面において、構造２００は、ＳｉＧｅ垂直光路２０８にファセット２５０をさらに含む。ファセット２５０は、Ｓｉ基板表面２０４および垂直フィーチャ表面２１０の上にある誘電体層に隣接する。他の局面において、ＳｉＧｅ垂直光路２０８は、単結晶ＳｉＧｅである。
（機能的説明）
背景部分において説明したように、光路構造を形成する、簡略なＳｉＧｅのブランケット堆積は、しばしば、側壁から伸びたＳｉＧｅがトレンチの底部またはウェハの上部から成長したＳｉＧｅとぶつかるところにおける欠陥につながる。この問題は、まず二酸化シリコン層、または他の誘電体をパターニングされたウェハ表面上に堆積することによって避けることができる。酸化物が、比較的不十分に段を覆う場合、側壁上の酸化物は、ウェハの上部またはトレンチの底部における酸化物よりも薄い。その後、任意の標準的なウェット二酸化シリコンエッチングが用いられて、酸化物が、他の（水平な）表面に一部残されたまま、側壁から除去され得る。その後、任意の従来の選択的ＳｉＧｅ堆積技術が用いられて、欠陥がないＳｉＧｅ膜が側壁上に成長し得る。
図５ａおよび５ｂは、本発明のＳｉＧｅ垂直光路の製造における初期のステップを示す図である。垂直光路構造は、まず、Ｓｉ基板に対して垂直なＳｉ表面を生成することによって形成される。この表面が垂直のフィーチャは、任意の従来のＳｉＩＣプロセスによって形成され得る。トレンチを図５ａに示し、ピラーを図５ｂに示す。
図６ａおよび６ｂは、図５ａおよび５ｂの構造に誘電体堆積ステップを行った後のものを示す図である。誘電体層は、比較的不十分に段を覆う状態で堆積される。これは、当業者にとって周知の任意の数の従来技術を用いて達成され得る。一例として、高密度プラズマ酸化物がある。誘電体の厚さは、パターニングされた構造の側壁よりも、上面および底面において、厚い。この例では、誘電体として二酸化シリコンが示されているが、シリコンオキシニトリド、または窒化シリコンが用いられてもよい。
図７ａおよび７ｂは、図６ａおよび６ｂの構造に誘電体エッチングステップを行った後のものを示す図である。誘電体は、側壁から除去されるが、任意の十分に特徴付けられたエッチングを用いることによって、上部領域および底部領域（垂直なフィーチャ表面）に残される。例えば、ＳｉＯ２は、公知のエッチングレートを有するバッファされたＨＦ溶液によって除去され得る。
図８ａおよび８ｂは、図７ａおよび７ｂの構造にＳｉＧｅ堆積ステップを行った後のものを示す図である。適切なクリーニングステップの後、任意の従来の選択的ＳｉＧｅ堆積方法を用いることによって、ＳｉＧｅは、誘電体領域上に成長することなく、側壁上にエピタキシャル成長し得る。例えば、ゲルマンを有するジクロロシランおよび水素雰囲気におけるＨＣｌが用いられ得る。ＳｉＧｅは、固定されたＧｅ濃度を有していてもよいし、段階的な濃度を有していてもよい。厚さは、通常は、上述したように、転位形成を防ぐために臨界厚さ未満に維持される。その後、例えば、エピタキシャルＳｉが、ｐ−ｉ−ｎデバイスにおいて用いられるために、選択的に堆積されてもよいし、ＳｉとＧｅ濃度が様々なＳｉＧｅとの交互の層が、量子井戸ベースのデバイス用に、選択的に堆積されてもよい。
図９ａおよび９ｂは、ＳｉＧｅ垂直光路のシリコンオンインシュレータ（ＳＯＩ）局面における初期の製造ステップを示す。ＳＯＩ基板は、Ｓｉ基板と薄い「上方Ｓｉ」層との間に、埋め込み酸化物（ＢＯＸ）を有する。この場合、プロセスは、この前に行われるいくつかのステップ（図示せず）において開始される。パターニングされていないＳＯＩウェハから始まって、ブランケット酸化物が堆積されるか、ブランケット熱酸化物が成長する。その後、ウェハは、所望のパターンのトレンチまたは穴（図９ａ）、あるいはピラー（図９ｂ）を形成するようにエッチングされる。クリーニングステップ、および任意のエッチングダメージを修復するステップの後、ＳｉＧｅは、図８ａおよび８ｂに示した様態と類似の様態で、上方Ｓｉの側壁上に選択的に成長され得る。
垂直に入射する赤外線について、本発明の垂直光路構造は、格子欠陥を生成する傾向があるミクロンの厚さのＳｉＧｅ層を形成することなく、ＳｉＧｅを通して光路長を増大させ、量子効率を高める。本発明の垂直光路構造は、ｐｎダイオード、ｐ−ｉ−ｎ型ダイオード、ヘテロ接合フォトトランジスタ、量子井戸フォトダイオード、およびショットキーダイオードを含むがこれらに限定されないデバイスに関連付けられる、効率が高いＩＲ光検出器を製造するために用いられ得る。標準的なＣＭＯＳデバイスは、単一Ｓｉウェハ上のＩＲ検出器に集積され得る。
図１０は、本発明による、ＩＲ光検出用ＳｉＧｅ光路垂直構造を選択的に形成する方法を説明するフローチャートである。この方法は、明瞭化のため、数字が付けられた一連のステップとして表されているが、明確に記載されない限り、これらの数字から順序が推測されるべきではない。これらのステップのうちのいくつかは、飛ばされてもよく、並行して行われてもよく、厳密な順序を維持する必要なしに行われてもよいことが理解される必要がある。この方法はステップ１１００において開始される。
ステップ１１０２において、Ｓｉ基板表面が形成される。ステップ１１０４において、Ｓｉ基板表面に対して垂直なＳｉフィーチャが形成される。Ｓｉ垂直フィーチャの例には、バイア、トレンチ、およびピラーが含まれる。しかし、この方法は、少なくとも１つの側壁を有する、他のより複雑な構造に適用可能である。ステップ１１０６において、ＳｉＧｅ垂直光路を選択的に形成するステップ（ステップ１１０８）の前に、Ｓｉ基板表面および垂直フィーチャ表面の上に重ねて誘電体層が形成される。誘電体は、プラズマ化学蒸着、または高密度プラズマ（ＨＤＰ）堆積プロセスを用いて堆積され得る。しかし、他の従来のプロセスが用いられてもよい。ステップ１１０８において、Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路が選択的に形成される。ある局面において、ステップ１１０８においては、単結晶ＳｉＧｅ光路が形成される。この方法のいくつかの局面は、さらなるステップ、すなわち、Ｓｉ基板および垂直フィーチャ表面の上に重なる誘電体に隣接するＳｉＧｅ垂直光路にファセットを形成するステップを含む。
この方法のいくつかの局面において、Ｓｉ基板表面を形成するステップ（ステップ１１０２）は、第１の面に表面を有するＳｉ基板を形成するステップを含む。ステップ１１０４においてＳｉ垂直フィーチャを形成するステップは、Ｓｉ基板表面に対して垂直の壁と、第１の面に対して平行な第２の面における表面とを有するフィーチャを形成するステップを含む。その後、Ｓｉ垂直フィーチャの上に重なるＳｉＧｅ垂直光路を選択的に形成するステップ（ステップ１１０８）は、垂直フィーチャ壁の上に重なるＳｉＧｅ垂直光路を形成するステップを含む。
いくつかの局面において、ステップ１１０８においてＳｉＧｅ垂直光路を形成するステップは、ＳｉＧｅを５〜１０００ナノメートル（ｎｍ）の範囲内の厚さまで堆積するステップを含む。他の局面において、ステップ１１０８において、０．１〜１０ミクロンの範囲内の光路長を有するＳｉＧｅ垂直構造が形成される。さらに別の局面において、ステップ１１０８において、Ｇｅ濃度が５〜１００％の範囲内であるＳｉＧｅが堆積される。さらに、堆積されたＳｉＧｅは、堆積された厚さに対して増大していく段階的なＧｅ濃度を有していてもよい。例えば、ＳｉＧｅは、垂直フィーチャ壁界面において、ＸというＧｅ濃度を有し、ＳｉＧｅ光路垂直光路表面２２０におけるＹというＧｅ濃度を有し得る。ここで、Ｙ＞Ｘ、０≦Ｘ≦０．３、およびＹ≦１であり、ＳｉＧｅ堆積厚さは、０．１〜１ミクロンの範囲内である。
他の局面において、ステップ１１０８において、ＳｉＧｅ垂直光路を形成するステップは、サブステップを含む。ステップ１１０８ａにおいて、ＳｉＧｅ層が堆積される。ステップ１１０８ｂにおいて、ＳｉＧｅの上に重ねてＳｉ層が堆積される。ステップ１１０８ｃにおいて、Ｓｉ層の上に重ねてＳｉＧｅが堆積される。ステップ１１０８ｄにおいて、複数のＳｉＧｅ層を有する光路が形成される。２つのＳｉＧｅ層が説明されているが、この方法は、ある特定の数のＳｉＧｅ層に限定されない。
他の局面において、ステップ１１０２において、Ｓｉ基板を含むＳＯＩ材料と、Ｓｉ基板の上のＢＯＸ層と、ＢＯＸ層の上の上方Ｓｉ層とが形成される。いくつかの局面において、上方Ｓｉ層は、０．１〜２ミクロンの範囲内の厚さを有する。ステップ１１０４においてピラーが形成される場合、ステップ１１０６において垂直フィーチャ表面の上に重ねて誘電体層を形成するステップは、誘電体層をブランケット堆積するステップを含む。さらに、Ｓｉ基板表面の上に重ねて誘電体層を形成するステップ（ステップ１１０６）は、ピラーが形成されているＳｉ基板表面の上にある誘電体を選択的にエッチングするステップと、Ｓｉ上方層をＢＯＸのレベルまでエッチングしてピラーを形成するステップとを含む。
ステップ１１０４においてバイアまたはトレンチが形成される場合、Ｓｉ基板表面の上に重ねて誘電体層を形成するステップ（ステップ１１０６）は、Ｓｉ基板表面の上に重ねて、誘電体層をブランケット堆積するステップを含む。さらに、垂直フィーチャ表面の上に重ねて誘電体層を形成するステップ（ステップ１１０６）は、垂直フィーチャが形成されるＳｉ基板表面の上にある誘電体を選択的にエッチングするステップと、Ｓｉ上方層をＢＯＸのレベルまでエッチングして垂直フィーチャを形成するステップとを含む。
あるいは、ステップ１１０２において表面を有するバルクＳｉ基板が形成される場合、Ｓｉ基板表面および垂直フィーチャ表面の上に重なる誘電体層を形成するステップは、サブステップ（図示せず）を含む。ステップ１１０６ａにおいて、誘電体が不一致に堆積されて、Ｓｉ基板および垂直フィーチャ表面の上に、第１の厚さの誘電体が形成され、垂直フィーチャ壁の上に重ねて、第１の厚さ未満の誘電体の第２の層が形成される。ステップ１１０６ｂにおいて、第２の厚さの誘電体が除去されるようにエッチングされる。
ＳｉＧｅ垂直光路構造および対応する選択的ＳｉＧｅ堆積プロセスを提示してきた。本発明を例示するために、単純な垂直な表面のフィーチャ、例えば、バイア、トレンチ、およびピラーが、用いられてきた。しかし、本発明は、より複雑なフィーチャに適用され得る。同様に、ＳｉＧｅ膜が説明されてきたが、本発明は、必ずしも、特定の光吸収膜、または特定の波長の光に限定される必要はない。当業者であれば、本発明の他の変形例および実施形態に想到し得る。
図１は、量子効率と、ＳｉＧｅにおけるＧｅの割合との間の関係を示すグラフである。 図２は、本発明による、ＩＲ光検出用のＳｉＧｅ垂直光路構造の断面図である。 図３は、図２のＳｉＧｅ垂直光路の他の局面を示す部分断面図である。 図４は、本発明のシリコンオンインシュレータ（ＳＯＩ）局面の部分断面図である。 図５ａは、本発明のＳｉＧｅ垂直光路の製造における初期のステップを示す図である。 図５ｂは、本発明のＳｉＧｅ垂直光路の製造における初期のステップを示す図である。 図６ａは、図５ａおよび５ｂの構造に誘電体堆積ステップを行った後のものを示す図である。 図６ｂは、図５ａおよび５ｂの構造に誘電体堆積ステップを行った後のものを示す図である。 図７ａは、図６ａおよび６ｂの構造に誘電体エッチングステップを行った後のものを示す図である。 図７ｂは、図６ａおよび６ｂの構造に誘電体エッチングステップを行った後のものを示す図である。 図８ａは、図７ａおよび７ｂの構造にＳｉＧｅ堆積ステップを行った後のものを示す図である。 図８ｂは、図７ａおよび７ｂの構造にＳｉＧｅ堆積ステップを行った後のものを示す図である。 図９ａは、ＳｉＧｅ垂直光路のシリコンオンインシュレータ（ＳＯＩ）局面における初期の製造ステップを示す図である。 図９ｂは、ＳｉＧｅ垂直光路のシリコンオンインシュレータ（ＳＯＩ）局面における初期の製造ステップを示す。 図１０は、本発明による、ＩＲ光検出用ＳｉＧｅ光路垂直構造を選択的に形成する方法を説明するフローチャートである。
符号の説明
２００ ＳｉＧｅ垂直光路構造
２０２ Ｓｉ基板
２０６ Ｓｉフィーチャ
２０６ａ バイア
２０６ｂ トレンチ
２０６ｃ ピラー
２０８ ＳｉＧｅ垂直光路
２１４ 誘電体層

Claims (35)

  1. 赤外線（ＩＲ）光検出用のシリコンゲルマニウム（ＳｉＧｅ）光路垂直構造を選択的に形成する方法であって、
    Ｓｉ基板の表面を形成するステップと、
    該Ｓｉ基板の表面に対して垂直なＳｉフィーチャを形成するステップと、
    該Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップと
    を包含する、方法。
  2. Ｓｉ基板の表面を形成するステップは、第１の面に表面を有するＳｉ基板を形成するステップを含み、
    Ｓｉ垂直フィーチャを形成するステップは、該Ｓｉ基板の表面に対して垂直な壁と、該第１の面に対して平行な第２の面における表面とを有するフィーチャを形成するステップを含み、
    該Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップは、該垂直フィーチャの壁の上に重ねてＳｉＧｅ垂直光路を形成するステップを含む、請求項１に記載の方法。
  3. 前記ＳｉＧｅ垂直光路を形成するステップの前に、前記Ｓｉ基板の表面および前記垂直フィーチャの表面の上に重ねて、誘電体層を形成するステップをさらに包含する、請求項２に記載の方法。
  4. Ｓｉ垂直フィーチャを形成するステップは、バイア、トレンチ、およびピラーを含む群から選択されるフィーチャを形成するステップを含む、請求項２に記載の方法。
  5. ＳｉＧｅ垂直光路を形成するステップは、ＳｉＧｅを５〜１０００ナノメートル（ｎｍ）の範囲内の厚さまで堆積するステップを含む、請求項２に記載の方法。
  6. ＳｉＧｅ垂直光路を形成するステップは、０．１〜１０ミクロンの範囲内の光路長を有するＳｉＧｅ垂直構造を形成するステップを含む、請求項２に記載の方法。
  7. ＳｉＧｅ垂直光路を形成するステップは、５〜１００％の範囲内のＧｅ濃度を有するＳｉＧｅを堆積するステップを含む、請求項１に記載の方法。
  8. ＳｉＧｅ垂直光路を形成するステップは、堆積厚さに対して増大する段階的なＧｅ濃度を有するＳｉＧｅを堆積するステップを含む、請求項１に記載の方法。
  9. ＳｉＧｅ垂直光路を形成するステップは、垂直フィーチャ壁界面においてＸというＧｅ濃度を有し、ＳｉＧｅ膜上面においてＹというＧｅ濃度を有するＳｉＧｅを含み、ここで、Ｙ＞Ｘ、０≦Ｘ≦０．３、およびＹ≦１であり、前記ＳｉＧｅ堆積厚さは、０．１〜１ミクロンの範囲内である、請求項８に記載の方法。
  10. ＳｉＧｅ垂直光路を形成するステップは、
    ＳｉＧｅ層を堆積するステップと、
    該ＳｉＧｅの上に重ねてＳｉ層を堆積するステップと、
    該Ｓｉ層の上に重ねてＳｉＧｅを堆積するステップと、
    複数のＳｉＧｅ層を有する光路を形成するステップと
    を含む、請求項２に記載の方法。
  11. Ｓｉ基板の表面を形成するステップは、Ｓｉ基板、該Ｓｉ基板の上の埋め込み酸化物（ＢＯＸ）層、および該ＢＯＸの上の上方Ｓｉ層を含むシリコンオンインシュレータ（ＳＯＩ）材料を形成するステップを含み、
    Ｓｉ垂直フィーチャを形成するステップは、ピラーを形成するステップを含み、
    該垂直フィーチャの表面の上に重ねて誘電体層を形成するステップは、誘電体層をブランケット堆積するステップを含み、
    該Ｓｉ基板の表面の上に重ねて誘電体層を形成するステップは、
    該ピラーが形成される該Ｓｉ基板の表面の上の誘電体を選択的にエッチングするステップと、
    該Ｓｉ上方層をＢＯＸのレベルまでエッチングしてピラーを形成するステップと
    を含む、請求項３に記載の方法。
  12. 前記ＢＯＸの上に重ねて上方Ｓｉ層を形成するステップは、０．１〜２ミクロンの範囲内の厚さを有する上方Ｓｉ層を形成するステップを含む、請求項１１に記載の方法。
  13. Ｓｉ基板の表面を形成するステップは、Ｓｉ基板、該Ｓｉ基板の上のＢＯＸ層、および該ＢＯＸの上の上方Ｓｉ層を有するＳＯＩ材料を形成するステップを含み、
    Ｓｉ垂直フィーチャを形成するステップは、バイアおよびトレンチを含む群から選択されるフィーチャを形成するステップを含み、
    該Ｓｉ基板の表面の上に重ねて誘電体層を形成するステップは、該Ｓｉ基板の表面の上に重ねて誘電体層をブランケット堆積するステップを含み、
    該垂直フィーチャの表面の上に重ねて誘電体層を形成するステップは、
    該垂直フィーチャが形成される該Ｓｉ基板の表面の上の誘電体を選択的にエッチングするステップと、
    該Ｓｉ上方層をＢＯＸのレベルまでエッチングして垂直フィーチャを形成するステップと
    を含む、請求項３に記載の方法。
  14. 前記ＢＯＸの上に重ねて上方Ｓｉ層を形成するステップは、０．１〜２ミクロンの範囲内の厚さを有する上方Ｓｉ層を形成するステップを含む、請求項１３に記載の方法。
  15. Ｓｉ基板の表面を形成するステップは、表面を有するバルクＳｉ基板を形成するステップを含み、
    前記Ｓｉ基板の表面および垂直フィーチャの表面の上に重ねて誘電体層を形成するステップは、
    不一致に該誘電体を堆積して、該Ｓｉ基板の表面および垂直フィーチャの表面の上に第１の厚さの誘電体を形成し、該第１の厚さ未満の誘電体の第２の層を該垂直フィーチャの壁の上に重ねて形成するステップと、
    第２の厚さの誘電体を除去するようにエッチングするステップと
    を含む、請求項３に記載の方法。
  16. 前記Ｓｉ基板の表面の上に重ねて誘電体層を形成するステップは、プラズマ化学蒸着および高密度プラズマ（ＨＤＰ）堆積プロセスを含む群から選択される、誘電体堆積プロセスを用いるステップを含む、請求項３に記載の方法。
  17. 前記Ｓｉ基板および垂直フィーチャ表面の上の前記誘電体に隣接する前記ＳｉＧｅ垂直光路にファセットを形成するステップをさらに包含する、請求項３に記載の方法。
  18. 前記Ｓｉ垂直フィーチャの上に重ねてＳｉＧｅ光路を選択的に形成するステップは、単結晶ＳｉＧｅ光路を形成するステップを含む、請求項１に記載の方法。
  19. 赤外線（ＩＲ）光検出用のシリコンゲルマニウム（ＳｉＧｅ）垂直光路構造であって、
    表面を有するＳｉ基板と、
    該Ｓｉ基板の表面に対して垂直なＳｉフィーチャと、
    該Ｓｉ垂直フィーチャの上に重ねて、該Ｓｉ基板の表面に対して垂直なＳｉＧｅ垂直光路と
    を含む、構造。
  20. 前記Ｓｉ基板の表面は、第１の面に形成され、
    前記Ｓｉ垂直フィーチャは、該Ｓｉ基板の表面に対して垂直な壁と、該第１の面に対して平行な第２の面における表面とを含み、
    前記ＳｉＧｅ垂直光路は、該垂直フィーチャの壁の上に重ねて形成される、請求項１９に記載の構造。
  21. 前記Ｓｉ基板の表面および前記垂直フィーチャの表面の上の誘電体層をさらに含む、請求項２０に記載の構造。
  22. 前記Ｓｉ垂直フィーチャは、バイア、トレンチ、およびピラーを含む群から選択される、請求項２０に記載の構造。
  23. 前記ＳｉＧｅ垂直光路は、５〜１０００ナノメートル（ｎｍ）の範囲内の厚さを有する、請求項２０に記載の構造。
  24. 前記ＳｉＧｅ垂直光路は、０．１〜１０ミクロンの範囲内の光路長を有する、請求項２０に記載の構造。
  25. 前記ＳｉＧｅ垂直光路は、５〜１００％の範囲内のＧｅ濃度を有するＳｉＧｅを含む、請求項１９に記載の構造。
  26. 前記ＳｉＧｅ垂直光路は、堆積厚さに対して増大する段階的なＧｅ濃度を有するＳｉＧｅを含む、請求項１９に記載の構造。
  27. ＳｉＧｅ垂直光路は、垂直フィーチャ壁界面においてＸというＧｅ濃度を有し、ＳｉＧｅ膜上面においてＹというＧｅ濃度を有し、ここで、Ｙ＞Ｘ、０≦Ｘ≦０．３、およびＹ≦１であり、前記ＳｉＧｅ堆積厚さは、０．１〜１ミクロンの範囲内である、請求項２６に記載の構造。
  28. 前記ＳｉＧｅ垂直光路は、複数のＳｉＧｅ層を含み、Ｓｉ層がＳｉＧｅ層の間に挟まれている、請求項１９に記載の構造。
  29. 前記Ｓｉ基板は、該Ｓｉ基板の上の埋め込み酸化物（ＢＯＸ）層、および該ＢＯＸの上の上方Ｓｉ層をさらに含むシリコンオンインシュレータ（ＳＯＩ）材料に含まれ、
    前記垂直フィーチャは、該ＳＯＩの該上方Ｓｉ層に形成されるピラーであり、
    該Ｓｉ基板の表面の上の誘電体層はＢＯＸである、請求項２１に記載の構造。
  30. 前記ＢＯＸの上の前記上方Ｓｉ層は、０．１〜２ミクロンの範囲内の厚さを有する、請求項２９に記載の構造。
  31. 前記Ｓｉ基板は、該Ｓｉ基板の上のＢＯＸ層、および該ＢＯＸの上の上方Ｓｉ層をさらに含むＳＯＩ基板に含まれ、
    該Ｓｉ垂直フィーチャは、バイアおよびトレンチを含む群から選択され、該ＳＯＩの該上方Ｓｉ層に形成され、
    該垂直フィーチャの表面の上の誘電体層は、ＢＯＸである、請求項２１に記載の構造。
  32. 前記上方Ｓｉ層は、０．１〜２ミクロンの範囲内の厚さを有する、請求項３１に記載の構造。
  33. 前記Ｓｉ基板は、バルクＳｉ基板である、請求項１９に記載の構造。
  34. 前記Ｓｉ基板および垂直フィーチャ表面の上の前記誘電体に隣接する前記ＳｉＧｅ垂直光路に、ファセットをさらに含む、請求項２１に記載の構造。
  35. 前記Ｓｉ垂直光路は、単結晶ＳｉＧｅである、請求項１９に記載の構造。
JP2004359187A 2004-01-12 2004-12-10 赤外線光検出用垂直光路構造 Pending JP2005203757A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/755,567 US7045832B2 (en) 2003-12-23 2004-01-12 Vertical optical path structure for infrared photodetection

Publications (1)

Publication Number Publication Date
JP2005203757A true JP2005203757A (ja) 2005-07-28

Family

ID=34739594

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004359187A Pending JP2005203757A (ja) 2004-01-12 2004-12-10 赤外線光検出用垂直光路構造

Country Status (2)

Country Link
US (1) US20060189151A1 (ja)
JP (1) JP2005203757A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012531038A (ja) * 2009-06-30 2012-12-06 インテル コーポレイション 側壁光検出器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129488B2 (en) * 2003-12-23 2006-10-31 Sharp Laboratories Of America, Inc. Surface-normal optical path structure for infrared photodetection
FR2926675B1 (fr) * 2008-01-18 2011-07-29 Univ Paris Sud Methode d'obtention d'un materiau structure d'ouvertures traversantes, en particulier de nitrures de semi-conducteurs de type iii structures selon des motifs de cristaux photoniques
KR101683770B1 (ko) 2010-07-28 2016-12-08 삼성전자주식회사 광검출기 구조체 형성방법
CN102376824B (zh) * 2011-10-18 2013-05-29 中国科学院上海技术物理研究所 一种台面型铟镓砷探测器制备方法
FR3089066B1 (fr) * 2018-11-22 2021-11-12 Commissariat Energie Atomique Procédé de réalisation d’une source de lumière et source de lumière

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238902A (ja) * 1998-02-19 1999-08-31 Nec Corp 半導体光検出装置及び半導体光検出装置の製造方法
US7095006B2 (en) * 2003-12-16 2006-08-22 International Business Machines Corporation Photodetector with hetero-structure using lateral growth

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012531038A (ja) * 2009-06-30 2012-12-06 インテル コーポレイション 側壁光検出器

Also Published As

Publication number Publication date
US20060189151A1 (en) 2006-08-24

Similar Documents

Publication Publication Date Title
US7045832B2 (en) Vertical optical path structure for infrared photodetection
US7297564B1 (en) Fabrication of vertical sidewalls on (110) silicon substrates for use in Si/SiGe photodetectors
US7361526B2 (en) Germanium photo detector having planar surface through germanium epitaxial overgrowth
US9209023B2 (en) Growing III-V compound semiconductors from trenches filled with intermediate layers
TWI482299B (zh) 具有一環繞磊晶生長ｐ或ｎ層之奈米線結構光電二極體
TWI581410B (zh) 製造生長於背側照明影像感測器上之奈米線光偵測器
TWI557889B (zh) 生長於背側照明影像感測器上之奈米線光偵測器
Cicek et al. AlxGa1− xN-based solar-blind ultraviolet photodetector based on lateral epitaxial overgrowth of AlN on Si substrate
JP2011142293A (ja) ダイオードベースのデバイスとその製造方法
TW201143056A (en) Vertical photogate (VPG) pixel structure with nanowires
US9407066B2 (en) III-V lasers with integrated silicon photonic circuits
US20060189151A1 (en) Method for forming an infrared photodetector with a vertical optical path
JP6673038B2 (ja) 半導体結晶基板、赤外線検出装置、半導体結晶基板の製造方法及び赤外線検出装置の製造方法
US6967112B2 (en) Three-dimensional quantum dot structure for infrared photodetection
US10418273B2 (en) Method of manufacturing a germanium-on-insulator substrate
CN115528127A (zh) 光侦测器、影像感测器及制造光侦测器的方法
JP6423159B2 (ja) Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム
WO2018131494A1 (ja) 半導体結晶基板、赤外線検出装置、光半導体装置、熱電変換素子、半導体結晶基板の製造方法及び赤外線検出装置の製造方法
WO2018042534A1 (ja) 半導体結晶基板、赤外線検出装置、光半導体装置、半導体装置、熱電変換素子、半導体結晶基板の製造方法及び赤外線検出装置の製造方法
US20200144443A1 (en) Method for producing a photodiode and photodiode
JP6696735B2 (ja) Ｇｅ系光素子及びその製造方法
KR102473352B1 (ko) 광 검출 소자
RU220600U1 (ru) Гетероструктурный фотодиод для ближнего и среднего ИК-диапазона на основе нитевидных нанокристаллов арсенида-фосфида-висмутида индия на подложках кремния
JP2005252264A (ja) 赤外線光検出のための３次元量子ドット構造
JP5343788B2 (ja) 光検知器及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090316

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090714