JP2005203614A - Semiconductor device, manufacturing method thereof, electronic component, semiconductor chip, and package substrate - Google Patents
Semiconductor device, manufacturing method thereof, electronic component, semiconductor chip, and package substrate Download PDFInfo
- Publication number
- JP2005203614A JP2005203614A JP2004009318A JP2004009318A JP2005203614A JP 2005203614 A JP2005203614 A JP 2005203614A JP 2004009318 A JP2004009318 A JP 2004009318A JP 2004009318 A JP2004009318 A JP 2004009318A JP 2005203614 A JP2005203614 A JP 2005203614A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- conductive
- layer
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は半導体装置の製造方法、半導体装置、電子部品、半導体チップおよびパッケージ基板に関し、特にシステムインパッケージと呼ばれる形態の半導体装置の製造方法とそれによって製造された半導体装置、並びにそれを構成する電子部品、半導体チップおよびパッケージ基板に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, a semiconductor device, an electronic component, a semiconductor chip, and a package substrate, and more particularly, a method of manufacturing a semiconductor device called a system-in-package, a semiconductor device manufactured thereby, and an electronic device constituting the semiconductor device. The present invention relates to components, semiconductor chips, and package substrates.
半導体装置の微細化に伴い、ＳｉＰ（システムインパッケージ）形態の半導体装置（半導体チップなどの電子部品を内蔵してパッケージ化されたモジュール）において再配線層として用いられる導電層の最小加工寸法に対しても益々微細化することが求められている。 With the miniaturization of semiconductor devices, the minimum processing size of a conductive layer used as a redistribution layer in a SiP (system in package) type semiconductor device (module packaged with an electronic component such as a semiconductor chip) However, there is a demand for further miniaturization.
従来のＳｉＰ形態の半導体装置の製造方法としては、例えば、コアとなる基板上へ半導体チップやその他受動部品を搭載し、その上に絶縁樹脂層を介して銅箔を積層し、レーザーの照射によりビアホールを開口し、ビアホール内に埋め込んで導電層を形成するようにメッキ処理を行い、エッチングにより銅箔をパターン加工して導電層パターンを形成する。さらに、その上層に絶縁樹脂層を介した銅箔の積層、ビアホールの開口およびメッキ処理、銅箔のパターン加工などの各工程を繰り返すことで導電層パターンを積層し、再配線層として形成する。 As a conventional method of manufacturing a semiconductor device in the form of SiP, for example, a semiconductor chip or other passive component is mounted on a substrate serving as a core, a copper foil is laminated thereon via an insulating resin layer, and laser irradiation is performed. A plating process is performed so that a via hole is opened and buried in the via hole to form a conductive layer, and a copper foil is patterned by etching to form a conductive layer pattern. Further, the conductive layer pattern is laminated on the upper layer by repeating each process such as the lamination of the copper foil through the insulating resin layer, the opening and plating of the via hole, and the pattern processing of the copper foil, thereby forming a rewiring layer.
しかしながら、上記のＳｉＰ形態の半導体装置の製造方法においては、高価な半導体チップや電子部品などを搭載した後の微細な配線パターンのエッチング工程において不良が多発しやすく、いったん不良になってしまうと内蔵されていた半導体チップなどの全体を廃棄する以外になく、低歩留りとなって製造コストが高くなってしまうという欠点があった。 However, in the above-described method for manufacturing a semiconductor device in the SiP form, defects are likely to occur frequently in the etching process of a fine wiring pattern after mounting an expensive semiconductor chip or electronic component. In addition to discarding the entire semiconductor chip and the like, there is a disadvantage that the manufacturing cost increases due to low yield.
一方、従来の微細化された実装基板の製造方法としては、例えば特許文献１に記載されているように、表面が導電性である基板上に形成すようとするパターンに沿ってメッキレジストを形成してマスター基板とし、基板に通電する電解メッキ法によりメッキレジストをマスクとして導電層をパターン形成し、得られた導電層を未硬化樹脂シートなどに貼り合わせ、基板を剥離あるいはエッチングなどで除去することで導電層を転写する方法が知られている。 On the other hand, as a conventional method for manufacturing a miniaturized mounting substrate, as described in Patent Document 1, for example, a plating resist is formed along a pattern to be formed on a substrate whose surface is conductive. Then, a conductive substrate is patterned by using a plating resist as a mask by an electroplating method in which the substrate is energized, and the obtained conductive layer is bonded to an uncured resin sheet, and the substrate is removed by peeling or etching. Thus, a method for transferring a conductive layer is known.
しかし、上記の実装基板の製造方法では、基板をエッチングして除去する場合はもちろん、剥離する場合においても、メッキレジストが本来繰り返しの使用に耐えるものではないため、導電層をパターン形成するときに毎回表面が導電性である基板を準備し、メッキレジストをパターン形成する必要があり、製造コストが高くなってしまうという問題があった。
また、剥離する工程自体が非常に困難であって不良が発生しやすく、低歩留まりであるため、現状では事実上製造に耐える方法ではなかった。
また、上記の方法では基板の製造ロット毎に表面が導電性である基板を準備し、メッキレジストをパターン形成する必要があるため、製造のリードタイムが長くなるという問題もあった。
However, in the above-described mounting substrate manufacturing method, when removing the substrate by etching, as well as in the case of peeling, the plating resist does not inherently withstand repeated use. There is a problem that it is necessary to prepare a substrate having a conductive surface each time and to form a pattern of a plating resist, which increases the manufacturing cost.
Further, since the peeling process itself is very difficult, defects are likely to occur, and the yield is low, it has not been practically a method that can withstand manufacturing.
Further, in the above-described method, it is necessary to prepare a substrate having a conductive surface for each production lot of the substrate and to form a pattern of a plating resist.
上記のように、高歩留りで部製造コストを抑制して製造できるＳｉＰ形態の半導体装置の製造方法とそれによって製造された半導体装置、並びにそれを構成する半導体チップおよびパッケージ基板が求められていた。
解決しようとする問題点は、従来のＳｉＰ形態の半導体装置は製造工程における歩留まりが低く、製造コストが高くなってしまうという点である。 The problem to be solved is that the conventional SiP type semiconductor device has a low yield in the manufacturing process and a high manufacturing cost.
本発明の半導体装置の製造方法は、パッケージ基板上に第１導電層をパターン形成する工程と、少なくとも表面が導電性である第１導電性基板上の第２導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第２導電層形成用のマスター基板を形成する工程と、前記第１樹脂パターンをマスクとして、前記第２導電層形成領域における前記第１導電性基板上に第２導電層をパターン形成する工程と、前記第２導電層側から前記第２導電層形成用のマスター基板に第１未硬化樹脂シートを貼り合わせる工程と、前記第１未硬化樹脂シートと前記第１樹脂パターンの界面および前記第２導電層と前記第１導電性基板の界面で剥離し、前記第２導電層を前記第１未硬化樹脂シート上に転写する工程と、前記第１未硬化樹脂シートの前記第２導電層が転写された面と反対側の面と、前記パッケージ基板の前記第１導電層が形成された面とを貼り合わせる工程と、前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程とを有する。 The method for manufacturing a semiconductor device of the present invention includes a step of patterning a first conductive layer on a package substrate, and a region excluding a second conductive layer formation region on the first conductive substrate having at least a surface conductive. Forming a second conductive layer forming master substrate by forming a first resin pattern having lower adhesion to the surface of the uncured resin sheet than the surface of the first conductive substrate; and the first resin Using the pattern as a mask, patterning the second conductive layer on the first conductive substrate in the second conductive layer formation region, and from the second conductive layer side to the master substrate for forming the second conductive layer The step of bonding the first uncured resin sheet, peeling at the interface between the first uncured resin sheet and the first resin pattern, and the interface between the second conductive layer and the first conductive substrate, and the second conductive Layer above 1 a step of transferring onto the uncured resin sheet, a surface of the first uncured resin sheet opposite to the surface to which the second conductive layer is transferred, and the first conductive layer of the package substrate. A step of bonding the surfaces together, and a step of curing the first uncured resin sheet to form a first insulating layer.
上記の本発明の半導体装置の製造方法は、まず、パッケージ基板上に第１導電層をパターン形成する。
一方、少なくとも表面が導電性である第１導電性基板上の第２導電層形成領域を除く領域において、第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第２導電層形成用のマスター基板を形成し、第１樹脂パターンをマスクとして、第２導電層形成領域における第１導電性基板上に第２導電層をパターン形成し、第２導電層側から第２導電層形成用のマスター基板に第１未硬化樹脂シートを貼り合わせ、１未硬化樹脂シートと第１樹脂パターンの界面および第２導電層と第１導電性基板の界面で剥離し、第２導電層を第１未硬化樹脂シート上に転写する。
次に、第１未硬化樹脂シートの第２導電層が転写された面と反対側の面と、パッケージ基板の第１導電層が形成された面とを貼り合わせ、第１未硬化樹脂シートを硬化して第１絶縁層とする。
In the method of manufacturing a semiconductor device according to the present invention, first, a first conductive layer is patterned on a package substrate.
On the other hand, at least in the region excluding the second conductive layer forming region on the first conductive substrate whose surface is conductive, the first adhesive substrate has lower adhesion to the surface of the uncured resin sheet than the surface of the first conductive substrate. Forming a first resin pattern to form a second conductive layer forming master substrate, and using the first resin pattern as a mask, patterning the second conductive layer on the first conductive substrate in the second conductive layer formation region; The first uncured resin sheet is bonded to the master substrate for forming the second conductive layer from the second conductive layer side, the interface between the uncured resin sheet and the first resin pattern, the second conductive layer, and the first conductive substrate. The second conductive layer is transferred onto the first uncured resin sheet.
Next, the surface of the first uncured resin sheet opposite to the surface on which the second conductive layer is transferred is bonded to the surface of the package substrate on which the first conductive layer is formed, and the first uncured resin sheet is attached. Cured to form the first insulating layer.
また、本発明の半導体装置は、パッケージ基板と、前記パッケージ基板にパターン形成された第１導電層と、前記第１導電層を被覆して前記パッケージ基板に貼り合わされた第１絶縁層と、前記第１絶縁層上にパターン形成された第２導電層と、前記第１導電層と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された第１貫通配線と、少なくとも前記第１貫通配線と前記第１導電層の界面に設けられ、光を反射して前記第１導電層を保護する導電性の第１導電層保護層とを有する。 The semiconductor device of the present invention includes a package substrate, a first conductive layer patterned on the package substrate, a first insulating layer that covers the first conductive layer and is bonded to the package substrate, A second conductive layer patterned on the first insulating layer; a first through-wiring formed through the first insulating layer so as to connect the first conductive layer and the second conductive layer; A conductive first conductive layer protective layer which is provided at least at an interface between the first through wiring and the first conductive layer and reflects light to protect the first conductive layer;
上記の本発明の半導体装置は、パッケージ基板に第１導電層がパターン形成され、第１導電層を被覆してパッケージ基板に第１絶縁層が貼り合わされ、第１絶縁層上に第２導電層がパターン形成されている。
ここで、第１導電層と第２導電層を接続するように第１絶縁層を貫通して第１貫通配線が形成され、少なくとも第１貫通配線と第１導電層の界面に、光を反射して第１導電層を保護する導電性の第１導電層保護層が設けられている。
In the semiconductor device of the present invention, the first conductive layer is patterned on the package substrate, the first conductive layer is covered, the first insulating layer is bonded to the package substrate, and the second conductive layer is formed on the first insulating layer. Is patterned.
Here, a first through wiring is formed through the first insulating layer so as to connect the first conductive layer and the second conductive layer, and light is reflected at least at the interface between the first through wiring and the first conductive layer. Then, a conductive first conductive layer protective layer for protecting the first conductive layer is provided.
また、本発明の半導体装置は、パッケージ基板と、前記パッケージ基板にパターン形成された第１導電層と、前記パッケージ基板上にマウントされた電子部品と、前記第１導電層および前記電子部品を被覆して前記基板に貼り合わされた第１絶縁層と、前記第１絶縁層上にパターン形成された第２導電層と、前記電子部品の電極と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された電子部品電極用貫通配線と、少なくとも前記電子部品電極用貫通配線と前記電子部品の電極との界面に設けられ、光を反射して前記電極を保護する導電性の電極保護層とを有する。 The semiconductor device of the present invention covers a package substrate, a first conductive layer patterned on the package substrate, an electronic component mounted on the package substrate, and the first conductive layer and the electronic component. The first insulating layer bonded to the substrate, the second conductive layer patterned on the first insulating layer, the electrode of the electronic component, and the second conductive layer are connected to each other. An electrical component electrode penetrating wiring formed through an insulating layer, and provided at an interface between at least the electronic component electrode through wiring and the electrode of the electronic component, and reflects light to protect the electrode Electrode protective layer.
上記の本発明の半導体装置は、パッケージ基板に第１導電層がパターン形成され、また、パッケージ基板上に電子部品がマウントされ、第１導電層および電子部品を被覆してパッケージ基板に第１絶縁層が貼り合わされ、第１絶縁層上に第２導電層がパターン形成されている。
ここで、電子部品の電極と第２導電層を接続するように第１絶縁層を貫通して電子部品電極用貫通配線が形成され、少なくとも電子部品電極用貫通配線と電子部品の電極との界面に、光を反射して電極を保護する導電性の電極保護層が設けられている。
In the above-described semiconductor device of the present invention, the first conductive layer is patterned on the package substrate, and the electronic component is mounted on the package substrate. The first conductive layer and the electronic component are covered, and the first insulation is formed on the package substrate. The layers are bonded together, and the second conductive layer is patterned on the first insulating layer.
Here, a through wiring for the electronic component electrode is formed through the first insulating layer so as to connect the electrode of the electronic component and the second conductive layer, and at least an interface between the through wiring for the electronic component electrode and the electrode of the electronic component In addition, a conductive electrode protection layer that reflects light to protect the electrode is provided.
また、本発明の電子部品は、半導体装置を構成する樹脂層中に埋め込まれる電子部品であって、電子部品本体と、前記電子部品本体の表面に形成された電極と、前記電極の最表面に形成された光を反射する導電性の電極保護層とを有する。 The electronic component according to the present invention is an electronic component embedded in a resin layer constituting a semiconductor device, the electronic component main body, an electrode formed on the surface of the electronic component main body, and an outermost surface of the electrode. And a conductive electrode protective layer that reflects the formed light.
上記の本発明の電子部品は、半導体装置を構成する樹脂層中に埋め込まれる電子部品であって、電子部品本体の表面に電極が形成され、その最表面に光を反射する導電性の電極保護層が形成されている構成である。 The electronic component of the present invention described above is an electronic component embedded in a resin layer constituting a semiconductor device, and an electrode is formed on the surface of the electronic component main body, and the conductive electrode protection reflects light on the outermost surface. It is the structure in which the layer is formed.
また、本発明の半導体チップは、半導体装置を構成する樹脂層中に埋め込まれる半導体チップであって、半導体チップ本体と、前記半導体チップ本体の表面に形成されたパッドと、前記パッドの最表面に形成された光を反射する導電性のパッド保護層とを有する。 The semiconductor chip of the present invention is a semiconductor chip embedded in a resin layer constituting a semiconductor device, and includes a semiconductor chip body, a pad formed on the surface of the semiconductor chip body, and an outermost surface of the pad. And a conductive pad protection layer that reflects the formed light.
上記の本発明の半導体チップは、半導体装置を構成する樹脂層中に埋め込まれる半導体チップであって、半導体チップ本体の表面にパッドが形成され、パッドの表面に光を反射する導電性のパッド保護層が形成されている構成である。 The above-described semiconductor chip of the present invention is a semiconductor chip embedded in a resin layer constituting a semiconductor device, wherein a pad is formed on the surface of the semiconductor chip body, and the conductive pad protection reflects light on the surface of the pad. It is the structure in which the layer is formed.
また、本発明のパッケージ基板は、半導体装置を構成するパッケージ基板であって、基板と、前記基板上にパターン形成された第１導電層と、前記第１導電層の上層に絶縁層を介して第２導電層が積層された後、前記第２導電層と前記絶縁層を貫通して前記第１導電層に達するように形成される第１貫通開口部の形成領域を含む領域において、前記第１導電層の表面に形成された光を反射する導電性の第１導電層保護層とを有する。 The package substrate of the present invention is a package substrate constituting a semiconductor device, and includes a substrate, a first conductive layer patterned on the substrate, and an insulating layer above the first conductive layer. In a region including a formation region of a first through opening formed so as to penetrate the second conductive layer and the insulating layer and reach the first conductive layer after the second conductive layer is laminated, And a conductive first conductive layer protective layer that reflects light formed on the surface of the one conductive layer.
上記の本発明のパッケージ基板は、半導体装置を構成するパッケージ基板であって、基板上に第１導電層がパターン形成されている。
ここで、第１導電層の上層に絶縁層を介して第２導電層が積層された後、第２導電層と絶縁層を貫通して第１導電層に達するように形成される第１貫通開口部の形成領域を含む領域において、第１導電層の表面に光を反射する導電性の第１導電層保護層が形成されている構成である。
The package substrate of the present invention is a package substrate constituting a semiconductor device, and the first conductive layer is patterned on the substrate.
Here, after the second conductive layer is laminated on the first conductive layer via the insulating layer, the first through hole is formed so as to penetrate the second conductive layer and the insulating layer to reach the first conductive layer. In the region including the opening forming region, a conductive first conductive layer protective layer that reflects light is formed on the surface of the first conductive layer.
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置を製造するときに、繰り返し使用可能なマスター基板を用いてフルアディティブ方式で第２導電層を形成しており、不良品を除いて良品のみを用いることができるので半導体や電子部品などのロスがなく、歩留まりを高め、製造コストを削減することができる。 In the method of manufacturing a semiconductor device according to the present invention, when a SiP-type semiconductor device is manufactured, the second conductive layer is formed by a full additive method using a master substrate that can be repeatedly used. Therefore, there is no loss of semiconductors or electronic parts, yield can be increased, and manufacturing cost can be reduced.
本発明の半導体装置は、少なくとも第１貫通配線と第１導電層の界面に、光を反射して第１導電層を保護する導電性の第１導電層保護層が設けられているので、第２導電層および第１絶縁層を貫通して第１導電層に達する貫通開口部を形成するときに、第１導電層がダメージを受けることが防止された構造となっており、フルアディティブ方式で第２導電層を形成および積層させて第１導電層に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。 Since the semiconductor device of the present invention is provided with a conductive first conductive layer protective layer that reflects light and protects the first conductive layer at least at the interface between the first through wiring and the first conductive layer, It has a structure in which the first conductive layer is prevented from being damaged when the through opening that reaches the first conductive layer through the two conductive layers and the first insulating layer is formed. For example, when the second conductive layer is formed and stacked and connected to the first conductive layer, the yield can be increased and the manufacturing cost can be reduced.
また、本発明の半導体装置は、少なくとも電子部品電極用貫通配線と電子部品の電極との界面に、光を反射して電極を保護する導電性の電極保護層が設けられているので、第２導電層および第１絶縁層を貫通して電極に達する貫通開口部を形成するときに、電極がダメージを受けることが防止された構造となっており、フルアディティブ方式で第２導電層を形成および積層させて電子部品の電極に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。 In the semiconductor device of the present invention, since the conductive electrode protective layer that reflects the light and protects the electrode is provided at least at the interface between the through wiring for the electronic component electrode and the electrode of the electronic component. When the through-opening that reaches the electrode through the conductive layer and the first insulating layer is formed, the electrode is prevented from being damaged, and the second conductive layer is formed in a fully additive manner. In the case of stacking and connecting to an electrode of an electronic component, the yield can be increased and the manufacturing cost can be reduced.
本発明の電子部品は、電極の表面に電極を保護する導電性の電極保護層が形成されているので、電子部品の上層に絶縁層を介してフルアディティブ方式で導電層を形成および積層させて電子部品の電極に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。 In the electronic component of the present invention, a conductive electrode protective layer that protects the electrode is formed on the surface of the electrode. Therefore, a conductive layer is formed and laminated in a fully additive manner on the upper layer of the electronic component via an insulating layer. In the case of connecting to an electrode of an electronic component, the yield can be increased and the manufacturing cost can be reduced.
本発明の半導体チップは、パッドの表面にパッドを保護する導電性のパッド保護層が形成されているので、半導体チップの上層に絶縁膜を介してフルアディティブ方式で導電層を形成および積層させて半導体チップのパッドに接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。 In the semiconductor chip of the present invention, since a conductive pad protection layer for protecting the pad is formed on the surface of the pad, a conductive layer is formed and laminated in a full additive manner on the upper layer of the semiconductor chip via an insulating film. In the case of connecting to a pad of a semiconductor chip, the yield can be increased and the manufacturing cost can be reduced.
本発明のパッケージ基板は、第２導電層と絶縁層を貫通して第１導電層に達するように貫通開口部が形成された構成の半導体装置を製造する際に、貫通開口部の形成領域を含む領域において、第１導電層の表面に第１導電層を保護する第１導電層保護層が形成されているので、フルアディティブ方式で第２導電層を形成および積層させて第１導電層に接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。 When manufacturing a semiconductor device having a structure in which a through opening is formed so as to penetrate the second conductive layer and the insulating layer to reach the first conductive layer, the package substrate of the present invention has a through-opening formation region. Since the first conductive layer protective layer for protecting the first conductive layer is formed on the surface of the first conductive layer in the including region, the second conductive layer is formed and laminated by the full additive method to form the first conductive layer. In the case of connection, the yield can be increased and the manufacturing cost can be reduced.
以下に、本発明の半導体装置の製造方法とそれによって製造された半導体装置、並びにそれに用いる半導体チップおよびパッケージ基板の実施の形態について、図面を参照して説明する。 Embodiments of a semiconductor device manufacturing method, a semiconductor device manufactured thereby, and a semiconductor chip and a package substrate used therewith will be described below with reference to the drawings.
図１は本実施形態に係るＳｉＰ（システムインパッケージ）形態の半導体装置の模式断面図である。
例えば、シリコン半導体基板３０に、トランジスタやダイオードなどの能動素子３１を含む電子回路が形成されており、その表面に酸化シリコンなどの層間絶縁膜３２が形成されている。
層間絶縁膜３２の上層に、静電容量素子、電気抵抗素子およびインダクタンスなどの受動素子３３が形成されており、さらに、能動素子３１などの電子回路や受動素子３３を接続するように、例えばアルミニウムからなる第１導電層３４が層間絶縁膜３２上にパターン形成されている。
また、第１導電層３４の上層に後述のように第１絶縁層１４’を介して第２導電層１３が積層された後、第２導電層１３と第１絶縁層１４’を貫通して第１導電層３４に達するように形成される第１貫通開口部Ｖ1の形成領域を含む領域において、第１導電層３４の表面に光を反射する導電性の第１導電層保護層３５が形成されている。
以上のようにして、本実施形態に係るＳｉＰ形態の半導体装置のパッケージ基板が構成されている。
FIG. 1 is a schematic cross-sectional view of a SiP (system in package) semiconductor device according to the present embodiment.
For example, an electronic circuit including an
A
In addition, after the second
As described above, the package substrate of the SiP type semiconductor device according to the present embodiment is configured.
上記の第１導電層３４、能動素子３１あるいは受動素子３３などの上層に、例えばトランジスタなどの能動素子を含む電子回路が設けられた半導体チップ２０がダイアタッチフィルム２４を介してマウントされている。
ここで、半導体チップ２０は半導体チップ本体の表面にパッド２２が設けられており、パッドを除く領域における半導体チップ本体の表面は酸化シリコンなどの保護層により被覆されている。
また、パッド２２の最表面に光を反射する導電性のパッド保護層２２ｂが形成されている。
A
Here, the
In addition, a conductive
上記の半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品がマウントされている構成としてもよい。
この場合の電子部品は、上記の半導体チップと同様に、電子部品本体の表面に設けられた電極の最表面に、光を反射する導電性の電極保護層が形成されている構成とする。
Instead of the semiconductor chip or in addition to the semiconductor chip, another electronic component such as a passive element may be mounted.
The electronic component in this case has a configuration in which a conductive electrode protective layer that reflects light is formed on the outermost surface of the electrode provided on the surface of the electronic component main body, similarly to the semiconductor chip.
上記の第１導電層３４および半導体チップ２０を被覆して、絶縁性の樹脂からなる第１絶縁層１４’が貼り合わされており、その上層に第２導電層１３がパターン形成されている。
また、第２導電層１３と第１絶縁層１４’を貫通して第１導電層保護層３５に達する第１貫通開口部Ｖ1が形成されており、第１導電層保護層３５を介して第１導電層３４と第２導電層１３を接続するように第１絶縁層１４’を貫通する第１貫通配線３６が形成されている。
さらに、第２導電層１３と第１絶縁層１４’を貫通してパッド保護層２２ｂに達する第２貫通開口部Ｖ2が形成されており、パッド保護層２２ｂを介して半導体チップ２０のパッド２２と第２導電層１３を接続するように絶縁層１４’を貫通して第２貫通配線（パッド用貫通配線）３７が形成されている。
上記のように半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品がマウントされている場合には、貫通開口部が第２導電層と第１絶縁層を貫通して電極保護層に達するように形成されており、電極保護層を介して電子部品の電極と第２導電層を接続するように絶縁層を貫通して電子部品電極用貫通配線が形成されているものとする。
The first
In addition, a first through opening V 1 that penetrates through the second
Further, a second through-opening V 2 that penetrates through the second
When other electronic components such as passive elements are mounted instead of the semiconductor chip or in addition to the semiconductor chip as described above, the through opening penetrates the second conductive layer and the first insulating layer. The through hole wiring for the electronic component electrode is formed through the insulating layer so as to connect the electrode of the electronic component and the second conductive layer through the electrode protective layer. Shall.
また、第２導電層１３を被覆して、第１絶縁層１４’の上層に絶縁性の樹脂からなる第２絶縁層１６’が貼り合わされており、その上層に第３導電層１５がパターン形成されている。
第３導電層１５と第２絶縁層１６’を貫通して第２導電層１３に達する第３貫通開口部Ｖ3が形成されており、第２導電層１３と第３導電層１５を接続するように第２絶縁層１６’を貫通する第３貫通配線３８が形成されている。
さらに、第３導電層１５、第２絶縁層１６’および第１絶縁層１４’を貫通して第１導電層保護層３５に達する第４貫通開口部Ｖ4が形成されており、第１導電層保護層３５を介して第１導電層３４と第３導電層１５を接続するように第２絶縁層１６’および第１絶縁層１４’を貫通する第４貫通配線３９が形成されている。
露出するように選択された第３導電層１５の形成領域を除いて、第２絶縁層１６’および選択されなかった第３導電層１５上にソルダーレジスト４０が形成されている。
上記の選択されて露出している第３導電層１５の必要箇所にハンダボールなどからなるバンプ（突起電極）４１が形成されている。
Further, the second
A third through-opening V 3 that penetrates through the third
Furthermore, a fourth through opening V 4 is formed so as to penetrate the third
A solder resist 40 is formed on the second insulating
Bumps (projection electrodes) 41 made of solder balls or the like are formed at necessary portions of the selected and exposed third
上記の構成において、第１導電層３４、第２導電層１３、第３導電層１５、第１貫通配線３６、第２貫通配線３７、第３貫通配線３８および第４貫通配線３９は、それぞれＳｉＰの再配線層としての設計に応じたパターンに沿って形成されている。
ここで、第２導電層１３および第３導電層１５の最小加工寸法は１０μｍ程度（ライン／スペース＝１０／１０μｍ程度）であり、微細なパターンとなっている。但し、第１〜第４貫通開口部が設けられるコンタクト部分においては数１０μｍ程度の幅または径を持つ領域が形成され、コンタクト部分内において、例えば１５〜３０μｍ程度の径の第１〜第４貫通開口部が形成されている。
In the above configuration, the first
Here, the minimum processing dimension of the second
本実施形態のＳｉＰ形態の半導体装置は、後述する製造方法で製造されたものであり、第１貫通配線と第１導電層の界面に、光を反射して第１導電層を保護する導電性の第１導電層保護層が設けられており、また、パッド用貫通配線と半導体チップのパッドとの界面に、光を反射してパッドを保護する導電性のパッド保護層が設けられていることから、第２導電層および第１絶縁層を貫通して第１導電層やパッドに達する貫通開口部を形成するときに、第１導電層やパッドがダメージを受けることが防止された構造となっており、上記のように高精細パターンを実現できるフルアディティブ方式で第２導電層を形成および積層させて半導体チップのパッドに接続させる場合などにおいて、歩留まりを高め、製造コストを削減することができる。
また、第３導電層、第２絶縁層および第１絶縁層を貫通して第１導電層に達する貫通開口部においても、第１導電層がダメージを受けることが防止された構造となっており、歩留まりを高め、製造コストを削減することができる。
The SiP-type semiconductor device of this embodiment is manufactured by a manufacturing method to be described later, and is a conductive material that reflects the light to the interface between the first through wiring and the first conductive layer to protect the first conductive layer. The first conductive layer protective layer is provided, and a conductive pad protective layer that reflects light to protect the pad is provided at the interface between the pad through-wiring and the pad of the semiconductor chip. Thus, the first conductive layer and the pad are prevented from being damaged when the through opening that reaches the first conductive layer and the pad through the second conductive layer and the first insulating layer is formed. In the case where the second conductive layer is formed and laminated by the full additive method capable of realizing a high-definition pattern as described above and connected to the pad of the semiconductor chip, the yield can be increased and the manufacturing cost can be reduced.
In addition, the first conductive layer is prevented from being damaged even in the through opening that penetrates the third conductive layer, the second insulating layer, and the first insulating layer and reaches the first conductive layer. , Increase yield and reduce manufacturing cost.
次に、本実施形態に係るＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すような紫外線などの光を透過する耐熱ガラスなどからなる板厚３ｍｍのガラス基板１０上に、図２（ｂ）に示すように、例えば、真空蒸着法、スパッタリング法により５μｍの膜厚のＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの導電膜１１を形成し、少なくとも表面が導電性である第１導電性基板を形成する。
ＩＴＯ膜の成膜は、例えばＩＴＯペレット（５重量％）を蒸着源とし、基板温度３００℃で２０分間処理して行う。
また、予めＩＴＯ膜などの導電膜が設けられた基板を購入して上記導電性基板として用いてもよい。
ＩＴＯ膜の場合、他の金属との接着性が低いことから後工程で第２導電層と剥離する際に有利であり、光透過性が高いので未硬化樹脂シートを積層して剥離する際に用いるエキシマレーザなどのレーザ光を効果的に照射できる。また、第２導電層を形成するときの共通電極として機能する。
Next, a method for manufacturing a SiP-type semiconductor device according to this embodiment will be described.
First, on a
The ITO film is formed, for example, by using ITO pellets (5% by weight) as a deposition source and treating at a substrate temperature of 300 ° C. for 20 minutes.
A substrate provided with a conductive film such as an ITO film in advance may be purchased and used as the conductive substrate.
In the case of an ITO film, it is advantageous when peeling from the second conductive layer in a later process because of its low adhesiveness to other metals, and since it has high light transmission, when uncured resin sheets are laminated and peeled off. Laser light such as an excimer laser to be used can be effectively irradiated. Also, it functions as a common electrode when forming the second conductive layer.
次に、図２（ｃ）に示すように、例えば、逆スパッタリング法により、導電膜１１の表面に微細な凹部１１ａを形成し、１μｍ程度の表面粗さを有する面に加工する。例えば、Ａｒガスを用いて、ＲＦ５０Ｗ、処理時間５分とするなど、通常の逆スパッタリング条件で行う。
これにより、後に形成するパターン形成用の樹脂層との接着性が向上する。さらにまた、この導電膜上に後工程で形成する第２導電層に凹凸形状が転写され、第２導電層と未硬化樹脂シートとの接着性が向上する。
Next, as shown in FIG. 2C, for example, a
Thereby, adhesiveness with the resin layer for pattern formation formed later improves. Furthermore, the concavo-convex shape is transferred to the second conductive layer formed in a later step on the conductive film, and the adhesion between the second conductive layer and the uncured resin sheet is improved.
次に、図２（ｄ）に示すように、例えば、スピン塗布により、導電性基板の表面に形成されている導電膜１１よりも未硬化樹脂シートの表面に対して接着性が低い特性を有する液状の樹脂を塗布し、乾燥し、プリベーク処理をして、５μｍの膜厚で樹脂層１２を形成する。樹脂層１２を構成する樹脂としては、フッ素系樹脂（みのる産業社製、商品名ＧＴ２３００ ＰＦＡ）などを用いることができる。フッ素系樹脂は、耐薬品特性、耐熱特性に優れているので、得られたマスター基板の耐久性を向上させ、繰り返し使用することができるので好ましい。
スピンコート条件は、例えば、８００ｒｐｍで３０秒、さらに１２００ｒｐｍで３０秒とし、プリベーク条件は９０℃で４分、さらに１１０℃で４分とする。
Next, as shown in FIG. 2 (d), for example, by spin coating, the
The spin coating conditions are, for example, 800 rpm for 30 seconds, 1200 rpm for 30 seconds, and prebaking conditions are 90 ° C. for 4 minutes and 110 ° C. for 4 minutes.
次に、図３（ａ）に示すように、例えば、レーザ描画などにより、第２導電層形成領域における樹脂層１２を除去し、第２導電層形成領域を除く領域に残された第１樹脂パターン１２ｐを形成し、第２導電層形成用のマスター基板を形成する。例えば、樹脂パターン１２ｐの最小加工寸法は１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。
レーザ描画の条件は、レーザ描画装置を用いた通常の条件で、周波数２５ｋＨｚで行う。
あるいは、不図示のレジスト膜をパターン形成し、エッチングにより樹脂層１２をパターン加工して上述のような第１樹脂パターン１２ｐとしてもよい。
Next, as shown in FIG. 3A, the
The laser drawing condition is a normal condition using a laser drawing apparatus and is performed at a frequency of 25 kHz.
Alternatively, a resist film (not shown) may be patterned, and the
次に、図３（ｂ）に示すように、例えば、ガラス基板１０上に導電膜１１が形成された第１導電性基板に通電し、導電膜１１を共通電極とする電解メッキ法において、硫酸銅水溶液などのメッキ液中に浸漬して導電膜１１に通電し、樹脂パターン１２ｐをマスクとして、第２導電層形成領域における第１導電性基板上に第２導電層１３をパターン形成する。
上記のように、樹脂パターンの最小加工寸法を１０μｍ（ライン／スペース幅を１０μｍ／１０μｍ）として形成し、これをマスクとして第２導電層１３をパターン形成することで、第２導電層１３についても最小加工寸法を１０μｍ（ライン／スペース幅を１０μｍ／１０μｍ）として形成することができる。
このとき、第２導電層１３の膜厚は、樹脂パターン１２ｐの膜厚よりも厚くなるように形成する。例えば、樹脂パターン１２ｐの膜厚が５μｍ程度であるとすると、第２導電層１３の膜厚を６μｍ程度とする。
Next, as shown in FIG. 3B, for example, in the electrolytic plating method in which the first conductive substrate having the
As described above, the minimum processing dimension of the resin pattern is formed as 10 μm (line / space width is 10 μm / 10 μm), and the second
At this time, the film thickness of the second
次に、図３（ｃ）に示すように、例えば、表面粗化剤（荏原電産製、商品名ＮＢＳ２）に５分程度浸漬することにより、第２導電層１３の表面に微細な凹部１３ａを形成し、１〜２μｍ程度の表面粗さを有する面に加工する。
このとき、樹脂パターン１２ｐは耐薬品性があるため、ダメージを受けない。
Next, as shown in FIG. 3C, for example, by immersing in a surface roughening agent (trade name NBS2 manufactured by Ebara Densan) for about 5 minutes, fine
At this time, since the
次に、図４（ａ）に示すように、例えば、第２導電層１３側から第２導電層形成用のマスター基板に、プリプレグとも呼ばれる、不織布に未硬化のアラミド系樹脂を含浸させてなり、約２０〜数１０μｍの膜厚であるＢステージの第１未硬化樹脂シート１４（例えば新神戸電機社製、商品名ＣＥＬ−５４１）を貼り合わせ、温度８０℃、圧力２ｋｇなどの樹脂が完全硬化しない半硬化条件により、ラミネートする。上記の未硬化樹脂シートの材料としては、エポキシ樹脂なども用いることができる。
このとき、未硬化樹脂シート１４は第２導電層１３との接着性が高く、強く接着しているが、樹脂パターン１２ｐは表面が潤滑状なので接着性が低く、剥がれ易い構成となっている。
未硬化樹脂シート１４には、予め、取り扱いを容易にする耐熱透明シート１４ｓが設けられている。
Next, as shown in FIG. 4A, for example, the second conductive layer forming master substrate from the second
At this time, the
The
次に、図４（ｂ）に示すように、未硬化樹脂シート１４と第１樹脂パターン１２ｐの界面、および、第２導電層１３と導電性基板の表面に形成されている導電膜１１の界面で剥離し、第２導電層１３を第１未硬化樹脂シート１４上に転写する。
このとき、透明なガラス基板１０に導電膜１１が設けられてなる導電性基板を通して、未硬化樹脂シート１４と樹脂パターン１２ｐの界面に対する剥離の補助となるように、レーザ光ＬＳを全面に照射する。レーザ光の衝撃により、容易に剥離することができる。レーザ光ＬＳとしては、例えばエキシマレーザを用いる。エキシマレーザの出力は例えば２３ｍＪ／ｃｍ2 として、数分間照射する。
エキシマレーザ光は、これを吸収したものに衝撃波を与え、接着部を剥がれやすくする効果がある。フッ素系樹脂は白色に近く、エキシマレーザ光は透過するが、銅は金属なのでレーザに影響を受けやすい。
上記のように、導電膜１１に微細な凹部１１ａが形成されているので、第２導電層１３の表面にこの形状が転写して、微細な凸部１３ｂが形成される。
Next, as shown in FIG. 4B, the interface between the
At this time, the entire surface is irradiated with the laser beam LS so as to assist the peeling of the interface between the
Excimer laser light has an effect of giving a shock wave to the absorbed light and facilitating peeling of the bonded portion. Fluorine-based resin is almost white and excimer laser light is transmitted, but copper is a metal and is susceptible to laser.
As described above, since the fine
上記の工程においては、未硬化樹脂シート１４と第２導電層１３は強く接着しているが、樹脂パターン１２ｐは、導電性基板の表面に形成されている導電膜１１よりも未硬化樹脂シート１４の表面に対して接着性が低い特性を有するので、第２導電層１３は未硬化樹脂シート１４に接着したままで、未硬化樹脂シート１４と樹脂パターン１２ｐの界面で容易に剥離することができ、樹脂パターン１２ｐが導電性基板から剥がれてしまったり、第２導電層１３が導電性基板上に残ってしまう問題がない。
従って、樹脂パターン１２ｐを再び形成することなく、第２導電層形成用のマスター基板として再使用が可能となり、例えば、マスター基板の構成するガラス基板１０を耐熱ガラスから構成し、樹脂パターン１２ｐをフッ素系樹脂などの耐薬品特性、耐熱特性の高い材料で構成することにより、数千回繰り返して使用することが可能であり、同一のパターンの導電層を量産することができ、製造コストを抑制することができる。
さらに、上記のようにして形成された第２導電層１３について、不図示の工程により正確に形成されているかどうか、厚さや形状などの外観検査や、さらに必要に応じて電子検査などをすることができる。この場合、正確に形成された良品のみを次工程において用いることができ、歩留りの向上に寄与する。
In the above process, the
Accordingly, it is possible to reuse the master substrate for forming the second conductive layer without forming the
Further, the second
一方、上記とは別の工程である通常の半導体プロセスにより、図５（ａ）に示すように、トランジスタなどの能動素子などを含む電子回路が設けられた半導体チップ２０を形成する。これは、図１に示すようにＳｉＰ形態の半導体装置に内蔵するためのものであり、半導体としてはＳｉ系やＧａＡｓ系など、特に限定されない。
半導体チップ２０は、上記のような電子回路が形成された半導体チップ本体２１の表面に電子回路に接続するようにアルミニウムなどからなるパッド２２が設けられ、パッド２２を除く領域における半導体チップ本体２１の表面は酸化シリコンなどの保護層２３により被覆されて構成されている。
ＳｉＰ形態の半導体装置に内蔵するため、半導体チップ２０の厚さは例えば３０μｍ程度にまで薄くしておく。半導体チップ２０を薄くすることにより、ＳｉＰ形態の半導体装置全体の薄型化につながるので好ましい。ウェハの状態で薄く加工した後でダイシング（個片化）してもよく、また、ダイシングした後に、薄く加工してもよい。ウェハの状態で３０μｍまで薄く加工する場合には、割れに対して十分注意する必要がある。
On the other hand, as shown in FIG. 5A, a
In the
In order to be incorporated in a SiP type semiconductor device, the thickness of the
次に、図５（ｂ）に示すように、上記のように形成した半導体チップ２０のパッド２２に対して、特許文献２に記載されているようなジンケート処理を施し、パッド２２を構成するアルミニウム層の表面の酸化物を除去し、パッド２２の表面に亜鉛層２２ａを０．３μｍ程度の膜厚で形成する。
アルミニウムのパッド２２には直接ニッケル層を成膜することができないが、このジンケート処理により形成される亜鉛層２２ａの表面は無電解メッキによるニッケル層の成膜が容易となる。
Next, as shown in FIG. 5B, a zincate treatment as described in Patent Document 2 is performed on the
Although a nickel layer cannot be directly formed on the
次に、図５（ｃ）に示すように、無電解メッキ処理により、パッド２２の表面に亜鉛層２２ａの上層に、ニッケルからなるパッド保護層２２ｂを５μｍ程度の膜厚で形成する。
このパッド保護層２２ｂは、後述のように、この上層に積層させる樹脂層を貫通してパッド２２に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
上記のパッド保護層２２ｂを形成する工程までをウェハ状態で行ってもよく、この場合には、ダイシング後に薄型化あるは薄型化後にダイシングの各工程を行う。あるいはダイシングの後に上記の亜鉛層２２ａおよびパッド保護層２２ｂの形成工程を行い、その後に薄型化することもできる。
Next, as shown in FIG. 5C, a
As will be described later, the pad
Up to the step of forming the
ここで、半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品をマウントする場合には、上記の半導体チップのパッドと同様に、電子部品の電極の最表面に、ニッケル層などからなるの電極保護層を形成しておく。
この電極保護層は、この上層に積層させる樹脂層を貫通して電子部品の電極に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
Here, in the case of mounting other electronic components such as passive elements instead of the semiconductor chip or in addition to the semiconductor chip, on the outermost surface of the electrode of the electronic component, similar to the pad of the semiconductor chip described above, An electrode protective layer made of a nickel layer or the like is formed in advance.
This electrode protective layer reflects the laser beam used to form an opening that reaches the electrode of the electronic component through the resin layer laminated on the upper layer, so that it serves as a stopper for the opening and connects them. Yield can be increased and manufacturing costs can be reduced.
一方、上記とは別の工程である通常の半導体プロセスにより、図６（ａ）に示すように、シリコン半導体基板３０にトランジスタおよびダイオードなどの能動素子３１などを含む電子回路が設け、その表面に酸化シリコンなどからなる層間絶縁膜３２を形成し、その上層に、静電容量素子、電気抵抗素子およびインダクタンスなどの受動素子３３を形成し、上記の能動素子３１を含む電子回路および受動素子３３に接続するように、アルミニウムからなる第１導電層３４をパターン形成する。これが、本実施形態に係るＳｉＰ形態の半導体装置のパッケージ基板となる。図面は模式図であり、能動素子３１や受動素子３３が第１導電層３４に接続して形成されていることを示している。
On the other hand, as shown in FIG. 6A, an electronic circuit including an
次に、図６（ｂ）に示すように、後述のように第１導電層３４の上層に積層させる樹脂層を貫通して第１導電層３４に達する開口部の形成領域を含む領域において、第１導電層３４の表面に、銅層などの光を反射する導電性の第１導電層保護層３５を５μｍ程度の膜厚で形成する。これは、例えば全面に銅層を成膜し、レジスト膜のパターン形成およびエッチング処理により必要な領域を残して除去することで、上記のパターンとして形成することができる。
この第１導電層保護層３５は、後述のように、この上層に積層させる樹脂層を貫通して第１導電層３４に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
Next, as shown in FIG. 6 (b), in a region including a region for forming an opening that penetrates the resin layer laminated on the upper layer of the first
As will be described later, the first conductive layer
次に、図６（ｃ）に示すように、図５（ｃ）に示す構成の半導体チップ２０を、図６（ｂ）に示す構成のパッケージ基板の第１導電層３４、能動素子３１あるいは受動素子３３などの上層に、ダイアタッチフィルム２４を介してマウントする。
Next, as shown in FIG. 6C, the
次に、図７（ａ）に示すように、図４（ｂ）に示す工程で得られた未硬化樹脂シート１４から耐熱透明シート１４ｓを剥がした後、半導体チップ２０を被覆するように、未硬化樹脂シート１４の第２導電層１３が転写された面と反対側の面と、パッケージ基板の第１導電層３４が形成された面とを貼り合わせる。この工程は、真空中で行うと気泡などが入りにくくなるので好ましい。このとき、未硬化樹脂シート１４は半導体チップ２０の形状に合わせて回り込むように被覆することができ、例えば、半導体チップ２０による凹凸を吸収して未硬化樹脂シート１４の表面は略平坦となって貼り合わされる。
さらに、未硬化樹脂シート１４を完全硬化させて、例えば膜厚２０〜数１０μｍの第１絶縁層１４’とする。第２導電層１３の膜厚は、６μｍ程度となっている。
上記の完全硬化は、例えば、未硬化樹脂シート１４と熱圧着治具が接着されるのを防止するため、未硬化樹脂シート１４上面にフッ素系樹脂フィルムを介して熱圧着治具で挟み込み、１５０℃、２時間の熱圧着処置で行う。
Next, as shown in FIG. 7A, the heat-resistant
Further, the
For example, in order to prevent the
次に、図７（ｂ）に示すように、次亜塩素酸ナトリウムによる酸化処理、いわゆる黒化処理（処理剤：荏原電産製、商品名ＢＯ４９９）を行い、第２導電層１３の表面に黒色の酸化膜１３ｃを形成する。
次に、レーザ光を用いて所定位置の第２導電層１３に照射し、第２導電層１３および第１絶縁層１４’を貫通して第１導電層３４上に形成された第１導電層保護層３５に達する第１貫通開口部Ｖ1を形成し、また、半導体チップ２０のパッド２２のパッド保護層２２ｂに達する第２貫通開口部Ｖ2を形成する。
第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口径は、例えば１５〜３０μｍ程度である。第２導電層１３の最小加工寸法は、上述のように例えば１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）となっているが、第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の周辺において例えば数１０μｍ径程度に広く形成されているものである。
レーザ光照射の条件は、例えば、酸化膜１３ｃを含む第２導電層１３に対しては、紫外線レーザを用いたバースト加工とし、周波数２５ｋＨｚ、ショット数１４３とする。また、第１絶縁層１４’に対しては、ＣＯ2 レーザを用いたサイクル加工とし、パルス幅５μｍで１ショット、さらにパルス幅２μｍで１ショット照射する。
Next, as shown in FIG. 7B, oxidation treatment with sodium hypochlorite, so-called blackening treatment (treating agent: trade name BO499, manufactured by Ebara Densan) is performed, and the surface of the second
Next, the first conductive layer is formed on the first
The opening diameters of the first through opening V 1 and the second through opening V 2 are, for example, about 15 to 30 μm. As described above, the minimum processing dimension of the second
The conditions for laser light irradiation are, for example, burst processing using an ultraviolet laser for the second
上記の第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口工程においては、第２導電層１３の表面に黒色の酸化膜１３ｃが形成されているので、紫外線レーザが反射されずに十分に吸収され、効率的に開口することができる。一方、第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口領域において、第１導電層３４の表面には第１導電層保護層３５が形成され、また、パッド２２の最表面にはパッド保護層２２ｂが形成されており、これらの保護層はレーザ光などの光を反射して吸収しないため、第１導電層保護層３５より下層あるいはパッド保護層２２ｂより下層は除去されず、開口が第１導電層保護層３５およびパッド保護層２２ｂの表面で停止する。
In the opening process of the first through opening V 1 and the second through opening V 2 , since the black oxide film 13 c is formed on the surface of the second
さらにその後、デスミヤと呼ばれる工程により、第１および第２貫通開口部（Ｖ1，Ｖ2）内の樹脂残査などを除去、洗浄する。 Further, after that, a resin residue in the first and second through openings (V 1 , V 2 ) is removed and washed by a process called desmear.
次に、図７（ｃ）に示すように、例えばスクリーン印刷によって第１および第２貫通開口部（Ｖ1，Ｖ2）内に銅ペーストを充填し、加熱などで硬化させることで導電層を形成して、第１貫通配線３６および第２貫通配線３７とする。
ここで用いる銅ペーストは、例えばタツタ電線社製の商品名Ｍ−１５１（直径約５μｍの銅粒子とＳｎ／Ｂｉはんだの混合物）などであり、はんだ付けできる材料を用いる。
次に、ソフトエッチング処理により、第２導電層１３の表面に形成された酸化膜１３ｃを除去する。
Next, as shown in FIG. 7C, for example, the first and second through openings (V 1 , V 2 ) are filled with copper paste by screen printing, and cured by heating or the like to form the conductive layer. The first through
The copper paste used here is, for example, trade name M-151 (a mixture of copper particles having a diameter of about 5 μm and Sn / Bi solder) manufactured by Tatsuta Electric Wire Co., Ltd., and a solderable material is used.
Next, the oxide film 13c formed on the surface of the second
図８は、上記の第１および第２貫通配線（３６，３７）などの貫通配線を形成するためのスクリーン印刷を行う工程を示す模式図である。その他の貫通配線などを形成するためにも用いることができる。
銅ペーストを埋め込む開口部Ｖが形成された印刷対象である基板ＳＢに、開口部Ｖのパターンと同じパターンで開口しているメタルマスクＭＳを開口部同士の位置合わせをして重ねて固定し、その上面に銅ペーストＰＳを供給し、スキージＳＱをメタルマスクＭＳに押圧するようにエア圧ＰをかけながらスキージＳＱの先端が印刷面を擦るように所定の方向Ｍに移動させことで、開口部Ｖに銅ペーストＰＳを埋め込む。
例えば、ニューロング社製の真空印刷機（ＬＺ−９９５７）を用い、メタルマスク厚：０．０５ｍｍ、スキージの硬度：８５、スキージスピード：３ｍｍ／秒、押し込み：＋０．５ｍｍ、エア圧：０．４ＭＰａ、クリアランス：０．５ｍｍ、定盤温度：常温として真空中においてスクリーン印刷し、供給した銅ペーストを例えば２００℃、３０分の加熱処理で硬化させる。
上記のように、導電層間の接続の開口部を設けて導電ペーストを印刷する方法では、メッキによる接続方法と比較して導電層のパターンを薄膜化でき、結果として実装基板全体を薄膜化することができる。また、メッキ処理が不要となるので、導電層のパターンも微細化でき、メッキ液が不要となって製造コストを削減できる。
FIG. 8 is a schematic diagram showing a step of performing screen printing for forming through wirings such as the first and second through wirings (36, 37). It can also be used to form other through wirings.
A metal mask MS that is opened in the same pattern as the pattern of the opening V is aligned and fixed to the substrate SB to be printed on which the opening V to be embedded with the copper paste is formed, and fixed. A copper paste PS is supplied to the upper surface of the squeegee SQ, and the air pressure P is applied so as to press the squeegee SQ against the metal mask MS. A copper paste PS is embedded in V.
For example, using a vacuum printer (LZ-9957) manufactured by Neurong Co., Ltd., metal mask thickness: 0.05 mm, squeegee hardness: 85, squeegee speed: 3 mm / second, indentation: +0.5 mm, air pressure: 0. 4 MPa, clearance: 0.5 mm, platen temperature: room temperature, screen-printed in vacuum, and the supplied copper paste is cured by, for example, heat treatment at 200 ° C. for 30 minutes.
As described above, in the method of printing the conductive paste by providing the connection openings between the conductive layers, the pattern of the conductive layer can be made thinner compared to the connection method by plating, and as a result, the entire mounting substrate is made thinner. Can do. In addition, since the plating process is unnecessary, the pattern of the conductive layer can be miniaturized, and no plating solution is required, so that the manufacturing cost can be reduced.
次に、図９（ａ）に示す構成に至るまでについて説明する。基本的には、上記のように第１絶縁層を介して第２導電層を積層し、第１および第２貫通配線を形成する工程と同様にして行う。
まず、図２（ａ）〜図３（ａ）に示す第２導電層形成用のマスター基板を形成する工程と同様にして、第３導電層形成用のマスター基板を形成する。例えば、第３導電層形成用の第２樹脂パターンの最小加工寸法についても、第１樹脂パターンと同様に、１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。ここで、第３導電層形成用の第２樹脂パターンはその設計パターンに応じたパターンとして形成する。
Next, description will be made for the configuration up to the configuration shown in FIG. Basically, the second conductive layer is laminated through the first insulating layer as described above, and the same process as the step of forming the first and second through wirings is performed.
First, the third conductive layer forming master substrate is formed in the same manner as the step of forming the second conductive layer forming master substrate shown in FIGS. 2 (a) to 3 (a). For example, the minimum processing dimension of the second resin pattern for forming the third conductive layer is also 10 μm (the line / space width is 10 μm / 10 μm), similarly to the first resin pattern. Here, the second resin pattern for forming the third conductive layer is formed as a pattern corresponding to the design pattern.
次に、図３（ｂ）〜図４（ｂ）に示す工程と同様にして、第３導電層形成用のマスター基板を用いて、電解メッキ法により第２樹脂パターンをマスクとして第３導電層をパターン形成し、これを約２０〜数１０μｍの膜厚の第２未硬化樹脂シートに転写する。
上記のようにして得られた第３導電層１５が転写された第２未硬化樹脂シートの第３導電層１５が転写された面と反対側の面と、第１絶縁層１４’の第２導電層１３が形成された面とを貼り合わせ、熱圧着処理により第２未硬化樹脂シートを完全硬化させて、約２０〜数１０μｍの膜厚の第２絶縁層１６’とする。
Next, in the same manner as the steps shown in FIGS. 3B to 4B, the third conductive layer is masked by electrolytic plating using the second resin pattern as a mask, using the master substrate for forming the third conductive layer. Is formed and transferred to a second uncured resin sheet having a thickness of about 20 to several tens of μm.
The surface of the second uncured resin sheet to which the third
次に、次亜塩素酸ナトリウムによる酸化処理、いわゆる黒化処理を行い、第３導電層１５の表面に黒色の酸化膜（不図示）を形成し、レーザ光を用いて所定位置の第３導電層１５に照射し、第３導電層１５および第２絶縁層１６’を貫通して第２導電層１３に達する第３貫通開口部Ｖ3、さらには、第３導電層１５、第２絶縁層１６’および第１絶縁層１４’を貫通して第１導電層３４に達する第４貫通開口部Ｖ4を形成する。
第３および第４貫通開口部（Ｖ3，Ｖ4）の開口径は、例えば１５〜３０μｍ程度である。第２導電層１３および第３導電層１５の最小加工寸法は、上述のように例えば１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）となっているが、貫通開口部の周辺において例えば数１０μｍ径程度に広く形成されているものである。
Next, an oxidation treatment with sodium hypochlorite, a so-called blackening treatment, is performed to form a black oxide film (not shown) on the surface of the third
The opening diameters of the third and fourth through openings (V 3 , V 4 ) are, for example, about 15 to 30 μm. As described above, the minimum processing size of the second
上記の第３貫通開口部Ｖ3および第４貫通開口部Ｖ4の開口工程においては、第３導電層１５の表面に黒色の酸化膜が形成されていることから光が十分に吸収されて効率的に開口することができる。ここで、第３貫通開口部Ｖ3の開口は、光を反射する銅などからなる第２導電層１３の表面で停止し、また、第４貫通開口部Ｖ4の開口は、同様に光を反射する銅などからなる第１導電層保護層３５の表面で停止する。
In the opening process of the third through opening V 3 and the fourth through opening V 4 , since the black oxide film is formed on the surface of the third
次に、第３および第４貫通開口部（Ｖ3，Ｖ4）内の樹脂残査などを除去、洗浄した後、例えば図８に示すスクリーン印刷によって、第３および第４貫通開口部（Ｖ3，Ｖ4）内に銅ペーストを充填し、加熱などで硬化させることで導電層を形成して、第２導電層１３と第３導電層１５を接続する第３貫通配線３８を形成し、また、第１導電層３４と第３導電層１５を接続する第４貫通配線３９を形成する。
次に、ソフトエッチング処理により、第３導電層１５の表面に形成された酸化膜を除去する。
以上で、図９（ａ）に示す構造とすることができる。
Next, after removing and cleaning the resin residue in the third and fourth through openings (V 3 , V 4 ), the third and fourth through openings (V, for example, by screen printing shown in FIG. 8). 3 , V 4 ) is filled with a copper paste and cured by heating or the like to form a conductive layer, and a third through
Next, the oxide film formed on the surface of the third
Thus, the structure shown in FIG. 9A can be obtained.
次に、図９（ｂ）に示すように、露出するように選択された第３導電層１５の形成領域を除いて、第２絶縁層１６’および選択されなかった第３導電層１５上にソルダーレジスト４０を形成する。
さらに、上記の露出している第３導電層１５の必要箇所にハンダボールなどからなるバンプ（突起電極）４１を形成し、以上で、図１に示すＳｉＰ形態の半導体装置を製造することができる。
Next, as shown in FIG. 9B, on the second insulating
Further, bumps (projection electrodes) 41 made of solder balls or the like are formed at necessary portions of the exposed third
また、上記の本実施形態に係るＳｉＰ形態の半導体装置の製造方法によれば、以下の利点を有する。
（１）第２および第３導電層などの導電パターンが電鋳法で形成されるので、パターンの幅や形状などの精度を高く形成することができ、高周波回路を構成した場合には、インピーダンスのばらつきが少なく、伝送損失などの少ないモジュールを実現できる。
（２）第２および第３導電層などの導電パターンを形成するためのレジスト（フッ素系樹脂）のパターンニングをレーザーでの描画法により行うので、ライン／スペース＝１０μｍ／１０μｍ程度の微細パターンの形成が可能になり、結局小型で、高性能なモジュールを実現できる。
（３）第２および第３導電層などの導電パターンを形成するためのレジストとして耐熱・耐薬品性の高いフッ素系樹脂を使用し、さらに第一の基板に耐熱性ガラスを用いているので、これらからなるマスター基板は数千回等の繰り返し使用ができるので、低コストで量産することが可能となる。また、これらのツール類が繰り返し使用可能のため、製造のつどこれらを作成する必要がなく、その分製造のリードタイムを短縮できる。
（４）第２および第３導電層などの導電パターンをガラス基板から剥離する際、未硬化樹脂シートと導電パターンは接着性が高く、一方、未硬化樹脂シートとフッ素系樹脂は接着性が悪く、さらにエキシマレーザーを併用するので、剥離時の歩留まりが良く、生産性が高い。
（５）第２および第３導電層などの各層の導電パターンとそれらが転写された未硬化樹脂シートは、積層の前に検査され、良品のみを積層することができるので、歩留損が少なく、コストを低く抑えることができる。
（６）第１〜第３導電層間およびこれらと半導体チップなどの電子部品間に接続配線として、貫通開口部を介して導電ペーストを埋め込んで形成するので、メッキでの接続に比べて各導電層のパターンを薄くすることができ、半導体装置の薄型化に寄与する。また、メッキが不要なのでパターンを微細化でき、さらにメッキ液処理が不要となるのでコスト削減できる。
In addition, according to the method of manufacturing a SiP type semiconductor device according to the above-described embodiment, the following advantages are obtained.
(1) Since the conductive patterns such as the second and third conductive layers are formed by the electroforming method, the pattern width and shape can be formed with high accuracy. This makes it possible to realize a module with little variation in transmission loss and the like.
(2) Since patterning of a resist (fluorine-based resin) for forming a conductive pattern such as the second and third conductive layers is performed by a laser drawing method, a fine pattern of about line / space = 10 μm / 10 μm It becomes possible to form a module with a small size and high performance.
(3) Since a fluorine-based resin having high heat resistance and chemical resistance is used as a resist for forming a conductive pattern such as the second and third conductive layers, and heat resistant glass is used for the first substrate, Since the master substrate composed of these can be used repeatedly thousands of times, it can be mass-produced at low cost. In addition, since these tools can be used repeatedly, it is not necessary to create them every time of manufacturing, and the lead time of manufacturing can be shortened accordingly.
(4) When the conductive patterns such as the second and third conductive layers are peeled from the glass substrate, the uncured resin sheet and the conductive pattern have high adhesiveness, whereas the uncured resin sheet and the fluororesin have poor adhesion. In addition, since an excimer laser is used in combination, the yield during peeling is good and the productivity is high.
(5) The conductive pattern of each layer such as the second and third conductive layers and the uncured resin sheet to which they are transferred are inspected before lamination, and only good products can be laminated, so there is little yield loss. Cost can be kept low.
(6) Since the conductive paste is embedded through the through openings as the connection wiring between the first to third conductive layers and between these and the electronic components such as the semiconductor chip, each conductive layer is compared with the connection by plating. This pattern can be made thin, which contributes to the thinning of the semiconductor device. Further, since the plating is unnecessary, the pattern can be miniaturized, and further, the plating solution treatment is unnecessary, so that the cost can be reduced.
本発明は上記の説明に限定されない。
パッケージ基板と半導体チップの両者に電子回路を有する構成について説明しているが、必ずしも両方必要ではなく、例えばパッケージ基板に電子回路を有して半導体チップを持たない構成や、半導体チップを内蔵してパッケージ基板には電子回路が形成されておらず、単なる基板として用いる構成とすることができる。特に後者の場合には、能動素子が形成されたシリコン半導体基板の代わりに、金属基板、有機基板あるいはセラミック基板などを用いることも可能である。
また、上記の実施形態においては、半導体チップをパッケージ基板の第１導電層上にマウントしているが、これに限らず、例えば上記の第１絶縁層の上層に半導体チップをマウントし、第２絶縁層となる未硬化樹脂シートで半導体チップを被覆して形成することなども可能である。電子部品をマウントする場合にも同様である。さらに、複数の半導体チップや電子部品を異なる絶縁層上にマウントして形成することも可能である。
樹脂からなる絶縁層の層数、導電層の層数、あるいは設けられる貫通配線の種類などについても、実施形態に示した以外の構成を適宜採用することができる。
マスター基板に用いる樹脂パターンの材料としてはフッ素系樹脂に限定せず、第１導電性基板の表面よりも未硬化の樹脂シートに対して接着性が低い材料であればよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
The present invention is not limited to the above description.
Although a configuration having an electronic circuit on both the package substrate and the semiconductor chip is described, both are not necessarily required. For example, a configuration having an electronic circuit on the package substrate and no semiconductor chip, or a built-in semiconductor chip An electronic circuit is not formed on the package substrate, and the package substrate can be used as a simple substrate. Particularly in the latter case, a metal substrate, an organic substrate, a ceramic substrate, or the like can be used instead of the silicon semiconductor substrate on which the active element is formed.
In the above embodiment, the semiconductor chip is mounted on the first conductive layer of the package substrate. However, the present invention is not limited to this. For example, the semiconductor chip is mounted on the first insulating layer and the second chip is mounted. It is also possible to cover the semiconductor chip with an uncured resin sheet to be an insulating layer. The same applies when mounting electronic components. Furthermore, a plurality of semiconductor chips and electronic components can be mounted on different insulating layers.
With respect to the number of insulating layers made of resin, the number of conductive layers, or the type of through wiring provided, configurations other than those shown in the embodiment can be employed as appropriate.
The material of the resin pattern used for the master substrate is not limited to the fluorine-based resin, and may be any material that has lower adhesion to the uncured resin sheet than the surface of the first conductive substrate.
In addition, various modifications can be made without departing from the scope of the present invention.
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置を製造する方法に適用できる。
本発明の半導体装置は、ＳｉＰ形態の半導体装置に適用できる。
本発明の電子部品は、ＳｉＰ形態の半導体装置を構成する樹脂層中に埋め込まれる電子部品に適用できる。
本発明の半導体チップは、ＳｉＰ形態の半導体装置を構成する樹脂層中に埋め込まれる半導体チップに適用できる。
本発明のパッケージ基板は、ＳｉＰ形態の半導体装置を構成するパッケージ基板に適用できる。
The semiconductor device manufacturing method of the present invention can be applied to a method of manufacturing a SiP-type semiconductor device.
The semiconductor device of the present invention can be applied to a SiP type semiconductor device.
The electronic component of the present invention can be applied to an electronic component embedded in a resin layer constituting a SiP-type semiconductor device.
The semiconductor chip of the present invention can be applied to a semiconductor chip embedded in a resin layer constituting a SiP type semiconductor device.
The package substrate of the present invention can be applied to a package substrate constituting a SiP type semiconductor device.
１０…ガラス基板、１１…導電膜、１１ａ…凹部、１２…樹脂層、１２ｐ…第１樹脂パターン、１３，１５…第２導電層、１３ａ…凹部、１３ｂ…凸部、１３ｃ，１５ｃ…酸化膜、１４…第１未硬化樹脂シート、１４ｓ…耐熱透明シート、１４’…第１絶縁層、１５…第３導電層、１６’…第２絶縁層、２０…半導体チップ、２１…半導体チップ本体、２２…パッド、２２ａ…亜鉛層、２２ｂ…パッド保護層、２３…保護層、３０…シリコン半導体基板、３１…能動素子、３２…層間絶縁膜、３３…受動素子、３４…第１導電層、３５…第１導電層保護層、３６…第１貫通配線、３７…第２貫通配線、３８…第３貫通配線、３９…第４貫通配線、４０…ソルダーレジスト、４１…バンプ（突起電極）、ＬＳ…レーザ光、Ｖ1…第１貫通開口部、Ｖ2…第２貫通開口部、Ｖ3…第３貫通開口部、Ｖ4…第４貫通開口部、ＳＢ…基板、ＭＳ…メタルマスク、ＳＱ…スキージ、ＰＳ…銅ペースト、Ｐ…エア圧、Ｍ…所定の方向
DESCRIPTION OF
Claims (23)
少なくとも表面が導電性である第１導電性基板上の第２導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第２導電層形成用のマスター基板を形成する工程と、
前記第１樹脂パターンをマスクとして、前記第２導電層形成領域における前記第１導電性基板上に第２導電層をパターン形成する工程と、
前記第２導電層側から前記第２導電層形成用のマスター基板に第１未硬化樹脂シートを貼り合わせる工程と、
前記第１未硬化樹脂シートと前記第１樹脂パターンの界面および前記第２導電層と前記第１導電性基板の界面で剥離し、前記第２導電層を前記第１未硬化樹脂シート上に転写する工程と、
前記第１未硬化樹脂シートの前記第２導電層が転写された面と反対側の面と、前記パッケージ基板の前記第１導電層が形成された面とを貼り合わせる工程と、
前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程と
を有する半導体装置の製造方法。 Patterning the first conductive layer on the package substrate;
At least in the region excluding the second conductive layer forming region on the first conductive substrate whose surface is conductive, the first has lower adhesion to the surface of the uncured resin sheet than the surface of the first conductive substrate. Forming a resin pattern to form a second conductive layer forming master substrate;
Patterning a second conductive layer on the first conductive substrate in the second conductive layer formation region using the first resin pattern as a mask;
Bonding the first uncured resin sheet from the second conductive layer side to the master substrate for forming the second conductive layer;
Peeling at the interface between the first uncured resin sheet and the first resin pattern and at the interface between the second conductive layer and the first conductive substrate, and transferring the second conductive layer onto the first uncured resin sheet And a process of
Bonding the surface of the first uncured resin sheet opposite to the surface on which the second conductive layer is transferred to the surface of the package substrate on which the first conductive layer is formed;
Curing the first uncured resin sheet to form a first insulating layer.
前記第２導電層および前記第１絶縁層を貫通して前記第１導電層に達する第１貫通開口部を形成する工程と、
前記第１貫通開口部内に導電層を形成して第１貫通配線を形成する工程と
をさらに有する
請求項１に記載の半導体装置の製造方法。 After the step of curing the first uncured resin sheet to form the first insulating layer,
Forming a first through opening penetrating the second conductive layer and the first insulating layer to reach the first conductive layer;
The method for manufacturing a semiconductor device according to claim 1, further comprising: forming a first through wiring by forming a conductive layer in the first through opening.
前記第１貫通開口部を形成する工程において、前記第１導電層保護層の領域内において前記第１貫通開口部を形成する
請求項２に記載の半導体装置の製造方法。 After the step of patterning the first conductive layer, before the step of bonding the first uncured resin sheet and the package substrate, the surface of the first conductive layer is formed in the formation region of the first through opening. A step of forming a conductive first conductive layer protective layer;
The method of manufacturing a semiconductor device according to claim 2, wherein in the step of forming the first through opening, the first through opening is formed in a region of the first conductive layer protective layer.
前記第１貫通開口部を形成する工程において、前記第１貫通開口部の開口領域に光を照射して前記第１貫通開口部を形成する
請求項３に記載の半導体装置の製造方法。 In the step of forming the first conductive layer protective layer, the first conductive layer protective layer is formed of a light reflective conductive material,
The method for manufacturing a semiconductor device according to claim 3, wherein in the step of forming the first through opening, the first through opening is formed by irradiating light to an opening region of the first through opening.
前記第１導電層を形成する工程において、前記電子回路に接続するように前記第１導電層を形成する
請求項１に記載の半導体装置の製造方法。 Using a semiconductor substrate provided with an electronic circuit as the package substrate,
The method for manufacturing a semiconductor device according to claim 1, wherein in the step of forming the first conductive layer, the first conductive layer is formed so as to be connected to the electronic circuit.
前記第１未硬化樹脂シートと前記パッケージ基板を貼り合わせる工程においては、前記電子部品を被覆するように前記第１未硬化樹脂シートを前記パッケージ基板に貼り合わせ、
前記第１未硬化樹脂シートを硬化して第１絶縁層とする工程の後、前記第２導電層および前記第１絶縁層を貫通して前記電子部品の電極に達する第２貫通開口部を形成する工程と、前記第２貫通開口部内に導電層を形成して第２貫通配線を形成する工程とをさらに有する
請求項１に記載の半導体装置の製造方法。 After the step of patterning the first conductive layer, before the step of bonding the first uncured resin sheet and the package substrate, the method further includes a step of mounting an electronic component on the package substrate,
In the step of bonding the first uncured resin sheet and the package substrate, the first uncured resin sheet is bonded to the package substrate so as to cover the electronic component,
After the step of curing the first uncured resin sheet to form the first insulating layer, a second through opening that reaches the electrode of the electronic component through the second conductive layer and the first insulating layer is formed. The method for manufacturing a semiconductor device according to claim 1, further comprising: a step of forming a second through wiring by forming a conductive layer in the second through opening.
前記第２貫通開口部を形成する工程において、前記電極保護層の領域内において前記第２貫通開口部を形成する
請求項６に記載の半導体装置の製造方法。 Before the step of mounting the electronic component, further comprising a step of forming a conductive electrode protective layer on the outermost surface of the electrode of the electronic component,
The method of manufacturing a semiconductor device according to claim 6, wherein in the step of forming the second through opening, the second through opening is formed in a region of the electrode protection layer.
前記第２貫通開口部を形成する工程において、前記第２貫通開口部の開口領域に光を照射して前記第２貫通開口部を形成する
請求項７に記載の半導体装置の製造方法。 In the step of forming the electrode protective layer, the electrode protective layer is formed of a light-reflective conductive material,
The method of manufacturing a semiconductor device according to claim 7, wherein in the step of forming the second through opening, the second through opening is formed by irradiating light to an opening region of the second through opening.
請求項６に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6, wherein the electronic component is a semiconductor chip provided with an electronic circuit, and an electrode of the electronic component is a pad of the semiconductor chip.
請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein in the step of forming the first resin pattern, the first resin pattern is formed of a fluororesin.
請求項１に記載の半導体装置の製造方法。 In the step of peeling at the interface between the first uncured resin sheet and the first resin pattern and at the interface between the second conductive layer and the first conductive substrate, the first uncured resin sheet passes through the first conductive substrate. The method for manufacturing a semiconductor device according to claim 1, wherein the laser beam is irradiated so as to assist in peeling from the interface between the first resin pattern and the first resin pattern.
前記第２樹脂パターンをマスクとして、前記第３導電層形成領域における前記第２導電性基板上に第３導電層をパターン形成する工程と、
前記第３導電層側から前記第３導電層形成用のマスター基板に第２未硬化樹脂シートを貼り合わせる工程と、
前記第２未硬化樹脂シートと前記第２樹脂パターンの界面および前記第３導電層と前記第２導電性基板の界面で剥離し、前記第３導電層を前記第２未硬化樹脂シート上に転写する工程と、
前記第２未硬化樹脂シートの前記第３導電層が転写された面と反対側の面と、前記第１絶縁層の前記第２導電層が形成された面とを貼り合わせる工程と、
前記第２未硬化樹脂シートを硬化して第２絶縁層とする工程と
をさらに有する請求項１に記載の半導体装置の製造方法。 At least in the region excluding the third conductive layer forming region on the second conductive substrate whose surface is conductive, the second has lower adhesion to the surface of the uncured resin sheet than the surface of the second conductive substrate. Forming a master pattern for forming a third conductive layer by forming a resin pattern;
Patterning a third conductive layer on the second conductive substrate in the third conductive layer formation region using the second resin pattern as a mask;
Bonding a second uncured resin sheet from the third conductive layer side to the master substrate for forming the third conductive layer;
Peeling at the interface between the second uncured resin sheet and the second resin pattern and at the interface between the third conductive layer and the second conductive substrate, and transferring the third conductive layer onto the second uncured resin sheet And a process of
Bonding the surface of the second uncured resin sheet opposite to the surface to which the third conductive layer is transferred, and the surface of the first insulating layer on which the second conductive layer is formed;
The method for manufacturing a semiconductor device according to claim 1, further comprising: curing the second uncured resin sheet to form a second insulating layer.
請求項１２に記載の半導体装置の製造方法。 After the step of curing the second uncured resin sheet to form the second insulating layer, a third through opening that reaches the second conductive layer through the third conductive layer and the second insulating layer is formed. The method of manufacturing a semiconductor device according to claim 12, further comprising: a step of forming a conductive layer in the third through-opening portion to form a third through-wiring.
請求項１２に記載の半導体装置の製造方法。 After the step of curing the second uncured resin sheet to form the second insulating layer, the second conductive layer reaches the first conductive layer through the third conductive layer, the second insulating layer, and the first insulating layer. The method for manufacturing a semiconductor device according to claim 12, further comprising a step of forming a four through opening and a step of forming a conductive layer in the fourth through opening to form a fourth through wiring.
前記パッケージ基板にパターン形成された第１導電層と、
前記第１導電層を被覆して前記パッケージ基板に貼り合わされた第１絶縁層と、
前記第１絶縁層上にパターン形成された第２導電層と、
前記第１導電層と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された第１貫通配線と、
少なくとも前記第１貫通配線と前記第１導電層の界面に設けられ、光を反射して前記第１導電層を保護する導電性の第１導電層保護層と
を有する半導体装置。 A package substrate;
A first conductive layer patterned on the package substrate;
A first insulating layer that covers the first conductive layer and is bonded to the package substrate;
A second conductive layer patterned on the first insulating layer;
A first through wiring formed through the first insulating layer so as to connect the first conductive layer and the second conductive layer;
A semiconductor device comprising: a conductive first conductive layer protective layer which is provided at least at an interface between the first through wiring and the first conductive layer and reflects light to protect the first conductive layer.
前記電子回路に接続するように前記第１導電層が形成されている
請求項１５に記載の半導体装置。 The package substrate is a semiconductor substrate provided with an electronic circuit;
The semiconductor device according to claim 15, wherein the first conductive layer is formed so as to be connected to the electronic circuit.
前記第１絶縁層は前記電子部品を被覆するように形成されており、
前記電子部品の電極と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された第２貫通配線と、少なくとも前記第２貫通配線と前記電子部品の電極との界面に設けられ、光を反射して前記電極を保護する導電性の電極保護層とをさらに有する
請求項１５に記載の半導体装置。 Electronic components are mounted on the package substrate,
The first insulating layer is formed to cover the electronic component;
A second through-wiring formed through the first insulating layer so as to connect the electrode of the electronic component and the second conductive layer, and at least an interface between the second through-wiring and the electrode of the electronic component The semiconductor device according to claim 15, further comprising a conductive electrode protection layer that is provided and reflects light to protect the electrode.
請求項１７に記載の半導体装置。 The electronic component is a semiconductor chip provided with an electronic circuit, the electrode of the electronic component is a pad of the semiconductor chip, and is padded as an electrode protective layer at least at the interface between the second through wiring and the pad of the semiconductor chip. The semiconductor device according to claim 17, further comprising a protective layer.
前記パッケージ基板にパターン形成された第１導電層と、
前記パッケージ基板上にマウントされた電子部品と、
前記第１導電層および前記電子部品を被覆して前記パッケージ基板に貼り合わされた第１絶縁層と、
前記第１絶縁層上にパターン形成された第２導電層と、
前記電子部品の電極と前記第２導電層を接続するように前記第１絶縁層を貫通して形成された電子部品電極用貫通配線と、
少なくとも前記電子部品電極用貫通配線と前記電子部品の電極との界面に設けられ、光を反射して前記電極を保護する導電性の電極保護層と
を有する半導体装置。 A package substrate;
A first conductive layer patterned on the package substrate;
An electronic component mounted on the package substrate;
A first insulating layer that covers the first conductive layer and the electronic component and is bonded to the package substrate;
A second conductive layer patterned on the first insulating layer;
A through wiring for an electronic component electrode formed through the first insulating layer so as to connect the electrode of the electronic component and the second conductive layer;
A semiconductor device comprising: a conductive electrode protective layer that is provided at least at an interface between the electronic component electrode through wiring and the electrode of the electronic component and reflects light to protect the electrode.
請求項１９に記載の半導体装置。 The electronic component is a semiconductor chip provided with an electronic circuit, the electrode of the electronic component is a pad of the semiconductor chip, and the electrode protective layer is at least at the interface between the through hole for the electronic component electrode and the pad of the semiconductor chip. The semiconductor device according to claim 19, wherein a pad protective layer is provided.
電子部品本体と、
前記電子部品本体の表面に形成された電極と、
前記電極の最表面に形成された光を反射する導電性の電極保護層と
を有する電子部品。 An electronic component embedded in a resin layer constituting a semiconductor device,
An electronic component body;
An electrode formed on the surface of the electronic component body;
An electronic component comprising: a conductive electrode protective layer that reflects light formed on the outermost surface of the electrode.
半導体チップ本体と、
前記半導体チップ本体の表面に形成されたパッドと、
前記パッドの最表面に形成された光を反射する導電性のパッド保護層と
を有する半導体チップ。 A semiconductor chip embedded in a resin layer constituting a semiconductor device,
A semiconductor chip body;
A pad formed on the surface of the semiconductor chip body;
A semiconductor chip having a conductive pad protection layer that reflects light formed on the outermost surface of the pad.
基板と、
前記基板上にパターン形成された第１導電層と、
前記第１導電層の上層に絶縁層を介して第２導電層が積層された後、前記第２導電層と前記絶縁層を貫通して前記第１導電層に達するように形成される第１貫通開口部の形成領域を含む領域において、前記第１導電層の表面に形成された光を反射する導電性の第１導電層保護層と
を有するパッケージ基板。 A package substrate constituting a semiconductor device,
A substrate,
A first conductive layer patterned on the substrate;
The first conductive layer is formed so that the second conductive layer is stacked on the first conductive layer via an insulating layer, and then penetrates the second conductive layer and the insulating layer to reach the first conductive layer. A package substrate comprising: a conductive first conductive layer protective layer that reflects light formed on a surface of the first conductive layer in a region including a formation region of a through opening.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004009318A JP4161909B2 (en) | 2004-01-16 | 2004-01-16 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004009318A JP4161909B2 (en) | 2004-01-16 | 2004-01-16 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005203614A true JP2005203614A (en) | 2005-07-28 |
| JP4161909B2 JP4161909B2 (en) | 2008-10-08 |
Family
ID=34822397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004009318A Expired - Fee Related JP4161909B2 (en) | 2004-01-16 | 2004-01-16 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4161909B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103716A (en) * | 2005-10-05 | 2007-04-19 | Sony Corp | Semiconductor device and manufacturing method thereof |
| JP2007103715A (en) * | 2005-10-05 | 2007-04-19 | Sony Corp | Semiconductor device and manufacturing method thereof |
| JP2012079725A (en) * | 2010-09-30 | 2012-04-19 | Teramikros Inc | Semiconductor device and method of manufacturing the same |
| CN111863766A (en) * | 2019-04-29 | 2020-10-30 | 台湾积体电路制造股份有限公司 | Packaging structure, laminated packaging structure and manufacturing method thereof |
| CN118645489A (en) * | 2024-08-14 | 2024-09-13 | 比亚迪股份有限公司 | Packaging structure, manufacturing method thereof, circuit board and electronic equipment |
-
2004
- 2004-01-16 JP JP2004009318A patent/JP4161909B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103716A (en) * | 2005-10-05 | 2007-04-19 | Sony Corp | Semiconductor device and manufacturing method thereof |
| JP2007103715A (en) * | 2005-10-05 | 2007-04-19 | Sony Corp | Semiconductor device and manufacturing method thereof |
| JP2012079725A (en) * | 2010-09-30 | 2012-04-19 | Teramikros Inc | Semiconductor device and method of manufacturing the same |
| US9252099B2 (en) | 2010-09-30 | 2016-02-02 | Tera Probe, Inc. | Semiconductor device having multilayer wiring structure and manufacturing method of the same |
| CN111863766A (en) * | 2019-04-29 | 2020-10-30 | 台湾积体电路制造股份有限公司 | Packaging structure, laminated packaging structure and manufacturing method thereof |
| CN118645489A (en) * | 2024-08-14 | 2024-09-13 | 比亚迪股份有限公司 | Packaging structure, manufacturing method thereof, circuit board and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4161909B2 (en) | 2008-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW571371B (en) | Method for fabricating semiconductor package | |
| JP5150518B2 (en) | Semiconductor device, multilayer wiring board, and manufacturing method thereof | |
| JP3877717B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3925809B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI452661B (en) | Package structure with circuit directly connected to chip | |
| TWI399140B (en) | Fabricating method of embedded package structure | |
| US20100288535A1 (en) | Electronic component-embedded printed circuit board comprising cooling member and method of manufacturing the same | |
| WO2015199030A1 (en) | Wiring board, semiconductor device and method for manufacturing semiconductor device | |
| JP2004193497A (en) | Chip-size package and manufacturing method thereof | |
| JP2006024889A (en) | Bga package and its manufacturing method | |
| US9706663B2 (en) | Printed wiring board, method for manufacturing the same and semiconductor device | |
| JP2017050464A (en) | Wiring board laminate, manufacturing method therefor, and manufacturing method for semiconductor device | |
| WO2022124394A1 (en) | Substrate unit with support, substrate unit, and method for manufacturing substrate unit with support | |
| JP4603383B2 (en) | Wiring board, semiconductor device, and manufacturing method thereof | |
| JP4901809B2 (en) | Multi-layer circuit board with built-in components | |
| JP6497149B2 (en) | Wiring substrate laminate, semiconductor device using the same, and method for manufacturing semiconductor device | |
| JP2007088476A (en) | Method for manufacturing substrate provided with cavity | |
| JP4161909B2 (en) | Manufacturing method of semiconductor device | |
| JP2005217372A (en) | Electronic-component-built-in substrate, substrate, and method of manufacturing the same | |
| KR101150036B1 (en) | Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same | |
| JP6447073B2 (en) | Wiring board and laminating apparatus | |
| JP2017168639A (en) | Wiring board and manufacturing method of semiconductor device using the same | |
| JP4605176B2 (en) | Semiconductor mounting substrate, semiconductor package manufacturing method, and semiconductor package | |
| JP2005093660A (en) | Manufacturing method of mounting substrate, mounting substrate and master substrate for manufacturing the same | |
| JP4103482B2 (en) | Semiconductor mounting substrate, semiconductor package using the same, and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060712 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080314 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080515 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080714 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |