KR101150036B1 - Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same - Google Patents

Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same Download PDF

Info

Publication number
KR101150036B1
KR101150036B1 KR1020100077287A KR20100077287A KR101150036B1 KR 101150036 B1 KR101150036 B1 KR 101150036B1 KR 1020100077287 A KR1020100077287 A KR 1020100077287A KR 20100077287 A KR20100077287 A KR 20100077287A KR 101150036 B1 KR101150036 B1 KR 101150036B1
Authority
KR
South Korea
Prior art keywords
layer
clad laminate
flexible copper
printed circuit
circuit board
Prior art date
Application number
KR1020100077287A
Other languages
Korean (ko)
Other versions
KR20120015060A (en
Inventor
홍성택
조양식
왕근호
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020100077287A priority Critical patent/KR101150036B1/en
Publication of KR20120015060A publication Critical patent/KR20120015060A/en
Application granted granted Critical
Publication of KR101150036B1 publication Critical patent/KR101150036B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909—Post-treatment of the connector or the bonding area
    • H01L2224/82951—Forming additional members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 전자소자 접착면의 디라미네이션 현상을 방지하여 신뢰성을 확보할 수 있는 전자소자 내장형 다층 FPCB 및 그 제조방법에 관한 것으로, 적어도 일면에 회로패턴이 형성되고, 전극 패드가 형성된 전자소자가 상기 일면에 실장된 제1 연성동박적층판; 적어도 일면에 회로패턴이 형성되고, 상기 제1 연성동박적층판 일면에 접합되는 제2 연성동박적층판; 및 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이에 상기 전자소자를 포함하여 밀봉 및 절연시키면서 전도성 부여 처리된 1 이상의 비어홀이 형성된 접착층;을 포함하고, 상기 전자소자는, 상기 제2 연성동박적층판을 향하는 면 중 상기 전극 패드 부분을 제외한 면과 상기 접착층 사이에 배리어층이 형성되고, 상기 배리어층은 상기 전자소자 면과 접착층 사이의 디라미네이션 억제성 물질로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 및 그 제조방법을 제공하여, 특히 연성 기판을 사용하고 나아가 두께가 얇은 기판의 경우라도 전자소자와 접착물질 간 접착력이 저하되지 않아 디라미네이션 현상을 방지하여 신뢰성이 우수한 전자소자 내장형 다층 FPCB 및 그 제조방법을 제공할 수 있다.The present invention relates to an electronic device built-in multilayer FPCB and a method of manufacturing the multilayer FPCB, which are capable of securing reliability by preventing delamination phenomenon on an electronic device bonding surface, A first flexible copper-clad laminate mounted on one surface; A second flexible copper-clad laminated board having a circuit pattern formed on at least one side thereof and bonded to one surface of the first flexible copper-clad laminate; And an adhesive layer formed between the first and second flexible copper-clad laminate plates and the second flexible copper-clad laminate, wherein the at least one via hole is formed by sealing and insulating the electronic device including the electronic device, A barrier layer is formed between a surface of the surface facing the copper-clad laminate and the adhesive layer excluding the electrode pad portion, and the barrier layer is formed of a delamination inhibiting material between the electronic element surface and the adhesive layer. The present invention provides a multilayer flexible printed circuit board and a method of manufacturing the same, and more particularly, it relates to a multilayer flexible printed circuit board and a method of manufacturing the multilayer flexible printed circuit board, It is possible to provide a multilayer FPCB and a manufacturing method thereof.

Description

전자소자 내장형 다층 연성인쇄회로기판 및 그 제조 방법{ACTIVE IC CHIP EMBEDDED MULTILAYER FLEXIBLE PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer flexible printed circuit board

본 발명은 전자소자 내장형 다층 연성인쇄회로기판(flexible printed circuit board, 이하, FPCB라 함) 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전자소자 접착면의 디라미네이션(delamination) 현상을 방지하여 신뢰성을 확보할 수 있는 전자소자 내장형 다층 FPCB 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flexible printed circuit board (hereinafter referred to as " FPCB ") and a method of manufacturing the same, and more particularly, Layer FPCB and a method of manufacturing the same.

본 발명은 지식경제부 산업기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다.The present invention is derived from research carried out as part of the industrial technology development project of the Ministry of Knowledge Economy.

[과제관리번호: 10031768, 과제명: R2R 적층성형, 도금 Interconnection 제조 및 신뢰성 평가 기술][Assignment number: 10031768, Title: R2R lamination molding, plating interconnection manufacturing and reliability evaluation technology]

반도체 패키징 기술은 고기능화, 신호 처리의 고속화, 휴대화, 소형화와 더불어 패키지의 성능 향상에 대한 고객 요구에 의해 종래 평면적으로 배치하는 2차원 실장 기술에서 부품 간의 배선 길이를 단축하여 실장 부품의 실장 면적을 높인 3차원 적층 실장 기술 개발이 진행되고 있다. 특히, 3차원적인 임베디드 칩(embedded chip) 실장으로부터 얻을 수 있는 장점으로는 최단 배선 길이에 의한 신호 처리의 고속화, 기판 단위 면적당 실장 부품의 효율이 향상되는 시스템의 고밀도화 및 소형화를 구현하고 이로 인한 시스템의 미세화, 저 전력화를 도모할 수 있다. 이처럼 기판에 칩을 임베딩하는 기술은 차세대 마이크로 시스템을 구현하기 위하여 반드시 필요한 기술이라 할 수 있다.Semiconductor packaging technology requires high-performance, high-speed signal processing, miniaturization, miniaturization, and improvement of package performance. In the conventional two-dimensional mounting technology, the wiring length between parts is shortened and the mounting area of the mounting parts is reduced Development of three-dimensional lamination mounting technology is proceeding. Particularly, advantages obtained from the three-dimensional embedded chip mounting include high speed signal processing by the shortest wiring length, high density and miniaturization of the system in which the efficiency of the mounting parts per unit area of the substrate is improved, It is possible to achieve miniaturization and low power consumption. Thus, the technique of embedding a chip on a substrate is a necessary technique for realizing a next generation micro system.

종래 전자소자 특히, 반도체 IC(integrated circuit) 칩 내장 기판은 일반적으로, 마이크로 드릴을 이용하여 코어 기판을 펀칭하고 IC 칩을 코어 내부에 임베딩한 후 RCC(resin coated copper)를 진공 라미네이팅하는 방법과 IC 칩을 접착물질을 이용하여 기판(10)에 접착(a)한 후 RCC(30)를 진공 라미네이팅(b)하는 방법(다이 어태치(die attach) 방식)이 있다.(도 1a 참조) 또한, 인쇄회로기판(printed circuit board, 이하, PCB라 함)(10)에 내장된 IC 칩(40)에 외부 전극을 연결하는 방법은, 도 1a를 참조하면, 임베딩(a) 및 RCC 라미네이트(b) 후 레이저 가공에 의해 전극 패드(41) 바로 위에 비어홀(via hole)(50)을 형성(c)하고 동도금(d)하는 방법과, 도 1b를 참조하면, 플립 칩 본딩(flip chip bonding) 기술을 이용하여 IC 칩(40)과 기판(10)을 먼저 접착(a) 및 RCC 라미네이트(b) 후 외부 전극을 연결하기 위하여 레이저 가공 및 비어홀(50)을 형성(c)하고 동도금(d)하는 방법이 있다.BACKGROUND ART [0002] A conventional electronic device, in particular, a semiconductor integrated circuit (IC) chip-embedded substrate is generally manufactured by punching a core substrate using a micro drill, embedding an IC chip in a core, vacuum laminating a resin coated copper (RCC) There is a method of attaching (a) the chip to the substrate 10 using an adhesive material and vacuum laminating (b) the RCC 30 (die attach method). (See Fig. 1A) A method of connecting an external electrode to an IC chip 40 incorporated in a printed circuit board (hereinafter referred to as a PCB) 10 includes embedding (a) and RCC laminate (b) A method of forming a via hole 50 and forming a via hole 50 directly on the electrode pad 41 by laser processing and flip chip bonding technique referring to FIG. In order to connect the IC chip 40 and the substrate 10 to the external electrode after bonding (a) and RCC laminate (b) There is a method of laser processing and forming a via hole 50 (c) and copper plating (d).

그러나, 도 2a를 참조하면, 상기 플립 칩 본딩 기술을 이용하여 IC 칩(40)과 기판(10)을 먼저 접착시킨 후 외부 전극을 연결하기 위하여 레이저 가공 및 비어홀(50)을 형성하는 방법을 사용할 경우, 적층된 접착물질(30)과 IC 칩(40)의 전극이 형성되지 않은 면(42a)과의 접착력 저하로 디라미네이션 현상이 발생하여 신뢰성 평가시 문제를 야기한다.2A, a method of laser processing and forming a via hole 50 to connect the external electrode after bonding the IC chip 40 and the substrate 10 using the flip chip bonding technique may be used , The adhesion between the laminated adhesive material 30 and the surface 42a of the IC chip 40 on which no electrode is formed deteriorates the delamination phenomenon, which causes a problem in reliability evaluation.

마찬가지로, 도 2b를 참조하면, 상기 다이 어태치 방식을 이용하여 IC 칩(40)을 다이 어태치 필름(die attach film, 이하 DAF라 함), 비전도성 접착제(non conductive adhesive, 이하 NCA라 함) 또는 에폭시 수지로 기판에 접착시킨 후 외부 전극을 연결하기 위하여 레이저 가공에 의해 전극 패드(41) 바로 위에 비어홀(50)을 형성하는 방법을 사용하는 경우에도, 접착물질(30)과 IC 칩(40)의 전극이 형성되지 않은 면(42b)과의 접착력 저하로 디라미네이션 현상이 발생하여 신뢰성 평가시 문제를 야기한다.2B, the IC chip 40 is bonded to a die attach film (DAF), a non-conductive adhesive (NCA), and the like using the die attach method. The adhesive material 30 and the IC chip 40 may be bonded to each other by using a method of forming a via hole 50 just above the electrode pad 41 by laser processing in order to connect the external electrode after bonding to the substrate with an epoxy resin, ) On the surface 42b on which no electrode is formed is caused by delamination phenomenon, which causes a problem in reliability evaluation.

이러한 전자소자와 접착물질 간의 디라미네이션 현상은 특히 반도체 IC 칩과 같은 전자소자의 경우, 규소 등 금속 및 수지(유기물) 이외의 성분을 함유하고 있어, 접착물질과의 접착력이 금속 및 수지(유기물)에 비하여 현저히 떨어지기 때문이다. 즉, 동박적층판(copper clad laminate, 이하, CCL이라 함) 또는 연성동박적층판(flexible copper clad laminate, 이하, FCCL이라 함) 사이에 상기와 같은 전자소자가 없는 경우, 형성된 회로 패턴에 따라 접착물질과의 접착면이 금속 및 수지에 한정되어 접착력에 문제가 발생하지 않았으나, 전자소자가 존재하는 경우는 상기와 같은 현상이 발생하는 것이다. 여기서, 기판의 굴곡성을 향상시키기 위하여, 특히 FCCL을 사용하는 경우, 나아가, 기판 두께를 얇게 할수록 기판이 쉽게 휘게 되어 디라미네이션 현상은 더욱 심해지게 된다.The delamination phenomenon between the electronic device and the adhesive material contains a component other than a metal and a resin (organic substance) such as silicon in the case of an electronic device such as a semiconductor IC chip, As compared to the other two. That is, when there is no such electronic element between a copper clad laminate (hereinafter referred to as CCL) or a flexible copper clad laminate (hereinafter referred to as FCCL) The adhesive surface of the adhesive is limited to the metal and the resin, so that there is no problem in the adhesive force. However, when the electronic device is present, the above-described phenomenon occurs. Here, in order to improve the bendability of the substrate, particularly when FCCL is used, furthermore, as the thickness of the substrate is made thinner, the substrate is easily bent and the delamination phenomenon becomes worse.

그러나, 종래 특히 FCCL을 사용하는 전자소자가 내장된 다층 FPCB에 있어서, 상기 문제를 해결하고자 하는 기술은 개시된 바 없다.However, in the related art, a technique for solving the above problem has not been disclosed in a multi-layer FPCB incorporating an electronic device using FCCL.

따라서, 본 발명은 상기 문제점을 해결하고자 안출된 것으로, 접착물질에 접하는 전자소자의 접착면에 배리어층을 형성시켜 디라미네이션(delamination) 현상을 방지하여 신뢰성을 확보할 수 있는 전자소자 내장형 다층 FPCB 및 그 제조방법을 제안하고자 한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above problems, and it is an object of the present invention to provide an electronic device built-in multi-layer FPCB capable of securing reliability by preventing a delamination phenomenon by forming a barrier layer on an adhesive surface of an electronic device And a manufacturing method thereof is proposed.

상기 과제를 해결하기 위하여 본 발명은, According to an aspect of the present invention,

(1) 적어도 일면에 회로패턴이 형성되고, 전극 패드가 형성된 전자소자가 상기 일면에 실장된 제1 연성동박적층판; 적어도 일면에 회로패턴이 형성되고, 상기 제1 연성동박적층판 일면에 접합되는 제2 연성동박적층판; 및 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이에 상기 전자소자를 포함하여 밀봉 및 절연시키면서 전도성 부여 처리된 1 이상의 비어홀이 형성된 접착층; 을 포함하고, 상기 전자소자는, 상기 제2 연성동박적층판을 향하는 면 중 상기 전극 패드 부분을 제외한 면과 상기 접착층 사이에 배리어층이 형성되고, 상기 배리어층은 상기 전자소자 면과 접착층 사이의 디라미네이션(delamination) 억제성 물질로 형성되되, 상기 디라미네이션(delamination) 억제성 물질은 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나이고, 상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.(1) A first flexible copper-clad laminate, in which a circuit pattern is formed on at least one surface and an electronic element having an electrode pad is mounted on the first surface; A second flexible copper-clad laminated board having a circuit pattern formed on at least one side thereof and bonded to one surface of the first flexible copper-clad laminate; And an adhesive layer formed between the first and second flexible copper-clad laminate sheets and including at least one via hole formed therein, the at least one via hole being provided with conductivity and sealing and insulating the electronic device; Wherein the electronic element has a barrier layer formed between a surface of the surface opposite to the electrode pad portion and the adhesive layer in a surface facing the second flexible copper-clad laminate, and the barrier layer is formed between the electronic element surface and the adhesive layer. Wherein the delamination inhibiting material is one of a polyimide, an epoxy resin and an acrylic resin, and the adhesive layer is a paste-type adhesive or a B-stage state A flexible printed circuit board with built-in electronic device is provided.

삭제delete

삭제delete

삭제delete

(5) 상기 (1)에 있어서, 상기 전자소자는, 두께가 100㎛ 이하인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.(5) The electronic device-embedded multilayer flexible printed circuit board according to (1) above, wherein the electronic device has a thickness of 100 m or less.

삭제delete

(7) 상기 (1)에 있어서, 상기 실장은, 다이 어태치(die attach) 방식으로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.(7) The electronic component-embedded multilayer flexible printed circuit board according to the above (1), wherein the mounting is formed by a die attach method.

(8) 상기 (1)에 있어서, 상기 연성인쇄회로기판의 외부 회로패턴에 보호층을 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판을 제공한다.(8) The electronic component-embedded multilayer flexible printed circuit board according to the above (1), further comprising a protective layer on an external circuit pattern of the flexible printed circuit board.

상기 또 다른 과제를 해결하기 위하여 본 발명은, According to another aspect of the present invention,

(9) 전극 패드가 형성된 전자소자의 상기 전극 패드 부분을 제외한 일면에 배리어층을 형성하는 단계; 내층에 회로패턴이 형성된 제1 연성동박적층판 내층에 상기 배리어층이 형성된 전자소자를 실장하는 단계; 내층에 회로패턴이 형성된 제2 연성동박적층판을 상기 제1 연성동박적층판 내층에 접합하되, 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이를 상기 전자소자를 포함하여 밀봉 및 절연시키는 접착층을 형성하여 접합하는 단계; 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판의 각 내층 회로패턴의 전기적 연결을 위한 전도성 부여 처리된 비어홀을 1 이상 형성하는 단계; 및 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판에 외층 회로패턴을 형성하는 단계;를 포함하고, 상기 배리어층은, 상기 전자소자의 일면과 상기 접착층 사이의 디라미네이션(delamination) 억제성 물질로 형성되되, 상기 디라미네이션(delamination) 억제성 물질은 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나이고, 상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.(9) forming a barrier layer on a surface of the electronic device having the electrode pad except for the electrode pad portion; Mounting an electronic element in which the barrier layer is formed on an inner layer of a first flexible copper clad laminate on which a circuit pattern is formed on an inner layer; An adhesive layer for sealing and insulating the electronic component between the first and second flexible copper-clad laminate sheets and the first and second flexible copper-clad laminate sheets is joined to the inner layer of the first flexible copper- Forming and joining; Forming at least one conductive-processed via hole for electrical connection of each inner-layer circuit pattern of the first flexible-copper-clad laminate and the second flexible copper-clad laminate; And forming an outer layer circuit pattern on the first flexible copper-clad laminate and the second flexible copper-clad laminate, wherein the barrier layer comprises a delamination inhibiting material between the one surface of the electronic device and the adhesive layer Wherein the delamination inhibiting material is one of a polyimide, an epoxy resin and an acrylic resin, and the adhesive layer is formed of a paste-type adhesive or a bonding sheet in a B-stage state Layer flexible printed circuit board (PCB).

삭제delete

삭제delete

(12) 상기 (9)에 있어서, 상기 유기물로 형성된 배리어층은, 폴리이미드 코팅 또는 증착법으로 형성되는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.(12) The method for manufacturing an electronic device-embedded multilayer flexible printed circuit board according to the above (9), wherein the barrier layer formed of the organic material is formed by polyimide coating or vapor deposition.

(13) 상기 (9)에 있어서, 상기 배리어층을 형성하는 단계는, 상기 배리어층 형성 전에 웨이퍼 상태에서 두께를 100㎛ 이하로 형성시키는 분쇄 및 연마 단계;를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.(13) The method according to (9), wherein the step of forming the barrier layer further comprises a step of grinding and polishing to form a thickness of 100 m or less in the wafer state before forming the barrier layer A method for manufacturing a built-in multilayer flexible printed circuit board is provided.

삭제delete

(15) 상기 (9)에 있어서, 상기 실장은 다이 어태치 방식으로 형성되고, 상기 배리어층 형성은, 상기 전극 패드 부분을 마스킹하는 단계; 상기 전극 패드가 형성된 면에 상기 마스킹된 부분을 포함하여 상기 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나를 입히는 단계; 및 상기 마스킹된 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.(15) In the above-mentioned (9), the mounting is formed in a die attach manner, and the barrier layer formation includes: masking the electrode pad portion; Coating one of the polyimide, epoxy resin and acrylic resin on the surface on which the electrode pad is formed with the masked portion; And removing the masked portion. The method for manufacturing an electronic device-embedded multilayer flexible printed circuit board according to claim 1,

삭제delete

(17) 상기 (9)에 있어서, 상기 접합은, 진공 라미네이션법 또는 진공고온가압(vacuum hot press)법으로 수행되어지는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.(17) In the above-mentioned (9), the bonding is performed by a vacuum lamination method or a vacuum hot press method.

(18) 상기 (9)에 있어서, 상기 연성인쇄회로기판의 외층 회로패턴에 보호층을 형성시키는 단계;를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법을 제공한다.(18) The method of manufacturing a multilayer flexible printed circuit board according to the above (9), further comprising forming a protective layer on the outer layer circuit pattern of the flexible printed circuit board.

이러한 본 발명에 따른 전자소자 내장형 다층 FPCB 및 그 제조방법은, 특히 연성 기판을 사용하고 나아가 두께가 얇은 기판의 경우라도 전자소자와 접착물질 간 접착력이 저하되지 않아 디라미네이션 현상을 방지하여 신뢰성이 우수한 전자소자 내장형 다층 FPCB 및 그 제조방법을 제공할 수 있다.The multilayer FPCB with built-in electronic device and the method of manufacturing the same according to the present invention can prevent the delamination phenomenon because the adhesive force between the electronic device and the adhesive material is not lowered even in the case of using a flexible substrate and a thin substrate, A multilayer FPCB with built-in electronic device and a manufacturing method thereof can be provided.

도 1a 및 도 1b는 종래 기술에 따른 IC 칩 내장 기판을 나타낸 단면도,
도 2a 및 도 2b는 종래 기술에 따른 IC 칩 내장 기판의 디라미네이션 현상을 설명하는 단면도 및 사진,
도 3은 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도,
도 4는 본 발명의 다른 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도,
도 5는 도 3에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 흐름도,
도 6a 내지 도 6h는 도 3에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 단면도,
도 7은 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 흐름도,
도 8a 내지 도 8g는 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타낸 단면도.FIGS. 1A and 1B are cross-sectional views illustrating a conventional IC chip-embedded substrate,
FIGS. 2A and 2B are cross-sectional views illustrating a delamination phenomenon of an IC chip-embedded substrate according to the related art,
3 is a sectional view showing an electronic device built-in type multi-layer FPCB according to an embodiment of the present invention,
4 is a cross-sectional view showing an electronic device built-in multi-layer FPCB according to another embodiment of the present invention,
FIG. 5 is a flowchart showing a manufacturing process of the electronic device built-in multi-layer FPCB shown in FIG. 3,
6A to 6H are cross-sectional views showing a manufacturing process of the electronic device built-in multi-layer FPCB shown in Fig. 3,
FIG. 7 is a flowchart showing a manufacturing process of the electronic device built-in multi-layer FPCB shown in FIG. 4,
8A to 8G are cross-sectional views illustrating a manufacturing process of the electronic device built-in multi-layer FPCB shown in Fig.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 보다 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도면에서 동일 또는 균등물에 대해서는 동일 또는 유사한 도면부호를 부여하였으며, 기판의 상하 방향은 도면을 기준으로 하여 설명하였다. 또한 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
In the drawings, the same or similar reference numerals are given to the same or equivalent components, and the vertical direction of the substrate is described with reference to the drawings. Also, throughout the specification, when an element is referred to as "including " an element, it means that it may include other elements, not excluding other elements, unless specifically stated otherwise.

먼저, 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB의 구조에 대하여 설명한다.First, the structure of an electronic device built-in type multi-layer FPCB according to an embodiment of the present invention will be described.

도 3은 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도이다.3 is a cross-sectional view showing an electronic device built-in multi-layer FPCB according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB(100)는, 제1 FCCL(110), 제2 FCCL(120), IC 칩(140), 배리어층(160), 접착층(130), 비어홀(150) 및 보호층(170)을 포함한다.3, the electronic device built-in multilayer FPCB 100 according to the embodiment of the present invention includes a first FCCL 110, a second FCCL 120, an IC chip 140, a barrier layer 160, A via hole 130, a via hole 150, and a protective layer 170.

즉, 제1 FCCL(110) 및 제2 FCCL(120) 각 양면에 회로 패턴(111, 121)이 형성되고, 상기 제1 FCCL(110) 및 제2 FCCL(120) 사이에는 제1 FCCL 내층의 칩 본딩 패드(112)에 IC 칩(140)이 플립 칩 본딩 방식으로 실장되어 있고, 상기 IC 칩 상면(142a)에는 배리어층(160)이 형성되어 있으며, 상기 제2 FCCL(120)과, IC 칩(140)이 실장된 제1 FCCL(110) 사이에 접착물질(130)이 삽입되어 접합되어 있다. 그리고, 상기 제1 FCCL(110) 및 제2 FCCL(120)의 회로 패턴(111, 121)의 전기적 연결을 위한 비어홀(150)이 형성되고 외부 회로 패턴(111b, 121b) 및 비어홀(150)에 보호층(170)이 형성되어 있다.That is, circuit patterns 111 and 121 are formed on both sides of the first FCCL 110 and the second FCCL 120, and between the first FCCL 110 and the second FCCL 120, An IC chip 140 is mounted on the chip bonding pad 112 by a flip chip bonding method and a barrier layer 160 is formed on the IC chip upper surface 142a and the second FCCL 120 and the IC An adhesive material 130 is inserted and bonded between the first FCCL 110 in which the chip 140 is mounted. A via hole 150 for electrical connection between the circuit patterns 111 and 121 of the first FCCL 110 and the second FCCL 120 is formed and connected to the external circuit patterns 111b and 121b and the via hole 150 A protective layer 170 is formed.

본 발명의 실시예에 따른 상기 FCCL(110, 120)은 굴곡성이 있는 기판으로, 폴리이미드 필름이나 폴리에스터 필름 양면에 아크릴 접착제를 사이에 두고 동박이 입혀져 있다.(미도시) 이러한 FCCL(110, 120)의 굴곡성에 의하여 전체 FPCB(100)가 영향을 받아 FCCL(110, 120) 사이에 위치하는 IC 칩(140)을 포함하는 구성요소들도 휘어질 수 있게 된다. 여기서, 본 발명의 실시예에서는 2개의 FCCL(110, 120)이 적층된 경우에 관하여만 설명하고 있으나, 3개 이상의 FCCL이 적층된 경우에도 본 발명의 범위에 포함될 수 있는 것이다. 또한, 상기 FCCL과 굴곡성, 절연성 및 전도성 등 연성 기판으로서의 기능이 유사한 기판이라면 이에 한정하지 않는다.The FCCLs 110 and 120 according to the embodiment of the present invention are flexible substrates having a copper foil on both sides of a polyimide film or a polyester film with an acrylic adhesive interposed therebetween. The entire FPCB 100 is affected by the bendability of the FCCLs 120 and 120 and the components including the IC chip 140 positioned between the FCCLs 110 and 120 are also bent. Here, in the embodiment of the present invention, only two FCCLs 110 and 120 are stacked. However, even when three or more FCCLs are stacked, they may be included in the scope of the present invention. In addition, the present invention is not limited to the FCCL as long as it has a function similar to that of a flexible substrate such as a flexible, insulating and conductive substrate.

또한, 상기 IC 칩(140)은 전자소자의 일례로서, 일반 반도체 소자로 금속 및 수지(유기물) 이외의 성분을 함유하며 일면에 전극 패드(141)를 포함하고 있다. 상기 IC 칩(140)은 플립 칩 본딩 방식에 의하여 회로 패턴(111a)이 형성된 제1 FCCL(110) 상면에 위치한 칩 본딩 패드(112)에 접착될 수 있다. 이 때, 전기적 연결은 패드의 범프와 범프 간의 직접 접촉을 위한 NCA나(미도시), 범프와 범프 사이의 솔더볼에 의한 전기적 연결을 위한 이방성 도전막(anisotropic conductive film, 이하 ACF라 함)(145)이 사용될 수 있다. The IC chip 140 is an example of an electronic device. The IC chip 140 is a general semiconductor device containing components other than metal and resin (organic material), and includes an electrode pad 141 on one side. The IC chip 140 may be bonded to the chip bonding pad 112 located on the upper surface of the first FCCL 110 where the circuit pattern 111a is formed by a flip chip bonding method. In this case, the electrical connection is made by an NCA (not shown) for direct contact between the pad bump and the bump, an anisotropic conductive film (hereinafter referred to as ACF) 145 for electrical connection by solder balls between the bump and the bump ) Can be used.

이 때, 상기 IC 칩(140)은 두께가 얇은 FPCB(100)를 제조하여 기판의 굴곡성 향상을 위해, 웨이퍼 상태에서 그 두께를 일반적으로 100㎛ 이하로 하기 위해 분쇄 및 연마된 것이 바람직하다.(도 6a 참고)At this time, the IC chip 140 is preferably ground and polished so as to make the thickness of the FPCB 100 thinner than the thickness of the FPCB 100 in the wafer state in order to improve the bendability of the substrate. 6a)

또한, 상기 제2 FCCL(120)과, IC 칩(140)이 접착된 제1 FCCL(110)를 접합시키기 위한 접착물질(130)로는 B-스테이지 상태의 본딩 시트를 사용하는 것이 바람직하다. 상기 본딩 시트(130)는 B-스테이지 상태이므로 보통 때에는 반경화 상태로 있다가 열과 압력을 가하면 액상으로 변화되면서 접착된 후 고상으로 다시 변화됨으로써 접착 기능을 수행하는 특징을 가지고 있다. 이러한 본딩 시트(130)는 다양한 두께로 출시되기 때문에 IC 칩(140) 두께에 맞는 본딩 시트를 사용함으로써 접착층의 두께를 가능한 얇게 조절할 수 있다. The bonding material 130 for bonding the second FCCL 120 to the first FCCL 110 to which the IC chip 140 is bonded is preferably a B-stage bonding sheet. Since the bonding sheet 130 is in a B-stage state, it is usually semi-cured, and when heat and pressure are applied, the bonding sheet 130 is changed to a liquid phase and then bonded. Since the bonding sheet 130 is available in various thicknesses, it is possible to adjust the thickness of the adhesive layer as thin as possible by using a bonding sheet suitable for the thickness of the IC chip 140.

상기 접착물질(130)로는 상기 본딩 시트 뿐 아니라 페이스트(paste)형 접착제가 사용될 수 있다. 페이스트형 접착제(130)의 도포 두께는 IC 칩(140)의 두께에 따라 형성될 수 있다. 따라서, IC 칩(140) 두께에 맞추어 최적화 되도록 페이스트형 접착제(130) 도포 두께를 조절할 수 있어, 전자소자 내장 다층 FPCB(100)를 얇게 제조할 수 있으며, 굴곡성을 향상시킬 수 있게 된다. As the adhesive material 130, a paste type adhesive may be used as well as the bonding sheet. The coating thickness of the paste-type adhesive 130 may be formed in accordance with the thickness of the IC chip 140. Therefore, the coating thickness of the paste-type adhesive 130 can be adjusted so as to be optimized according to the thickness of the IC chip 140, so that the electronic device built-in multi-layer FPCB 100 can be thinly manufactured and the flexibility can be improved.

한편, 상기 IC 칩(140) 면에 대한 상기 본딩 시트 또는 페이스트형 접착제(130)의 진공 라미네이션법 또는 진공고온가압법 등에 의한 접합에 따른 접착력은, IC 칩(140)의 규소 등 금속 및 수지(유기물) 이외의 성분으로 인하여 금속이나 수지(유기물)에 대한 접착력에 비하여 현저히 떨어진다. 더욱이, FPCB(100)는 굴곡 성질로 상기 접착력에 영향을 미치게 되며, 상대적으로 두께가 얇은 IC 칩(140) 및 그로 인한 얇은 접착층(130)을 형성하여 얇은 기판(100)을 제조하고자 하는 경향에 따라 기판(100)의 굴곡성이 증가하여 상기 접착력은 더욱 약화된다.The bonding strength of the bonding sheet or the paste type adhesive 130 to the IC chip 140 surface by the vacuum lamination method or the vacuum high-temperature pressing method can be appropriately selected depending on the bonding strength of the IC chip 140, (Organic material) due to the components other than the adhesion to metal or resin (organic material) is remarkably deteriorated. Further, the FPCB 100 affects the adhesive force with the bending property and tends to produce a thin substrate 100 by forming the relatively thin IC chip 140 and the thin adhesive layer 130 thereby Accordingly, the flexibility of the substrate 100 is increased, so that the adhesive force is further weakened.

따라서, 본 발명에 따르면 상기 접착력 향상을 위해 IC 칩 상면(142a), 즉, 접착물질(130)과 IC 칩(140) 사이에 접착력 향상을 위한 배리어층(160)이 형성되어 있다. Therefore, according to the present invention, a barrier layer 160 is formed between the IC chip upper surface 142a, that is, between the adhesive material 130 and the IC chip 140, in order to improve the adhesion.

상기 배리어층(160)은 IC 칩 상면(142a)과 접착층(130)과의 디라미네이션을 억제할 수 있는 물질로 형성된다. 이러한 디라미네이션 억제를 위한 물질로는, 회로 패턴(111, 121)이 형성된 FCCL(110, 120)의 외부로 노출된 부위와 유사하도록, 금속 또는 유기물인 것이 바람직하다. 따라서, IC 칩 상면(142a)에 금속층 또는 유기물층이 증착되어 형성됨으로써 접착물질(130)과 IC 칩(140)과의 접착력이 접착물질(130)과 FCCL(110, 120) 사이에서의 접착력과 대등해지게 되어, 이로써 IC 칩(140)에 의한 디라미네이션 현상은 억제된다. 이러한 배리어층(160)은 IC 칩 전극 패드(141)가 형성되지 않은 부분에 형성되므로 IC 칩(140)의 전기적 성능에 영향을 주는 것은 아니다. 여기서, 상기 금속은, 구리, 금, 니켈/금 합금 및 티타늄/텅스텐 합금 중 어느 하나인 것이 바람직하며, 상기 유기물은, 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나인 것이 바람직하다.The barrier layer 160 is formed of a material capable of suppressing delamination between the IC chip upper surface 142a and the adhesive layer 130. [ It is preferable that the material for inhibiting delamination is a metal or an organic material so as to be similar to a portion exposed to the outside of the FCCLs 110 and 120 in which the circuit patterns 111 and 121 are formed. Therefore, since the metal layer or the organic layer is deposited on the IC chip upper surface 142a, the adhesive force between the adhesive material 130 and the IC chip 140 is equal to the adhesive force between the adhesive material 130 and the FCCLs 110 and 120 So that the delamination phenomenon by the IC chip 140 is suppressed. Since the barrier layer 160 is formed in a portion where the IC chip electrode pad 141 is not formed, the barrier layer 160 does not affect the electrical performance of the IC chip 140. Preferably, the metal is one of copper, gold, a nickel / gold alloy, and a titanium / tungsten alloy, and the organic material is any one of a polyimide, an epoxy resin, and an acrylic resin.

또한, 상기 제1 FCCL(110) 및 제2 FCCL(120)에 형성된 회로 패턴(111, 121)의 전기적 연결을 위한 비어홀(150)이 형성되어 있다. 상기 비어홀(150) 형성에 따라 비전도 부위(152, 도 6e 참고)가 발생하므로 상기 비전도 부위(152)는 동도금(151) 등으로 전도성 부여 처리가 되어 있다.A via hole 150 for electrically connecting the circuit patterns 111 and 121 formed in the first FCCL 110 and the second FCCL 120 is formed. Since the non-conductive portion 152 (see FIG. 6E) is generated according to the formation of the via hole 150, the non-conductive portion 152 is subjected to conductivity treatment by the copper plating 151 or the like.

또한, 상기 제1 FCCL(110) 및 제2 FCCL(120)의 외부 회로 패턴(111b, 121b)을 보호하고, 땜납 걸침 현상을 방지하기 위한 보호층(170)이 형성되어 있다. 상기 보호층(170)은 내구성이 있는 솔더 레지스트(solder resist)로 형성될 수 있다.A protection layer 170 for protecting the external circuit patterns 111b and 121b of the first FCCL 110 and the second FCCL 120 and preventing solder stagnation is formed. The passivation layer 170 may be formed of a durable solder resist.

도 4는 본 발명의 다른 실시예에 따른 전자소자 내장형 다층 FPCB를 나타낸 단면도이다.4 is a cross-sectional view showing an electronic device built-in multi-layer FPCB according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 전자소자 내장형 다층 FPCB(200)는, 상기 도 3에 따른 플립 칩 본딩 방식의 전자소자 실장 대신 다이 어태치 방식의 전자소자 실장으로 구성될 수 있다. 4, the electronic device built-in type multi-layer FPCB 200 according to another embodiment of the present invention can be constituted by a die attach type electronic device mounting instead of the flip chip bonding type electronic device mounting according to FIG. have.

즉, IC 칩(240) 상면에는 전극 패드(241)를 제외한 부분(242b)에만 배리어층이 형성되어 있으며, 제2 FCCL(220)의 회로 패턴(221)과의 전기적 연결을 위하여 상기 전극 패드(241) 바로 위까지 비어홀(250')이 형성될 수 있다.
That is, a barrier layer is formed only on the portion 242b except the electrode pad 241 on the upper surface of the IC chip 240. In order to electrically connect to the circuit pattern 221 of the second FCCL 220, The via hole 250 'may be formed just above the via hole 250'.

이하, 본 발명의 실시예에 따른 전자소자 내장형 다층 FPCB의 제조방법에 대하여 설명한다.Hereinafter, a method of manufacturing an electronic device built-in type multi-layer FPCB according to an embodiment of the present invention will be described.

도 5는 도 3에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타내는 흐름도이고, 도 6a 내지 도 6h는 도 3에 도시된 전자소자 내장형 다층 FBCB의 제조 공정을 나타내는 단면도이다. FIG. 5 is a flow chart showing a manufacturing process of the electronic device built-in type multi-layer FPCB shown in FIG. 3, and FIGS. 6A to 6H are cross-sectional views showing a manufacturing process of the electronic device built-

먼저, 도 6a를 참조하면, 배리어층(160)이 형성된 IC 칩(140) 형성 과정이 도시되어 있다. 패드 전극(141)이 형성된 두께 약 700㎛의 웨이퍼 상태의 반도체(a)를 분쇄 및 연마하여 두께를 100㎛ 이하로 형성한 후, 상기 패드 전극(141)이 형성되지 않은 면(142a)에 배리어층(160)을 형성(b)하고 규격에 맞게 절단(c)하여 IC 칩(140)이 형성된다.(S10)First, referring to FIG. 6A, a process of forming an IC chip 140 in which a barrier layer 160 is formed is illustrated. A semiconductor wafer a having a thickness of about 700 占 퐉 and formed with a pad electrode 141 is ground and polished to have a thickness of 100 占 퐉 or less and then a barrier 142a is formed on the surface 142a on which the pad electrode 141 is not formed. The layer 160 is formed (b) and cut to conform to the standard (c) to form the IC chip 140. (S10)

여기서, 배리어층(160) 형성은, 도금 또는 증착 등으로 금속층을 적층하는 방법과, 폴리이미드 필름 간의 합지에 사용되는 본딩 시트와 유사한 분위기를 만들기 위해 폴리이미드 필름 코팅 또는 증착 등으로 유기물층을 형성하는 방법이 사용될 수 있다. Here, the barrier layer 160 may be formed by a method of laminating a metal layer by plating or vapor deposition, and a method of forming an organic material layer by polyimide film coating or vapor deposition in order to create an atmosphere similar to a bonding sheet used for lamination between polyimide films Method can be used.

이어서, 도 6b를 참조하면, 도 6a에 따른 IC 칩(140)을 회로 패턴(111a)이 형성된 제1 FCCL(110)에, 플립 칩 본딩 방식으로 접착시 양호한 전기적 신호 전달을 위하여, 상기 회로 패턴(111a) 중 칩 본딩 패드(112)에 피니시 처리를 위한 드라이 필름 마스킹, 노광 및 현상 공정을 수행할 수 있다.(S20) 이 때, 다양한 피니시 처리 중 본 발명의 실시예에 따르면, 무전해 니켈/금 도금(electroless nickel immersion gold, ENIG)(113) 처리로 칩 본딩 패드(112)에 피니시 처리를 할 수 있다.Referring to FIG. 6B, in order to transfer a good electrical signal when the IC chip 140 according to FIG. 6A is bonded to the first FCCL 110 having the circuit pattern 111a formed thereon by flip-chip bonding, (S20) At this time, according to the embodiments of the present invention among various finishing treatments, the electroless nickel plating process can be performed on the chip bonding pad 112 / Gold plating (electroless nickel immersion gold (ENIG) 113), the chip bonding pad 112 can be finishing.

이어서, 도 6c를 참조하면, 도 6a에 따른 IC 칩은 플립 칩 본딩 방식으로 도 6b에 따른 피니시 처리된 제1 FCCL(110)의 칩 본딩 패드(112)에 접착된다.(S30) 이 때, IC 칩(140)과 회로 패턴(111a)과의 전기적 연결은 패드의 범프와 범프 간의 직접 접촉을 위한 NCA나(미도시) 범프와 범프 사이의 솔더볼에 의한 전기적 연결을 위한 ACF(145)를 사용할 수 있다.6C, the IC chip according to FIG. 6A is bonded to the chip bonding pad 112 of the finish-processed first FCCL 110 according to FIG. 6B in a flip chip bonding manner (S30). At this time, The electrical connection between the IC chip 140 and the circuit pattern 111a can be achieved by using an NCA for direct contact between the bump of the pad and the ACF 145 for electrical connection by solder balls between the bump and the bump .

이어서, 도 6d를 참조하면, 도 6c에 따른 IC 칩(140)이 접착된 제1 FCCL(110) 및 내층에 회로 패턴(121a)이 형성된 제2 FCCL(120) 사이에 접착물질(130)에 의해 다층 기판(100)이 접합되어 형성된다.(S40) 여기서, 상기 접착물질(130)은 B-스테이지 상태의 본딩 시트를 사용하여, 진공 상태에서 열과 압력을 이용한 진공 라미네이션법 또는 진공고온가압법으로 접합할 수 있다. 상기 진공 라미네이션법은 물리적인 힘과 열의 전달 방법이 롤 형태로서, 선 접촉 방식에 의해 본딩 시트(130)와 FCCL(110, 120)을 서로 접착시키는 방법이고, 상기 진공고온가압법은 물리적인 힘과 열의 전달 방법이 면 형태로서, 면 접촉 방식에 의해 본딩 시트(130)와 FCCL(110, 120)을 서로 접착시키는 방법이다.6D, an adhesive material 130 is applied between the first FCCL 110 to which the IC chip 140 is bonded and the second FCCL 120 to which the circuit pattern 121a is formed in the inner layer, The bonding material 130 is bonded to the multi-layer substrate 100 by a vacuum lamination method using heat and pressure in a vacuum state or a vacuum high-temperature pressing method . The vacuum lamination method is a method in which the bonding force between the bonding sheet 130 and the FCCLs 110 and 120 is adhered to each other by a line contact method, And the method of transferring the heat is a surface type method of bonding the bonding sheet 130 and the FCCLs 110 and 120 to each other by a surface contact method.

또한, 상기 접착물질(130)로 페이스트형 접착제를 사용하는 경우는, 실크스크린 인쇄법, 도포법 또는 스프레이법에 의해 도포될 수 있다. 실크 스크린 인쇄법은 패턴이 형성된 마스크의 개구부를 통해 페이스트를 통과시켜 원하는 패턴으로 페이스트를 도포하는 방법이고, 도포법은 페이스트형 접착제를 소정의 두께로 도포하는 방법이며, 스프레이법은 페이스트형 접착제를 스프레이 함으로써 도포하는 방법이다. 이러한 페이스트형 접착제(130)를 도포한 후 상기 본딩 시트에서와 같은 진공 라미네이션법으로 제2 FCCL(120)을 접합할 수 있다.When a paste type adhesive is used for the adhesive material 130, it can be applied by a silk screen printing method, a coating method, or a spray method. The silk screen printing method is a method of applying a paste to a desired pattern by passing the paste through an opening of a patterned mask. The coating method is a method of applying a paste type adhesive to a predetermined thickness, and the spray method is a method of applying a paste type adhesive By spraying. After the paste-type adhesive 130 is applied, the second FCCL 120 may be bonded by a vacuum lamination method as in the bonding sheet.

상기 본딩 시트 또는 페이스트형 접착제(130)에 의한 접합에 사용되는 진공 라미네이션법 또는 진공고온가압법은 접착물질을 이용한 적층 기판 형성에서 일반적으로 사용되어지는 방법이나, 본 발명에 따르면 상기 방법을 이용하여서도 금속 및 수지(유기물) 이외의 성분을 함유하고 있는 전자소자가 내장된 경우 전자소자와 접착물질 간의 디라미네이션 현상을 완전히 억제할 수 있게 된다.The vacuum lamination method or the vacuum high-temperature pressing method used for bonding by the bonding sheet or the paste type adhesive 130 is a method generally used in forming a laminated board using an adhesive material, but according to the present invention, If an electronic device containing components other than metal and resin (organic substance) is incorporated, the delamination phenomenon between the electronic device and the adhesive material can be completely suppressed.

이어서, 도 6e 및 도 6f를 참조하면, 도 6d로부터 형성된 제1 FCCL(110) 및 제2 FCCL(120)의 층간 회로 패턴(111, 121)을 전기적 연결하기 위한 비어홀(150)을 형성하고, 비어홀(150) 형성으로 발생된 비전도 부위(152)에 전도성 부여를 위한 도금(151) 공정을 나타내고 있다.(S50)6E and 6F, a via hole 150 for electrically connecting the interlayer circuit patterns 111 and 121 of the first FCCL 110 and the second FCCL 120 formed from FIG. 6D is formed, And a plating 151 process for imparting conductivity to the nonconductive portion 152 generated by the formation of the via hole 150. (S50)

상기 비어홀(150)은 레이저 드릴 공법을 사용하여 형성할 수 있고, 형성된 비어홀(150)의 비전도 부위(152)에 전도성을 부여하기 위하여 화학동 및 전기동 도금(151)을 수행한다. 이 때, 전처리로 사용되는 방법으로는, 과망간산칼륨 등을 사용하는 화학적 처리와 플라즈마 식각을 통한 물리적 처리가 사용될 수 있다. 또한, 레이저 드릴 공법 사용으로 형성되는 버어(burr) 및 이물질 등을 제거하기 위한 디버어링(de-burring) 공정을 더 수행할 수 있다.(미도시)The via hole 150 may be formed using a laser drilling method and performs chemical and copper plating 151 to impart conductivity to the nonconductive portion 152 of the via hole 150 formed. At this time, as the method used for the pretreatment, chemical treatment using potassium permanganate or the like and physical treatment using plasma etching can be used. Further, a de-burring process for removing burrs and foreign substances formed by using the laser drilling method can be further performed (not shown).

이어서, 도 6g를 참조하면, 제1 FCCL(110) 및 제2 FCCL(120)의 외부에 회로 패턴(111b, 121b)이 형성된다.(S60)6G, circuit patterns 111b and 121b are formed outside the first FCCL 110 and the second FCCL 120. In step S60,

상기 외부 회로 패턴(111b, 121b)은, 드라이 필름 증착, 노광, 현상 및 에칭 공정을 포함하는 부식법으로 형성될 수 있다. 이 때, 공정 중에 비어홀(150) 내벽 손상을 방지하기 위해 비어홀(150)을 매립용 잉크로 채우거나 가린 상태에서 외층 회로 패턴을 형성한 후 매립용 잉크를 제거할 수 있다.The external circuit patterns 111b and 121b may be formed by a corrosion method including dry film deposition, exposure, development, and etching. At this time, in order to prevent the inner wall of the via hole 150 from being damaged during the process, the via hole 150 may be filled with the ink for embedding or the ink for embedding may be removed after the outer layer circuit pattern is formed in a covered state.

이어서, 도 6h를 참조하면, 도 5g에 따른 외부 회로 패턴(111b, 121b)을 보호하기 위한 보호층(170)이 형성된다.(S70)6H, a protective layer 170 for protecting the external circuit patterns 111b and 121b according to FIG. 5G is formed (S70). Then,

상기 보호층(170)은 외부로 노출된 회로 패턴(111b, 121b)을 보호 및 땜납 걸침 현상을 방지하고자 함이다. 이러한 보호층(170) 형성은 내구성이 있는 솔더 레지스트(solder resist)를 도포한 후 부식법에 의해 외층 회로 패턴(111b, 121b)이 형성된 부분에만 솔더 레지스트(170)를 남김으로써 형성될 수 있다.The protective layer 170 protects the externally exposed circuit patterns 111b and 121b and prevents solder stagnation. The formation of the protective layer 170 may be performed by applying a durable solder resist and then leaving the solder resist 170 only on the portion where the outer layer circuit patterns 111b and 121b are formed by a corrosion method.

도 7은 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타내는 흐름도이고, 도 8a 내지 도 8g는 도 4에 도시된 전자소자 내장형 다층 FPCB의 제조 공정을 나타내는 단면도이다. Fig. 7 is a flow chart showing the manufacturing process of the electronic device built-in type multi-layer FPCB shown in Fig. 4, and Figs. 8A to 8G are sectional views showing the manufacturing process of the electronic device built-

도 7 및 도 8a 내지 도 8g를 참조하면, 상기 도 5 및 도 6a 내지 6h에 따른 플립 칩 본딩 방식의 전자소자 실장에 따른 FPCB(100) 제조방법 대신 다이 어태치 방식의 전자소자 실장에 따른 FPCB(200) 제조방법에 관하여 나타내고 있다. 이하, 상기 플립 칩 본딩 방식을 포함하는 제조방법과 상이한 부분에 대하여 설명한다.7 and 8A to 8G, the FPCB 100 according to the flip chip bonding type electronic device mounting method shown in FIGS. 5 and 6A to 6H may be replaced with the FPCB (200) according to the present invention. Hereinafter, different parts from the manufacturing method including the flip chip bonding method will be described.

먼저, 도 8a를 참조하면, 배리어층(260)이 형성된 IC 칩(240) 형성 과정이 나타나 있다. 패드 전극(241)이 형성된 두께 약 700㎛의 웨이퍼 상태의 반도체(a)를 분쇄 및 연마하여 두께를 100㎛ 이하로 형성(b)한 후, 상기 패드 전극(241) 부위에 마스킹(243) 공정을 행하고,(c) 배리어층(260)을 형성(d)한 후, 상기 마스킹 부위(243)를 제거(e)하고, 규격에 맞게 절단(f)하여 IC 칩(240)이 형성된다.(S10')First, referring to FIG. 8A, a process of forming the IC chip 240 in which the barrier layer 260 is formed is shown. A semiconductor wafer a having a thickness of about 700 μm formed with the pad electrode 241 is ground and polished to form a thickness of 100 μm or less and then a masking process 243 is performed on the pad electrode 241 (C) After the barrier layer 260 is formed (d), the masking portion 243 is removed (e), and the IC chip 240 is formed so as to conform to the standard (f). S10 ')

이어서 도 8b를 참조하면, DAF(244)를 사용하여 IC 칩(240)의 전극 패드가 형성되지 않은 면(242a)을 제1 FCCL(210)의 회로 패턴이 형성되지 않은 부위(213)에 접착한다.(S30')8B, the surface 242a of the IC chip 240 on which the electrode pad is not formed is adhered to the portion 213 where the circuit pattern of the first FCCL 210 is not formed by using the DAF 244. Next, (S30 ').

이어서, 도 8c를 참조하면, 도 8b에 따른 IC 칩(240)이 접착된 제1 FCCL(210) 및 내층에 회로 패턴(221a)이 형성된 제2 FCCL(220) 사이에 접착물질(230)에 의해 다층 기판(200)이 접합되어 형성된다.(S40') 여기서, 상기 IC 칩 상면의 접착물질(230)과 접착되는 부분의 재질은 전극 패드(241)를 형성하는 금속 재질과 배리어층(260)을 형성하는 디라미네이션 억제성 물질인 금속 또는 유기물 재질이므로 상기 접착물질(230)과의 접착력이 강화되어 상기 디라미네이션 현상이 억제된다.Referring to FIG. 8C, an adhesive material 230 is applied between the first FCCL 210 to which the IC chip 240 according to FIG. 8B is bonded and the second FCCL 220 having the circuit pattern 221a to the inner layer, The material of the upper surface of the IC chip to be adhered to the adhesive material 230 is a metal material forming the electrode pad 241 and a material of the barrier layer 260 The adhesive strength between the adhesive material 230 and the adhesive material 230 is increased to suppress the delamination phenomenon.

이어서, 도 8d 및 도 8e를 참조하면, 도 8c로부터 형성된 제1 FCCL(210) 및 제2 FCCL(220)의 층간 회로 패턴(211, 221)을 전기적 연결하기 위한 비어홀(250) 및 IC 칩(240)과 제2 FCCL(220)의 회로 패턴(221)과의 전기적 연결을 위하여 전극 패드(241) 바로 위에 비어홀(250')을 형성하고, 상기 비어홀(250, 250') 형성으로 발생된 비전도 부위(252)에 전도성 부여를 위한 도금(251) 공정을 나타내고 있다.(S50')Referring to FIGS. 8D and 8E, a via hole 250 and an IC chip (not shown) for electrically connecting the interlayer circuit patterns 211 and 221 of the first FCCL 210 and the second FCCL 220 formed from FIG. A via hole 250 'is formed directly on the electrode pad 241 for electrical connection between the second FCCL 240 and the circuit pattern 221 of the second FCCL 220 and a vision generated by the formation of the via holes 250 and 250' A plating process 251 for imparting conductivity to the conductive portion 252 is performed. (S50 ') [

이후 과정(S60', S70')은 플립 칩 본딩 방식을 포함하는 제조방법과 같다.(도 8f, 도 8g 참조)
Subsequent steps S60 'and S70' are the same as the manufacturing method including the flip chip bonding method (see FIGS. 8F and 8G)

이상의 설명은, 본 발명의 구체적인 실시예에 관한 것이다. 본 발명에 따른 상기 실시예는 설명의 목적으로 개시된 사항이나 본 발명의 범위를 제한하는 것으로 이해되지는 않으며, 해당 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질을 벗어나지 아니하고 다양한 변경 및 수정이 가능한 것으로 이해되어야 한다. 따라서, 이러한 모든 수정과 변경은 특허청구범위에 개시된 발명의 범위 또는 이들의 균등물에 해당하는 것으로 이해될 수 있다.The foregoing is a description of specific embodiments of the present invention. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments or constructions. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention. It should be understood that this is possible. It is therefore to be understood that all such modifications and alterations are intended to fall within the scope of the invention as disclosed in the following claims or their equivalents.

100, 200 : 전자소자 내장형 다층 연성인쇄회로기판
110, 210 : 제1 FCCL 111, 211 : 제1 FCCL 회로 패턴
120, 220 : 제2 FCCL 121, 221 : 제2 FCCL 회로 패턴
130, 230 : 접착물질 140, 240 : IC 칩
141, 241 : 전극 패드 150, 250 : 비어홀
160, 260 : 배리어층 170, 270 : 보호층100, 200: electronic device built-in multi-layer flexible printed circuit board
110, 210: first FCCL 111, 211: first FCCL circuit pattern
120, 220: second FCCL 121, 221: second FCCL circuit pattern
130, 230: adhesive material 140, 240: IC chip
141, 241: electrode pad 150, 250: via hole
160, 260: barrier layer 170, 270: protective layer

Claims (18)

적어도 일면에 회로패턴이 형성되고, 전극 패드가 형성된 전자소자가 상기 일면에 실장된 제1 연성동박적층판;
적어도 일면에 회로패턴이 형성되고, 상기 제1 연성동박적층판 일면에 접합되는 제2 연성동박적층판; 및
상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이에 상기 전자소자를 포함하여 밀봉 및 절연시키면서 전도성 부여 처리된 1 이상의 비어홀이 형성된 접착층;
을 포함하고,
상기 전자소자는, 상기 제2 연성동박적층판을 향하는 면 중 상기 전극 패드 부분을 제외한 면과 상기 접착층 사이에 배리어층이 형성되고, 상기 배리어층은 상기 전자소자 면과 접착층 사이의 디라미네이션(delamination) 억제성 물질로 형성되되, 상기 디라미네이션(delamination) 억제성 물질은 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나이고,
상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.A first flexible copper-clad laminate in which a circuit pattern is formed on at least one side and an electronic element having an electrode pad is mounted on the one side;
A second flexible copper-clad laminated board having a circuit pattern formed on at least one side thereof and bonded to one surface of the first flexible copper-clad laminate; And
An adhesive layer formed between the first and second flexible copper-clad laminates, the at least one via hole being formed by performing a conductivity treatment while sealing and insulating the electronic device;
/ RTI >
Wherein the electronic element has a barrier layer formed between a surface of the surface facing the second flexible copper-clipped laminate and the adhesive layer excluding the electrode pad portion, the barrier layer having a delamination between the electronic element surface and the adhesive layer, Wherein the delamination inhibiting material is one of a polyimide, an epoxy resin, and an acrylic resin,
Wherein the adhesive layer is formed of a paste-type adhesive or a bonding sheet in a B-stage state. 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 전자소자는, 두께가 100㎛ 이하인 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.The method according to claim 1,
Wherein the electronic device has a thickness of 100 mu m or less. 삭제delete 제1항에 있어서,
상기 실장은, 다이 어태치(die attach) 방식으로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.The method according to claim 1,
Wherein the mounting is formed in a die attach manner. 제1항에 있어서,
상기 연성인쇄회로기판의 외부 회로패턴에 보호층을 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판.The method according to claim 1,
Further comprising a protective layer on an external circuit pattern of the flexible printed circuit board. 전극 패드가 형성된 전자소자의 상기 전극 패드 부분을 제외한 일면에 배리어층을 형성하는 단계;
내층에 회로패턴이 형성된 제1 연성동박적층판 내층에 상기 배리어층이 형성된 전자소자를 실장하는 단계;
내층에 회로패턴이 형성된 제2 연성동박적층판을 상기 제1 연성동박적층판 내층에 접합하되, 상기 제1 연성동박적층판 및 상기 제2 연성동박적층판 사이를 상기 전자소자를 포함하여 밀봉 및 절연시키는 접착층을 형성하여 접합하는 단계;
상기 제1 연성동박적층판 및 상기 제2 연성동박적층판의 각 내층 회로패턴의 전기적 연결을 위한 전도성 부여 처리된 비어홀을 1 이상 형성하는 단계; 및
상기 제1 연성동박적층판 및 상기 제2 연성동박적층판에 외층 회로패턴을 형성하는 단계;
를 포함하고,
상기 배리어층은, 상기 전자소자의 일면과 상기 접착층 사이의 디라미네이션(delamination) 억제성 물질로 형성되되, 상기 디라미네이션(delamination) 억제성 물질은 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나이고,
상기 접착층은, 페이스트(paste)형 접착제 또는 B-스테이지 상태의 본딩 시트로 형성된 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.Forming a barrier layer on a surface of the electronic element on which the electrode pad is formed, excluding the electrode pad portion;
Mounting an electronic element in which the barrier layer is formed on an inner layer of a first flexible copper clad laminate on which a circuit pattern is formed on an inner layer;
An adhesive layer for sealing and insulating the electronic component between the first and second flexible copper-clad laminate sheets and the first and second flexible copper-clad laminate sheets is joined to the inner layer of the first flexible copper- Forming and joining;
Forming at least one conductive-processed via hole for electrical connection of each inner-layer circuit pattern of the first flexible-copper-clad laminate and the second flexible copper-clad laminate; And
Forming an outer layer circuit pattern on the first flexible copper-clad laminate and the second flexible copper-clad laminate;
Lt; / RTI >
Wherein the barrier layer is formed of a delamination inhibiting material between one side of the electronic device and the adhesive layer, and the delamination inhibiting material is any one of polyimide, epoxy resin, and acrylic resin ,
Wherein the adhesive layer is formed of a paste-type adhesive or a bonding sheet in a B-stage state. 삭제delete 삭제delete 제9항에 있어서,
상기 배리어층은, 폴리이미드 코팅 또는 증착법으로 형성되는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.10. The method of claim 9,
Wherein the barrier layer is formed by a polyimide coating or a vapor deposition method. 제9항에 있어서,
상기 배리어층을 형성하는 단계는, 상기 배리어층 형성 전에 웨이퍼 상태에서 두께를 100㎛ 이하로 형성시키는 분쇄 및 연마 단계;를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.10. The method of claim 9,
Wherein the step of forming the barrier layer further comprises a step of grinding and polishing the substrate to form a thickness of 100 mu m or less in the wafer state before forming the barrier layer. 삭제delete 제9항에 있어서,
상기 실장은 다이 어태치 방식으로 형성되고, 상기 배리어층 형성은,
상기 전극 패드 부분을 마스킹하는 단계;
상기 전극 패드가 형성된 면에 상기 마스킹된 부분을 포함하여 상기 폴리이미드, 에폭시계 수지 및 아크릴계 수지 중 어느 하나를 입히는 단계; 및
상기 마스킹된 부분을 제거하는 단계;
를 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.10. The method of claim 9,
Wherein the mounting is formed in a die attach manner,
Masking the electrode pad portion;
Coating one of the polyimide, epoxy resin and acrylic resin on the surface on which the electrode pad is formed with the masked portion; And
Removing the masked portion;
Wherein the flexible printed circuit board is mounted on the printed circuit board. 삭제delete 제9항에 있어서,
상기 접합은, 진공 라미네이션법 또는 진공고온가압(vacuum hot press)법으로 수행되어지는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.10. The method of claim 9,
Wherein the bonding is performed by a vacuum lamination method or a vacuum hot press method. 제9항에 있어서,
상기 연성인쇄회로기판의 외층 회로패턴에 보호층을 형성시키는 단계;
를 더 포함하는 것을 특징으로 하는 전자소자 내장형 다층 연성인쇄회로기판 제조방법.


10. The method of claim 9,
Forming a protective layer on an outer layer circuit pattern of the flexible printed circuit board;
Further comprising the steps of: forming a flexible printed circuit board (PCB) on the printed circuit board;


KR1020100077287A 2010-08-11 2010-08-11 Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same KR101150036B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100077287A KR101150036B1 (en) 2010-08-11 2010-08-11 Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100077287A KR101150036B1 (en) 2010-08-11 2010-08-11 Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20120015060A KR20120015060A (en) 2012-02-21
KR101150036B1 true KR101150036B1 (en) 2012-05-30

Family

ID=45837913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100077287A KR101150036B1 (en) 2010-08-11 2010-08-11 Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR101150036B1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101924458B1 (en) * 2012-08-22 2018-12-03 해성디에스 주식회사 Manufacturing method of electronic chip embedded circuit board
KR101504011B1 (en) * 2013-06-26 2015-03-18 (주)인터플렉스 Complex integrated circuit device package manufacturing method
KR101504010B1 (en) * 2013-06-26 2015-03-18 (주)인터플렉스 Integrated circuit device package manufacturing method
KR101650016B1 (en) * 2014-06-17 2016-08-23 (주)테크니콤 Image sensor pcb manufacturing method for horizontal wire bonding and the image sensor pcb thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070036007A (en) * 2005-09-28 2007-04-02 티디케이가부시기가이샤 Semiconductor ic-embedded substrate and method for manufacturing same
KR20090051529A (en) * 2007-11-19 2009-05-22 삼성테크윈 주식회사 Active ic chip embedded multilayer flexible printed circuit board and method of making the same
KR20100107543A (en) * 2009-03-26 2010-10-06 대덕전자 주식회사 Method of enhancing the sticking strength of an embedded chip for embedded printed circuit board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070036007A (en) * 2005-09-28 2007-04-02 티디케이가부시기가이샤 Semiconductor ic-embedded substrate and method for manufacturing same
KR20090051529A (en) * 2007-11-19 2009-05-22 삼성테크윈 주식회사 Active ic chip embedded multilayer flexible printed circuit board and method of making the same
KR20100107543A (en) * 2009-03-26 2010-10-06 대덕전자 주식회사 Method of enhancing the sticking strength of an embedded chip for embedded printed circuit board

Also Published As

Publication number Publication date
KR20120015060A (en) 2012-02-21

Similar Documents

Publication Publication Date Title
US9226382B2 (en) Printed wiring board
JP4876272B2 (en) Printed circuit board and manufacturing method thereof
US20100155116A1 (en) Printed wiring board and method for manufacturing the same
US9391044B2 (en) Printed wiring board and method for manufacturing printed wiring board
WO2007126090A1 (en) Circuit board, electronic device and method for manufacturing circuit board
KR100956688B1 (en) Printed Circuit Board and Manufacturing Method Thereof
US20100108371A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
JP2011060875A (en) Electronic component built-in substrate and method of manufacturing the same, and semiconductor device using the substrate
JP2008124247A (en) Substrate with built-in component and its manufacturing method
KR101150036B1 (en) Active ic chip embedded multilayer flexible printed circuit board and method of manufacturing the same
JP6423313B2 (en) Electronic component built-in substrate, method for manufacturing the same, and electronic apparatus
KR101701380B1 (en) Device embedded flexible printed circuit board and manufacturing method thereof
KR101167429B1 (en) Method for manufacturing the semiconductor package
KR101204083B1 (en) Active IC chip embedded multilayer flexible printed circuit board and Method of making the same
JP7148278B2 (en) Wiring board and its manufacturing method
KR20150065029A (en) Printed circuit board, manufacturing method thereof and semiconductor package
JP4863076B2 (en) Wiring board and manufacturing method thereof
JP2010103517A (en) Semiconductor element mounting package substrate, method for manufacturing the same, and semiconductor package
JP2010103520A (en) Semiconductor element mounting package substrate and method for manufacturing the same
KR101109287B1 (en) Printed circuit board with electronic components embedded therein and method for fabricating the same
CN110521292B (en) Printed circuit board and method for manufacturing the same
WO2003100850A1 (en) Substrate, wiring board, semiconductor package-use substrate, semiconductor package and production methods for them
KR100771319B1 (en) Embedded chip printed circuit board and fabricating method of the same
JP2015103585A (en) Interposer having flexibility and semiconductor device
US20240237221A9 (en) Method for manufacturing wiring substrate

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150506

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160504

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170510

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190425

Year of fee payment: 8