JP2005174996A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve the avalanche resistance of a vertical semiconductor device equipped with a main current element and a current detection element. <P>SOLUTION: A p<SP>+</SP>-type region 16s of high impurity concentration is formed at the periphery of an n<SP>+</SP>-type source region 103 in the p<SP>-</SP>-type base region 102 of a unit cell 13 at the endmost part of the main current element 12. A p<SP>+</SP>type region 16d is formed at the periphery of the n<SP>+</SP>-type source region 103 of a unit cell 15 at the endmost part of the current detection element 14. Parasitic npn transistors formed of the n<SP>+</SP>-type source regions 103, the p<SP>+</SP>-type regions 16s (16d), the p<SP>-</SP>-type base regions 102 and the n<SP>-</SP>-type drift region 101 are formed in the unit cells 13 and 15. The base resistance of the parasitic npn transistor becomes smaller than a conventional one due to the existence of the p<SP>+</SP>-type regions 16s (16d). <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は電力用の半導体装置に係り、特に、主電流素子と電流検出素子と
を同一チップ上に備えた縦型の半導体装置に好適なものである。 The present invention relates to a power semiconductor device, and is particularly suitable for a vertical semiconductor device having a main current element and a current detection element on the same chip.

電力用半導体装置（パワー半導体デバイス）は、最近では、縦型ＭＯＳＦＥＴ(Metal O
xide Semiconductor Field Effect Transitor)やＩＧＢＴ(Insulated Gate Bipolar Tran
sitor)などの縦型ＭＯＳ構造の半導体装置が主流となってきている。このような電力用半
導体装置においては過電流保護や素子動作制御を目的とした電流検出機能が必要であり、
この機能を実現するために電流検出電極が設けられる。一般的には主電極と検出電流との
間に外部抵抗を接続しその両端の電位差を検出する方法などがあり、過電流の場合定格の
所定倍（例えば、１．５倍）となったことを該電位差により検出するように構成される。 Recently, power semiconductor devices (power semiconductor devices) have become vertical MOSFETs (Metal O
xide Semiconductor Field Effect Transitor) and IGBT (Insulated Gate Bipolar Tran)
Vertical MOS structure semiconductor devices such as sitor) have become mainstream. Such a power semiconductor device requires a current detection function for the purpose of overcurrent protection and element operation control,
In order to realize this function, a current detection electrode is provided. In general, there is a method of connecting an external resistor between the main electrode and the detection current and detecting the potential difference between the two ends. In the case of overcurrent, the value is a predetermined multiple of the rating (for example, 1.5 times). Is detected by the potential difference.

図６は、従来のトレンチゲート構造を有する電流検出機能付き縦型ｎチャネルＭＯＳＦ
ＥＴ（以下、縦型ｎ−ＭＯＳＦＥＴ）の構成を示す図である。
同図に示す縦型ｎ−ＭＯＳＦＥＴＴ１００は、ｎ-型ドリフト領域１０１の表面に、ｐ-型ベース領域１０２が選択的に形成されている。各ｐ-型ベース領域１０２の表面にはｎ+型ソース領域１０３が選択的に形成されている。そして、ｎ+型ソース領域１０３とｐ-型ベース領域１０２の一部を貫通して上記ｎ-型ドリフト領域１０１に達する深さまで溝１０４が形成され、この溝１０４内にゲート絶縁膜１０５を介して電極材料１０６が埋め込まれて、ゲート電極（不図示）に接続されるトレンチゲート１０７が形成されている。 FIG. 6 shows a vertical n-channel MOSF with a current detection function having a conventional trench gate structure.
It is a figure which shows the structure of ET (henceforth vertical n-MOSFET).
In the vertical n-MOSFET T100 shown in the figure, a p − type base region 102 is selectively formed on the surface of an n − type drift region 101. An n + type source region 103 is selectively formed on the surface of each p − type base region 102. Then, a trench 104 is formed through the n + type source region 103 and part of the p − type base region 102 to a depth reaching the n − type drift region 101, and the gate insulating film 105 is interposed in the trench 104. Thus, a trench gate 107 connected to a gate electrode (not shown) is formed by embedding the electrode material 106.

また、上記ｎ-型ドリフト領域１０１の裏面には、ドレイン領域となるｎ型半導体層１
０８が設けられている。さらに、そのｎ型半導体層１０８の他面（下面）にドレイン電極
１０９が設けられている。また、上記トレンチゲート１０７の表面（上面）を覆うように
して層間絶縁膜１１０が設けられ、さらに、所定間隔だけ離れて互いに隣接するｐ-型ベ
ース領域１０２の端部上部と上記ｎ-型ドリフト領域１０１の該端部間の表面を覆うよう
にして層間絶縁膜１１１が設けられている。また、さらに、上記ｐ-型ベース領域１０２
の表面上に、層間絶縁膜１１０の上面と側面及び層間絶縁膜１１１の端部の上面と側面を
覆うようにして、主電極（ソース電極）１１２と電流検出電極１１３が所定間隔だけ隔て
て形成されている。 Further, on the back surface of the n − type drift region 101, an n type semiconductor layer 1 serving as a drain region is formed.
08 is provided. Further, a drain electrode 109 is provided on the other surface (lower surface) of the n-type semiconductor layer 108. Further, an interlayer insulating film 110 is provided so as to cover the surface (upper surface) of the trench gate 107, and further, the upper portion of the end of the p − type base region 102 which is adjacent to each other at a predetermined interval and the n − type drift. An interlayer insulating film 111 is provided so as to cover the surface between the end portions of the region 101. Further, the p − type base region 102
A main electrode (source electrode) 112 and a current detection electrode 113 are formed at a predetermined interval so as to cover the upper surface and the side surface of the interlayer insulating film 110 and the upper surface and the side surface of the end portion of the interlayer insulating film 111 on the surface. Has been.

図６に示すように、主電流素子（主電流セル領域）１１５は、ｎ-型ドリフト領域１０
１、ｐ-型ベース領域１０２、ｎ+型ソース領域１０３、ゲート絶縁膜１０５、トレンチゲート１０７、ｎ型半導体層１０８、ドレイン電極１０９、層間絶縁膜１１０、層間絶縁膜１１１及び主電極１１２から構成されるユニットセル１１４が複数、所定間隔で配設された構成となっている。また、電流検出素子（電流検出セル領域）１１７も主電流素子１１５と同様の構成をしており、上記ユニットセル１１４と同様の構成のユニットセル１１６（主電極１１２を電流検出電極１１３に置き換えただけ）を少なくとも１つ備えた構成となっている。 As shown in FIG. 6, the main current element (main current cell region) 115 includes an n − type drift region 10.
1, p − type base region 102, n + type source region 103, gate insulating film 105, trench gate 107, n type semiconductor layer 108, drain electrode 109, interlayer insulating film 110, interlayer insulating film 111, and main electrode 112 A plurality of unit cells 114 are arranged at predetermined intervals. Further, the current detection element (current detection cell region) 117 has the same configuration as the main current element 115, and the unit cell 116 (the main electrode 112 is replaced with the current detection electrode 113) having the same configuration as the unit cell 114. Only).

縦型ｎ−ＭＯＳＦＥＴ１００は、通常、複数の主電流素子１１５に対して、少なくとも
１つの電流検出素子１１７が隣接して設けられた構成となっている。このような構成の縦
型ｎ−ＭＯＳＦＥＴ１００においては、主電流素子１１５と電流検出素子１１７とが電気
的に分離して設けられた構成となっている。しかしながらｎ-型ドリフト領域１０１は共
有されており電流は同じ裏面電極１０９から流れる。 The vertical n-MOSFET 100 generally has a configuration in which at least one current detection element 117 is provided adjacent to a plurality of main current elements 115. In the vertical n-MOSFET 100 having such a configuration, the main current element 115 and the current detection element 117 are electrically separated from each other. However, the n − type drift region 101 is shared and current flows from the same back electrode 109.

図７は、従来のトレンチゲート構造を有する電流検出機能付きのｎチャネルＩＧＢＴの
構成を示す図である。
同図に示すＩＧＢＴ２００の構成は、上記縦型ｎ−ＭＯＳＦＥＴ１００とほぼ同様の構
成であり、ｎ型半導体層１０８の変わりにコレクタ領域となるｐ型半導体層２０８が設け
られている。そして、そのｐ型半導体層２０８の裏面にコレクタ電極２０９が設けられて
いる。
このＩＧＢＴ２００の場合も、主電流素子２１５と電流検出素子２１７はｐ-型ベース領域２０２上の表面上に電気的に分離して配設されており、複数の主電流素子２１５に対して少なくとも１つの電流検出素子２１７が隣接して設けられる構成となっている。 FIG. 7 is a diagram showing a configuration of an n-channel IGBT with a current detection function having a conventional trench gate structure.
The configuration of the IGBT 200 shown in the figure is substantially the same as that of the vertical n − MOSFET 100, and a p-type semiconductor layer 208 serving as a collector region is provided instead of the n-type semiconductor layer 108. A collector electrode 209 is provided on the back surface of the p-type semiconductor layer 208.
Also in the case of this IGBT 200, the main current element 215 and the current detection element 217 are electrically separated on the surface on the p − -type base region 202, and at least 1 for the plurality of main current elements 215. Two current detection elements 217 are provided adjacent to each other.

このような構成のＩＧＢＴ２００においては、各トレンチゲート２０７間のｐ-型ベー
ス領域２０２の直下がキャリア蓄積層として機能するようになっており、そこに蓄積され
るキャリア量によってオン電圧やスイッチング特性が変化する（例えば、特許文献１参照
）。 In the IGBT 200 having such a configuration, the portion immediately below the p − -type base region 202 between the trench gates 207 functions as a carrier accumulation layer, and the on-voltage and switching characteristics vary depending on the amount of carriers accumulated therein. It changes (for example, refer patent document 1).

上記縦型ｎ−ＭＯＳＦＥＴ１００（または上記ＩＧＢＴ２００）においては、ｎ+型ソ
ース領域１０３（２０３）、ｐ-型ベース領域１０２（２０２）及びｎ-型ドリフト領域１０１（２０１）が寄生ｎｐｎトランジスタを構成している。 In the vertical n-MOSFET 100 (or the IGBT 200), the n + type source region 103 (203), the p − type base region 102 (202), and the n − type drift region 101 (201) constitute a parasitic npn transistor. ing.

図８は、該寄生ｎｐｎトランジスタの等価回路を示す図である。
同図において、ベース抵抗Ｒｂはｐ-型ベース領域１０２（２０２）の抵抗である。
ここで、図９を用いて上記寄生ｎｐｎトランジスタにおけるアバランシェ発生メカニズ
ムを説明する。 FIG. 8 is a diagram showing an equivalent circuit of the parasitic npn transistor.
In the figure, the base resistance Rb is the resistance of the p − type base region 102 (202).
Here, the avalanche generation mechanism in the parasitic npn transistor will be described with reference to FIG.

図９（ａ）は上記縦型ｎ−ＭＯＳＦＥＴ１００をスイッチング素子として使用した回路
を示す図であり、同図（ｂ）は同回路の動作時におけるドレイン電流−ドレイン・ソース
間電圧ＶDSの波形図である。
同図（ａ）において、縦型ｎ−ＭＯＳＦＥＴ１００のソースは接地されており、そのド
レインには誘導性の負荷Ｌ（以下、Ｌ負荷）が接続されている。該Ｌ負荷の他端は、片側
が接地された電源ＶDDの正極に接続されている。 FIG. 9A is a diagram showing a circuit using the vertical n-MOSFET 100 as a switching element, and FIG. 9B is a waveform diagram of drain current-drain-source voltage V DS during operation of the circuit. It is.
In FIG. 2A, the source of the vertical n-MOSFET 100 is grounded, and an inductive load L (hereinafter referred to as L load) is connected to the drain thereof. The other end of the L load is connected to the positive electrode of the power source V DD whose one side is grounded.

縦型ｎ−ＭＯＳＦＥＴ１００のゲート電極Ｇに正のゲート電圧ＶGを印加すると、ｐ-型ベース領域１０２のトレンチゲート１０７の周囲部分に反転層が形成され（ｎチャネルが形成され）、このｎチャネルを介してｎ+型ソース領域１０３とｎ-型ドリフト領域１０１が導通し、縦型ｎ−ＭＯＳＦＥＴ１００はオンとなる。 When a positive gate voltage V G is applied to the gate electrode G of the vertical n-MOSFET 100, an inversion layer is formed around the trench gate 107 in the p − type base region 102 (an n channel is formed). Thus, the n + type source region 103 and the n − type drift region 101 are electrically connected to each other, and the vertical n-MOSFET 100 is turned on.

このとき、同図（ｂ）に示すように、オンとなる前にＶＤＤであった縦型ｎ−ＭＯＳＦＥＴ１００のドレイン・ソース間電圧ＶDSはほぼ０Ｖに近い値まで減少し、その後、オフとなるまでその値をほぼ維持し続ける。一方、ドレイン電流ＩDは０Ａ（アンペア）からほぼリニアに漸増していく。 At this time, as shown in FIG. 5B, the drain-source voltage V DS of the vertical n-MOSFET 100 that was VDD before turning on is reduced to a value close to 0 V, and then turned off. Until that value is almost maintained. On the other hand, the drain current ID gradually increases almost linearly from 0 A (ampere).

そして、縦型ｎ−ＭＯＳＦＥＴ１００のゲート電極への正のゲート電圧ＶGの印加を止
め、縦型ｎ−ＭＯＳＦＥＴ１００をオフにすると、Ｌ負荷に逆起電力ＶRが生じる。この
結果、縦型ｎ−ＭＯＳＦＥＴ１００のドレイン・ソース間に、電源電圧ＶＤＤに該逆起電力ＶRを加えた電圧（＝ＶDD＋ＶR）が加わり、縦型ｎ−ＭＯＳＦＥＴのドレイン・ソース間電圧ＶDSは急速に増大する（同図（ｂ）参照）。そして、このドレイン・ソース電圧ＶDSがブレークダウン電圧ＶBRまで達するとアバランシェが発生する。このアバランシェにより生じる電力（アバランシェエネルギー）は縦型ｎ−ＭＯＳＦＥＴ１００内部の寄生ｎｐｎトランジスタで消費される。この結果、スイッチングオフ後に、縦型ｎ−ＭＯＳＦＥＴ１００のドレイン電流ＩDは徐々に減少し、ドレイン電極ＩDが０Ａになった時点で、ドレイン・ソース電圧ＶDSは電源電圧ＶDDまで減少する（同図（ｂ）参照）。 Then, stop the positive gate voltage is applied V G to the gate electrode of the vertical n-MOSFET 100, when turning off the vertical n-MOSFET 100, the counter electromotive force V R occurs in L load. As a result, a voltage (= V DD + V R ) obtained by adding the counter electromotive force V R to the power supply voltage VDD is applied between the drain and source of the vertical n-MOSFET 100, and the drain-source voltage of the vertical n-MOSFET 100. V DS increases rapidly (see (b) in the figure). When the drain-source voltage V DS reaches the breakdown voltage V BR , an avalanche is generated. The electric power (avalanche energy) generated by this avalanche is consumed by the parasitic npn transistor inside the vertical n-MOSFET 100. As a result, after switching off, the drain current ID of the vertical n-MOSFET 100 gradually decreases, and when the drain electrode ID becomes 0 A, the drain-source voltage V DS decreases to the power supply voltage V DD ( (See (b) in the figure).

このときアバランシェ電流はｐ-型ベース領域１０２を流れるためベース抵抗Ｒｂによ
るベース電位上昇を起こす。この電位上昇が大きいと寄生ｎｐｎトランジスタがオンして
しまい縦型ｎ−ＭＯＳＦＥＴ１００はオフできなくなり破壊に至ってしまう。このように
、縦型ｎ−ＭＯＳＦＥＴ１００内部で吸収可能なエネルギー量には限界があり、そのエネ
ルギー量をアバランシェ耐量と呼んでいる。 At this time, since the avalanche current flows through the p − -type base region 102, the base potential rises due to the base resistance Rb. If this potential rise is large, the parasitic npn transistor is turned on, and the vertical n-MOSFET 100 cannot be turned off, leading to destruction. Thus, there is a limit to the amount of energy that can be absorbed inside the vertical n-MOSFET 100, and this amount of energy is called avalanche resistance.

縦型ｎ−ＭＯＳＦＥＴ１００（及びＩＧＢＴ２００）では素子形成が不連続な部分にア
バランシェ電流が集中し、部分的な電流の増大から寄生ｎｐｎトランジスタがオンしやす
く素子全体でのアバランシェ耐量低下を招きやすい。主電流素子１１５（２１５）のほか
に電流検出素子１１７（２１７）がある場合は主電流素子１１５（２１５）のｐ-型ベー
ス領域と電流検出素子１１７（２１７）のｐ-型ベース領域が向き合う距離が隣接するユ
ニットセルよりも大きくなっているため、主電流素子１１５（２１５）及び電流検出素子
１１７（２１７）の端部でアバランシェ電流が集中して大きくなり寄生ｎｐｎトランジス
タがオンしやすくなるため破壊しやすい。 In the vertical n-MOSFET 100 (and the IGBT 200), the avalanche current is concentrated in a portion where the element formation is discontinuous, and the parasitic npn transistor is likely to be turned on due to a partial increase in current, and the avalanche withstand capability of the entire element is likely to be reduced. Facing the type base region - p type base region and the current detecting element 117 (217) - p In addition to the current detection element 117 (217) main If there are current elements 115 of the main current element 115 (215) (215) Since the distance is larger than the adjacent unit cells, the avalanche current is concentrated at the ends of the main current element 115 (215) and the current detection element 117 (217), and the parasitic npn transistor is easily turned on. Easy to destroy.

このように、アバランシェ発生時においては、端部付近のユニットセル１１４（２１４
）で形成される寄生ｎｐｎトランジスタの方が端部付近以外のユニットセル１１４（２１
４）で形成される寄生ｎｐｎトランジスタよりも先に破壊し易い。そして、このことが、
縦型ｎ−ＭＯＳＦＥＴ１００の素子全体としてのアバランシェ耐量を低下させる原因とな
っていた（例えば、特許文献２参照）。
特許３４００２３７号公報 特開平６−２９１３２５号公報 Thus, when an avalanche occurs, the unit cells 114 (214 near the end)
) Formed in the unit cell 114 (21
It is easy to destroy before the parasitic npn transistor formed in 4). And this is
This has been a cause of reducing the avalanche resistance of the vertical n-MOSFET 100 as a whole (see, for example, Patent Document 2).
Japanese Patent No. 3300377 JP-A-6-291325

上述したように、従来の電流検出機能付き縦型半導体装置においては、主電流素子及び
電流検出素子の端部付近の寄生ｎｐｎトランジスタがオンし易く、アバランシェ耐量が低
下するという問題があった。
本発明の目的は、電流検出機能付き縦型半導体装置において、主電流素子及び電流検出
素子の端部付近の寄生バイポーラトランジスタをオンしにくくして、アバランシェ耐量を
向上させることである。 As described above, the conventional vertical semiconductor device with a current detection function has a problem that the main current element and the parasitic npn transistor near the end of the current detection element are easily turned on, and the avalanche resistance is reduced.
An object of the present invention is to improve the avalanche resistance in a vertical semiconductor device with a current detection function by making it difficult to turn on a main bipolar current transistor and a parasitic bipolar transistor near the ends of the current detection element.

本発明の半導体装置は、
第１導電型の半導体領域と、
前記半導体領域の表面に形成された第２導電型の第１の領域と、
該第１の領域内に選択的に形成された第１導電型の第２の領域と、
該半導体領域と該第１の領域と該第２の領域に接するように形成されたゲート絶縁膜と
、
該ゲート絶縁膜を挟んで前記第１の領域に対向するように形成されたゲート電極と、
前記第１の領域と前記第２の領域に接続された取り出し電極を有するユニットセルが複
数設けられた主電流素子と、
前記ユニットセルが少なくとも１つ設けられ、前記第１の領域が前記主電流素子の第１
の領域と所定間隔隔てて形成された、前記半導体領域を前記主電流素子と共通する電流検
出素子を備え、
前記主電流素子の前記電流検出素子側の端部に設けられた少なくとも１つの前記ユニッ
トセルと前記電流検出素子の前記主電流素子側の端部に設けられた少なくとも１つのユニ
ットセルは、前記第１領域内の前記第２の領域の周囲が前記第１の領域よりも不純物濃度
の高い第２導電型の第３の領域で覆われていることを構成上の特徴とする。 The semiconductor device of the present invention is
A first conductivity type semiconductor region;
A first region of a second conductivity type formed on the surface of the semiconductor region;
A second region of the first conductivity type selectively formed in the first region;
A gate insulating film formed to be in contact with the semiconductor region, the first region, and the second region;
A gate electrode formed to face the first region with the gate insulating film interposed therebetween;
A main current element provided with a plurality of unit cells each having an extraction electrode connected to the first region and the second region;
At least one unit cell is provided, and the first region is a first of the main current element.
A current detection element that is formed at a predetermined interval from the region and the semiconductor region is shared with the main current element,
At least one unit cell provided at an end portion of the main current element on the current detection element side and at least one unit cell provided at an end portion of the current detection element on the main current element side include the first cell A feature of the configuration is that the periphery of the second region in one region is covered with a third region of the second conductivity type having an impurity concentration higher than that of the first region.

上記構成の本発明の半導体装置は、例えば、縦型ＭＯＳＦＥＴやＩＧＢＴ等であり、そ
の場合、前記第１の領域はベース領域、前記第２の領域はソース領域となる。
前記ゲート電極は、例えば、前記第２の領域と前記第１の領域を貫いて前記半導体領域
に達する深さまで形成されているように構成される。このような構成のゲート電極は、例
えば、トレンチゲート電極である。そして、この場合、前記主電流素子と前記電流検出素
子は、例えば、前記半導体領域上に形成された層間絶縁膜により電気的に分離されるよう
に構成される（実施例１〜３，５）。 The semiconductor device of the present invention having the above configuration is, for example, a vertical MOSFET, IGBT, or the like. In that case, the first region is a base region and the second region is a source region.
For example, the gate electrode is configured to be formed to a depth reaching the semiconductor region through the second region and the first region. The gate electrode having such a configuration is, for example, a trench gate electrode. In this case, the main current element and the current detection element are configured to be electrically separated by, for example, an interlayer insulating film formed on the semiconductor region (Examples 1 to 3 and 5). .

また、前記ゲート電極は、前記第１の領域及び前記半導体領域の上方に前記ゲート絶縁
膜を介して形成されているように構成される。このような構成のゲート電極は、縦型プレ
ーナ構造半導体装置のゲート電極である。そして、この場合、前記主電流素子と前記電流
検出素子の間に設けられた前記ゲート電極は、前記主電流素子及び前記電流検出素子内の
ユニットセルのゲート電極よりも横幅が広いように構成される。 The gate electrode is configured to be formed above the first region and the semiconductor region via the gate insulating film. The gate electrode having such a configuration is a gate electrode of a vertical planar structure semiconductor device. In this case, the gate electrode provided between the main current element and the current detection element is configured to have a wider width than the main current element and the gate electrode of the unit cell in the current detection element. The

上記構成の半導体装置において、前記ユニットセル内には前記第２の領域、前記第１の
領域及び前記半導体領域から成る寄生バイポーラトランジスタが形成される。そして、前
記主電流素子と前記電流検出素子の端部間のユニットセルの間隔は、主電流素子内及び電
流検出素子内のユニットセルの間隔よりも広いため、前記主電流素子の該端部側のユニッ
トセルと前記電流検出素子の該端部側のユニットセルには、上記２つの素子内のユニット
セルよりも大きな電流が流れ込む構造となっている。本発明の半導体装置によれば、前記
第３の領域を設けたため、前記寄生バイポーラトランジスタのベース抵抗を従来よりも小
さくできる。このため、前記寄生バイポーラトランジスタがオンしにくくなるので、アバ
ランシェ耐量が従来よりも向上する。 In the semiconductor device configured as described above, a parasitic bipolar transistor including the second region, the first region, and the semiconductor region is formed in the unit cell. Since the interval between the unit cells between the main current element and the end of the current detection element is wider than the interval between the unit cells in the main current element and the current detection element, the end side of the main current element The unit cell and the unit cell on the end side of the current detection element have a structure in which a larger current flows than the unit cells in the two elements. According to the semiconductor device of the present invention, since the third region is provided, the base resistance of the parasitic bipolar transistor can be made smaller than before. For this reason, since the parasitic bipolar transistor is difficult to turn on, the avalanche resistance is improved as compared with the prior art.

本発明の半導体装置の一態様においては、前記第３の領域を、前記主電流素子の最端部
のユニットセルと、前記電流検出素子の最端部のユニットセルのみに形成する。
上記端部側の複数のユニットセルにおいては、アバランシェにより発生する電流の流入
量は端部側のユニットセルの方がより大きくなる。したがって、前記主電流素子と前記電
流検出素子の各素子のユニットセルにおいて、最端部のユニットセルにのみ前記第３の領
域を設けるだけでも、アバランシェ耐量の向上の効果は大きい。また、半導体装置の最大
許容電流規格値等によっては、該最端部のユニットセルにのみ前記第３の領域を設けるだ
けで充分の場合もありうる。 In one aspect of the semiconductor device of the present invention, the third region is formed only in the unit cell at the end of the main current element and the unit cell at the end of the current detection element.
In the plurality of unit cells on the end side, the inflow amount of current generated by the avalanche is larger in the unit cell on the end side. Therefore, in the unit cell of each element of the main current element and the current detection element, the effect of improving the avalanche resistance is great even if the third region is provided only in the end unit cell. Further, depending on the maximum allowable current standard value of the semiconductor device, it may be sufficient to provide the third region only in the endmost unit cell.

本発明の半導体装置の他の態様においては、前記第３の領域は、前記主電流素子の端部
側の複数のユニットセルと、前記電流検出素子の端部側の複数のユニットセルに設けられ
る。
このように、主電流素子と電流検出素子の各素子において、該端部側の複数のユニット
セルに前記第３の領域を設けることにより、アバランシェにより大電流が発生しても、こ
れら複数のユニットセルの破壊を防止でき、アバランシェ耐量を向上できる。 In another aspect of the semiconductor device of the present invention, the third region is provided in a plurality of unit cells on the end side of the main current element and a plurality of unit cells on the end side of the current detection element. .
As described above, in each element of the main current element and the current detection element, even if a large current is generated by the avalanche by providing the third region in the plurality of unit cells on the end side, the plurality of units Cell destruction can be prevented and avalanche resistance can be improved.

本発明の半導体装置の、さらに、他の態様では、前記第３の領域は、前記主電流素子の
最端部のユニットセルの電流検出素子側に設けられた前記第２の領域の周囲と、前記電流
検出素子の最端部のユニットセルの前記主電流素子側に設けられた前記第２の領域の周囲
のみに設けられる。 In still another aspect of the semiconductor device of the present invention, the third region includes a periphery of the second region provided on the current detection element side of the unit cell at the extreme end of the main current element, It is provided only around the second region provided on the main current element side of the endmost unit cell of the current detection element.

例えば、本発明の半導体装置が前記トレンチゲート構造の縦型半導体装置であった場合
、前記第３の領域は主電流素子と電流検出素子の最端部に設けられたユニットセルのトレ
ンチゲート電極の端部側にのみゲート絶縁膜を介して設けられる。
このような構成にすることにより、主電流素子のユニットセル数が少ない場合であって
も、素子としての電気的特性に大きな影響を及ぼすことなく、アバランシェ耐量を向上さ
せることが可能となる。 For example, when the semiconductor device according to the present invention is a vertical semiconductor device having the trench gate structure, the third region is formed by the trench gate electrode of the unit cell provided at the extreme ends of the main current element and the current detection element. The gate insulating film is provided only on the end side.
With such a configuration, even when the number of unit cells of the main current element is small, it is possible to improve the avalanche resistance without greatly affecting the electrical characteristics of the element.

本発明によれば、主電流素子と電流検出素子を有する電流検出機能付きの縦型半導体装
置において、該主電流素子と該電流検出素子の端部のユニットセルの寄生バイポーラトラ
ンジスタのベース領域の抵抗が小さくなるようにして、アバランシェ耐量を従来よりも向
上させることができる。 According to the present invention, in a vertical semiconductor device with a current detection function having a main current element and a current detection element, the resistance of the base region of a parasitic bipolar transistor of the unit cell at the end of the main current element and the current detection element As a result, the avalanche resistance can be improved as compared with the prior art.

以下、図面を参照しながら、本発明の実施形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の一実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す図である
。同図において、図６の上記従来の縦型ｎ−ＭＯＳＦＥＴ１００（以下、縦型ＭＯＳＦＥ
Ｔ１００）の部分と同一の部分には同一の符号を付与している。
図１に示す電流検出機能付き縦型ｎ−ＭＯＳＦＥＴ１０（以下、縦型ＭＯＳＦＥＴ１０
）が図６に示す上記電流検出機能付き縦型ｎ−ＭＯＳＦＥＴ１００と異なる点は、主電流
素子１２の最端部のユニットセル１３及び電流検出素子１４の最端部のユニットセル１５
において、ｐ-型ベース領域１０２内のｎ型ソース領域（ｎ+型ソース領域）１０３の周囲に、それぞれ、ｐ+型領域１６ｓ、１６ｄを形成したことである。 FIG. 1 is a diagram showing a configuration of a vertical MOSFET with a current detection function according to an embodiment of the present invention. In the figure, the conventional vertical n-MOSFET 100 of FIG. 6 (hereinafter referred to as vertical MOSFE).
The same reference numerals are given to the same parts as the part of T100).
A vertical n-MOSFET 10 with a current detection function shown in FIG.
) Differs from the vertical n-MOSFET 100 with current detection function shown in FIG. 6 in that the unit cell 13 at the end of the main current element 12 and the unit cell 15 at the end of the current detection element 14 are different.
The p + -type regions 16s and 16d are formed around the n-type source region (n + -type source region) 103 in the p − -type base region 102, respectively.

このように、縦型ＭＯＳＦＥＴ１０の主電流素子１２及び電流検出素子１４の最端部の
ユニットセル１３、１５において、それぞれ、ｐ+型領域１６ｓ、１６ｄを設けたことに
より、ｎ+型ソース領域１０３、ｐ+型領域１６ｓ（１６ｄ）並びにｐ-型ベース領域１０２、及びｎ-型ドリフト領域１０１から構成される寄生ｎｐｎトランジスタのベース抵抗が、上記従来の縦型ＭＯＳＦＥＴＴ１００の寄生ｎｐｎトランジスタのベース抵抗よりも小さくなる。 Thus, in the unit cell 13, 15 of the top end of the main current element 12 and the current detecting element 14 of the vertical MOSFET 10, respectively, p + -type region 16s, the provision of the 16d, n + -type source region 103 , The p + type region 16s (16d), the p − type base region 102, and the n − type drift region 101, the base resistance of the parasitic npn transistor is higher than the base resistance of the parasitic npn transistor of the conventional vertical MOSFET T100. Becomes smaller.

このことにより、上記のようにしてアバランシェが発生した場合、従来と同等の大電流
が主電流素子１２及び電流検出素子１４の上記端部のユニットセル１３、１５に流れ込ん
でも、縦型ＭＯＳＦＥＴ１０の寄生ｎｐｎトランジスタのベース・エミッタ間の電圧ＶBEは、従来の縦型ＭＯＳＦＥＴ１００よりも小さくなる。このため、縦型ＭＯＳＦＥＴ１０の寄生ｎｐｎトランジスタは、従来の縦型ＭＯＳＦＥＴ１００の寄生ｎｐｎトランジスタよりもオンしにくくなり、縦型ＭＯＳＦＥＴ１０のアバランシェ耐量は従来の縦型ＭＯＳＦＥＴ１００よりも向上する。 As a result, when an avalanche occurs as described above, even if a large current equivalent to that in the past flows into the unit cells 13 and 15 at the end portions of the main current element 12 and the current detection element 14, The base-emitter voltage V BE of the npn transistor is smaller than that of the conventional vertical MOSFET 100. Therefore, the parasitic npn transistor of the vertical MOSFET 10 is less likely to be turned on than the parasitic npn transistor of the conventional vertical MOSFET 100, and the avalanche resistance of the vertical MOSFET 10 is improved as compared with the conventional vertical MOSFET 100.

図２は、本発明の他の実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す図であ
る。同図において、従来の電流検出機能付き縦型ＭＯＳＦＥＴ１００の部分と同一の部分
には同一の符号を付与している。
図２に示す電流検出機能付き縦型ＭＯＳＦＥＴ２０は、主電流素子２２の端部の２つの
ユニットセル２３と、電流検出素子２４の端部の２つのユニットセル２５の構成に特徴が
ある。主電流素子２２の端部の２つのユニットセル２３においては、実施例１の縦型ＭＯ
ＳＦＥＴ１０のユニットセル１３と同様に、ｐ-型ベース領域１０２内のｎ+型ソース領域１０３の周囲にｐ+型領域２６ｓを形成している。また、電流検出素子２４の端部の２つのユニットセル２５においても、ｐ-型ベース領域１０２内のｎ+型ソース領域１０３の周囲にｐ+型領域２６ｄを形成している。 FIG. 2 is a diagram showing the configuration of a vertical MOSFET with a current detection function according to another embodiment of the present invention. In the figure, the same reference numerals are assigned to the same parts as those of the conventional vertical MOSFET 100 with a current detection function.
The vertical MOSFET 20 with a current detection function shown in FIG. 2 is characterized by the configuration of two unit cells 23 at the end of the main current element 22 and two unit cells 25 at the end of the current detection element 24. In the two unit cells 23 at the ends of the main current element 22, the vertical MO of the first embodiment is used.
Similar to the unit cell 13 of the SFET 10, a p + type region 26 s is formed around the n + type source region 103 in the p − type base region 102. Also in the two unit cells 25 at the end of the current detection element 24, a p + type region 26 d is formed around the n + type source region 103 in the p − type base region 102.

このように、縦型ＭＯＳＦＥＴ２０においては、主電流素子２２と電流検出素子２４に
おいて、それらの端部の２つのユニットセル２３、２５のそれぞれのｐ-型ベース領域１
０２内のｎ+型ソース領域１０３の周囲に高不純物濃度のｐ+型領域２６ｓ、ｐ+型領域２６ｄを設けている。このような構成により、アバランシェ耐量の低下を、実施例１の縦型ＭＯＳＦＥＴ１０よりもさらに抑制できる。 Thus, in the vertical MOSFET 20, in the main current element 22 and the current detection element 24, each of the p − type base regions 1 of the two unit cells 23 and 25 at the ends thereof.
Around the n + -type source region 103 in the 02 high impurity concentration of the p + -type region 26s, is provided with a p + -type region 26 d. With such a configuration, a reduction in avalanche resistance can be further suppressed as compared with the vertical MOSFET 10 of the first embodiment.

例えば主電流素子２２と電流検出素子２４の分離幅Ｗがより大きい場合には、主電流素
子２２と電流検出素子２４の端部のユニットセルに流れる電流量もより大きくなるので、
最端部以外の端部のユニットセルにも大きな電流が流れ込む。このため、最端部以降の端
部側のユニットセルのアバランシェ耐量も大きくする必要がある。縦型ＭＯＳＦＥＴ２０
は、このような場合でも端部のユニットセルの破壊を防止できるので、素子破壊を防止で
きる。尚、実施例２では、主電流素子２２と電流検出素子２４において、ｐ+型領域２６
ｓ、２６ｄを設ける端部側ユニットセルの個数を２個としているが、本発明はこれに限定
されるものではない。主電流素子と電流検出素子においてｐ+型領域２６ｓ、２６ｄを設
ける端部側ユニットセルの個数は、主電流素子と電流検出素子の分離幅等に応じて、適宜
、決定するようにしてよい。 For example, when the separation width W between the main current element 22 and the current detection element 24 is larger, the amount of current flowing through the unit cell at the end of the main current element 22 and the current detection element 24 becomes larger.
A large current also flows into the unit cell at the end other than the end. For this reason, it is necessary to increase the avalanche resistance of the unit cell on the end side after the end. Vertical MOSFET 20
Even in such a case, the unit cell at the end can be prevented from being destroyed, so that element destruction can be prevented. In the second embodiment, in the main current element 22 and the current detection element 24, the p + type region 26 is used.
Although the number of end unit cells provided with s and 26d is two, the present invention is not limited to this. The number of end side unit cells in which the p + -type regions 26s and 26d are provided in the main current element and the current detection element may be appropriately determined according to the separation width of the main current element and the current detection element.

図３は、本発明のさらに他の実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す
図である。同図において、図６の上記電流検出機能付き縦型ＭＯＳＦＥＴ１００の部分と
同一部分には同じ符号を付与している。
図３に示す電流検出機能付き縦型ＭＯＳＦＥＴ３０は、主電流素子３２の最端部のユニ
ットセル３３及び電流検出素子３４の最端部のユニットセル３５の構成に特徴がある。該
ユニットセル３３、３５においては、ｐ-型ベース領域１０２内のｎ+型ソース領域１０３の片側（端部側）のみに、それぞれ、ｐ+型領域３６ｓ、３６ｄを設けるようにしている。 FIG. 3 is a diagram showing the configuration of a vertical MOSFET with a current detection function according to still another embodiment of the present invention. In the figure, the same reference numerals are given to the same parts as those of the vertical MOSFET 100 with a current detection function in FIG.
The vertical MOSFET 30 with a current detection function shown in FIG. 3 is characterized by the structure of the unit cell 33 at the end of the main current element 32 and the unit cell 35 at the end of the current detection element 34. In the unit cells 33 and 35, p + type regions 36s and 36d are provided only on one side (end side) of the n + type source region 103 in the p − type base region 102, respectively.

上述したように、主電流素子と電流検出素子の分離幅に応じて、主電流素子と電流検出
素子の端部側に流れ込む電流の量は変化する。したがって、その電流量がそれほど大きく
ない場合には、主電流素子と電流検出素子の最端部のユニットセルの構成を縦型ＭＯＳＦ
ＥＴ３０のようにすることで、実施例１の縦型ＭＯＳＦＥＴ１０よりもスイッチング特性
（ターンオン速度、ターンオフ速度）等の電気的特性を向上できる。 As described above, the amount of current flowing into the end portions of the main current element and the current detection element changes according to the separation width of the main current element and the current detection element. Therefore, when the amount of current is not so large, the configuration of the unit cell at the end of the main current element and the current detection element is the vertical MOSF.
By using ET30, electrical characteristics such as switching characteristics (turn-on speed, turn-off speed) can be improved as compared with the vertical MOSFET 10 of the first embodiment.

図４は、本発明のさらに他の実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す
図である。
同図に示す電流検出機能付き縦型ＭＯＳＦＥＴ４０（以下、縦型ＭＯＳＦＥＴ４０）は
プレーナ構造をしており、ｎ型ドレイン領域４１と、このｎ型ドレイン領域４１上に形成
されたｎ-型ドリフト領域４２を母体にして形成されている。 FIG. 4 is a diagram showing a configuration of a vertical MOSFET with a current detection function according to still another embodiment of the present invention.
A vertical MOSFET 40 with a current detection function (hereinafter, vertical MOSFET 40) shown in the figure has a planar structure, and includes an n-type drain region 41 and an n − -type drift region 42 formed on the n-type drain region 41. It is formed with the mother body.

この縦型ＭＯＳＦＥＴ４０は、複数の主電流素子５２と該主電流素子５２間に形成され
た電流検出素子５４から構成されている。主電流素子５２は複数のユニットセル５３を有
し、電流検出素子５４は少なくとも１つのユニットセル５５を有している。
ここで、プレーナ構造縦型ＭＯＳＦＥＴ４０全体の構成を説明すると、ｎ型ドレイン領
域４１の上にｎ-型ドリフト領域４２が形成されている。ｎ-型ドリフト領域４２の上面にはｐ型半導体層４３が形成されており、このｐ型半導体層４３の表面にはｎ型ソース領域４４が所定間隔で形成されている。ｎ型ソース領域４４の上方には、ゲート絶縁膜４６を介してゲート４７が形成されている。このゲート絶縁膜４６は、ゲート４７とｐ型半導体層４３の間に形成されている。ゲート４７の他の周囲は層間絶縁膜４５により覆われている。主電流素子５２のｐ型半導体層４３とｎ型ソース領域４４の一部と層間絶縁膜４５の上にはソース電極４８が形成されている。電流検出素子５４のｐ型半導体層４３の上とｎ型ソース領域４４の一部と層間絶縁膜６０の上には電流検出電極５０が形成されている。また、ｎ型ドレイン領域４１の裏面全体にはドレイン電極４９が形成されている。尚、主電流素子５２と電流検出素子５４の間に設けられたゲート４７（４７ａ）及びゲート絶縁膜４６（４６ａ）は、主電流素子５２及び電流検出素子５４内のゲート４７及びゲート絶縁膜４６よりも横幅が広くなっている。 The vertical MOSFET 40 includes a plurality of main current elements 52 and a current detection element 54 formed between the main current elements 52. The main current element 52 has a plurality of unit cells 53, and the current detection element 54 has at least one unit cell 55.
Here, the overall structure of the planar structure vertical MOSFET 40 will be described. The n − type drift region 42 is formed on the n type drain region 41. A p-type semiconductor layer 43 is formed on the upper surface of the n − -type drift region 42, and n-type source regions 44 are formed on the surface of the p-type semiconductor layer 43 at a predetermined interval. A gate 47 is formed above the n-type source region 44 via a gate insulating film 46. This gate insulating film 46 is formed between the gate 47 and the p-type semiconductor layer 43. The other periphery of the gate 47 is covered with an interlayer insulating film 45. A source electrode 48 is formed on the p-type semiconductor layer 43 and part of the n-type source region 44 of the main current element 52 and the interlayer insulating film 45. A current detection electrode 50 is formed on the p-type semiconductor layer 43 of the current detection element 54, a part of the n-type source region 44, and the interlayer insulating film 60. A drain electrode 49 is formed on the entire back surface of the n-type drain region 41. The gate 47 (47a) and the gate insulating film 46 (46a) provided between the main current element 52 and the current detecting element 54 are the gate 47 and the gate insulating film 46 in the main current element 52 and the current detecting element 54. The width is wider than.

上記構成のプレーナ構造縦型ＭＯＳＦＥＴ４０においても、主電流素子５２と電流検出
素子５４の双方において、ｎ型ソース領域４４、ｐ型半導体層４３及びｎ-型ドリフト領
域４２から成る寄生ｎｐｎトランジスタが形成される。
実施例４のプレーナ構造の縦型ＭＯＳＦＥＴ４０の特徴は、主電流素子５２の端部のユ
ニットセル５３と電流検出素子５４の端部のユニットセル５５の構成にある。 Also in the planar structure vertical MOSFET 40 having the above configuration, a parasitic npn transistor including the n-type source region 44, the p-type semiconductor layer 43, and the n − -type drift region 42 is formed in both the main current element 52 and the current detection element 54. The
The feature of the vertical MOSFET 40 of the planar structure of the fourth embodiment is the configuration of the unit cell 53 at the end of the main current element 52 and the unit cell 55 at the end of the current detection element 54.

主電流素子５２の端部のユニットセル５３は、ｎ型ドレイン領域４１、ｎ-型ドリフト
領域４２、ｐ型半導体層４３、ｎ型ソース領域４４、層間絶縁膜４５、ゲート絶縁膜４６
、ゲート４７、ソース電極４８及びドレイン電極４９から構成されている。主電流素子５
２の端部のユニットセル５３の特徴は、ｐ型半導体層４３内の端部側のｎ型ソース領域４
４の周囲に高不純物濃度のｐ+型領域６２ｓを設けたことである。 The unit cell 53 at the end of the main current element 52 includes an n-type drain region 41, an n − -type drift region 42, a p-type semiconductor layer 43, an n-type source region 44, an interlayer insulating film 45, and a gate insulating film 46.
, A gate 47, a source electrode 48, and a drain electrode 49. Main current element 5
The feature of the unit cell 53 at the end of 2 is that the n-type source region 4 on the end side in the p-type semiconductor layer 43.
4 is provided with a p + -type region 62 s having a high impurity concentration around 4.

電流検出素子５４の端部のユニットセル５５は主電流素子５２のユニットセル５３と同
様な構成となっており、ｎ型ドレイン領域４１、ｎ-型ドリフト領域４２、ｐ型半導体層
４３、ｎ型ソース領域４４、層間絶縁膜６０、ゲート絶縁膜４６、ゲート４７及び電流検
出電極５０から構成されている。電流検出素子５４の端部のユニットセル５５の特徴は、
ｐ型半導体層４３内の端部側のｎ型ソース領域４４の周囲に高不純物濃度のｐ+型領域６
２ｄを設けたことである。 The unit cell 55 at the end of the current detection element 54 has the same configuration as the unit cell 53 of the main current element 52, and includes an n-type drain region 41, an n − -type drift region 42, a p-type semiconductor layer 43, and an n-type. The source region 44, the interlayer insulating film 60, the gate insulating film 46, the gate 47, and the current detection electrode 50 are configured. The feature of the unit cell 55 at the end of the current detection element 54 is as follows.
A high impurity concentration p + -type region 6 around the n-type source region 44 on the end side in the p-type semiconductor layer 43.
2d is provided.

このように、プレーナ構造縦型ＭＯＳＦＥＴ４０においては、主電流素子５２の端部の
ユニットセル５３と電流検出素子５４の端部のユニットセル５５のｎ型ソース領域４４の
下部周囲に、それぞれ、高不純物濃度のｐ+型領域６２ｓ、６２ｄを設けるようにしたの
で、実施例１の縦型ＭＯＳＦＥＴ１０と同様なメカニズムにより、従来よりもアバランシ
ェ耐量を向上させることができる。 As described above, in the planar structure vertical MOSFET 40, high impurities are formed around the lower part of the n-type source region 44 of the unit cell 53 at the end of the main current element 52 and the unit cell 55 at the end of the current detection element 54. Since the p + -type regions 62s and 62d having the concentration are provided, the avalanche resistance can be improved as compared with the conventional case by the same mechanism as that of the vertical MOSFET 10 of the first embodiment.

実施例１〜３は本発明を縦型トレンチゲート構造ＭＯＳＦＥＴに適用した例であるが、
実施例１〜３の縦型トレンチゲート構造ＭＯＳＦＥＴの構成を一部変えることで、本発明
はＩＧＢＴにも適用可能である。
図５は、本発明を適用したＩＧＢＴの構成を示す図である。 Examples 1 to 3 are examples in which the present invention is applied to a vertical trench gate structure MOSFET.
The present invention can also be applied to an IGBT by partially changing the configuration of the vertical trench gate structure MOSFETs of the first to third embodiments.
FIG. 5 is a diagram showing a configuration of an IGBT to which the present invention is applied.

同図に示すＩＧＢＴ７０は、ｐ型半導体層７１上にｎ型ドリフト領域７２が設けられて
いる。ｎ型ドリフト領域７２の表面には所定の深さでｐ型ベース領域７３が選択的に形成
されている。ｐ型ベース領域７３の表面には、所定の深さでｎ型エミッタ領域７４が選択
的に形成されている。そして、ｎ型エミッタ領域７４とｐ型ベース領域７３の一部を貫通
して上記ｎ型ドリフト領域７２に達する深さまで溝７５が形成され、この溝７５内にゲー
ト絶縁膜７６を介して電極材料７７が埋め込まれて、ゲート電極（不図示）に接続される
トレンチゲート７８が形成されている。 In the IGBT 70 shown in the figure, an n-type drift region 72 is provided on a p-type semiconductor layer 71. A p-type base region 73 is selectively formed on the surface of the n-type drift region 72 with a predetermined depth. An n-type emitter region 74 is selectively formed at a predetermined depth on the surface of the p-type base region 73. Then, a groove 75 is formed to a depth reaching the n-type drift region 72 through a part of the n-type emitter region 74 and the p-type base region 73, and an electrode material is formed in the groove 75 via a gate insulating film 76. 77 is embedded to form a trench gate 78 connected to a gate electrode (not shown).

また、上記ｐ型半導体層７１の他面側には、コレクタ電極７９が設けられている。そし
て、上記トレンチゲート７８の表面を覆うようにして層間絶縁膜８０が設けられ、さらに
、隣接するｐ型ベース領域７３の端部と該端部間の上記ｎ型ドリフト領域７２の表面を覆
うようにして層間絶縁膜８１が設けられている。また、さらに、上記ｐ型ベース領域７３
の表面上に、層間絶縁膜８０の上面と側面及び層間絶縁膜８１の端部の上面と側面を覆う
ようにして、主電極（エミッタ電極）８２と電流検出電極８３が所定間隔だけ隔てて形成
されている。 A collector electrode 79 is provided on the other surface side of the p-type semiconductor layer 71. An interlayer insulating film 80 is provided so as to cover the surface of the trench gate 78, and further covers the surface of the n-type drift region 72 between the end portions of the adjacent p-type base region 73 and the end portions. An interlayer insulating film 81 is provided. Further, the p-type base region 73 is further provided.
A main electrode (emitter electrode) 82 and a current detection electrode 83 are formed at a predetermined interval so as to cover the upper surface and the side surface of the interlayer insulating film 80 and the upper surface and the side surface of the end portion of the interlayer insulating film 81 on the surface. Has been.

このように、主電流素子９０と電流検出素子９４は、電気的に分離されてｎ型ドリフト
領域７２上に形成されている。主電流素子９０のｐ型ベース領域７３内の電流検出素子９
４側の最端部のｎ型エミッタ領域７４の周囲にはｐ+型領域８４ｓが設けられている。ま
た、電流検出素子９４のｐ型ベース領域７３内の主電流素子９０側の最端部のｎ型エミッ
タ領域７４の周囲にはｐ+型領域８４ｄが設けられている。 As described above, the main current element 90 and the current detection element 94 are electrically separated and formed on the n-type drift region 72. The current detection element 9 in the p-type base region 73 of the main current element 90
A p + -type region 84 s is provided around the n-type emitter region 74 at the extreme end on the 4 side. A p + -type region 84 d is provided around the n-type emitter region 74 at the end of the p-type base region 73 of the current detection element 94 on the main current element 90 side.

主電流素子９０と電流検出素子９４は、ｎ型エミッタ領域７４、ｐ型ベース領域７３、
ｎ型ドリフト領域７２、ｐ型半導体層７１、トレンチゲート７８、ゲート絶縁膜７６、コ
レクタ電極７９、層間絶縁膜８０及び主電極８２（電流検出素子９４の場合は電流検出電
極８３）から成るユニットセル９１、９５を有している。 The main current element 90 and the current detection element 94 include an n-type emitter region 74, a p-type base region 73,
A unit cell comprising an n-type drift region 72, a p-type semiconductor layer 71, a trench gate 78, a gate insulating film 76, a collector electrode 79, an interlayer insulating film 80, and a main electrode 82 (current detecting electrode 83 in the case of the current detecting element 94). 91, 95.

このＩＧＢＴ７０においても、主電流素子９０と電流検出素子９４のそれぞれのユニッ
トセル９１、９５において、ｎ型エミッタ領域７４、ｐ型ベース領域７３及びｎ型ドリフ
ト領域７２とから成る寄生ｎｐｎトランジスタが形成される。このため、上記のように、
主電流素子９０と電流検出素子９４の最端部のユニットセル９１、９５のそれぞれにおい
て、ｎ型エミッタ領域７４の周囲（上面を除く）にｐ+型領域８４ｓ、８４ｄを形成する
ことにより、実施例１の縦型ＭＯＳＦＥＴ１０と同様なメカニズムによりアバランシェ耐
量が従来よりも向上する。 Also in this IGBT 70, in each unit cell 91, 95 of the main current element 90 and the current detection element 94, a parasitic npn transistor including an n-type emitter region 74, a p-type base region 73, and an n-type drift region 72 is formed. The For this reason,
The p + -type regions 84 s and 84 d are formed around the n-type emitter region 74 (excluding the upper surface) in each of the unit cells 91 and 95 at the extreme ends of the main current element 90 and the current detection element 94. By a mechanism similar to that of the vertical MOSFET 10 of Example 1, the avalanche resistance is improved as compared with the conventional case.

実施例１〜４は、いずれもｎ−ＭＯＳＦＥＴであるが、本発明は逆導電型のｐ−ＭＯＳ
ＦＥＴにも適用可能である。また、本発明は、実施例５に示すＩＧＢＴ７０に限定される
ものではなく、実施例２〜３の縦型ＭＯＳＦＥＴの構成を適用したＩＧＢＴも含まれる。
その他、本発明の趣旨を変えない範囲内で、種々の変形が実施可能である。 Each of Examples 1 to 4 is an n-MOSFET, but the present invention is a reverse conductivity type p-MOS.
It is applicable also to FET. The present invention is not limited to the IGBT 70 shown in the fifth embodiment, and includes an IGBT to which the configuration of the vertical MOSFETs of the second to third embodiments is applied.
In addition, various modifications can be implemented without departing from the scope of the present invention.

本発明は、ＤＣ−ＤＣコンバータやインバータなどの様々なパワーエレクトロニクスの
スイッチング素子として広範囲に適用できる。 The present invention can be widely applied as switching elements of various power electronics such as a DC-DC converter and an inverter.

本発明の実施例の縦型ＭＯＳＦＥＴの構成を示す図である。（実施例１）It is a figure which shows the structure of the vertical MOSFET of the Example of this invention. (Example 1) 本発明の他の実施例の縦型ＭＯＳＦＥＴの構成を示す図である（実施例２）It is a figure which shows the structure of the vertical MOSFET of the other Example of this invention (Example 2). 本発明のさらに他の実施例の縦型ＭＯＳＦＥＴの構成を示す図である（実施例３）FIG. 11 is a diagram showing the configuration of a vertical MOSFET according to still another embodiment of the present invention (Embodiment 3). 本発明の別の実施例のプレーナ構造の縦型ＭＯＳＦＥＴの構成を示す図である。（実施例４）It is a figure which shows the structure of the vertical MOSFET of the planar structure of another Example of this invention. (Example 4) 本発明のさらに別の実施例のＩＧＢＴの構成を示す図である。（実施例５）It is a figure which shows the structure of IGBT of another Example of this invention. (Example 5) 従来のトレンチゲート構造を有する縦型ｎ−ＭＯＳＦＥＴの構成を示す図である。It is a figure which shows the structure of the vertical n-MOSFET which has the conventional trench gate structure. 従来のトレンチゲート構造を有するｎチャネルＩＧＢＴの構成を示す図である。It is a figure which shows the structure of the n channel IGBT which has the conventional trench gate structure. 寄生ｎｐｎトランジスタの等価回路を示す図である。It is a figure which shows the equivalent circuit of a parasitic npn transistor. （ａ）は図６の縦型ｎ−ＭＯＳＦＥＴをスイッチング素子として使用した回路を示す図であり、同図（ｂ）は同回路の動作時におけるドレイン電流−ドレイン・ソース間電圧の波形図である。(A) is a figure which shows the circuit which uses vertical n-MOSFET of FIG. 6 as a switching element, The figure (b) is a wave form diagram of the drain current-drain-source voltage at the time of operation | movement of the circuit. .

符号の説明Explanation of symbols

１０ トレンチゲート構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例１）
１２ 主電流素子
１３ ユニットセル１３
１４ 電流検出素子
１５ ユニットセル
１６ｓ、１６ｄ ｐ+型領域
２０ トレンチゲート構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例２）
２２ 主電流素子
２３ ユニットセル
２４ 電流検出素子
２５ ユニットセル
２６ｓ、２６ｄ ｐ+型領域
３０ トレンチゲート構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例３）
３２ 主電流素子
３３ ユニットセル
３４ 電流検出素子
３５ ユニットセル
３６ｓ、３６ｄ ｐ+型領域
４０ プレーナ構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例４）
４１ ｎ型ドレイン領域
４２ ｎ-型ドリフト領域
４３ ｐ型半導体層
４４ ｎ型ソース領域
４５ 層間絶縁膜
４６、４６ａ ゲート絶縁膜
４７、４７ａ ゲート
４８ ソース電極
４９ ドレイン電極
５０ 電流検出電極
５２ 主電流素子
５３ ユニットセル
５４ 電流検出素子
５５ ユニットセル
６０ 層間絶縁膜
６２ｓ、６２ｄ ｐ+型領域
７０ トレンチゲート構造の電流検出機能付きＩＧＢＴ（実施例５）
７１ ｐ型半導体層
７２ ｎ型ドリフト領域
７３ ｐ型ベース領域
７４ ｎ型エミッタ領域
７５ 溝
７６ ゲート絶縁膜
７７ 電極材料
７８ トレンチゲート
７９ コレクタ電極
８０、８１ 層間絶縁膜
８２ 主電極
８３ 電流検出電極
８４ｓ、８４ｄ ｐ+型領域
９０ 主電流素子
９１ ユニットセル
９４ 電流検出素子
９５ ユニットセル
１０１ ｎ-型ドリフト領域
１０２ ｐ-型ベース領域
１０３ ｎ+型ソース領域
１０４ 溝
１０５ ゲート絶縁膜
１０６ 電極材料
１０７ トレンチゲート
１０８ ｎ型半導体層
１０９ ドレイン電極
１１０、１１１ 層間絶縁膜
１１２ 主電極
１１３ 電流検出電極 10 Vertical MOSFET with current detection function of trench gate structure (Example 1)
12 Main current element 13 Unit cell 13
14 Current detection element 15 Unit cell 16s, 16d p + type region 20 Vertical MOSFET with current detection function of trench gate structure (Example 2)
22 Main current element 23 Unit cell 24 Current detection element 25 Unit cell 26s, 26d p + type region 30 Vertical MOSFET with current detection function of trench gate structure (Example 3)
32 main current element 33 unit cell 34 current detection element 35 unit cell 36s, 36d p + type region 40 vertical MOSFET with planar structure current detection function (Embodiment 4)
41 n-type drain region
42 n - type drift region
43 p-type semiconductor layer
44 n-type source region
45 Interlayer insulation film
46, 46a Gate insulating film
47, 47a Gate
48 Source electrode
49 Drain electrode
DESCRIPTION OF SYMBOLS 50 Current detection electrode 52 Main current element 53 Unit cell 54 Current detection element 55 Unit cell 60 Interlayer insulation film 62s, 62d p + type | mold area | region 70 IGBT with a current detection function of trench gate structure (Example 5)
71 p-type semiconductor layer 72 n-type drift region 73 p-type base region 74 n-type emitter region 75 groove 76 gate insulating film 77 electrode material 78 trench gate 79 collector electrode 80, 81 interlayer insulating film 82 main electrode 83 current detection electrode 84s, 84d p + type region 90 main current element 91 unit cell 94 current detection element 95 unit cell 101 n − type drift region 102 p − type base region 103 n + type source region 104 trench 105 gate insulating film 106 electrode material 107 trench gate 108 N-type semiconductor layer 109 Drain electrode 110, 111 Interlayer insulating film 112 Main electrode 113 Current detection electrode

Claims (8)

第１導電型の半導体領域と、
前記半導体領域の表面に形成された第２導電型の第１の領域と、
該第１の領域内に選択的に形成された第１導電型の第２の領域と、
該半導体領域と該第１の領域と該第２の領域に接するように形成されたゲート絶縁膜と
、
該ゲート絶縁膜を挟んで前記第１の領域に対向するように形成されたゲート電極と、
前記第１の領域と前記第２の領域に接続された取り出し電極を有するユニットセルが複
数設けられた主電流素子と、
前記ユニットセルが少なくとも１つ設けられ、前記第１の領域が前記主電流素子の第１
の領域と所定間隔隔てて形成された、前記半導体領域を前記主電流素子と共通する電流検
出素子を備え、
前記主電流素子の前記電流検出素子側の端部に設けられた少なくとも１つの前記ユニッ
トセルと前記電流検出素子の前記主電流素子側の端部に設けられた少なくとも１つのユニ
ットセルは、前記第１領域内の前記第２の領域の周囲が前記第１の領域よりも不純物濃度
の高い第２導電型の第３の領域で覆われていること、
を特徴とする半導体装置。 A first conductivity type semiconductor region;
A first region of a second conductivity type formed on the surface of the semiconductor region;
A second region of the first conductivity type selectively formed in the first region;
A gate insulating film formed to be in contact with the semiconductor region, the first region, and the second region;
A gate electrode formed to face the first region with the gate insulating film interposed therebetween;
A main current element provided with a plurality of unit cells each having an extraction electrode connected to the first region and the second region;
At least one unit cell is provided, and the first region is a first of the main current element.
A current detection element that is formed at a predetermined interval from the region and the semiconductor region is shared with the main current element,
At least one unit cell provided at an end portion of the main current element on the current detection element side and at least one unit cell provided at an end portion of the current detection element on the main current element side include the first cell The periphery of the second region in one region is covered with a third region of the second conductivity type having a higher impurity concentration than the first region,
A semiconductor device characterized by the above. 前記ゲート電極は、前記第２の領域と前記第１の領域を貫いて前記半導体領域に達する
深さまで形成されていることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the gate electrode is formed to a depth reaching the semiconductor region through the second region and the first region. 前記主電流素子と前記電流検出素子は、前記半導体領域上に形成された層間絶縁膜によ
り電気的に分離されていることを特徴とする請求項２記載の半導体装置。 3. The semiconductor device according to claim 2, wherein the main current element and the current detection element are electrically separated by an interlayer insulating film formed on the semiconductor region. 前記ゲート電極は、前記第１の領域及び前記半導体領域の上方に前記ゲート絶縁膜を介
して形成されていることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the gate electrode is formed above the first region and the semiconductor region via the gate insulating film. 前記主電流素子と前記電流検出素子の間に設けられた前記ゲート電極は、前記主電流素
子及び前記電流検出素子内のユニットセルのゲート電極よりも横幅が広いことを特徴とす
る請求項４記載の半導体装置。 5. The gate electrode provided between the main current element and the current detection element is wider in width than the gate electrode of the unit cell in the main current element and the current detection element. Semiconductor device. 前記第３の領域は、前記主電流素子の最端部のユニットセルと、前記電流検出素子の最
端部のユニットセルのみに形成されていること、
を特徴とする請求項１記載の半導体装置。 The third region is formed only in the unit cell at the end of the main current element and the unit cell at the end of the current detection element;
The semiconductor device according to claim 1. 前記第３の領域は、前記主電流素子の端部側の複数のユニットセルと、前記電流検出素
子の端部側の複数のユニットセルに設けられていることを特徴とする請求項１記載の半導
体装置。 The said 3rd area | region is provided in the several unit cell by the side of the edge part of the said main current element, and the several unit cell by the side of the edge part of the said current detection element, The said 1st area | region is provided. Semiconductor device. 前記第３の領域は、前記主電流素子の最端部のユニットセルの電流検出素子側に設けら
れた前記第２の領域の周囲と、前記電流検出素子の最端部のユニットセルの前記主電流素
子側に設けられた前記第２の領域の周囲のみに設けられていることを特徴とする請求項２
記載の半導体装置。


The third region includes the periphery of the second region provided on the current detection element side of the end cell of the main current element and the main cell of the unit cell at the end of the current detection element. 3. The device according to claim 2, wherein the second region is provided only around the second region provided on the current element side.
The semiconductor device described.


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Cited By (3)

* Cited by examiner, † Cited by third party
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WO2010109596A1 (en) * 2009-03-24 2010-09-30 トヨタ自動車株式会社 Semiconductor device
CN109742139A (en) * 2019-01-23 2019-05-10 电子科技大学 A kind of single gate control voltage and current Sampling device based on LIGBT
CN109786450A (en) * 2019-01-23 2019-05-21 电子科技大学 A kind of grid-controlled type Sampling device based on LIGBT

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010109596A1 (en) * 2009-03-24 2010-09-30 トヨタ自動車株式会社 Semiconductor device
US8604514B2 (en) 2009-03-24 2013-12-10 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP5447504B2 (en) * 2009-03-24 2014-03-19 トヨタ自動車株式会社 Semiconductor device
CN109742139A (en) * 2019-01-23 2019-05-10 电子科技大学 A kind of single gate control voltage and current Sampling device based on LIGBT
CN109786450A (en) * 2019-01-23 2019-05-21 电子科技大学 A kind of grid-controlled type Sampling device based on LIGBT
CN109742139B (en) * 2019-01-23 2021-04-13 电子科技大学 LIGBT-based single-gate control voltage and current sampling device
CN109786450B (en) * 2019-01-23 2021-04-13 电子科技大学 Grid-controlled sampling device based on LIGBT

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