JP2005174009A - プログラム書換処理装置 - Google Patents

Abstract

【課題】 簡単な構成を付け足すことにより、複数のＣＰＵを備えた機器であっても、各ＣＰＵの動作プログラムを、単一の外部メモリにより書き換えることができるプログラム書換処理装置を提供すること。
【解決手段】 外部メモリ１６が第１回路１７の第１コネクタ１０に接続された場合、書換プログラムが動作し、第１ＣＰＵ６の初期化（Ｓ１０）を行った後、第１入力デバイス９の入力信号の状態を判断する（Ｓ１１）。第１入力デバイスの入力信号は、Ｈレベルとなっているため、外部メモリ１６内の第１ＣＰＵ動作プログラムを第１フラッシュメモリ８に書き込む（Ｓ１２）。外部メモリ１６が第２回路１８の第２コネクタ１４に接続された場合、第２入力デバイス１５の入力信号の状態を判断する（Ｓ１１）。第２入力デバイス１５の入力信号はＬレベルとなっているため、外部メモリ１６内の第２ＣＰＵ動作プログラムを第２フラッシュメモリ１３に書き込む（Ｓ１３）。
【選択図】 図１

Description

本発明は、複数のＣＰＵ回路部を備え、それぞれのＣＰＵ回路部がプログラム用の書き換え可能な不揮発メモリを有し、それぞれのＣＰＵの処理により外部のメモリからプログラムを受領して、不揮発メモリの内容を書き換えるプログラム書換処理装置に関する。

従来、例えば画像形成装置において、仕様変更、プログラムミス等により、プログラムを変更する必要が生じた時は、ＲＯＭ（リード・オンリ・メモリ）を交換していた。この交換には装置の外装カバーを取り外すなどの面倒な処理が必要であった。
このような状況下で、ＲＯＭの交換をすることなくプログラムを変更する技術が特許文献１に記載の発明である。
特開平８−８３１７５号公報

この特許文献１に記載の発明では、制御ＣＰＵの動作プログラムが書き込まれている電気的に書換可能な不揮発メモリ（フラッシュメモリ）の内容を、前記フラッシュメモリの内容を書き換える制御と書き換える内容が記憶されている外部メモリが、コネクタに接続された場合に書き換えを行うものである。
この特許文献１記載の発明を、図６および図７を参照して説明する。図６に示すように、ＣＰＵ１はフラッシュメモリ３と外部メモリ４が接続されるコネクタ５と、データバスにより接続されている。また、切換回路２は、ＣＰＵ１とフラッシュメモリ３，コネクタ５とアドレスバスで接続されているが、外部メモリ４が接続されているときといないときで、アドレスバスの最上位ビットを反転させることにより、図７に示すようにフラッシュメモリ３、外部メモリ４のアドレスを切り換え、外部メモリ４が接続されていない場合、ＣＰＵ１はフラッシュメモリ３に既に書き込まれているプログラムで動作し、外部メモリ４が接続されている場合は、外部メモリ４内のプログラムを元にＣＰＵ１が動作するものである。
外部メモリ４内には、フラッシュメモリ３を書き換えるための書換プログラムと、ＣＰＵ１の動作プログラムが予め記憶されており、コネクタ５に接続されて外部メモリ４内のプログラムが実行されたとき、前記書換プログラムによりフラッシュメモリ３には、外部メモリ４内の前記ＣＰＵ１の動作プログラムが書き込まれることになる。

ところで、近年、複雑化した制御を行う機器では、１つの機器内に複数の制御ＣＰＵ（中央演算処理装置）を備え、それぞれのＣＰＵの動作プログラムは、不具合の対策や新規機能の拡張のため、しばしば書き換える必要が生じている。
これに対して、特許文献１記載の発明では、１つのＣＰＵ１に対応するプログラムが記憶された外部メモリ４をコネクタ６に接続することによって、そのＣＰＵ１のプログラムを簡便に書き換える手段を提供しているが、ＣＰＵが複数ある機器の場合、そのＣＰＵの数だけ外部メモリを用意しなければならないという煩雑さも併せ持っている。
そこで、本発明の目的は、従来技術の装置に簡単な構成を付け足すことにより、複数のＣＰＵを備えた機器であっても、それぞれのＣＰＵの動作プログラムを、単一の外部メモリにより書き換えることができるプログラム書換処理装置を提供することである。

請求項１記載の発明では、制御プログラムが書き込まれた書き換え可能な不揮発メモリと、この不揮発メモリの制御プログラムに基づき制御命令を出す演算処理装置と、入力信号を受領する入力デバイスとを備えた回路を複数備え、且つ、前記各回路の各不揮発メモリへの書き換えプログラムおよび各回路の演算処理装置の動作プログラムを保持している外部メモリと、前記各回路の不揮発メモリと、演算処理装置と外部メモリとを接続することができるコネクタと、をさらに備え、前記コネクタに外部メモリが接続された場合には、前記演算処理装置と接続された前記不揮発メモリと前記外部メモリのアドレスの上位１ビットを反転させることにより、前記演算処理装置は、前記外部メモリに記憶されたプログラムを実行可能な書換処理装置であって、前記入力デバイスにはあるレベルの信号を入力し、他の回路の入力デバイスには他のレベルの信号を入力した場合、入力された信号のレベルにより回路を識別し、この識別に応じて前記外部メモリに記憶された書き換えプログラムにより、前記不揮発メモリに書き込まれた、演算処理装置の動作プログラムを前記コネクタを介して書き換えることにより、前記目的を達成する。

請求項２記載の発明では、請求項１記載の発明において、前記不揮発メモリと、前記演算処理装置と、前記入力デバイスとを備えた回路を１対備え、前記入力デバイスに入力される信号がＨレベルかＬレベルかでどちらの回路かを識別することを特徴とする。
請求項３記載の発明では、請求項１記載の発明において、接続された、前記不揮発メモリと、前記演算処理装置と、前記入力デバイスとを備えた回路の数に応じて、前記入力デバイスに入力されるパラレルポートによるデジタル信号入力により、どの回路かを識別することを特徴とする。
請求項４記載の発明では、請求項１記載の発明において、接続された、前記不揮発メモリと、前記演算処理装置と、前記入力デバイスとを備えた複数の回路を、前記入力デバイスに入力されるアナログ信号によりどの回路かを識別することを特徴とする。

請求項１記載の発明では、複数の回路を有していた場合でも、単一の外部メモリに存在する回路数分のＣＰＵ動作プログラムを記憶させておくことができ、さらに多くの回路のフラッシュメモリの書き換えが間違えなく行えるようになる。
請求項２記載の発明では、同一の外部メモリ内に異なる２つの回路のＣＰＵ動作プログラムを記憶させておき、接続された回路がどちらの回路か自動的に認識して、対応する動作プログラムを回路上のフラッシュメモリに書き換えるため、外部メモリを２つ用意しなくても良く、またどちらに接続しても接続された回路を判断しているので、回路を間違ってフラッシュメモリを書き換えてしまうような失敗は起こらないようにすることができる。

請求項３記載の発明では、外部メモリが接続されている回路を判断するための入力デバイスへの入力信号をパラレルのデジタル信号入力により行えるため、比較的簡単に回路を構成することができる。
請求項４記載の発明では、外部メモリが接続されている回路を判断するための入力デバイスへの入力信号をアナログ入力信号により構成しているため、回路数が増えても信号の本数が増えることが無く、理論的にはアナログ入力回路の分解能分の回路数にも対応することができる。

以下、本発明の実施の形態を図１ないし図５を参照して詳細に説明する。
まず、第１の実施例を図１および図２を参照して説明する。この第１の実施例に係る装置は、第１回路１７、第２回路１８および外部メモリ１６により構成されている。第１回路１７は、前記した図６に示した構成と同様の構成を有しており、第１ＣＰＵ６、第１フラッシュメモリ８、第１切換回路７、第１コネクタ１０を備えており、第１ＣＰＵ６には第１入力デバイス９が、アドレスバス、データバスにより接続されている。第１ＣＰＵ６は、演算処理を行う中央演算処理装置であり、第１フラッシュメモリ８は、電気的に書き換え可能な不揮発性メモリであり、制御プログラムが書き込まれている。前記第１ＣＰＵ６は、この第１フラッシュメモリ８に書き込まれているプログラムに従って動作するようになっている。

また、第２回路１８は、少なくとも第２ＣＰＵ１１、第２フラッシュメモリ１３、第２切換回路１２、第２コネクタ１４、第２入力デバイス１５を備えており、これらは第１回路１７と同様の構成である。これら第１回路１７と第２回路１８は、外部メモリ１６と接続している。
これら第１回路１７と第２回路１８は同一機器内、またはそれぞれが別の機器内に配置されていても構わない。ここで、第１回路１７の第１入力デバイス９には、Ｈレベルの信号が常に入力されており、反対に第２回路１８の第２入力デバイス１５には、Ｌレベルの信号が常に入力されている。
外部メモリ１６内には図２に示すように、書換プログラムと第１ＣＰＵ動作プログラム、第２ＣＰＵ動作プログラムが予め記憶されている。特許文献１と同様に、第１コネクタ１０または第２コネクタ１４に接続された場合、外部メモリ１６内の書換プログラムが動作する。

外部メモリ１６内の書換プログラムの動作を図３のフローチャートを参照して説明する。
まず、外部メモリ１６が第１回路１７の第１コネクタ１０に接続された場合、書換プログラムが動作し、第１ＣＰＵ６の初期化（ステップ１０）を行った後、第１入力デバイス９の入力信号の状態を判断する（ステップ１１）。第１入力デバイスの入力信号は、Ｈレベルとなっているため（ステップ１１；Ｈレベル）、外部メモリ１６内の第１ＣＰＵ動作プログラムを第１フラッシュメモリ８に書き込む（ステップ１２）。
一方、外部メモリ１６が第２回路１８の第２コネクタ１４に接続された場合、書換プログラムが動作し、第２ＣＰＵ１１の初期化（ステップ１０）を行った後、第２入力デバイス１５の入力信号の状態を判断する（ステップ１１）。
第２入力デバイス１５の入力信号はＬレベルとなっているため（ステップ１１；Ｌレベル）、外部メモリ１６内の第２ＣＰＵ動作プログラムを第２フラッシュメモリ１３に書き込む（ステップ１３）。
このように外部メモリ１６内の書き換えプログラムは、接続された回路内の入力デバイスの信号状態を読み取り、どの回路に接続されているかを判断し、その回路に対応したＣＰＵ動作プログラムを、回路内のフラッシュメモリに書き込むようにしている。

次に、第２の実施例を説明する。第１の実施例の構成と同じように、ＣＰＵ、フラッシュメモリ、切換回路、入力デバイス、外部メモリおよび接続可能なコネクタを備えた回路が、第１回路と第２回路の２つだけでなく複数存在する場合に関する。各々の接続は第１の実施例と同様である。また、外部メモリには書き換えプログラムと、存在する回路数分のＣＰＵ動作プログラムが既に記憶されている。
この第２の実施例では、各回路の入力デバイスに入力される信号の状態は、他の回路と重複しない状態であり、この場合、前記第１の実施例で動作説明に用いた図３のフローチャートのステップ１１での判断では、接続されている回路の入力デバイスの信号状態を判断し、外部メモリ内の対応するＣＰＵ動作プログラムを、接続されている回路のフラッシュメモリに書き込むものである。
すなわち、存在する回路数分判断できるだけの入力デバイスへの入力信号の状態があり、外部メモリには、存在する回路数分のＣＰＵ動作プログラムが書き込まれている。そして、書き換えプログラムは入力信号の状態により、対応するＣＰＵ動作プログラムを、接続されたフラッシュメモリに書き込むという動作を行うようになっている。

次に、第３の実施例を説明する。
第３の実施例では、図４に示すように、入力デバイスへの入力信号をパラレルのデジタル信号入力によることを特徴としている。
図４では、回路が４個あった場合を例にとっている。
第１入力デバイスから第４入力デバイスは、それぞれ第１回路から第４回路上に存在するものであり、その入力信号はそれぞれ２本ずつのデジタル信号であり、全ての回路で違った状態で信号が入力されているため、書換プログラムはこの信号により、接続された回路が判断できることになる。
具体的には、２本のデジタル信号が共にＨレベルの場合は第１入力デバイス、ＨレベルとＬレベルの場合は第２入力デバイス、ＬレベルとＨレベルの場合は第３入力デバイス、共にＬレベルの場合は第４入力デバイスとしている。

次に、第４の実施例を説明する。
第４の実施例では、図５に示すように、入力デバイスへの入力信号を１本のアナログ信号入力によることを特徴としている。
図５では、回路が５個あった場合を例にとっている。
第１アナログ入力デバイスから第５アナログ入力デバイスは、それぞれ第１回路から第５回路上に存在するものであり、そのアナログ入力信号はそれぞれ異なる電圧の信号が入力されているため、書き換えプログラムはこの信号により、接続された回路が判断できることになる。
具体的には、５Ｖの場合が第１アナログ入力デバイス、４Ｖの場合が第２アナログ入力デバイス、３Ｖの場合が第３アナログ入力デバイス、２Ｖの場合が第４アナログ入力デバイス、１Ｖの場合が第５アナログ入力デバイスとなっている。

第１の実施例の構成を説明した図である。 図１で示した外部メモリの記憶内容を説明する図である。 プログラム書き換えの動作手順を説明したフローチャートである。 第３の実施例における各回路への入力デバイスへの入力信号を説明する図である。 第４の実施例における各回路への入力デバイスへの入力信号を説明する図である。 従来技術である特許文献１記載の発明の構成を説明する図である。 外部メモリがコネクタに未接続時と、接続後の回路のアドレス状態を説明する図である。

符号の説明

１ ＣＰＵ
２ 切換回路
３ フラッシュメモリ
４ 外部メモリ
５ コネクタ
６ 第１ＣＰＵ
７ 第１切換回路
８ 第１フラッシュメモリ
９ 第１入力デバイス
１０ 第１コネクタ
１１ 第２ＣＰＵ
１２ 第２切換回路
１３ 第２フラッシュメモリ
１４ 第２コネクタ
１５ 第２入力デバイス
１６ 外部メモリ
１７ 第１回路
１８ 第２回路

Claims (4)

1. 制御プログラムが書き込まれた書き換え可能な不揮発メモリと、この不揮発メモリの制御プログラムに基づき制御命令を出す演算処理装置と、入力信号を受領する入力デバイスとを備えた回路を複数備え、
   且つ、前記各回路の各不揮発メモリへの書き換えプログラムおよび各回路の演算処理装置の動作プログラムを保持している外部メモリと、
   前記各回路の不揮発メモリと、演算処理装置と外部メモリとを接続することができるコネクタと、をさらに備え、
   前記コネクタに外部メモリが接続された場合には、前記演算処理装置と接続された前記不揮発メモリと前記外部メモリのアドレスの上位１ビットを反転させることにより、前記演算処理装置は、前記外部メモリに記憶されたプログラムを実行可能な書換処理装置であって、
   前記入力デバイスにはあるレベルの信号を入力し、他の回路の入力デバイスには他のレベルの信号を入力した場合、入力された信号のレベルにより回路を識別し、この識別に応じて前記外部メモリに記憶された書き換えプログラムにより、前記不揮発メモリに書き込まれた、演算処理装置の動作プログラムを前記コネクタを介して書き換えることを特徴とするプログラム書換処理装置。
2. 前記不揮発メモリと、前記演算処理装置と、前記入力デバイスとを備えた回路を１対備え、
   前記入力デバイスに入力される信号がＨレベルかＬレベルかでどちらの回路かを識別することを特徴とする請求項１記載のプログラム書換処理装置。
3. 接続された、前記不揮発メモリと、前記演算処理装置と、前記入力デバイスとを備えた回路の数に応じて、前記入力デバイスに入力されるパラレルポートによるデジタル信号入力により、どの回路かを識別することを特徴とする請求項１記載のプログラム書換処理装置。
4. 接続された、前記不揮発メモリと、前記演算処理装置と、前記入力デバイスとを備えた複数の回路を、前記入力デバイスに入力されるアナログ信号によりどの回路かを識別することを特徴とする請求項１記載のプログラム書換処理装置。
   

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