JP2005164850A - 画像表示装置 - Google Patents

Abstract

【課題】 レーザアニールを容易に行なうことができ、むらのない良好な画像を得ることが可能な画像表示装置を提供する。
【解決手段】 この液晶表示装置は、画素電位供給線１０１と信号線３の間に接続されたアナログスイッチ用ＴＦＴ１０２と、画素電位供給線１０１に所定の電位を与えるとともにＴＦＴ１０２を導通させて信号線３の電位を検出する信号線電位検出モード時に、信号線３の電位を検出する信号線電位検出回路２と、画像を表示する表示モード時に、信号線電位検出回路２によって検出された信号線３の電位に基づいて画像信号を補正するデータ補正回路１１とを備える。したがって、レーザアニールの影響によるＴＦＴ１０２の特性むらを補償することができる。
【選択図】 図１

Description

この発明は画像表示装置に関し、特に、画像信号に従って画像を表示する液晶表示装置のような画像表示装置に関する。

従来より、液晶表示装置の表示パネルは、ガラス基板上に形成された低温多結晶シリコンＴＦＴ（薄膜トランジスタ）により構成される。低温多結晶シリコン膜は、ガラス基板上に形成された非晶質シリコン膜にレーザを照射してアニールすることにより形成される。レーザアニールは非晶質シリコン膜の表面にレーザ光を走査することにより行なわれるが、そのときレーザ光の非照射部分が生じないようにレーザ光を照射するため、レーザ光が重ねて照射される領域が生じる。このようなレーザ光が重ねて照射される領域のＴＦＴの特性は、それ以外の１回だけレー光が照射される領域のＴＦＴの特性と異なるため、表示画面上に薄いスジ状もしくは帯状のむらが生じてしまう。

そこで、レーザ光の照射幅をソースフォロワの幅の整数倍（たとえば３倍）とすることで、レーザ光の照射領域の重複部分の幅をソースフォロワの幅の整数倍（たとえば１倍）とし、レーザ光の照射量の異なる２つのソースフォロワでアナログバッファを構成することにより、アナログバッファの特性バラツキを小さくし、表示画面のむらを軽減する方法が提案された（たとえば特許文献１参照）。
特開平８−６２６３７号公報

しかし、この方法では、レーザ光の照射幅や照射領域の重複部分の幅をソースフォロワの幅の整数倍とするため、ソースフォロワの回路ピッチに対してレーザ光の照射幅や照射領域の重複部分に制約が生じる。このため、レーザの照射回数が増加してレーザ照射の所要時間、すなわちレーザアニール工程時間も増大し、ひいてはコストアップを招くといった問題点がある。また、レーザ光の照射幅は固定であるので、回路幅に制約が生じ、また、特に回路ピッチが小さくなってくると、レーザアニール工程におけるレーザ照射の重複部分の長さの精度が要求されることとなる。

それゆえに、この発明の主たる目的は、レーザアニールを容易に行なうことができ、良好な画像を得ることが可能な画像表示装置を提供することである。

この発明に係る画像表示装置は、画像信号に従って画像を表示する画像表示装置であって、複数行複数列に配置され、各々が表示素子を含む複数の画素回路と、画素回路の各列に対応して設けられた信号線を介して、画像信号に応じた電位を画素回路に供給する信号線駆動回路と、信号線の電位を検出する信号線電位検出回路と、信号線電位検出回路の検出結果に基づいて画像信号を補正する補正回路とを備えたものである。

この発明に係る画像表示装置では、信号線の電位の検出結果に基づいて画像信号を補正するので、レーザアニールの影響による信号線の電位むらを補償することができ、むらのない良好な画像を得ることができる。また、レーザ光の照射幅などに制約を設ける必要がないので、レーザアニールを容易に行なうことができる。

図１は、この発明の一実施の形態による液晶表示装置の構成を示すブロック図である。図１において、この液晶表示装置は、信号線駆動回路１、信号線電位検出回路２、垂直走査回路５、画素マトリクス６、および各種配線を含む表示パネル７と、Ａ／Ｄ変換回路８と、メモリ回路９と、メモリ制御回路１０と、データ補正回路１１と、Ｄ／Ａ変換回路１２とを備える。

信号線駆動回路１は、外部より入力されるスタートパルスＳＴＨおよびシフトクロックＣＬＫＨに基づいて順次シフトパルスを生成するシフトレジスタ回路１００と、Ｄ／Ａ変換回路１２から画素電位（アナログ画像信号）Ｖａが与えられる画素電位供給線１０１と、Ｍ個（ただし、Ｍは２以上の整数である）のアナログスイッチ用ＴＦＴ１０２と、Ｍ個のＡＮＤ回路１０３とを含む。Ｍ個のＡＮＤ回路１０３の一方入力ノードはそれぞれシフトレジスタ回路１００から出力されるシフトパルスＳＨ(０)，…，ＳＨ(ｍ)，…，ＳＨ(Ｍ−１)（ただし、ｍはＭよりも小さな整数である）を受け、それらの他方ノードはともに外部制御信号ＷＥを受け、それらの出力信号はそれぞれＭ個のＴＦＴ１０２のゲートに入力される。Ｍ個のＴＦＴ１０２のドレインはともに画素電位供給線１０１に接続され、それらのソースはそれぞれＭ本の信号線３に接続される。外部制御信号ＷＥが活性化レベルの“Ｈ”レベルにされると、シフトパルスＳＨ(０)，…，ＳＨ(ｍ)，…，ＳＨ(Ｍ−１)の各々はＡＮＤ回路１０３を通過してＴＦＴ１０２のゲートに入力される。シフトパルスＳＨ(０)，…，ＳＨ(ｍ)，…，ＳＨ(Ｍ−１)が所定時間ずつ順次“Ｈ”レベルにされると、Ｍ個のＴＦＴ１０２が順次導通し、画素電位ＶａがＭ本の信号線３に順次与えられる。

一方、垂直走査回路５にはスタートパルスＳＴＶおよびシフトクロックＣＬＫＶが入力され、Ｎ本（ただし、Ｎは２以上の整数である）の走査線４を順次走査するための走査パルスを発生する。画素マトリクス６には、Ｎ行Ｍ列の画素が設けられている。各画素は、ゲートが対応の走査線４に接続され、ソース（またはドレイン）が対応の信号線３に接続された画素ＴＦＴ６００を備えており、画素ＴＦＴ６００のドレイン（またはソース）には液晶素子６０１および補助容量６０２が接続されている。

そして、信号線駆動回路１のアナログスイッチ用ＴＦＴ１０２を介して順次サンプリングされた画素電位は、垂直走査回路５の走査対象行の画素ＴＦＴ６００を介して液晶素子６０１に点順次的に印加され、各画素の液晶素子６０１が印加された電位に応じた光学応答を示すことにより表示を行う。このような駆動方法をアナログ点順次方式と呼んでいる。

ここで、信号線駆動回路１、信号線電位検出回路２、垂直走査回路５、画素スイッチ６００はガラス基板上に形成された低温多結晶シリコンＴＦＴにより構成される。低温多結晶シリコンＴＦＴは、例えば、概略以下のようにして形成される。まず、ガラス基板上にＳｉＯ_２等の下地膜を形成した上に、非晶質シリコン膜を形成し、レーザ光を照射してアニールすることにより、多結晶シリコン膜を形成する。次に、パターニング後にゲート絶縁膜をＣＶＤ法により形成する。そして、ゲート電極を形成した後、不純物をイオンドーピングしてソース・ドレインを形成する。その後、層間絶縁膜を形成して、コンタクトホールを開口してソース電極、ドレイン電極を形成する。

図２は、表示パネル７を構成するガラス基板上の各回路の配置を示す図である。例えば、このようなガラス基板上の表示パネル７の領域に対して、レーザアニールを行うためのレーザの照射幅が大きく、１回のレーザ走査で表示パネル７の全面のアニールが可能な場合には問題無いが、表示パネル７の領域が大きくなると、１回のレーザ走査では表示パネル領域全面のレーザ照射が行えず、例えば図３に示すように、複数回に分けてレーザ照射を行うことになる（図３では２回のレーザ照射により表示パネル領域全面を走査する場合を示している）。このとき、レーザ非照射部分が生じないように、各レーザ照射エリアを重ねてアニールを行い、重ね幅を数ｍｍ程度とるのが一般的である。例えば、図３において、クロスハッチングを施した領域が、レーザ照射重ね領域（レーザアニール重ね領域）である。

ところが、このようなレーザ照射の重ね領域では、それ以外の１回のレーザ照射領域とＴＦＴ特性が異なることが知られている。これは、レーザ照射重ね領域では一度レーザアニールが施されて多結晶化したシリコンに再度レーザアニールを施すことになるが、非晶質シリコンと多結晶シリコンではレーザエネルギーの吸収率が異なるため、レーザ照射重ね領域とそれ以外ではシリコンの結晶性に違いが生じるためである。一般に、重ね領域のほうが、重ね領域以外の１回のレーザ照射領域よりも、しきい値や移動度などのＴＦＴ特性が悪化する傾向がある。

ここで、図１に示すアナログ点順次方式の表示パネル７においては、重ね領域にあるアナログスイッチ用ＴＦＴ１０２の特性が他の領域のＴＦＴ特性より悪化している場合、そのオン抵抗が大きくなり、信号線の配線容量を充放電する時間がかかることになる。一般に液晶表示装置では、焼付き現象を考慮して、反転駆動が用いられるが、表示画面のフリッカの面から、走査毎すなわち行毎に液晶素子６０１へ印加する電位の極性を反転させるライン反転駆動やドット反転駆動が好んで用いられる。このように反転駆動を用いて信号線の電位の極性を走査毎に反転する場合、ＴＦＴ特性が悪化してオン抵抗の高い重ね領域の信号線の電位が、所定の書込み時間（サンプリング時間）内に所望の電位に達しないといった問題が発生する。これは、特に高画素数化や高精細化に伴って顕著となる。

画素数の増加によって駆動周波数、すなわち一列当りのアナログスイッチ用ＴＦＴ１０２のサンプリング時間が短くなると、アナログスイッチ用ＴＦＴ１０２を介して充放電される画素部の液晶素子６０１および補助容量６０２を含めたに容量を所定のサンプリング時間で必要レベルまで充放電するために、オン抵抗を一層低下させなければならなくなる。また、画素数増加に伴って信号線数および走査線数が増えると、一本当りの信号線３に対する走査線４とのクロス部（交差部）も増えることになる。これは、クロス部容量の増加により信号線３の配線容量が増加することを意味しており、アナログスイッチ用ＴＦＴ１０２のオン抵抗低下に対する要求はますます厳しくなる。

一方、高精細化によって列間の回路ピッチが狭くなってくると、アナログスイッチ用ＴＦＴ１０２のチャネル幅を確保するために、チャネル幅方向が信号線の伸びる方向（図２の上下方向）に形成する必要が生じる。ところが、特に携帯電話等に代表される情報機器端末に用いられる小型な表示装置の場合、表示エリアの周縁部(額縁部)の幅に対する制約が非常に厳しく、アナログスイッチ用ＴＦＴ１０２のチャネル幅にも制限が生じてくる。このようなサイズに対する制約を満足しようとすると、サンプリング時間に対して十分余裕のあるオン抵抗を確保することが困難となってくる。

このようにサイズ制約を満足しつつオン抵抗を低下させる場合、所定のサンプリング時間に対する容量負荷の充放電時間に対する裕度が十分に確保できなくなり、ＴＦＴ特性が劣化するレーザアニール重ね部に対応する列の充放電不足が生じ、表示画面上に薄いスジ状もしくは帯状のむらが視認されやすくなる。

そこで、本実施の形態では、各列の信号線３の電位を予め検出して、画像表示時には、この信号線電位の検出結果に基づいて画像データを補正して書込みを行うようにした。図１に戻って、信号線電位検出回路２は、Ｍ個のＡＮＤ回路２００、Ｍ個の検出スイッチ用ＴＦＴ２０１、電位検出線２０２、検出結果出力用バッファ回路２０３、およびリセット用ＴＦＴ２０４を含む。Ｍ個のＡＮＤ回路２００の一方入力ノードはそれぞれシフトレジスタ回路１００から出力されるシフトパルスＳＨ(０)，…，ＳＨ(ｍ)，…，ＳＨ(Ｍ−１)を受け、それらの他方ノードはともに外部制御信号ＤＥＴを受け、それらの出力信号はそれぞれＭ個のＴＦＴ２０１のゲートに入力される。Ｍ個のＴＦＴ２０１のドレインはそれぞれＭ本の信号線３に接続され、それらのソースはともに電位検出線２０２に接続される。検出結果出力バッファ２０３は、電位検出線２０２の電位を増幅してＡ／Ｄ変換回路８に出力する。リセット用ＴＦＴ２０４は、電位検出線２０２とリセット電位Ｖｒｓｔのラインとの間に接続され、そのゲートはリセット信号ＲＥＳＥＴを受ける。

次に各列の信号線電位検出モード時の動作を説明する。図４は信号線電位検出モードにおける動作シーケンスの概略を示す図である。まず、コントローラから走査線４を走査する垂直走査回路５へ供給されるスタートパルスＳＴＶおよびシフトクロックＣＬＫＶを停止して垂直走査回路５の動作を停止することにより走査線４の走査を停止する。なお、図１にコントローラは特に図示していない。この状態でシフトレジスタ回路１００にスタートパルスＳＴＨおよびシフトクロックＣＬＫＨを供給し、順次シフトパルスＳＨ(０)，…，ＳＨ(ｍ)，…，ＳＨ(Ｍ−１)を発生する。ここでは、列数をＭとする。

各列に対応したシフトパルスを発生する期間をここではサンプル期間と称することとする。１サンプル期間の動作シーケンスを図５に示す。１サンプル期間の前半は、書込みイネーブル信号ＷＥが活性化レベルの“Ｈ”レベルとなり、信号線駆動回路１の当該列に対応するＡＮＤ回路１０３を介してアナログスイッチ用ＴＦＴ１０２のゲートに印加され、同ＴＦＴ１０２が導通し、画素電位をアナログスイッチ用ＴＦＴ１０２を介して信号線３へ印加する。このとき、書込みイネーブル信号ＷＥが活性化レベルとなる期間を、通常の表示モード時にアナログスイッチ用ＴＦＴ１０２が導通して画素電位Ｖａをサンプリングして信号線３へ印加するときのサンプリング時間Ｔｓと同じ期間に設定しておく。表示モード時には、走査されている画素ＴＦＴ６００も導通して液晶素子６０１にも信号線３の電位が印加されるが、信号線電位検出モードでは、画素の走査を停止しているので、画素ＴＦＴ６００は導通しておらず、アナログスイッチ用ＴＦＴ１０２の出力端からみた負荷容量は表示モード時よりも若干小さくなる。しかしながら、アナログスイッチ用ＴＦＴ１０２の負荷容量は信号線３と走査線４等の配線とのクロス部容量が支配的であるので、ここでは、液晶素子６０１や補助容量６０２を無視できるものとして説明する。このようにして、サンプル期間の前半では、信号線３の配線容量を充放電することにより、信号線３の電位Ｖｄａｔａは通常の表示モードとほぼ同電位±Ｖｄとなる。

本実施の形態では、上述したように、表示モード時には、ライン反転駆動やドット反転駆動を用いるものとする。このため、信号線３の電位の極性は書込みの度に反転する。そこで、ここでは、まず各列毎に順次正極性の電位を書込んだ後に信号線電位を検出するという動作を繰り返し、その後、各列毎に負極性の電位を書込んだ後に信号線電位を検出するという動作を繰り返すものとする。

また、シフトパルスＳＨ(０)，…，ＳＨ(ｍ)，…，ＳＨ(Ｍ−１)は、当該列の信号線電位検出回路２のＡＮＤ回路２００に入力される。１サンプル期間の前半には、検出イネーブル信号ＤＥＴを非活性化レベルの“Ｌ”レベルとし、信号線電位検出回路２のＡＮＤ回路２００の出力を非活性化レベルの“Ｌ”レベルとする。さらに、１サンプル期間の前半にリセット信号ＲＥＳＥＴが活性化レベルの“Ｈ”レベルとなり、電位検出線２０２の電位をリセット電位Ｖｒｓｔにリセットしておく。ここでは、各画素の液晶素子６０１の対向電極や補助容量６０２が接続される共通電位Ｖｃｏｍとリセット電位Ｖｒｓｔを同電位とする。

次に、１サンプル期間の後半では検出モード動作となり、書込みイネーブル信号ＷＥは非活性化レベルの“Ｌ”レベルとなり、検出イネーブル信号ＤＥＴが活性化レベルの“Ｈ”レベルとなり、当該列のシフトパルスＳＨ(ｘ)も依然として活性化レベルの“Ｈ”レベルであるので、ＡＮＤ回路２００の出力も活性化レベルの“Ｈ”レベルとなって、検出用ＴＦＴ２０１を導通状態とする。

このとき、１サンプル期間の前半の書込みモード動作時に信号線３に印加された電位は、信号線３の配線容量に保持されているので、これを検出用ＴＦＴ２０１を導通することにより電位検出線２０２へ読出して検出する。このときの検出電位は、信号線３の配線容量Ｃｄに保持されていた電荷を、信号線３の配線容量Ｃｄと電位検出線２０２の配線容量Ｃｔで容量分割した値にまで低下する。電位検出線２０２の配線容量Ｃｔは主に信号線３とのクロス部の容量となり、画素の列数・行数の関係から、信号線容量Ｃｄの数倍になる可能性もあるので、電位検出線２０２の配線容量Ｃｔを少なくするために、電位検出線２０２の配線幅を信号線３よりも小さくしておくことが望ましい。

このようにして電位検出線２０２に出力された電位は、バッファ回路２０３を介して液晶表示パネル７の外部へ出力される。ここで、液晶表示パネル７の外部の配線容量の影響が無くなるようにバッファ回路２０３を設ける。バッファ回路２０３より出力される検出電位Ｖｏは後段のＡ／Ｄ変換回路８のサンプリングパルスＳＭＰによりサンプリングされて検出サンプル電位Ｖｓｍｐとなる。そして、この検出サンプル電位はＡ／Ｄ変換されてデジタル検出データとしてメモリ制御回路１０によりメモリ回路９を制御することによりメモリ回路９の所定のアドレスにストアされる。このようなに動作を列毎に順次繰り返すことにより信号線電位が検出される。

ここでは、以上のような各列毎の書込み・信号線電位検出動作を、反転駆動の２つの階調レベルに対応する正・負それぞれ２種類、計４種類の基準画像信号電位±Ｖref(Ｋ１)、±Ｖref(Ｋ２)について行う。

ここではまず、正極性の基準画像信号電位＋Ｖref(Ｋ１)を書込むときの信号線電位の検出を行うものとするが、反転駆動を前提としているので、書込む前の信号線電位は、負極性−Ｖref(Ｋ１)を書込んだ状態から基準画像信号電位＋Ｖref(Ｋ１)が書込まれなければならない。従って、予め、画像信号電位を−Ｖref(Ｋ１)として、列毎の書込みおよび信号線電位検出を行っておくが、あくまで信号線３の電位を負極性とするためであるので、このときの検出結果は使用しない。その後、列毎に順次、基準画像信号電位＋Ｖref(Ｋ１)を書込んで信号線電位を検出していく。同様に、列毎に順次、負極性の基準画像信号電位−Ｖref(Ｋ１)書込みおよび信号線電位検出を行う。さらに、同様にして、レベルをＫ２に変えた状態で、−Ｖref(Ｋ２)書込み、＋Ｖref(Ｋ２)書込み・検出、−Ｖref(Ｋ２)書込み・検出という動作を順次列毎に行う。

以上のようにして、反転駆動の２つの階調レベルに対応する正・負それぞれ２種類、計４種類の基準画像信号電位±Ｖref(Ｋ１)、±Ｖref(Ｋ２)に対する信号線電位が検出され、デジタル検出データとしてメモリへストアされた後、信号線電位検出モードが終了する。なお、本モードは実際の表示モードに先立って、例えば電源投入時の起動時に行っておく。

次に、信号線電位検出モードで検出されたデジタル検出データに基づいて画像信号を補正して書込みを行う表示モードの動作につき説明する。ここでは、表示する画像信号を６ビットのデジタル信号とする。データ補正回路１１では画像信号ＤＶ０〜ＤＶ５が入力され、上述した信号線電位検出モードでメモリにストアされたデジタル検出データに基づいて当該列の画像信号のデータ補正が行われる。

ここで、図６に示すように入力画像信号の各階調レベルｋに対して正極性および負極性の基準レベルＲｅｆｐ(ｋ)、Ｒｅｆｍ(ｋ)を設定する。ここで、この基準レベルをアナログスイッチ用ＴＦＴ１０２がレーザ照射重ね部以外の領域にある信号線の電位に対応させておけば、ＴＦＴ１０２の特性の劣化しているレーザ重ね部にある信号線の電位は、図中の１点鎖線のようになる。

これに対して、信号線電位検出モードで求めた２種類の階調レベルの正極性検出データから階調レベルｋに対する正極性の信号線電位Ｄｐ(ｋ)を線形補間して次式で求める。
Ｄｐ(ｋ)＝（Ｄｐ(２)−Ｄｐ(１)）×(ｋ−Ｋ１)／(Ｋ２−Ｋ１)＋Ｄｐ(１)
同様にして負極性の信号線電位Ｄｐ(ｋ)を線形補間して次式で求める。
Ｄｍ(ｋ)＝（Ｄｍ(２)−Ｄｍ(１)）×(ｋ−Ｋ１)／(Ｋ２−Ｋ１)＋Ｄｍ(１)
そして、次式により正極性補正係数αｐ、負極性補正係数αｍを求め、これにより画像信号を補正して正極性画像信号ＤＶｐ(ｋ)、負極性画像信号ＤＶｍ(ｋ)を求める。ただし、ＤＶＲｐ(ｋ)、ＤＶＲｍ(ｋ)はそれぞれ正極性、負極性の階調ｋに対するＤ／Ａ変換回路１２への入力データである。
αｐ(ｋ)＝Ｄｐ(ｋ)／Ｒｅｆｐ(ｋ)
αｍ(ｋ)＝Ｄｍ(ｋ)／Ｒｅｆｍ(ｋ)
ＤＶｐ(ｋ)＝ＤＶＲｐ(ｋ)／αｐ(ｋ)
ＤＶｍ(ｋ)＝ＤＶＲｍ(ｋ)／αｍ(ｋ)
このようにしてデータ補正回路１１により線形予測(線形補間)によって出力される補正画像信号ＤＶｐおよびＤＶｍをＤ／Ａ変換回路１２にてアナログ信号に変換して液晶表示パネル７の入力電位線に入力する。表示モードにおいては、書込みイネーブル信号ＷＥが常に活性化レベルの“Ｈ”レベルにされ、検出イネーブル信号ＤＥＴが常に非活性化レベルの“Ｌ”レベルにされ、シフトレジスタ回路１００から順次出力されるシフトパルスＳＨ(０)，…，ＳＨ(ｍ），…，ＳＨ(Ｍ−１)により書込み対象列のアナログスイッチ用ＴＦＴ１０２が順次導通して、画素電位供給線１０１の電位がアナログスイッチ用ＴＦＴ１０２、信号線３および画素ＴＦＴ６００を介して液晶素子６０１へ印加される。

この実施の形態では、レーザアニールの重ね部でＴＦＴ特性が劣化して書込み時に信号線電位が所望の電位に達しない場合であっても、信号線電位の検出結果に基づいて画像信号を補正するようにしたので、表示時にレーザアニールの重ね部で生じるスジ状のむらや帯状のむらを抑制することができる。

また、アナログスイッチ用ＴＦＴ１０２群を順次導通するためのシフトパルスが検出スイッチ用ＴＦＴ２０１群を順次導通するためのシフトパルスを兼ねるので、検出スイッチ用ＴＦＴ２０１群を順次導通するためのシフトパルスを生成するためのシフトレジスタ回路を別途設ける必要がなく、回路規模を小さくて済む。

また、共通の電位検出線２０２により各列の信号線電位を順次出力することができるので、信号線電位を外部へ出力するための端子数が少なくて済む。

また、電位検出線２０２をリセット電位Ｖｒｓｔにリセットした後に検出スイッチ用ＴＦＴ２０１を導通して信号線電位を電位検出線２０２へ出力するので、当該列の検出前に電位検出線２０２に充電された電荷の影響を受けることなく、当該列の信号線３の電位を正確に検出することが可能となる。

また、全階調の検出結果を保持しておく必要がないので、検出結果をストアしておくメモリ回路９の容量（規模）を小さくすることができる。

なお、この実施の形態では、信号線電位検出モードにおいて、各列の信号線電位を検出し、全列の検出データをメモリ９にストアしたが、普通の場合、レーザアニールの重ね部の位置が予め判っているので、ＴＦＴ特性劣化による書込み不足が問題となるレーザアニールの重ね部分に対応する列の検出データは各列毎にストアし、書込み不足が問題とならない他の部分に対応する列の検出データは、例えば数列の検出データの平均をメモリにストアしておき、表示モード時には、書込み対象の列がレーザアニールの重ね部に対応するのかどうかを判別し、非重ね部の場合には、信号線電位検出モードにてストアされた数列分の平均値を用いて補正するようにしてもよい。これにより、メモリ容量を節約することができる。

また、この実施の形態においては、表示パネル７に入力される画像信号と信号線電位とが概ね線形特性となる場合について説明したが、アナログスイッチ用ＴＦＴ１０２のオン抵抗は、ゲート・ソース間電位やゲート電位とも関係するため、その非線形性によっては、線形補間により画像信号を補正するだけでは不十分な場合も考えられる。このような場合には、基準レベルの数を増やして、基準レベル間のデータを線形補間して求めるように構成すればよい。また、全ての階調にわたって、基準レベルを設定してもよい。

さらに、データ補正回路１１の補正処理は、例えばルックアップテーブルを参照することによるガンマ補正処理を兼ねるように構成することも可能である。

メモリ回路１８としては、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリやＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリを用いることができる。

不揮発性メモリを用いる場合には、例えば装置の出荷時に信号線電位検出モードを実行し、各列の検出データをメモリ回路９へ書込むようにすれば良い。また、揮発性メモリを用いる場合には、例えば装置の起動時に電位検出モードを実行し、各列の検出データをメモリ回路９へ書込むようにすれば良い。

また、Ｄ／Ａ変換回路１２、データ補正回路１１、メモリ回路９、メモリ制御回路１０、Ａ／Ｄ変換回路１２はコントローラと一体のＡＳＩＣ(Application Specific IC)等として構成することが可能である。

また、データ補正回路１１の動作は、マイクロプロセッサ等によるソフトウェア処理によっても行うことが可能である。

また、この実施の形態では、この発明が液晶表示装置に適用された場合について説明したが、この発明は、画像信号に応じた電位を画素回路に供給することにより画像表示を行なう他の画像表示装置にも適用可能であることは言うまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態による液晶表示装置を示すブロック図である。 図１に示した表示パネルのレイアウトを示す図である。 図２に示した表示パネルのレーザアニール方法を示す図である。 図１に示した液晶表示装置の信号線電位検出モードを示すタイムチャートである。 図４に示した信号線電位検出モードをより詳細に示すタイムチャートである。 入力画像信号レベルと信号線電位検出レベルの関係を示す図である。

符号の説明

１ 信号線駆動回路、２ 信号線電位検出回路、３ 信号線、４ 走査線、５ 垂直走査回路、６ 画素マトリクス、７ 表示パネル、８ Ａ／Ｄ変換回路、９ メモリ回路、１０ メモリ制御回路、１１ データ補正回路、１２ Ｄ／Ａ変換回路、１００ シフトレジスタ回路、１０１ 画素電位供給線、１０２，２０１，２０４，６００ ＴＦＴ、１０３，２００ ＡＮＤ回路、２０２ 電位検出線、２０３ バッファ回路、６０１ 液晶素子、６０２ 補助容量。

Claims (7)

1. 画像信号に従って画像を表示する画像表示装置であって、
   複数行複数列に配置され、各々が表示素子を含む複数の画素回路、
   前記画素回路の各列に対応して設けられた信号線を介して、前記画像信号に応じた電位を前記画素回路に供給する信号線駆動回路、
   前記信号線の電位を検出する信号線電位検出回路、および
   前記信号線電位検出回路の検出結果に基づいて前記画像信号を補正する補正回路を備える、画像表示装置。
2. 前記信号線駆動回路は、
   各列に対応したサンプリングパルスを順次出力するシフトレジスタ回路、および
   それぞれ前記複数列に対応して設けられ、各々が、対応のサンプリングパルスに応答して前記画像信号をサンプリングし対応の信号線に出力する複数の第１のスイッチング素子を含み、
   前記信号線電位検出回路は、それぞれ前記複数列に対応して設けられ、各々が、対応のサンプリングパルスに応答して対応の信号線の電位をサンプリングする複数の第２のスイッチング素子を含み、
   前記信号線の電位を検出する期間においては、前記画素回路の行の走査が停止され、検出対象の信号線に対応する第１のスイッチング素子が導通されてその信号線に所定の電位が出力された後、該第１のスイッチング素子が非導通にされるとともにその信号線に対応する第２のスイッチング素子が導通されてその信号線の電位がサンプリングされる、請求項１に記載の画像表示装置。
3. 前記複数の第２のスイッチング素子の一方端子の各々は対応の列の信号線に接続され、それらの他方端子は共通の電位検出線に接続されている、請求項２に記載の画像表示装置。
4. 前記信号線電位検出回路は、さらに、検出対象の信号線に対応する第１のスイッチング素子が導通されてその信号線に所定の電位が出力されている期間において、前記電位検出線をリセット電位にリセットする第３のスイッチング素子を含む、請求項３に記載の画像表示装置。
5. さらに、前記信号線電位検出回路の検出結果を記憶するメモリ回路を備え、
   前記補正回路は、前記メモリ回路に記憶された信号に基づいて前記画像信号を補正する、請求項１に記載の画像表示装置。
6. 各列毎に、少なくとも２つの階調に対応する少なくとも２つの基準電位が与えられたときの信号線の電位が検出され、その検出結果に基づいて各列毎に線形補間により各階調における補正データが算出され、その補正データに基づいて前記画像信号が補正される、請求項１に記載の画像表示装置。
7. 少なくとも前記画素回路、前記信号線駆動回路および前記信号線電位検出回路は、ガラス基板上に形成された低温多結晶シリコン薄膜トランジスタで構成されている、請求項１から請求項６のいずれかに記載の画像表示装置。

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