JP2005158871A - パッケージ型半導体装置 - Google Patents

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Abstract

【課題】 溶融したはんだが素子外周よりはみ出して、半導体素子の裏面と接合された金属体と短絡し動作不良となることを防止する。
【解決手段】 第３の金属体５の縦横各方向の辺の長さＷｂ１、Ｗｂ２の長さを、相対するエミッタ電極１０の縦横各方向の辺の長さＷｃ１、Ｗｃ２以下とする。これにより、第３の金属体５をエミッタ電極１０とはんだ９ｂにて接合する際に、はんだ９ｂがエミッタ電極１０のエリアからはみ出さないようにできる。従って、第３の金属体５と絶縁性を必要等する部分と十分に絶縁性を確保することができる。例えば、はんだ９ｂが半導体チップ２の裏面側まで回り込んでしまい、半導体チップ２の裏面に備えられたコレクタ電極とエミッタ電極１０が短絡してしまうことを防止することができ、それによる動作不良をなくすことができる。
【選択図】 図２

Description

本発明は、絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと記す）などの半導体素子を備える半導体チップを放熱基板と共にパッケージ化したパッケージ型半導体装置に関するものである。
近年、自動車用インバータ用半導体パワー素子のコストダウンが強く求められている。
パワー素子のコストダウンのためのひとつの手段として素子サイズ・使用個数を低減する方法がある。しかしながら、高耐圧・大電流用の半導体パワー素子（例えば、ＩＧＢＴやＭＯＳＦＥＴなど、あるいはこれらを含んだパワーＩＣ）は、使用時の発熱が大きいため、素子サイズ・使用個数を低減するためには、半導体チップからの放熱性を向上させるための構成が必要となる。
このようにパワー素子の熱抵抗を下げたものとして、例えば、特許文献１に示されるパッケージ型半導体装置がある。このパッケージ型半導体装置では、半導体パワー素子が形成された半導体チップの両面に、はんだ層を介してヒートシンクを接合することにより、半導体チップの両面から放熱できるようにし、放熱性を向上させている。
特開平１３−１５６２２５号公報
上記従来のような構造のパッケージ型半導体装置において、半導体素子の表面に形成された電極上にヒートシンクと電極とを兼用する金属体をはんだ接合する場合、以下のような問題点が生じることが分かった。
（１）溶融したはんだが素子外周よりはみ出して、半導体素子の裏面と接合された金属体と短絡し動作不良となる。
（２）金属体、及びそれに付着した接合剤がオーバハングしてワイヤボンディング部分と接触し動作不良となる。
（３）ワイヤボンディング部、及びガードリンク部との絶縁性確保の為チップサイズが必要以上に大きくなる。
（４）ワイヤボンディング用ツールと金属体との干渉を防止する距離を確保する為に、チップサイズが大きくなる。
（５）金属体のオーバハング部と半導体素子間に入り込むモールド樹脂により発生する剥離応力により、素子の耐久性が低下する。
本発明は、上記問題に鑑みて成され、上記問題のうちの少なくとも１つを解決することを目的とする。
上記目的を達成するため、本発明者らが上記問題の発生原因について鋭意検討を行ったところ、表面電極の大きさに対する金属体の大きさが関係していることが分かった。具体的には、表面金属の大きさに対して金属体の大きさが大きすぎると、上記問題が発生するということが確認された。
そこで、請求項１に記載の発明では、半導体素子が形成された半導体チップ（２）と、半導体チップの主表面側に形成され、半導体素子の第１の領域と電気的に接続される主電極（１０）と、主電極の上に接合材（９ｂ）を介して電気的に接続される金属体（５）と、半導体チップ、主電極および金属体をパッケージ化するパッケージ部（６）とを備え、主電極および金属体を上面から見たときの形状が相対する多角形で構成されており、金属体の各辺の長さが主電極の相対する各辺の長さ以下とされていることを特徴としている。
このため、金属体を主電極と接合材にて接合する際に、接合材が主電極のエリアからはみ出さないようにすることができる。これにより、金属体と絶縁性を必要等する部分と十分に絶縁性を確保することができる。例えば、接合材が半導体チップの裏面側まで回り込んでしまい、半導体チップの裏面に備えられた電極と主電極が短絡してしまうことを防止することができ、それによる動作不良をなくすことができる。
請求項２に記載の発明では、主電極および金属体を上面から見たときの形状が相対する形状で構成されており、金属体の面積が主電極の面積以下となっていることを特徴としている。このように、金属体の面積が主電極の面積以下となるようにしても、請求項１と同様の効果を得ることができる。
なお、これらのようなパッケージ型半導体装置は、例えば請求項３に示されるように、半導体チップの主表面側に形成され、半導体素子の第２の領域と電気的に接続された、第２の領域に印加される電位を制御するためのワイヤ（７）を備えるような半導体装置、例えばＩＧＢＴやＭＯＳＦＥＴに適用することが可能である。
また、これらの場合、請求項４に示されるように、主電極を接合材によってすべて覆った構成とするのが好ましい。また、請求項５に示されるように、主電極および金属体を上面から見たときに、金属体の外形が主電極の外形内に納められた状態になるようにするのが好ましい。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の一実施形態を適用したパッケージ型半導体装置の断面構成を図１に示す。また、図２（ａ）、（ｂ）に、図１に示すパッケージ型半導体装置におけるパッケージ前の部品の上面図および側面図を示す。以下、これらの図に基づいてパッケージ型半導体装置の構成についての説明を行う。
図１に示すように、パッケージ型半導体装置１は、半導体素子としてＩＧＢＴが形成された半導体チップ２と共に、下側のヒートシンクとなる第１の金属体３、上側のヒートシンクとなる第２の金属体４、第２の金属体４と半導体チップ２との間に配置される第３の金属体５を樹脂部６にて封止した構成となっている。また、ワイヤ７を介して半導体チップ２におけるＩＧＢＴのゲート電極（第２の領域）に電気的に接続されたゲート電極用パッド２ａとリード端子８とが接続されており、第１および第２の金属体３、４のそれぞれの一表面とリード端子８の端部とが、パッケージ部に相当する樹脂部６から露出した構成となっている。
第１の金属体３の上面と半導体チップ２の下面との間、半導体チップ２の上面と第３の金属体５の下面との間、第３の金属体５の上面と第２の金属体４の下面との間には、接合材としてのはんだ９ａ、９ｂ、９ｃにて接合されている。このため、図２（ａ）に示されるように、半導体チップ２の表面に形成されたＩＧＢＴのエミッタ領域（第１の領域）に電気的に接続されるエミッタ電極１０は、第２、第３の金属体４、５を介して外部と電気的に接続される。また、半導体チップ２の裏面側には、ＩＧＢＴのコレクタ領域に電気的に接続されるコレクタ電極（図示せず）が形成されるが、このコレクタ電極は第１の金属体３を介して外部と電気的に接続される。
なお、第１または第２の金属体３、４には、それぞれ図示しないリード端子が接続されており、これら各リード端子を通じて外部配線との電気的接続が図れるようになっている。
また、第１および第２の金属体３、４は、半導体チップ２から発せられる熱を放出するための放熱板としても機能する。このため、熱伝導性が良く、電気抵抗が低いＣｕなどで構成される。さらに、第３の金属体５は半導体チップ２から発せられる熱を第２の金属体４側へ逃がすための経路となるものであり、例えばＣｕなどで構成される。
このように構成されるパッケージ型半導体装置１において、図２（ｂ）に示されるように、半導体チップ２が長方形で構成され、エミッタ電極１０と第３の金属体５は、上面形状がほぼ四角形で構成されている。そして、エミッタ電極１０の表面がすべてはんだ９ｂで覆われ、半導体チップ２を上面から見たときに、第３の金属体５がエミッタ電極１０の外枠内に収まり、はみ出さないように接合された構成となっている。
また、半導体チップ２の長辺と平行な方向におけるエミッタ電極１０と第３の金属体５の寸法をそれぞれＷｃ１、Ｗｂ１とすると、エミッタ電極１０の寸法と第３の金属体５の寸法の関係がＷｃ１≧Ｗｂ１となるように設定されている。また、半導体チップ２の短辺と平行な方向におけるエミッタ電極１０と第３の金属体５の寸法をそれぞれＷｃ２、Ｗｂ２とすると、エミッタ電極１０の寸法と第３の金属体５の寸法の関係がＷｃ２≧Ｗｂ２となるようにされている。
以上のように構成されたパッケージ型半導体装置１では、第３の金属体５の縦横各方向の辺の長さＷｂ１、Ｗｂ２の長さが、相対するエミッタ電極１０の縦横各方向の辺の長さＷｃ１、Ｗｃ２以下となるようにされている。このため、第３の金属体５をエミッタ電極１０とはんだ９ｂにて接合する際に、はんだ９ｂがエミッタ電極１０のエリアからはみ出さないようにすることができる。
これにより、第３の金属体５と絶縁性を必要等する部分と十分に絶縁性を確保することができる。例えば、はんだ９ｂが半導体チップ２の裏面側まで回り込んでしまい、半導体チップ２の裏面に備えられたコレクタ電極とエミッタ電極１０が短絡してしまうことを防止することができ、それによる動作不良をなくすことができる。
また、第３の金属体５およびそれに付着したはんだ９ｂがオーバハングして、エミッタ電極１０からひさしの様に張り出してしまうことをなくすことができ、ワイヤ７と第３の金属体５とが接触してしまうことも防止でき、それによる動作不良をなくすこともできる。 そして、従来のように、第３の金属体５とエミッタ電極１０との寸法を規定していない場合、第３の金属体５がエミッタ電極１０からはみ出したとしても、ワイヤ７や半導体素子の外周部に形成されるガードリング部との絶縁性を確保できるように、チップサイズの大型化が必要になる。また、ワイヤ７をボンディングする際に、ボンディング用ツールが第３の金属体５に接触してしまうことを防止するために、ワイヤ７が接続される場所と第３の金属体５との間の距離を設けなければならず、チップサイズの大型化が要求される。
しかしながら、本実施形態のように寸法を規定すれば、ワイヤ７や半導体素子の外周部に形成されるガードリング部との絶縁性を確保できるし、ボンディング用ツールが第３の金属体５に接触してしまうことも防止できるため、チップサイズを必要以上に大きくしなくてもよいという効果も得られる。
さらに、第３の金属体５およびそれに付着したはんだ９ｂがオーバハングした場合、半導体チップ２との間にモールド樹脂が入り込み、モールド樹脂により発生する剥離応力によって半導体素子の耐久性が低下することがある。しかしながら、本実施形態によれば、第３の金属体５およびそれに付着したはんだ９ｂがオーバハングすることも防止できるため、半導体素子の耐久性の低下を防止することができる。
（第２実施形態）
本発明の第２実施形態について説明する。図３（ａ）、（ｂ）は、本実施形態におけるパッケージ型半導体装置のパッケージ前の部品の上面図および側面図を示している。本実施形態では、第１実施形態のようにエミッタ電極１０と第３の金属体５を構成する各辺の寸法関係ではなく、エミッタ電極１０と第３の金属体５の面積を設定するようにしている。具体的には、第３の金属体５とエミッタ電極１０とを上面から見たときの面積をそれぞれＡ１、Ａ２とすると、Ａ１≦Ａ２となるようにしている。言い換えると、それらの面積比、つまりエミッタ電極１０とはんだ９ｂとの接合面積に対する第３の金属体５とはんだ９ｂとの接合面積の比（Ａ１／Ａ２）が１以下となるように設定されている。
このように、エミッタ電極１０と第３の金属体５との面積比を規定することによっても、第１実施形態と同様の効果を得ることができる。
（他の実施形態）
上記実施形態では、半導体チップの表面に形成される電極に相当するエミッタ電極１０と、その上に搭載される第３の金属体５とがともにほぼ四角形とされる場合について説明したが、これらは単なる例示であり、他の形状（例えば多角形）であってもかまわない。また、これらが四角形以外である場合にも、第３の金属体５のうち電極と接続される部分の面積が接合される表面電極の面積以下となるようにすることになる。
また、半導体素子としてＩＧＢＴを例に挙げて説明したが、図１に示されるようなパッケージ型半導体装置１の構成がとられるようなものであれば、どのような素子（例えばＭＯＳＦＥＴ）に対しても本発明を適用することが可能である。また、図１のようにワイヤ７が必要とされない構成の素子であっても、金属体と電極との各辺の長さの関係もしくは面積の関係が成り立てば、上記効果を得ることができる。このような素子としては、例えば、ダイオードなどが考えられる。
本発明の第１実施形態におけるパッケージ型半導体装置の断面構成を示す図である。 （ａ）、（ｂ）は、それぞれ、パッケージ型半導体装置のパッケージ前の部品を示す上面図および側面図である。 （ａ）、（ｂ）は、それぞれ、第２実施形態におけるパッケージ型半導体装置のパッケージ前の部品を示す上面図および側面図である。
符号の説明
１…パッケージ型半導体装置、２…半導体チップ、３…第１の金属体、
４…第２の金属体、５…第３の金属体、６…樹脂部、７…ワイヤ、８…リード端子、
９ａ〜９ｃ…はんだ、１０…エミッタ電極。

Claims (5)

  1. 半導体素子が形成された半導体チップ（２）と、
    前記半導体チップの主表面側に形成され、前記半導体素子の第１の領域と電気的に接続される主電極（１０）と、
    前記主電極の上に接合材（９ｂ）を介して電気的に接続される金属体（５）と、
    前記半導体チップ、前記主電極および前記金属体をパッケージ化するパッケージ部（６）とを備え、
    前記主電極および前記金属体を上面から見たときの形状が相対する多角形で構成されており、前記金属体の各辺の長さが前記主電極の相対する各辺の長さ以下とされていることを特徴とするパッケージ型半導体装置。
  2. 半導体素子が形成された半導体チップ（２）と、
    前記半導体チップの主表面側に形成され、前記半導体素子の第１の領域と電気的に接続される主電極（１０）と、
    前記主電極の上に接合材（９ｂ）を介して電気的に接続される金属体（５）と、
    前記半導体チップ、前記主電極および前記金属体をパッケージ化するパッケージ部（６）とを備え、
    前記主電極および前記金属体を上面から見たときの形状が相対する形状で構成されており、前記金属体の面積が前記主電極の面積以下となっていることを特徴とするパッケージ型半導体装置。
  3. 前記半導体チップの主表面側に形成され、前記半導体素子の第２の領域と電気的に接続された、前記第２の領域に印加される電位を制御するためのワイヤ（７）を備えていることを特徴とする請求項１または２に記載のパッケージ型半導体装置。
  4. 前記主電極は、前記接合材によってすべて覆われていることを特徴とする請求項１ないし３のいずれか１つに記載のパッケージ型半導体装置。
  5. 前記主電極および前記金属体を上面から見たときに、前記金属体の外形が前記主電極の外形内に納められた状態になっていることを特徴とする請求項１ないし４のいずれか１つに記載のパッケージ型半導体装置。

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* Cited by examiner, † Cited by third party
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JP2018093114A (ja) * 2016-12-06 2018-06-14 株式会社東芝 半導体装置

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