JP2005149624A - Shift register circuit and display device - Google Patents
Shift register circuit and display device Download PDFInfo
- Publication number
- JP2005149624A JP2005149624A JP2003386172A JP2003386172A JP2005149624A JP 2005149624 A JP2005149624 A JP 2005149624A JP 2003386172 A JP2003386172 A JP 2003386172A JP 2003386172 A JP2003386172 A JP 2003386172A JP 2005149624 A JP2005149624 A JP 2005149624A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- transistor
- power supply
- bootstrap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
本発明は、シフトレジスタ回路および表示装置に関し、特に絶縁性基板上に単一チャネル(同じ導電型)のトランジスタによって構成されてなるシフトレジスタ回路および当該シフトレジスタ回路を駆動回路の一部に用いた表示装置に関する。 The present invention relates to a shift register circuit and a display device, and more particularly, to a shift register circuit formed of a single channel (same conductivity type) transistor on an insulating substrate and the shift register circuit used as a part of a drive circuit. The present invention relates to a display device.
単一チャネルのMOSトランジスタ、例えばNチャネルのMOSトランジスタのみを用いて構成されてなるシフトレジスタ回路の従来例を図24に示す。同図から明らかなように、従来例に係るシフトレジスタ回路は、NチャネルのMOSトランジスタQn101,Qn102からなるインバータ201、MOSトランジスタQn103,Qn104からなるインバータ202、MOSトランジスタQn105,Qn106からなるインバータ203、……を、NチャネルのMOSトランジスタQn111からなるトランスファーゲート211、MOSトランジスタQn112からなるトランスファーゲート212、MOSトランジスタQn113からなるトランスファーゲート213、……で接続した構成となっている(例えば、非特許文献1参照)。
FIG. 24 shows a conventional example of a shift register circuit constituted by using only a single channel MOS transistor, for example, an N channel MOS transistor. As is apparent from the figure, the shift register circuit according to the conventional example includes an
図25は、従来例に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。図25において、φ1,φ2は2相のクロックパルス、Vinは入力パルスをそれぞれ示している。また、Aはインバータ201の出力パルス、Bは1段目の転送段から出力されるシフトパルス(2段目の入力パルス)、Cはインバータ202の出力パルス、Dは2段目の転送段から出力されるシフトパルス(3段目の入力パルス)、Eはインバータ203の出力パルス、Fは3段目の転送段から出力されるシフトパルス(4段目の入力パルス)をそれぞれ示している。
FIG. 25 is a timing chart for explaining the operation of the conventional shift register circuit. In FIG. 25, φ1 and φ2 indicate two-phase clock pulses, and Vin indicates an input pulse. A is an output pulse of the
1相目のクロックパルスφ1は奇数段の転送段に、2相目のクロックパルスφ2は偶数段の転送段にそれぞれ与えられる。この2相のクロックパルスφ1,φ2を、入力パルスVinの1/2周期ごとに交互に高レベル(以下、“H”レベルと記す)にすることにより、各転送段がチェーン状に接続されてなる回路チェーンの中を入力パルスVinが順に伝搬していく。そして、各転送段からシフトパルスB,D,F,……としてそれぞれ出力される。 The first-phase clock pulse φ1 is applied to the odd-numbered transfer stages, and the second-phase clock pulse φ2 is applied to the even-numbered transfer stages. By making these two-phase clock pulses φ1 and φ2 alternately high level (hereinafter referred to as “H” level) every half cycle of the input pulse Vin, each transfer stage is connected in a chain shape. The input pulse Vin propagates sequentially through the circuit chain. Then, it is output from each transfer stage as shift pulses B, D, F,.
上記構成の従来例に係るシフトレジスタ回路において、1段目の転送段では、入力パルスVinが“H”レベルでかつクロックパルスφ1が“H”レベルのときに、MOSトランジスタQn101とMOSトランジスタQn102が共にオン状態になり、この期間で貫通電流が流れる。2段目の転送段では、1段目の転送段から出力されるシフトパルスB“H”レベルでかつクロックパルスφ2が“H”レベルのときに、MOSトランジスタQn103とMOSトランジスタQn104が共にオン状態になり、この期間で貫通電流が流れる。以降、同様の動作が繰り返される。 In the shift register circuit according to the conventional example having the above configuration, in the first transfer stage, when the input pulse Vin is at “H” level and the clock pulse φ1 is at “H” level, the MOS transistors Qn101 and Qn102 are Both are turned on, and a through current flows during this period. In the second transfer stage, both the MOS transistor Qn103 and the MOS transistor Qn104 are turned on when the shift pulse B “H” level output from the first transfer stage and the clock pulse φ2 are “H” level. In this period, a through current flows. Thereafter, the same operation is repeated.
上述したように、上記従来例に係るシフトレジスタ回路では、各転送段での転送動作ごとに、各転送段の入力パルスとクロックパルスφ1/φ2とが共に“H”レベルになる期間で貫通電流が流れるため、シフトレジスタ回路全体の消費電力が大きくなるという課題があった。特に、絶縁性基板上に形成されるTFT(Thin Film Transistor;薄膜トランジスタ)のポリシリコンプロセスまたはアモルファスシリコンプロセスでは、閾値電圧Vthや移動度μ等のトランジスタ特性のバラツキが単結晶プロセスに比べて大きく、加えてMOSトランジスタのオフ電流Ioffも無視できないため、回路設計時にこれらを考慮する必要がある。 As described above, in the shift register circuit according to the above-described conventional example, each time a transfer operation is performed in each transfer stage, a through current is supplied in a period in which both the input pulse and clock pulse φ1 / φ2 of each transfer stage are at “H” level. This causes a problem that the power consumption of the entire shift register circuit increases. In particular, in a polysilicon process or an amorphous silicon process of a TFT (Thin Film Transistor) formed on an insulating substrate, variations in transistor characteristics such as threshold voltage Vth and mobility μ are larger than in a single crystal process. In addition, since the off-current Ioff of the MOS transistor cannot be ignored, it is necessary to consider these when designing the circuit.
因みに、ポリシリコンプロセスまたはアモルファスシリコンプロセスによって作成されたPチャネルTFTでは、閾値電圧Vthが−1[V]〜−3[V]程度、移動度μが10〜100[cm2 /V・sec]程度、またオフ電流Ioffが1[pA]〜100[nA]程度ばらつく。したがって、回路設計時には、これらトランジスタ特性のバラツキを考慮する必要がある。 Incidentally, in a P-channel TFT produced by a polysilicon process or an amorphous silicon process, the threshold voltage Vth is about −1 [V] to −3 [V], and the mobility μ is 10 to 100 [cm 2 / V · sec]. The off-state current Ioff varies by about 1 [pA] to 100 [nA]. Therefore, it is necessary to consider variations in transistor characteristics when designing a circuit.
図26は、低温ポリシリコンプロセスによって作成されたPチャネルMOS型TFTのゲート電圧Vgsに対するソース・ドレイン間電流Idsの関係(測定結果)を示す特性図である。ゲート電圧Vgsが負で大きい場合はTFTのソース・ドレイン間は導通(オン)状態になり、ゲート電圧Vgsが正の場合はTFTのソース・ドレイン間は遮断(オフ)状態になる。しかし、図26から明らかなように、TFTがオフ後、リーク電流が10-11 〜10-9[A]と大きいため、特に低温ポリシリコンプロセスによって作成されるPチャネルMOS型TFTを用いてシフトレジスタ回路を構成する場合には、リーク電流に強い回路構成が必要になる。 FIG. 26 is a characteristic diagram showing the relationship (measurement result) of the source-drain current Ids with respect to the gate voltage Vgs of a P-channel MOS TFT produced by a low-temperature polysilicon process. When the gate voltage Vgs is negative and large, the TFT is connected (on) between the source and drain, and when the gate voltage Vgs is positive, the TFT is turned off (off). However, as apparent from FIG. 26, after the TFT is turned off, the leak current is as large as 10 −11 to 10 −9 [A], so that the shift is performed using a P-channel MOS type TFT produced by a low-temperature polysilicon process. When configuring a register circuit, a circuit configuration that is resistant to leakage current is required.
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、閾値電圧Vthや移動度μ等のトランジスタ特性のバラツキの影響を受けにくく、かつ貫通電流を抑えて低消費電力化を可能にしたシフトレジスタ回路および表示装置を提供することにある。 The present invention has been made in view of the above-described problems, and the object of the present invention is to be less affected by variations in transistor characteristics such as the threshold voltage Vth and mobility μ, and suppresses through current and reduces power consumption. It is an object of the present invention to provide a shift register circuit and a display device that enable electric power.
本発明によるシフトレジスタ回路は、絶縁性基板上に単一チャネルのトランジスタによって構成されてなるシフトレジスタ回路であって、ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2の電源の電位に設定して前記出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1の電源の電位に設定して前記出力手段の初期状態を確定する初期状態確定手段とを備える基本回路が複数段縦続接続されてなり、前記基本回路の各々が、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする構成となっている。このシフトレジスタ回路は、表示エレメントを含む画素が透明な絶縁性基板上に行列状に配置されてなる画素アレイ部と、単一チャネルのトランジスタによって構成されるシフトレジスタ回路を有し、前記絶縁性基板上に前記画素アレイ部と共に集積されて当該画素アレイ部を駆動する駆動回路とを具備した表示装置において、当該駆動回路のシフトレジスタ回路として用いられる。 The shift register circuit according to the present invention is a shift register circuit configured by a single channel transistor on an insulating substrate, the first transistor having a source connected to a first power source, and the source being the first transistor. A second transistor to which a clock signal is applied to the drain, and the second transistor performs a bootstrap operation; and when the first input signal is applied. The gate potential of the first transistor is set to the potential of the first power supply, and the gate potential of the second transistor is set to the potential of the second power supply to determine the bootstrap state of the output means. When the bootstrap state determining means and the second input signal are given, the gate potential of the first transistor is set to A basic circuit comprising: an initial state determining means for setting the potential of the second power supply and setting the gate potential of the second transistor to the potential of the first power supply to determine the initial state of the output means; Each of the basic circuits has a configuration in which the output signal of the previous basic circuit is used as the first input signal and the output signal of the subsequent basic circuit is used as the second input signal. ing. The shift register circuit includes a pixel array unit in which pixels including display elements are arranged in a matrix on a transparent insulating substrate, and a shift register circuit configured by a single-channel transistor. In a display device including a drive circuit integrated with the pixel array portion on a substrate and driving the pixel array portion, the display device is used as a shift register circuit of the drive circuit.
上記構成のシフトレジスタ回路または当該シフトレジスタ回路を駆動回路のシフトレジスタ回路として用いた表示装置において、ある段の基本回路に第1の入力信号として前段の基本回路の出力信号が与えられると、ブートストラップ状態確定手段は、第1のトランジスタのゲート電位を第1電源の電位にし、第2のトランジスタのゲート電位を第2の電源の電位にする。これにより、ブートストラップ動作を行うための電位の状態が確定し、ブートストラップ動作が行われる。ブートストラップ状態以外では、第2の入力信号として後段の基本回路の出力が与えられることで、初期状態確定手段は、第1のトランジスタのゲート電位を第2電源の電位にし、第2のトランジスタのゲート電位を第1の電源の電位にする。これにより、第2のトランジスタが完全にオフ状態になるため、当該第2のトランジスタに貫通電流が流れない。 In a display device using the shift register circuit having the above configuration or the shift register circuit as a shift register circuit of a driver circuit, when an output signal of a previous basic circuit is given as a first input signal to a basic circuit of a certain stage, The strap state determination means sets the gate potential of the first transistor to the potential of the first power supply and sets the gate potential of the second transistor to the potential of the second power supply. As a result, the potential state for performing the bootstrap operation is determined, and the bootstrap operation is performed. In the state other than the bootstrap state, the output of the subsequent basic circuit is given as the second input signal, so that the initial state determining means sets the gate potential of the first transistor to the potential of the second power supply, and The gate potential is set to the potential of the first power supply. As a result, the second transistor is completely turned off, so that no through current flows through the second transistor.
本発明によれば、初期状態では第2のトランジスタが完全にオフ状態になり、当該第2のトランジスタには貫通電流が流れないため、また、初期状態以外では第1のトランジスタが完全にオフ状態になり、当該第1のトランジスタには貫通電流が流れないため、閾値電圧Vthや移動度μ等のトランジスタ特性のバラツキの影響を受けることなく、消費電力を低減することができる。 According to the present invention, the second transistor is completely turned off in the initial state, and no through current flows through the second transistor, and the first transistor is completely turned off except in the initial state. Thus, since no through current flows through the first transistor, power consumption can be reduced without being affected by variations in transistor characteristics such as threshold voltage Vth and mobility μ.
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図1は、本発明に係るシフトレジスタ回路の構成例を示すブロック図である。図1に示すように、本発明に係るシフトレジスタ回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板(図示せず)上に単一チャネル(同じ導電型)のトランジスタによって構成されてなるシフトレジスタ回路であって、N段のレジスタ(S/R)11−1〜11−Nと、2つのトランスファーゲート回路12,13とを有し、いくつかのデータを並列に記憶しておき、定められた順番で直列に出力し、レジスタ11−1〜11−Nの各々に格納されたデータを最下位桁から1ビットずつ加算処理する機能を持っている。
FIG. 1 is a block diagram showing a configuration example of a shift register circuit according to the present invention. As shown in FIG. 1, the shift register circuit according to the present invention is constituted by a single channel (same conductivity type) transistor on an insulating substrate (not shown) by a polysilicon process or an amorphous silicon process. A shift register circuit, which has N stages of registers (S / R) 11-1 to 11-N and two
本シフトレジスタ回路には、入力パルスSTと2相のクロックパルスCK1,CK2が入力される。図2に、入力パルスST、クロックパルスCK1,CK2およびレジスタ11−1〜11−Nの各入出力IN1(1),IN2(N),OUT(1)〜OUT(N)のタイミング関係を示す。図2から明らかなように、入力パルスSTは1フィールド期間に2回、具体的には1フィールド期間の開始部分と終了部分でアクティブな状態となる。ここでは便宜上、1フィールド期間の開始部分でアクティブとなる入力パルスSTをST1、1フィールド期間の終了部分でアクティブとなる入力パルスSTをST2とする。 The shift register circuit receives an input pulse ST and two-phase clock pulses CK1 and CK2. FIG. 2 shows a timing relationship between the input pulse ST, the clock pulses CK1 and CK2, and the inputs / outputs IN1 (1), IN2 (N), and OUT (1) to OUT (N) of the registers 11-1 to 11-N. . As is clear from FIG. 2, the input pulse ST is activated twice in one field period, specifically, at the start and end parts of one field period. Here, for the sake of convenience, the input pulse ST that is active at the start of one field period is ST1, and the input pulse ST that is active at the end of one field period is ST2.
N段のレジスタ11−1〜11−Nにおいて、あるn段目のレジスタ11−nを基準にして説明すると、レジスタ11−nは前段のレジスタ11−n-1の出力OUT(n−1)を第1の入力IN1とするとともに、後段のレジスタ11−n+1の出力OUT(n+1)を第2の入力IN2とする。そして、前段の出力OUT(n−1)の入力によって2相のクロックパルスCK1,CK2に同期して転送(シフト)動作を行い、後段の出力OUT(n+1)の入力によって初期化を行う。 The N-stage registers 11-1 to 11-N will be described with reference to a certain n-th register 11-n. The register 11-n outputs the output OUT (n-1) of the previous-stage register 11-n-1. Is the first input IN1, and the output OUT (n + 1) of the subsequent register 11-n + 1 is the second input IN2. Then, a transfer (shift) operation is performed in synchronization with the two-phase clock pulses CK1 and CK2 by the input of the output OUT (n−1) at the previous stage, and initialization is performed by the input of the output OUT (n + 1) at the subsequent stage.
正側の電源電圧をVDD、負側の電源電圧をVSSとすると、入力パルスSTおよびクロックパルスCK1,CK2のパルス振幅はVDD〜VSSであり、トランスファーゲート回路12は、入力パルスSTとクロックパルスCK1の立ち下がりでアクティブになることによって1つ目の入力パルスST1を選択し、当該パルスST1を初段のレジスタ11−1に第1の入力IN1として与える。トランスファーゲート回路13は、入力パルスSTとクロックパルスCK2の立ち下がりでアクティブになることによって2つ目の入力パルスST2を選択し、当該パルスST2を最終段のレジスタ11−Nに第2の入力IN2として与える。この入出力関係を実現するためには、本シフトレジスタ回路の総段数Nは偶数である必要がある。
Assuming that the positive side power supply voltage is VDD and the negative side power supply voltage is VSS, the pulse amplitudes of the input pulse ST and the clock pulses CK1 and CK2 are VDD to VSS, and the
なお、ここでは、トランスファーゲート回路12で生成したパルスST1を初段のレジスタ11−1に第1の入力IN1として与え、トランスファーゲート回路13で生成したパルスST2を最終段のレジスタ11−Nに第2の入力IN2として与える構成を採っているが、これらパルスST1,ST2を外部から与える構成を採る場合には、トランスファーゲート回路12,13を設ける必要がない。また、シフトレジスタの総段数Nも偶数である必要がなくなる。
Here, the pulse ST1 generated by the
このように、本発明に係るシフトレジスタ回路は、前段、後段のレジスタ(転送段)の各出力を第1,第2の入力IN1,IN2とすることによって転送動作を行うことを特徴とするとともに、レジスタ11−1〜11−Nとしてブートストラップ型レジスタを、トランスファーゲート回路12,13としてブートストラップ型トランスファーゲートをそれぞれ用いていることを特徴としている。以下に、ブートストラップ型レジスタおよびブートストラップ型トランスファーゲートの構成および動作について具体的に説明する。
As described above, the shift register circuit according to the present invention is characterized in that the transfer operation is performed by setting the outputs of the first and second registers (transfer stages) as the first and second inputs IN1 and IN2. The registers 11-1 to 11-N use bootstrap registers, and the
[第1実施形態]
本発明の第1実施形態に係るシフトレジスタ回路の基本回路(1つのレジスタ)は、ソースが第1電源に接続された第1のトランジスタと、ソースが第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、第1の入力信号が与えられたときに、第1のトランジスタのゲート電位を第1電源の電位に設定するとともに、第2のトランジスタのゲート電位を第2の電源の電位に設定して出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、第2の入力信号が与えられたときに、第1のトランジスタのゲート電位を第2電源の電位に設定するとともに、第2のトランジスタのゲート電位を第1の電源の電位に設定して出力手段の初期状態を確定する初期状態確定手段とを備えた構成となっており、図1のレジスタ11−1〜11−Nの各々として用いられる。
[First Embodiment]
The basic circuit (one register) of the shift register circuit according to the first embodiment of the present invention includes a first transistor whose source is connected to a first power supply, a source connected to the drain of the first transistor, And a second transistor to which a clock signal is applied, and an output means for performing a bootstrap operation of the second transistor, and a gate potential of the first transistor when the first input signal is applied. A bootstrap state determining means for setting the gate potential of the second transistor to the potential of the second power supply to determine the bootstrap state of the output means, and a second input signal When given, the gate potential of the first transistor is set to the potential of the second power supply, and the gate potential of the second transistor is set to the first potential. Source has a configuration that includes an initial state determination means for determining the initial state of the output means is set to a potential used as each of the registers 11-1 to 11-N in FIG.
(実施例1)
図3は、第1実施形態の実施例1に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にPチャネルのMOSトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、正側電源VDD(以下、VDD電源と記す)を第1電源とし、負側電源VSS(以下、VSS電源と記す)を第2電源としている。
(Example 1)
FIG. 3 is a circuit diagram showing a configuration of a basic circuit (register) of the shift register circuit according to Example 1 of the first embodiment. The shift register circuit according to the present embodiment is a bootstrap type register circuit configured by only a P-channel MOS transistor on an insulating substrate such as a glass substrate, and a positive power supply VDD (hereinafter referred to as VDD power supply) is used. The first power supply is used, and the negative power supply VSS (hereinafter referred to as VSS power supply) is used as the second power supply.
図3に示すように、本実施例に係るシフトレジスタ回路の基本回路20は、初期状態確定回路21、ブートストラップ状態確定回路22、出力回路23、ブートストラップ回路24およびリセット回路25を備えるとともに、2つの回路入力端子26,27、クロック端子28、リセット端子29および回路出力端子30を有する構成となっている。
As shown in FIG. 3, the
初期状態確定回路21は、ゲートおよびドレインが回路入力端子26に共通に接続されたダイオード接続構成のPチャネルMOSトランジスタQp11と、ゲートがMOSトランジスタQp11のソースに接続され、ソースがVDD電源に接続されたPチャネルMOSトランジスタQp12とから構成されている。ブートストラップ状態確定回路22は、ソースがVDD電源に接続され、ドレインがMOSトランジスタQp11のソースに接続されたPチャネルMOSトランジスタQp13と、ゲートおよびドレインがMOSトランジスタQp13のゲートと共に、回路入力端子26に共通に接続され、ソースがMOSトランジスタQp12のドレインと共通に接続されたPチャネルMOSトランジスタQp14とから構成されている。
The initial
出力回路23は、ソースがVDD電源に、ゲートがMOSトランジスタQp11のソース、MOSトランジスタQp12のゲートおよびMOSトランジスタQp13のドレインの共通接続ノード(以下、ノードN11と記す)に、ドレインが回路出力端子30にそれぞれ接続されたPチャネルMOSトランジスタQp15と、ソースが回路出力端子30に、ゲートがMOSトランジスタQp12のドレインおよびMOSトランジスタQp14のソースの共通接続ノード(以下、ノードN12と記す)に、ドレインがクロック端子28にそれぞれ接続されたPチャネルMOSトランジスタQp16とから構成されている。クロック端子28には、クロックパルスCK1またはCK2が与えられる。
The output circuit 23 has a source connected to the VDD power source, a gate connected to a common connection node (hereinafter referred to as node N11) of the source of the MOS transistor Qp11, the gate of the MOS transistor Qp12, and the drain of the MOS transistor Qp13, and a drain connected to the
ブートストラップ回路24は、出力回路23の一部を構成するMOSトランジスタQp16と、このMOSトランジスタQp16のゲートとドレインとの間に接続されたキャパシタCapとから構成されている。リセット回路25は、ソースがノードN11に、ドレインがVSS電源に、ゲートがリセット端子29に接続されたPチャネルMOSトランジスタQp17によって構成されている。
The bootstrap circuit 24 includes a MOS transistor Qp16 that constitutes a part of the output circuit 23, and a capacitor Cap connected between the gate and drain of the MOS transistor Qp16. The reset circuit 25 includes a P-channel MOS transistor Qp17 having a source connected to the node N11, a drain connected to the VSS power supply, and a gate connected to the
上記構成の実施例1に係るシフトレジスタ回路の基本回路20において、PチャネルMOSトランジスタQp11〜Qp17は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたTFT(薄膜トランジスタ)である。PチャネルTFTには、ゲート電極がゲート絶縁膜(酸化膜)の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものなどがある。
In the
図4は、ボトムゲート型PチャネルTFTの構造の一例を示す断面図である。図4に示すように、ボトムゲート構造のTFTでは、ガラス基板等の絶縁性基板31の上にゲート電極(Moゲート)32が形成され、その上にゲート絶縁膜33を介してポリシリコン層(または、アモルファスシリコン層)34が形成され、さらにその上に層間絶縁膜35,36が形成されている。また、ゲート電極32の側方のゲート絶縁膜33上には、P+拡散層からなるソース領域37およびドレイン領域38が形成され、これら領域37,38にはAl(アルミニウム)電極39,40が接続されている。
FIG. 4 is a cross-sectional view showing an example of the structure of a bottom gate type P-channel TFT. As shown in FIG. 4, in a TFT having a bottom gate structure, a gate electrode (Mo gate) 32 is formed on an insulating substrate 31 such as a glass substrate, and a polysilicon layer ( Alternatively, an amorphous silicon layer 34 is formed, and interlayer insulating
図5は、トップゲート型PチャネルTFTの構造の一例を示す断面図である。図5に示すように、トップゲート構造のTFTでは、ガラス基板等の絶縁性基板41の上にポリシリコン層(または、アモルファスシリコン層)42が形成され、その上にゲート絶縁膜43を介してゲート電極(Moゲート)44が形成され、さらにその上に層間絶縁膜45が形成されている。また、ポリシリコン層42の側方の絶縁性基板41上には、P+拡散層からなるソース領域46およびドレイン領域47が形成され、これら領域46,47にはAl電極48,49が接続されている。
FIG. 5 is a cross-sectional view showing an example of the structure of the top gate type P-channel TFT. As shown in FIG. 5, in a TFT having a top gate structure, a polysilicon layer (or amorphous silicon layer) 42 is formed on an insulating substrate 41 such as a glass substrate, and a gate insulating film 43 is interposed therebetween. A gate electrode (Mo gate) 44 is formed, and an
続いて、上記構成の実施例1に係る基本回路20の回路動作について、図6のタイミングチャートを用いて説明する。ここでは、本基本回路20が図1に示すシフトレジスタ回路のn段目のレジスタ11−nである場合を例に採って説明するものとする。
Next, the circuit operation of the
本基本回路20が回路動作を開始するに先立って、リセットパルスrstがVSSレベル(以下、“L”レベルと記す)になると、これに応答してMOSトランジスタQp17はオン状態となってノードN11の電位を“L”レベルにリセットする。このリセット動作が終了することにより、本基本回路20の回路動作が開始される。本基本回路20が動作状態にある期間では、リセットパルスrstは常時VDDレベル(以下、“H”レベルと記す)となっている。
Prior to the
回路動作が開始すると、初期状態確定回路21において、後段(n+1段目)の出力OUT(n+1)が“L”レベルのときは、MOSトランジスタQp11がオン状態となるためにノードN11の電位が“L”レベルとなる。また、後段の出力OUT(n+1)が“H”レベルのときは、MOSトランジスタQp11がオフ状態となる。MOSトランジスタQp12は、ノードN11の電位が“L”レベルのとき、即ち初期状態でオン状態になる。したがって、初期状態ではノードN12の電位が“H”レベルとなる。
When the circuit operation starts, in the initial
次に、ブートストラップ状態確定回路22において、前段(n−1段目)の出力OUT(n−1)が“L”レベルのときは、MOSトランジスタQp13,Qp14が共にオン状態になるため、ノードN11の電位が“H”レベル、ノードN12の電位が“L”レベルとなる。これに対して、前段の出力OUT(n−1)が“H”レベルのときは、MOSトランジスタQp13,Qp14が共にオフ状態になる。 Next, in the bootstrap state determination circuit 22, when the output (n-1) of the previous stage (n-1 stage) is at "L" level, the MOS transistors Qp13 and Qp14 are both turned on. The potential of N11 becomes “H” level, and the potential of the node N12 becomes “L” level. On the other hand, when the output OUT (n−1) in the previous stage is at “H” level, both the MOS transistors Qp13 and Qp14 are turned off.
初期状態確定回路21およびブートストラップ状態確定回路22の各動作から明らかなように、ノードN11の電位とノードN12の電位が互いに逆極性になる。これにより、出力回路13において、ノードN11,N12の各電位をゲート入力とするMOSトランジスタQp15,Qp16は、一方がオン状態のとき他方がオフ状態となる相補動作を行うことになる。したがって、MOSトランジスタQp15(Qp16)がオン状態のときに、MOSトランジスタQp16(Qp15)が完全にオフ状態になるため、当該MOSトランジスタQp16(Qp15)に貫通電流が流れることはない。
As apparent from the operations of the initial
ノードN12の電位が“L”レベルの状態でクロックパルスCK2が“H”レベルから“L”レベルに遷移すると、ブートストラップ回路24において、キャパシタCapによる容量結合によってノードN12の電位を下げるブートストラップ動作が開始され、このブートストラップ動作によって、ノードN12の電位がVSS電位よりもさらに下がる。このことにより、MOSトランジスタQp16が完全にオン状態になるため、出力OUT(n)としてVSSレベルが取り出される。 When the clock pulse CK2 transits from the “H” level to the “L” level while the potential of the node N12 is “L” level, the bootstrap circuit 24 lowers the potential of the node N12 by capacitive coupling by the capacitor Cap. Is started, and the bootstrap operation lowers the potential of the node N12 further below the VSS potential. As a result, the MOS transistor Qp16 is completely turned on, and the VSS level is extracted as the output OUT (n).
なお、ブートストラップ回路24では、MOSトランジスタQp16のゲート容量のみによってブートストラップ動作を行うことが可能である。したがって、キャパシタCapは必須のものではなく、より安定したブートストラップ動作を行うための補助用の容量である。 In the bootstrap circuit 24, the bootstrap operation can be performed only by the gate capacitance of the MOS transistor Qp16. Therefore, the capacitor Cap is not essential, and is an auxiliary capacitance for performing a more stable bootstrap operation.
(実施例2)
図8は、第1実施形態の実施例2に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にNチャネルのMOSトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、負側電源VSS(以下、VSS電源と記す)を第1電源とし、正側電源VDD(以下、VDD電源と記す)を第2電源としている。
(Example 2)
FIG. 8 is a circuit diagram showing a configuration of a basic circuit (register) of the shift register circuit according to Example 2 of the first embodiment. The shift register circuit according to the present embodiment is a bootstrap type register circuit configured by only an N-channel MOS transistor on an insulating substrate such as a glass substrate, and a negative power supply VSS (hereinafter referred to as VSS power supply). The first power supply is used, and the positive power supply VDD (hereinafter referred to as VDD power supply) is used as the second power supply.
図8に示すように、本実施例に係るシフトレジスタ回路の基本回路50は、初期状態確定回路51、ブートストラップ状態確定回路52、出力回路53、ブートストラップ回路54およびリセット回路55を備えるとともに、2つの回路入力端子56,57、クロック端子58、リセット端子59および回路出力端子60を有する構成となっている。
As shown in FIG. 8, the
初期状態確定回路51は、ゲートおよびドレインが回路入力端子56に共通に接続されたダイオード接続構成のNチャネルMOSトランジスタQn11と、ゲートがMOSトランジスタQn11のソースに接続され、ソースがVSS電源に接続されたNチャネルMOSトランジスタQn12とから構成されている。ブートストラップ状態確定回路52は、ソースがVSS電源に接続され、ドレインがMOSトランジスタQn11のソースに接続されたNチャネルMOSトランジスタQn13と、ゲートおよびドレインがMOSトランジスタQN13のゲートと共に、回路入力端子57に共通に接続され、ソースがMOSトランジスタQn12のドレインと共通に接続されたNチャネルMOSトランジスタQn14とから構成されている。
The initial state determination circuit 51 has a diode-connected N-channel MOS transistor Qn11 whose gate and drain are commonly connected to the
出力回路53は、ソースがVSS電源に、ゲートがMOSトランジスタQn11のソース、MOSトランジスタQn12のゲートおよびMOSトランジスタQn13のドレインの共通接続ノード(以下、ノードN21と記す)に、ドレインが回路出力端子60にそれぞれ接続されたNチャネルMOSトランジスタQn15と、ソースが回路出力端子60に、ゲートがMOSトランジスタQn12のドレインおよびMOSトランジスタQn14のソースの共通接続ノード(以下、ノードN22と記す)に、ドレインがクロック端子58にそれぞれ接続されたNチャネルMOSトランジスタQn16とから構成されている。クロック端子58には、クロックパルスCK1またはCK2が与えられる。
The output circuit 53 has a source connected to the VSS power supply, a gate connected to a common connection node (hereinafter referred to as node N21) of the source of the MOS transistor Qn11, the gate of the MOS transistor Qn12, and the drain of the MOS transistor Qn13, and a drain connected to the
ブートストラップ回路54は、出力回路53の一部を構成するMOSトランジスタQn16と、このMOSトランジスタQn16のゲートとドレインとの間に接続されたキャパシタCapとから構成されている。リセット回路55は、ソースがノードN21に、ドレインがVDD電源に、ゲートがリセット端子59に接続されたNチャネルMOSトランジスタQn17によって構成されている。
The bootstrap circuit 54 includes a MOS transistor Qn16 that forms a part of the output circuit 53, and a capacitor Cap connected between the gate and drain of the MOS transistor Qn16. The reset circuit 55 includes an N-channel MOS transistor Qn17 having a source connected to the node N21, a drain connected to the VDD power supply, and a gate connected to the
上記構成のブートストラップ型レジスタ回路50において、NチャネルMOSトランジスタQn11〜Qn17は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたTFTである。NチャネルTFTにもPチャネルTFTと同様に、ボトムゲート構造のものとトップゲート構造のものなどがあり、基本的に同じ構造となっている。すなわち、PチャネルTFTの構造を示す図4および図5において、ソース領域37,46およびドレイン領域38,47のP+ 拡散層をN+ 拡散層にしたものがNチャネルTFTの構造となる。
In the
実施例2に係るブートストラップ型レジスタ回路50は、実施例1に係るブートストラップ型レジスタ回路20とは、図8と図3の対比から明らかなように、MOSトランジスタの導電型および第1,第2電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。
The bootstrap-
図9は、実施例2に係るブートストラップ型レジスタ回路50の回路動作の説明に供するタイミングチャートであり、(n−1)段目の出力OUT(n−1)、クロックパルスCK1/CK2、(n+1)段目の出力OUT(n+1)、ノードN21,N22の各電位およびn段目の出力OUT(n)タイミング関係を示している。
FIG. 9 is a timing chart for explaining the circuit operation of the
上述したように、第1実施形態に係る基本回路(ブートストラップ型レジスタ)20/50では、前段、後段のレジスタ(転送段)の各出力を入力IN1,IN2とすることによって転送動作を行うシフトレジスタ回路において、入力IN1として前段(n−1)の出力OUT(n−1)が与えられると、ブートストラップ状態確定回路22/52がMOSトランジスタQp15/Qn15のゲート電位を第1電源(VDD/VSS)の電位に設定し、MOSトランジスタQp16/Qn16のゲート電位を第2の電源(VSS/VDD)の電位に設定することにより、ブートストラップ動作を行うための電位の状態が確定し、クロックパルスCK1/CK2に同期してブートストラップ動作が行われる。このブートストラップ動作により、MOSトランジスタQp16/Qn16のゲート電位が第2の電源の電位よりもさらに下げられ/上げられ、当該MOSトランジスタQp16/Qn16が完全にオン状態になるため、出力OUT(n)として第2の電源の電位を取り出すことができる。このとき、MOSトランジスタQp15/Qn15は完全にオフ状態であるため、当該MOSトランジスタQp15/Qn15に貫通電流が流れることはない。 As described above, in the basic circuit (bootstrap register) 20/50 according to the first embodiment, the shift operation is performed by setting the outputs of the preceding and succeeding registers (transfer stages) as the inputs IN1 and IN2. In the register circuit, when the output (n−1) of the previous stage (n−1) is given as the input IN1, the bootstrap state determination circuit 22/52 uses the gate potential of the MOS transistors Qp15 / Qn15 as the first power supply (VDD / VSS) potential and the gate potential of the MOS transistor Qp16 / Qn16 is set to the potential of the second power supply (VSS / VDD), thereby determining the state of the potential for performing the bootstrap operation. A bootstrap operation is performed in synchronization with CK1 / CK2. By this bootstrap operation, the gate potential of the MOS transistor Qp16 / Qn16 is further lowered / increased from the potential of the second power supply, and the MOS transistor Qp16 / Qn16 is completely turned on, so that the output OUT (n) As a result, the potential of the second power source can be taken out. At this time, since the MOS transistors Qp15 / Qn15 are completely off, no through current flows through the MOS transistors Qp15 / Qn15.
また、ブートストラップ動作が行えるブートストラップ可能状態以外では、入力IN2として後段(n+1)の出力OUT(n+1)が与えられることで、初期状態確定回路21/51が、MOSトランジスタQp15/Qn15のゲート電位を第2電源(VSS/VDD)の電位に設定し、MOSトランジスタQp16/Qn16のゲート電位を第1の電源(VDD/VSS)の電位に設定する。これにより、MOSトランジスタQp16/Qn16が完全にオフ状態になるため、当該MOSトランジスタQp16/Qn16に貫通電流が流れることはない。この動作は、基本回路(1つのレジスタ)ごとに行われることになるため、本シフトレジスタ回路の消費電力を大幅に低減できる。
In a state other than the bootstrap enabled state where the bootstrap operation can be performed, the output (n + 1) of the subsequent stage (n + 1) is given as the input IN2, so that the initial
以上により、閾値電圧Vthや移動度μのバラツキに強い回路構成を実現できる。また、NチャネルMOSトランジスタのみを用いた実施例2に係るブートストラップ型レジスタ回路50の場合、LDD(Lightly Doped Drain)構造によってホットエレクトロン効果を低減する構成を採ることになるが、PチャネルMOSトランジスタのみを用いた実施例1に係るブートストラップ型レジスタ回路20ではその必要がなく、その分だけプロセス数を削減できため、生産性や歩留まりの面で有利となる。
As described above, a circuit configuration that is resistant to variations in threshold voltage Vth and mobility μ can be realized. Further, in the case of the bootstrap
なお、第1実施形態に係るレジスタ回路の基本回路20/50の場合には、図6、図9の各タイミングチャートから明らかなように、出力OUT(n−1),OUT(n+1)の“L”レベル以外の期間ではノードN11/N21、N12/N22の電位がフローティング状態にあり、このフローティング状態のときにトランジスタリークが発生すると、ノードN11/N21、N12/N22の電位が変動し、正常動作を保証することができなくなる懸念がある。この点に鑑みてなされたものが、以下に説明する第2実施形態に係るシフトレジスタ回路である。
In the case of the
[第2実施形態]
本発明の第2実施形態に係るシフトレジスタ回路の基本回路(1つのレジスタ)は、第1実施形態に係るシフトレジスタ回路の基本回路における出力手段、ブートストラップ状態確定手段および初期状態確定手段に加えて、出力手段のブートストラップ動作時に、第2のトランジスタのゲート側をブートストラップ状態確定手段側から切り離す第1のスイッチ手段や、前記第2のトランジスタのゲート電位が第2の電源の電位のときに、第1のトランジスタのゲート電位を第1電源の電位にするブートストラップ電位確定手段等をさらに備えた構成となっており、図1のレジスタ11−1〜11−Nの各々として用いられる。
[Second Embodiment]
The basic circuit (one register) of the shift register circuit according to the second embodiment of the present invention is in addition to the output means, bootstrap state determining means, and initial state determining means in the basic circuit of the shift register circuit according to the first embodiment. In the bootstrap operation of the output means, the first switch means for separating the gate side of the second transistor from the bootstrap state determination means side, or the gate potential of the second transistor is the potential of the
(実施例1)
図10は、第2実施形態の実施例1に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図であり、図中、図3と同等部分には同一符号を付して示している。
(Example 1)
FIG. 10 is a circuit diagram showing the configuration of the basic circuit (register) of the shift register circuit according to Example 1 of the second embodiment. In the figure, parts equivalent to those in FIG. Yes.
図10に示すように、本実施例に係るシフトレジスタ回路の基本回路70は、ノードN11,N12の電位がフローティング状態となる期間を最小限に抑え、正常動作を保証するために、初期状態確定回路21、ブートストラップ状態確定回路22、出力回路23、ブートストラップ回路24およびリセット回路76に加えて、リーク緩和対策スイッチ回路71、ブートストラップ電位安定化回路72、ブートストラップ性能向上対策スイッチ回路73および初期状態電圧安定化回路74を備えるとともに、クロック端子28とは別にクロック端子75を有する構成となっている。
As shown in FIG. 10, the
リーク緩和対策スイッチ回路71は、ソースがMOSトランジスタQp12のドレインとMOSトランジスタQp14のソースの共通接続ノード(以下、ノードN13と記す)に、ドレインがVSS電源にそれぞれ接続されたPチャネルMOSトランジスタQp18によって構成されている。ブートストラップ電位安定化回路72は、ソースがVDD電源に、ドレインがノードN11に、ゲートがノードN13にそれぞれ接続されたPチャネルMOSトランジスタQp19によって構成されている。ブートストラップ性能向上対策スイッチ回路73は、ノードN12とノードN13の間に接続され、ゲートがVSS電源に接続されたPチャネルMOSトランジスタQp20によって構成されている。 The leakage mitigation switch circuit 71 includes a P-channel MOS transistor Qp18 whose source is connected to a common connection node (hereinafter referred to as node N13) of the drain of the MOS transistor Qp12 and the source of the MOS transistor Qp14 and whose drain is connected to the VSS power source. It is configured. The bootstrap potential stabilization circuit 72 includes a P-channel MOS transistor Qp19 having a source connected to the VDD power supply, a drain connected to the node N11, and a gate connected to the node N13. The bootstrap performance improvement countermeasure switch circuit 73 is configured by a P-channel MOS transistor Qp20 connected between the node N12 and the node N13 and having a gate connected to the VSS power supply.
初期状態電圧安定化回路74は、ドレインがノードN11に、ゲートがクロック端子75(図1におけるCKinB端子)にそれぞれ接続されたPチャネルMOSトランジスタQp21と、ゲートとドレインがMOSトランジスタQp16のドレインに共通に接続され、ソースがMOSトランジスタQp21のソースに接続されたPチャネルMOSトランジスタQp22と、MOSトランジスタQp21,Qp22の各ソースの共通接続ノード(以下、ノードN14と記す)とVDD電源との間に接続されたキャパシタCapとから構成されている。なお、クロック端子28(図1におけるCKinA端子)にはクロックパルスCK2/CK1が与えられ、クロック端子75(図1におけるCKinB端子)にはクロックパルスCK1/CK2が与えられる。また、リセット回路76は、MOSトランジスタQp17に加えて、ノードN14とVSS電源との間に接続され、ゲートにリセットパルスrstが与えられるPチャネルMOSトランジスタQp23を有している。 The initial state voltage stabilizing circuit 74 has a P channel MOS transistor Qp21 having a drain connected to the node N11 and a gate connected to the clock terminal 75 (CKinB terminal in FIG. 1), and a gate and a drain common to the drain of the MOS transistor Qp16. Connected between the source of the MOS transistor Qp21 and the common connection node (hereinafter referred to as node N14) of the sources of the MOS transistors Qp21 and Qp22 and the VDD power source. The capacitor Cap is formed. The clock pulse CK2 / CK1 is applied to the clock terminal 28 (CKinA terminal in FIG. 1), and the clock pulse CK1 / CK2 is applied to the clock terminal 75 (CKinB terminal in FIG. 1). In addition to the MOS transistor Qp17, the reset circuit 76 includes a P-channel MOS transistor Qp23 connected between the node N14 and the VSS power supply and supplied with a reset pulse rst at the gate.
続いて、上記構成の実施例1に係る基本回路70の回路動作について、図11のタイミングチャートを用いて説明する。ここでは、本基本回路70が図1に示すシフトレジスタ回路のn段目のレジスタ11−nである場合を例に採って説明するものとする。
Next, the circuit operation of the
なお、初期状態確定回路21、ブートストラップ状態確定回路22、出力回路23、ブートストラップ回路24およびリセット回路76の構成および回路動作は、第1実施形態の場合と同じであるので、ここではその説明を省略するものとする。
Note that the configurations and circuit operations of the initial
ブートストラップ電位安定化回路72において、ノードN13の電位が“L”レベルのときは、MOSトランジスタQp19がオン状態になるため、常にノードN11の電位が“H”レベルとなる。ノードN11の電位は、前段の出力OUT(n−1)が入力されたときから、後段の出力OUT(n+1)が入力されるまでの期間に亘って“H”レベルの状態にある。したがって、当該期間において、出力OUT(n−1)が“L”レベル以外の期間でノードN11の電位がフローティング状態になるのを防ぐことができる(ブートストラップ可能状態に亘って、ノードN11を“H”レベルに固定できる)ため、ブートストラップ動作を行う電位を安定化することができる。 In the bootstrap potential stabilization circuit 72, when the potential of the node N13 is “L” level, the MOS transistor Qp19 is turned on, so that the potential of the node N11 is always “H” level. The potential of the node N11 is in the “H” level for a period from when the output OUT (n−1) at the previous stage is input to when the output OUT (n + 1) at the subsequent stage is input. Therefore, in this period, it is possible to prevent the potential of the node N11 from being in a floating state during a period when the output OUT (n−1) is not at the “L” level (the node N11 is set to “ Therefore, the potential for performing the bootstrap operation can be stabilized.
MOSトランジスタQp13とQp19はOUT(n−1)が“L”レベルのときは共にオン状態であり、MOSトランジスタQp19はMOSトランジスタQp13の働きを含んでいる。したがって、MOSトランジスタQp19があれば、MOSトランジスタQp13は配置しなくても良いが、ノードN13(MOSトランジスタQp19のゲート電位)の“L”レベルはMOSトランジスタQp14の閾値電圧Vthの影響でVSS電位よりもVth分高くなっていることや、MOSトランジスタQp14のオン抵抗の影響を考えると、回路の動作信頼性(最低駆動電圧等)・高速動作の面からMOSトランジスタQp13を配置しておいた方が良い。 MOS transistors Qp13 and Qp19 are both ON when OUT (n-1) is at "L" level, and MOS transistor Qp19 includes the function of MOS transistor Qp13. Therefore, if the MOS transistor Qp19 is present, the MOS transistor Qp13 need not be disposed, but the “L” level of the node N13 (the gate potential of the MOS transistor Qp19) is lower than the VSS potential due to the influence of the threshold voltage Vth of the MOS transistor Qp14. Is higher by Vth and the influence of the on-resistance of the MOS transistor Qp14, the MOS transistor Qp13 should be arranged in terms of circuit operation reliability (minimum drive voltage, etc.) and high-speed operation. good.
MOSトランジスタQp20は、ブートストラップ動作時に、ブートストラップによってノードN12の電位がVSS電位よりも下がると、オフ状態になってブートストラップ動作を行う回路部分、主にMOSトランジスタQp16のゲート側をブートストラップ状態確定回路22側から回路的に切り離す。これにより、MOSトランジスタQp16のゲートとMOSトランジスタQp14のソースとの間の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。 In the bootstrap operation, the MOS transistor Qp20 is turned off when the potential of the node N12 falls below the VSS potential due to the bootstrap operation, and the bootstrap operation is performed mainly on the gate side of the MOS transistor Qp16. The circuit is disconnected from the decision circuit 22 side. As a result, the influence of the parasitic capacitance on the wiring between the gate of the MOS transistor Qp16 and the source of the MOS transistor Qp14 on the bootstrap operation can be minimized, so that the reliability of the bootstrap operation can be improved.
MOSトランジスタQp18は、ノードN12の電位がVSS以下のときにオン状態となってブートストラップ状態確定回路22側の電位、即ちノードN13の電位をVSS電位にする。ノードN13の“L”レベルは、MOSトランジスタQp14の閾値電圧Vthの影響でVSS電位よりもVth分高い電位にある。このノードN13の電位をMOSトランジスタQp20におけるリーク電流が問題となるブートストラップ駆動時にVSS電位にすることにより、ノードN13とノードN12の間の電位差を最小にすることができるため、当該リークを緩和することができる。 The MOS transistor Qp18 is turned on when the potential of the node N12 is equal to or lower than VSS, and sets the potential on the bootstrap state determination circuit 22 side, that is, the potential of the node N13 to the VSS potential. The “L” level of the node N13 is at a potential higher by Vth than the VSS potential due to the influence of the threshold voltage Vth of the MOS transistor Qp14. Since the potential difference between the node N13 and the node N12 can be minimized by setting the potential of the node N13 to the VSS potential at the time of bootstrap driving where leakage current in the MOS transistor Qp20 causes a problem, the leakage is reduced. be able to.
次に、初期状態電圧安定化回路74において、MOSトランジスタQp22は、クロックパルスCK2に同期して、即ち当該クロックパルスCK2が“L”レベルのときにオン状態になることにより、キャパシタCapを“L”レベルの電位、即ちVSS電位に充電する。MOSトランジスタQp21は、クロックパルスCK1に同期して、即ち当該クロックパルスCK1が“L”レベルのときにオン状態になることにより、キャパシタCapの電位、即ちノードN14の電位をMOSトランジスタQp15のゲート電位、即ちノードN11とする。ここで、キャパシタCapの容量については、ノードN11における寄生容量に対して十分に大きく設定する必要がある。このように、キャパシタCapに定期的に“L”レベルを充電し、当該キャパシタCapの電位をノードN11の電位とすることにより、ノードN11の電位が“L”レベルとなる状態の安定化を図ることができる。 Next, in the initial state voltage stabilization circuit 74, the MOS transistor Qp22 is turned on in synchronization with the clock pulse CK2, that is, when the clock pulse CK2 is at the “L” level, thereby setting the capacitor Cap to “L”. The battery is charged to the “level” potential, that is, the VSS potential. The MOS transistor Qp21 is turned on in synchronization with the clock pulse CK1, that is, when the clock pulse CK1 is at the “L” level, whereby the potential of the capacitor Cap, that is, the potential of the node N14 is changed to the gate potential of the MOS transistor Qp15. That is, the node is N11. Here, the capacitance of the capacitor Cap needs to be set sufficiently larger than the parasitic capacitance at the node N11. In this manner, the capacitor Cap is periodically charged to the “L” level, and the potential of the capacitor Cap is set to the potential of the node N11, thereby stabilizing the state where the potential of the node N11 is at the “L” level. be able to.
(実施例2)
図12は、第2実施形態の実施例2に係るシフトレジスタ回路の基本回路(レジスタ)の構成を示す回路図であり、図中、図8と同等部分には同一符号を付して示している。
(Example 2)
FIG. 12 is a circuit diagram showing the configuration of the basic circuit (register) of the shift register circuit according to Example 2 of the second embodiment. In FIG. 12, the same parts as those in FIG. Yes.
図12に示すように、本実施例に係るシフトレジスタ回路の基本回路80は、初期状態確定回路51、ブートストラップ状態確定回路52、出力回路53、ブートストラップ回路54およびリセット回路86に加えて、リーク緩和対策スイッチ回路81、ブートストラップ電位安定化回路82、ブートストラップ性能向上対策スイッチ回路83および初期状態電圧安定化回路84を備えるとともに、クロック端子58とは別にクロック端子85を有する構成となっている。
As shown in FIG. 12, the
リーク緩和対策スイッチ回路81は、ソースがMOSトランジスタQn12のドレインとMOSトランジスタQn14のソースの共通接続ノード(以下、ノードN23と記す)に、ドレインがVDD電源にそれぞれ接続されたNチャネルMOSトランジスタQn18によって構成されている。ブートストラップ電位安定化回路82は、ソースがVSS電源に、ドレインがノードN21に、ゲートがノードN23にそれぞれ接続されたNチャネルMOSトランジスタQn19によって構成されている。ブートストラップ性能向上対策スイッチ回路83は、ノードN23とノードN22の間に接続され、ゲートがVDD電源に接続されたNチャネルMOSトランジスタQn20によって構成されている。 The leakage mitigation switch circuit 81 includes an N-channel MOS transistor Qn18 having a source connected to a common connection node (hereinafter referred to as a node N23) of the drain of the MOS transistor Qn12 and the source of the MOS transistor Qn14, and a drain connected to the VDD power source. It is configured. The bootstrap potential stabilization circuit 82 includes an N-channel MOS transistor Qn19 having a source connected to the VSS power supply, a drain connected to the node N21, and a gate connected to the node N23. The bootstrap performance improvement countermeasure switch circuit 83 is configured by an N-channel MOS transistor Qn20 connected between the nodes N23 and N22 and having a gate connected to the VDD power supply.
初期状態電圧安定化回路84は、ドレインがノードN21に、ゲートがクロック端子85(図1におけるCKinB端子)にそれぞれ接続されたNチャネルMOSトランジスタQn21と、ゲートとドレインがMOSトランジスタQn16のドレインに共通に接続され、ソースがMOSトランジスタQn21のソースに接続されたNチャネルMOSトランジスタQn22と、MOSトランジスタQn21,Qn22の各ソースの共通接続ノード(以下、ノードN24と記す)とVSS電源との間に接続されたキャパシタCapとから構成されている。なお、クロック端子58(図1におけるCKinA端子)にはクロックパルスCK2/CK1が与えられ、クロック端子85(図1におけるCKinB端子)にはクロックパルスCK1/CK2が与えられる。また、リセット回路86は、MOSトランジスタQn17に加えて、ノードN24とVDD電源との間に接続され、ゲートにリセットパルスrstが与えられるNチャネルMOSトランジスタQn23を有している。 The initial state voltage stabilization circuit 84 has an N channel MOS transistor Qn21 having a drain connected to the node N21 and a gate connected to the clock terminal 85 (CKinB terminal in FIG. 1), and a gate and a drain common to the drain of the MOS transistor Qn16. N channel MOS transistor Qn22 whose source is connected to the source of MOS transistor Qn21, and a common connection node (hereinafter referred to as node N24) of the sources of MOS transistors Qn21 and Qn22 and a VSS power supply The capacitor Cap is formed. A clock pulse CK2 / CK1 is applied to the clock terminal 58 (CKinA terminal in FIG. 1), and a clock pulse CK1 / CK2 is applied to the clock terminal 85 (CKinB terminal in FIG. 1). In addition to the MOS transistor Qn17, the reset circuit 86 includes an N-channel MOS transistor Qn23 connected between the node N24 and the VDD power supply and supplied with a reset pulse rst at the gate.
実施例2に係るブートストラップ型レジスタ回路80は、実施例1に係るブートストラップ型レジスタ回路70とは、図12と図10の対比から明らかなように、MOSトランジスタの導電型および第1,第2電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。
The bootstrap-
図13は、実施例2に係るブートストラップ型レジスタ回路80の回路動作の説明に供するタイミングチャートであり、(n−1)段目の出力OUT(n−1)、クロックパルスCK1,CK2、(n+1)段目の出力OUT(n+1)、ノードN21,N22、N23、N24の各電位およびn段目の出力OUT(n)タイミング関係を示している。
FIG. 13 is a timing chart for explaining the circuit operation of the
上述したように、第2実施形態に係る基本回路(ブートストラップ型レジスタ)70/80では、第1実施形態に係る基本回路20/50の作用効果に加えて、MOSトランジスタQp16/Qn16のゲート電位が第2の電源(VSS/VDD)の電位のときに、MOSトランジスタQp15/Qn15のゲート電位を第1電源(VDD/VSS)の電位にするブートストラップ電位安定化回路72/82の作用により、ブートストラップ動作が行われる期間ではノードN11/N21の電位がフローティング状態にならないために、ブートストラップの正常な動作を保証できる。
As described above, in the basic circuit (bootstrap type register) 70/80 according to the second embodiment, in addition to the operational effects of the
また、ブートストラップ動作時に、MOSトランジスタQp16/Qn16のゲート側を他の回路部分から回路的に切り離す第1のスイッチ手段であるブートストラップ性能向上対策スイッチ回路73/83の作用により、MOSトランジスタQp16のゲートとMOSトランジスタQp14のソースとの間の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。 Further, during the bootstrap operation, the action of the bootstrap performance improvement countermeasure switch circuit 73/83, which is the first switch means for circuit-separating the gate side of the MOS transistor Qp16 / Qn16 from other circuit parts, causes the MOS transistor Qp16 to Since the influence of the parasitic capacitance on the wiring between the gate and the source of the MOS transistor Qp14 on the bootstrap operation can be minimized, the reliability of the bootstrap operation can be improved.
さらに、MOSトランジスタQp16/Qn16のゲート電位が第2電源(VSS/VDD)の電位以下/以上のときに、ブートストラップ状態確定回路22/52側の電位を第2電源(VSS/VDD)の電位にする第2のスイッチ手段であるリーク緩和対策スイッチ回路71/81の作用により、ブートストラップ動作時において、MOSトランジスタQp20/Qn20のリークが問題となる場合に、ノードN13/N23とノードN12/N22の間の電位差を最小にすることができるため、当該リークを緩和することができる。 Further, when the gate potential of the MOS transistors Qp16 / Qn16 is equal to or lower than the potential of the second power supply (VSS / VDD), the potential on the bootstrap state determination circuit 22/52 side is set to the potential of the second power supply (VSS / VDD). When the leakage of the MOS transistor Qp20 / Qn20 becomes a problem during the bootstrap operation due to the action of the leakage mitigation countermeasure switch circuit 71/81 which is the second switch means, the nodes N13 / N23 and N12 / N22 Since the potential difference between the two can be minimized, the leakage can be mitigated.
またさらに、クロックパルスCK2に同期してキャパシタCapに第2電源(VSS/VDD)の電位を充電し、クロックパルスCK1に同期してキャパシタCapの電位をMOSトランジスタQp15/Qn15のゲート電位とする初期状態電圧安定化回路74/84の作用により、ノードN11/N21の電位が“L”レベル/“H”レベルとなる状態の安定化を図ることができる。 Furthermore, the capacitor Cap is charged with the potential of the second power supply (VSS / VDD) in synchronization with the clock pulse CK2, and the capacitor Cap is set to the gate potential of the MOS transistors Qp15 / Qn15 in synchronization with the clock pulse CK1. By the action of the state voltage stabilization circuit 74/84, it is possible to stabilize the state where the potential of the node N11 / N21 is at the “L” level / “H” level.
続いて、1フィールド期間の開始部分でアクティブとなる入力パルスST1とクロックパルスCK1に基づいて初段のレジスタ11−1の第1の入力IN1を生成する第1の入力信号生成手段であるトランスファーゲート回路12と、1フィールド期間の終了部分でアクティブとなる入力パルスST2とクロックパルスCK2に基づいて最終段のレジスタ11−Nの第2の入力IN2を生成する第2の入力信号生成手段であるトランスファーゲート回路13の具体的な回路構成について説明する。
Subsequently, a transfer gate circuit which is a first input signal generating means for generating the first input IN1 of the first stage register 11-1 based on the input pulse ST1 and the clock pulse CK1 that are active at the start of one
[トランスファーゲート回路12]
(実施例1)
図14は、実施例1に係るトランスファーゲート回路12の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、PチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート91と、電源供給スイッチ92とを備えるとともに、入力パルスSTが与えられる回路入力端子93と、クロックパルスCK1が与えられるクロック端子94とを有する構成となっている。
[Transfer gate circuit 12]
(Example 1)
FIG. 14 is a circuit diagram illustrating a configuration of the
ブートストラップ型トランスファーゲート91は、ソースがクロック端子94に、ゲートがVSS電源にそれぞれ接続されたPチャネルMOSトランジスタQp24と、ドレインが回路入力端子93に、ゲートがMOSトランジスタQp24のドレインに、ソースが初段レジスタ11−1のIN1側入力端にそれぞれ接続されたPチャネルMOSトランジスタQp25とから構成されている。電源供給スイッチ92は、ソースがVDD電源に、ゲートが回路入力端子93に、ドレインが初段レジスタ11−1の出力端にそれぞれ接続されたPチャネルMOSトランジスタQp26によって構成されている。
The bootstrap type transfer gate 91 has a P-channel MOS transistor Qp24 whose source is connected to the clock terminal 94, a gate connected to the VSS power supply, a drain to the
続いて、上記構成の実施例1に係るトランスファーゲート回路の回路動作について、図15のタイミングチャートを用いて説明する。図15には、入力パルスST、クロックパルスCK1,CK2、MOSトランジスタQp24のドレイン電位A、MOSトランジスタQp25のソース電位Bおよび初段レジスタ11−1の出力OUT(1)のタイミング関係を示している。また、図7に示すように、入力パルスSTはクロックパルスCK1/CK2に対して所定の遅延時間dだけ遅れたタイミング関係となっている。この遅延時間dは、MOSトランジスタQp25におけるブートストラップ動作を行うために必要となっている。 Next, the circuit operation of the transfer gate circuit according to the first embodiment having the above configuration will be described with reference to the timing chart of FIG. FIG. 15 shows the timing relationship between the input pulse ST, the clock pulses CK1 and CK2, the drain potential A of the MOS transistor Qp24, the source potential B of the MOS transistor Qp25, and the output OUT (1) of the first stage register 11-1. Further, as shown in FIG. 7, the input pulse ST has a timing relationship delayed by a predetermined delay time d with respect to the clock pulses CK1 / CK2. This delay time d is necessary for performing the bootstrap operation in the MOS transistor Qp25.
先ず、ブートストラップ型トランスファーゲート91は、入力パルスSTとクロックパルスCK1の立ち下がりでアクティブになり、入力パルスSTにおける1フィールド期間の開始部分のパルスST1を選択し、当該パルスST1を初段のレジスタ11−1に入力する。電源供給スイッチ92は、入力パルスSTの“L”レベルに同期してMOSトランジスタQp26がオン状態になることによってVDDレベルを初段レジスタ11−1の出力OUT(1)に供給する。
First, the bootstrap type transfer gate 91 becomes active at the falling edge of the input pulse ST and the clock pulse CK1, selects the pulse ST1 at the start of one field period in the input pulse ST, and uses the pulse ST1 as the
この電源供給スイッチ92の作用により、入力パルスSTにおける1フィールド期間の終了部分のパルスST2の影響を受け、MOSトランジスタQp25のリークによってMOSトランジスタQp25のソース電位Bが揺れた場合でも、その影響が初段レジスタ11−1の出力OUT(1)に現れないようにすることができる。すなわち、トランジスタの閾値電圧Vthや移動度μのバラツキ、リーク電流などに起因する影響を緩和あるいは排除することができる。換言すれば、トランジスタの閾値電圧Vthや移動度μのバラツキ、リーク電流などに強い回路を構築できる。 Even when the source potential B of the MOS transistor Qp25 fluctuates due to the leakage of the MOS transistor Qp25 due to the influence of the pulse ST2 at the end of one field period in the input pulse ST by the action of the power supply switch 92, the influence is the first stage. It can be prevented from appearing at the output OUT (1) of the register 11-1. That is, it is possible to mitigate or eliminate the influence caused by variations in the threshold voltage Vth and mobility μ of the transistor, leakage current, and the like. In other words, it is possible to construct a circuit that is resistant to variations in threshold voltage Vth and mobility μ of transistors, leakage current, and the like.
(実施例2)
図16は、実施例2に係るトランスファーゲート回路12の構成を示す回路図であり、図中、図14と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、NチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート95と、電源供給スイッチ96とを有する構成となっている。
(Example 2)
FIG. 16 is a circuit diagram illustrating a configuration of the
ブートストラップ型トランスファーゲート95は、ソースがクロック端子94に、ゲートがVDD電源にそれぞれ接続されたNチャネルMOSトランジスタQn24と、ドレインが回路入力端子93に、ゲートがMOSトランジスタQn24のドレインに、ソースが初段レジスタ11−1のIN1側入力端にそれぞれ接続されたNチャネルMOSトランジスタQn25とから構成されている。電源供給スイッチ96は、ソースがVSS電源に、ゲートが回路入力端子93に、ドレインが初段レジスタ11−1の出力端にそれぞれ接続されたNチャネルMOSトランジスタQn26によって構成されている。
The bootstrap type transfer gate 95 has an N-channel MOS transistor Qn24 whose source is connected to the clock terminal 94, a gate connected to the VDD power source, a drain to the
実施例2に係るブートストラップ型トランスファーゲート回路は、実施例1に係るブートストラップ型トランスファーゲート回路とは、図16と図14の対比から明らかなように、MOSトランジスタの導電型および第1,第2電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。 The bootstrap type transfer gate circuit according to the second embodiment is different from the bootstrap type transfer gate circuit according to the first example as shown in FIG. 16 and FIG. The only difference is that the polarities of the two power supplies are reversed, basically the same configuration, and the circuit operation and operational effects are basically the same.
図17には、入力パルスST、クロックパルスCK1,CK2、MOSトランジスタQn24のドレイン電位A、MOSトランジスタQn25のソース電位Bおよび初段レジスタ11−1の出力OUT(1)のタイミング関係を示している。 FIG. 17 shows a timing relationship between the input pulse ST, the clock pulses CK1 and CK2, the drain potential A of the MOS transistor Qn24, the source potential B of the MOS transistor Qn25, and the output OUT (1) of the first stage register 11-1.
[トランスファーゲート回路13]
(実施例1)
図18は、実施例1に係るトランスファーゲート回路13の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、PチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート97を備えるとともに、入力パルスSTが与えられる回路入力端子98と、クロックパルスCK2が与えられるクロック端子99とを有する構成となっている。
[Transfer Gate Circuit 13]
(Example 1)
FIG. 18 is a circuit diagram illustrating a configuration of the
ブートストラップ型トランスファーゲート97は、ソースがクロック端子99に、ゲートがVSS電源にそれぞれ接続されたPチャネルMOSトランジスタQp27と、ドレインが回路入力端子98に、ゲートがMOSトランジスタQp27のドレインに、ソースが最終段レジスタ11−NのIN2側入力端にそれぞれ接続されたPチャネルMOSトランジスタQp28とから構成されている。
The bootstrap type transfer gate 97 has a P-channel MOS transistor Qp27 whose source is connected to the
続いて、上記構成の実施例1に係るトランスファーゲート回路の回路動作について、図19のタイミングチャートを用いて説明する。図19には、入力パルスST、クロックパルスCK1,CK2、MOSトランジスタQp27のドレイン電位A、MOSトランジスタQp28のソース電位Bおよび最終段レジスタ11−Nの出力OUT(N)のタイミング関係を示している。 Next, the circuit operation of the transfer gate circuit according to the first embodiment having the above configuration will be described with reference to the timing chart of FIG. FIG. 19 shows the timing relationship between the input pulse ST, the clock pulses CK1 and CK2, the drain potential A of the MOS transistor Qp27, the source potential B of the MOS transistor Qp28, and the output OUT (N) of the final stage register 11-N. .
ブートストラップ型トランスファーゲート97は、入力パルスSTとクロックパルスCK2の立ち下がりでアクティブになり、入力パルスSTにおける1フィールド期間の終了部分のパルスST2を選択し、当該パルスST2を最終段のレジスタ11−Nに、初期化信号として入力する。 The bootstrap type transfer gate 97 becomes active at the falling edge of the input pulse ST and the clock pulse CK2, selects the pulse ST2 at the end of one field period in the input pulse ST, and uses the pulse ST2 as the final stage register 11- N is input as an initialization signal.
(実施例2)
図20は、実施例2に係るトランスファーゲート回路13の構成を示す回路図であり、図中、図18と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、NチャネルのMOSトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート100を有する構成となっている。
(Example 2)
FIG. 20 is a circuit diagram showing the configuration of the
ブートストラップ型トランスファーゲート100は、ソースがクロック端子99に、ゲートがVDD電源にそれぞれ接続されたNチャネルMOSトランジスタQn27と、ドレインが回路入力端子98に、ゲートがMOSトランジスタQn27のドレインに、ソースが最終段レジスタ11−NのIN2側入力端にそれぞれ接続されたNチャネルMOSトランジスタQn28とから構成されている。
The bootstrap type transfer gate 100 has an N channel MOS transistor Qn27 whose source is connected to the
実施例2に係るブートストラップ型トランスファーゲート回路は、実施例1に係るブートストラップ型トランスファーゲート回路とは、図20と図18の対比から明らかなように、MOSトランジスタの導電型および第1,第2電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。 The bootstrap type transfer gate circuit according to the second embodiment is different from the bootstrap type transfer gate circuit according to the first example as shown in the comparison between FIG. 20 and FIG. The only difference is that the polarities of the two power supplies are reversed, basically the same configuration, and the circuit operation and operational effects are basically the same.
図21には、入力パルスST、クロックパルスCK1,CK2、MOSトランジスタQn27のドレイン電位A、MOSトランジスタQn28のソース電位Bおよび最終段レジスタ11−Nの出力OUT(N)のタイミング関係を示している。 FIG. 21 shows the timing relationship between the input pulse ST, the clock pulses CK1 and CK2, the drain potential A of the MOS transistor Qn27, the source potential B of the MOS transistor Qn28, and the output OUT (N) of the final stage register 11-N. .
[適用例]
以上説明した第1,第2実施形態に係るシフトレジスタ回路は、実施例1で構成すればPMOSトランジスタ単独構成によるシフトレジスタ回路となり、実施例2で構成すればNMOSトランジスタ単独構成によるシフトレジスタ回路となる。そして、このシフトレジスタは、液晶表示装置やEL(electroluminescence) あるいはLED(Light Emitting Diode)表示装置に代表されるパネル型表示装置や、CMOSイメージセンサに代表されるX−Yアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタ回路として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるシフトレジスタ回路はこの適用例に限られるものではなく、一般的なシフトレジスタ回路として広く用いることができる。
[Application example]
The shift register circuit according to the first and second embodiments described above is a shift register circuit with a single PMOS transistor configuration when configured in Example 1, and a shift register circuit with a single NMOS transistor configuration when configured in Example 2. Become. This shift register is used in a panel type display device typified by a liquid crystal display device, EL (electroluminescence) or LED (Light Emitting Diode) display device, or an XY address type solid-state imaging device typified by a CMOS image sensor. It can be used as a shift register circuit constituting a vertical drive circuit or a horizontal drive circuit for selecting pixels. However, this application example is only an example, and the shift register circuit according to the present invention is not limited to this application example, and can be widely used as a general shift register circuit.
図22は、本発明の適用例に係る例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。 FIG. 22 is a block diagram showing a schematic configuration of, for example, an active matrix liquid crystal display device according to an application example of the present invention.
図22に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素101が行列状に多数配置されてなる画素アレイ部102と、この画素アレイ部102の各画素101を行単位で順次選択する垂直駆動回路103と、この垂直駆動回路103によって選択された行の各画素に映像信号を書き込む水平駆動回路104とを少なくとも有する構成となっている。垂直駆動回路103および水平駆動回路104は、画素アレイ部102と共に表示パネル105上に集積されて当該画素アレイ部102を駆動する駆動回路を構成している。
As shown in FIG. 22, an active matrix liquid crystal display device according to an application example of the present invention includes a
表示パネル105には、垂直スタートパルスVST、垂直クロックパルスVCK,xVCKおよび水平スタートパルスHST、水平クロックパルスHCK,xHCKがパネル外部から入力される。垂直スタートパルスVSTおよび水平スタートパルスHSTは、レベルシフト(L/S)回路群106およびインバータ回路群107を経た後、垂直駆動回路103および水平駆動回路104に与えられる。
A vertical start pulse VST, vertical clock pulses VCK and xVCK, a horizontal start pulse HST, and horizontal clock pulses HCK and xHCK are input to the display panel 105 from the outside of the panel. The vertical start pulse VST and the horizontal start pulse HST are given to the vertical drive circuit 103 and the
垂直クロックパルスVCK,xVCKおよび水平クロックパルスHCK,xHCKは、レベルシフト回路群106およびインバータ回路群107を経た後、バッファ回路108,109およびバッファ回路110,111を介して直接垂直駆動回路103および水平駆動回路104に与えられる。レベルシフト回路群106は、低電圧振幅の垂直スタートパルスVST、垂直クロックパルスVCK,xVCKおよび水平スタートパルスHST、水平クロックパルスHCK,xHCKの各々を、高電圧振幅のパルス信号にレベルシフト(レベル変換)する。
The vertical clock pulses VCK and xVCK and the horizontal clock pulses HCK and xHCK pass through the level
なお、本例では、垂直スタートパルスVST、垂直クロックパルスVCK,xVCKおよび水平スタートパルスHST、水平クロックパルスHCK,xHCKを表示パネル105の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル105上に集積し、垂直スタートパルスVSTおよび水平スタートパルスHSTについては当該タイミングジェネレータから垂直駆動回路103および水平駆動回路104に直接に与え、垂直クロックパルスVCK,xVCKおよび水平クロックパルスHCK,xHCKについてはバッファ回路108〜111を介して垂直駆動回路103および水平駆動回路104に与える構成を採ることも可能である。
In this example, the vertical start pulse VST, the vertical clock pulses VCK and xVCK, the horizontal start pulse HST, and the horizontal clock pulses HCK and xHCK are input from the outside of the display panel 105. The generated timing generator is integrated on the display panel 105, and the vertical start pulse VST and the horizontal start pulse HST are directly supplied from the timing generator to the vertical drive circuit 103 and the
表示パネル105は、画素アレイ部102において、2枚の透明な絶縁性基板(例えば、ガラス基板)の一方の基板に、画素アレイ部102の行数m分の走査線112(112−1〜112−m)と列数n分の信号線113(113−1〜113−n)とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線112と信号線113との交点部分に画素101が配されることになる。
In the
画素101は、図22から明らかなように、ゲートが走査線112に接続され、ソースが信号線113に接続された薄膜トランジスタからなる画素トランジスタTFTと、この画素トランジスタTFTのドレインに画素電極が接続された液晶セルLCと、画素トランジスタTFTのドレインに一方の電極が接続された保持容量CSとを有す構成となっている。ここでは、液晶セルLCは、画素トランジスタTFTで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルLCの対向電極は、例えば保持容量CSの他方の電極と共にコモン線114に接続されている。
As is apparent from FIG. 22, the pixel 101 has a pixel transistor TFT composed of a thin film transistor having a gate connected to the scanning line 112 and a source connected to the signal line 113, and a pixel electrode connected to the drain of the pixel transistor TFT. The liquid crystal cell LC and the storage capacitor CS having one electrode connected to the drain of the pixel transistor TFT are provided. Here, the liquid crystal cell LC means a capacitance generated between a pixel electrode formed by the pixel transistor TFT and a counter electrode formed facing the pixel electrode. The counter electrode of the liquid crystal cell LC is connected to the
図23は、垂直駆動回路103の具体的な構成の一例を示すブロック図である。図23から明らかなように、垂直駆動回路103はシフトレジスタ121などによって構成され、垂直スタートパルスVSTが与えられると、当該垂直スタートパルスVSTを垂直クロックパルスVCKに同期して順次シフトし、画素アレイ部102の各画素101を行単位で順次選択するための垂直走査パルスφV1〜φVmを各段から出力する。垂直走査パルスφV1〜φVmは、バッファ回路122−1〜122−mを介して画素アレイ部102の走査線122−1〜122−mに与えられる。
FIG. 23 is a block diagram illustrating an example of a specific configuration of the vertical drive circuit 103. As is apparent from FIG. 23, the vertical drive circuit 103 includes a shift register 121 and the like. When the vertical start pulse VST is given, the vertical start pulse VST is sequentially shifted in synchronization with the vertical clock pulse VCK, and the pixel array. Vertical scanning pulses φV1 to φVm for sequentially selecting the pixels 101 of the
水平駆動回路104も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路104において、シフトレジスタは水平スタートパルスHSTが与えられると、当該水平スタートパルスHSTを水平クロックパルスHCKに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路104では、このサンプリングパルスを用いて表示パネル105の外部から供給される映像信号をサンプリングし、垂直駆動回路103によって選択された行の各画素101に対して点順次で、あるいは線順次で書き込む動作が行われる。
The
上記構成の液晶表示装置において、例えば、画素アレイ部102の各画素101を行単位で順次選択するための垂直走査パルスφV1〜φVmを各段から出力するシフトレジスタ121として、先述した第1,第2実施形態に係るシフトレジスタ回路が用いられる。これら実施形態に係るシフトレジスタ回路は、先述したように、回路に流れる貫通電流を抑えることができる低消費電力のシフトレジスタ回路である。したがって、第1,第2施形態に係るシフトレジスタ回路を、垂直駆動回路103のシフトレジスタ121として用いることにより、走査線112−1〜112−mを少ない消費電力で駆動することができるため本液晶表示装置の低消費電力化を図ることができる。
In the liquid crystal display device having the above-described configuration, for example, the first and first shift registers 121 described above are used as the shift register 121 that outputs the vertical scanning pulses φV1 to φVm for sequentially selecting the pixels 101 of the
なお、本適用例では、第1,第2実施形態に係るシフトレジスタ回路を垂直駆動回路103を構成するシフトレジスタ121として用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、水平駆動回路104を構成するシフトレジスタとして用いることも可能である。
In this application example, the case where the shift register circuit according to the first and second embodiments is used as the shift register 121 constituting the vertical drive circuit 103 has been described as an example. However, this application example is merely an example. It can also be used as a shift register constituting the
また、本適用例では、画素101の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素101の表示エレメントとして例えばEL素子を用いたEL表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。 In this application example, the case where the present invention is applied to a liquid crystal display device using a liquid crystal cell as a display element of the pixel 101 has been described as an example. However, the present invention is not limited to this application example. For example, the present invention can be similarly applied to other active matrix display devices such as an EL display device using EL elements.
先述した実施形態に係るバッファ回路を駆動回路の一部として用いた液晶表示装置に代表される表示装置は、携帯電話、PDA(Personal Digital Assistants)、ノートPC(Personal Computer)などの画面表示部として搭載して用いることができる。 A display device typified by a liquid crystal display device using the buffer circuit according to the above-described embodiment as a part of a drive circuit is used as a screen display unit of a mobile phone, a PDA (Personal Digital Assistants), a notebook PC (Personal Computer), etc. It can be mounted and used.
11−1〜11−N…レジスタ(S/R)、12…初段用トランスファーゲート回路、13…最終段用トランスファーゲート回路、20,50,70,80…基本回路、21,51…初期状態確定回路、22,52…ブートストラップ状態確定回路、23,53…出力回路、24,54…ブートストラップ回路、25,55…リセット回路、71,81…リーク緩和対策スイッチ回路、72,82…ブートストラップ電位安定化回路、73,83…ブートストラップ性能向上対策スイッチ回路、74,84…初期状態電圧安定化回路 11-1 to 11-N: Register (S / R), 12: First-stage transfer gate circuit, 13: Final-stage transfer gate circuit, 20, 50, 70, 80: Basic circuit, 21, 51: Initial state determination Circuit, 22, 52 ... Bootstrap state determination circuit, 23, 53 ... Output circuit, 24, 54 ... Bootstrap circuit, 25, 55 ... Reset circuit, 71, 81 ... Leak mitigation switch circuit, 72, 82 ... Bootstrap Potential stabilization circuit 73, 83 ... Bootstrap performance improvement countermeasure switch circuit, 74, 84 ... Initial state voltage stabilization circuit
Claims (16)
ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2の電源の電位に設定して前記出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1の電源の電位に設定して前記出力手段の初期状態を確定する初期状態確定手段と
を備える基本回路が複数段縦続接続されてなり、
前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする
ことを特徴とするシフトレジスタ回路。 A shift register circuit comprising a single channel transistor on an insulating substrate,
A first transistor having a source connected to a first power supply; and a second transistor having a source connected to the drain of the first transistor and a clock signal applied to the drain. An output means for performing a bootstrap operation;
When the first input signal is applied, the gate potential of the first transistor is set to the potential of the first power supply, and the gate potential of the second transistor is set to the potential of the second power supply. Bootstrap state determination means for determining the bootstrap state of the output means,
When the second input signal is applied, the gate potential of the first transistor is set to the potential of the second power supply, and the gate potential of the second transistor is set to the potential of the first power supply. And a basic circuit comprising an initial state determining means for determining an initial state of the output means is cascaded in a plurality of stages,
Each of the basic circuits uses the output signal of the preceding basic circuit as the first input signal and the output signal of the succeeding basic circuit as the second input signal.
ことを特徴とする請求項1記載のシフトレジスタ回路。 The shift register circuit according to claim 1, wherein the transistor constituting the basic circuit is a thin film transistor.
ことを特徴とする請求項1記載のシフトレジスタ回路。 The apparatus further comprises bootstrap potential determination means for setting the gate potential of the first transistor to the potential of the first power supply when the gate potential of the second transistor is the potential of the second power supply. The shift register circuit according to claim 1.
ことを特徴とする請求項1記載のシフトレジスタ回路。 2. The shift register circuit according to claim 1, further comprising a first switch unit that separates the gate side of the second transistor from the bootstrap state determination unit side during a bootstrap operation of the output unit.
ことを特徴とする請求項4記載のシフトレジスタ回路。 The apparatus further comprises second switch means for setting the potential on the bootstrap state determining means side to the potential of the second power supply when the gate potential of the second transistor is the potential of the second power supply. The shift register circuit according to claim 4.
前記クロック信号は2相のクロック信号であり、
前記開始部分でアクティブとなる前記第1の入力信号と前記2相のクロック信号の一方に基づいて初段の前記基本回路の前記第1の入力信号を生成する第1の入力信号生成手段と、
前記終了部分でアクティブとなる前記第1の入力信号と前記2相のクロック信号の他方に基づいて最終段の前記基本回路の前記第2の入力信号を生成する第2の入力信号生成手段とをさらに備えた
ことを特徴とする請求項1記載のシフトレジスタ回路。 The first input signal is a signal that becomes active at a start portion and an end portion of one field period,
The clock signal is a two-phase clock signal;
First input signal generating means for generating the first input signal of the basic circuit in the first stage based on one of the first input signal and the two-phase clock signal that are active at the start portion;
Second input signal generation means for generating the second input signal of the basic circuit at the final stage based on the other of the first input signal and the two-phase clock signal that are active at the end portion; The shift register circuit according to claim 1, further comprising:
ことを特徴とする請求項6記載のシフトレジスタ回路。 The first input signal generation means supplies the potential of the first power supply to the output of the basic circuit in the first stage in synchronization with one of the two-phase clock signals. Shift register circuit.
ことを特徴とする請求項6記載のシフトレジスタ回路。 The capacitor is charged with the potential of the second power supply in synchronization with the other of the two-phase clock signals, and the potential of the capacitor is set to the gate potential of the first transistor in synchronization with one of the two-phase clock signals. The shift register circuit according to claim 6, further comprising initial state voltage stabilizing means for performing the operation.
単一チャネルのトランジスタによって構成されるシフトレジスタ回路を有し、前記絶縁性基板上に前記画素アレイ部と共に集積されて当該画素アレイ部を駆動する駆動回路とを具備した表示装置であって、
前記シフトレジスタ回路は、
ソースが第1電源に接続された第1のトランジスタと、ソースが前記第1のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第2のトランジスタとを有し、当該第2のトランジスタがブートストラップ動作を行う出力手段と、
第1の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第1電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を第2の電源の電位に設定して前記出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、
第2の入力信号が与えられたときに、前記第1のトランジスタのゲート電位を前記第2電源の電位に設定するとともに、前記第2のトランジスタのゲート電位を前記第1の電源の電位に設定して前記出力手段の初期状態を確定する初期状態確定手段と
を備える基本回路が複数段縦続接続されてなり、
前記基本回路の各々は、前段の基本回路の出力信号を前記第1の入力信号とし、後段の基本回路の出力信号を前記第2の入力信号とする
ことを特徴とする表示装置。 A pixel array unit in which pixels including display elements are arranged in a matrix on a transparent insulating substrate;
A display device including a shift register circuit configured by a single channel transistor, and a driving circuit integrated with the pixel array unit on the insulating substrate to drive the pixel array unit;
The shift register circuit includes:
A first transistor having a source connected to a first power supply; and a second transistor having a source connected to the drain of the first transistor and a clock signal applied to the drain. An output means for performing a bootstrap operation;
When the first input signal is applied, the gate potential of the first transistor is set to the potential of the first power supply, and the gate potential of the second transistor is set to the potential of the second power supply. Bootstrap state determining means for determining the bootstrap state of the output means,
When the second input signal is applied, the gate potential of the first transistor is set to the potential of the second power supply, and the gate potential of the second transistor is set to the potential of the first power supply. And a basic circuit comprising an initial state determining means for determining an initial state of the output means is cascaded in a plurality of stages,
Each of the basic circuits uses the output signal of the preceding basic circuit as the first input signal and the output signal of the succeeding basic circuit as the second input signal.
ことを特徴とする請求項9記載の表示装置。 The display device according to claim 9, wherein the transistor constituting the basic circuit is a thin film transistor.
ことを特徴とする請求項9記載の表示装置。 The apparatus further comprises bootstrap potential determination means for setting the gate potential of the first transistor to the potential of the first power supply when the gate potential of the second transistor is the potential of the second power supply. The display device according to claim 9.
ことを特徴とする請求項9記載の表示装置。 10. The display device according to claim 9, further comprising a first switch unit that separates the gate side of the second transistor from the bootstrap state determination unit side during a bootstrap operation of the output unit.
ことを特徴とする請求項12記載の表示装置。 The apparatus further comprises second switch means for setting the potential on the bootstrap state determining means side to the potential of the second power supply when the gate potential of the second transistor is the potential of the second power supply. The display device according to claim 12.
前記クロック信号は2相のクロック信号であり、
前記開始部分でアクティブとなる前記第1の入力信号と前記2相のクロック信号の一方に基づいて初段の前記基本回路の前記第1の入力信号を生成する第1の入力信号生成手段と、
前記終了部分でアクティブとなる前記第1の入力信号と前記2相のクロック信号の他方に基づいて最終段の前記基本回路の前記第2の入力信号を生成する第2の入力信号生成手段とをさらに備えた
ことを特徴とする請求項9記載の表示装置。 The first input signal is a signal that becomes active at a start portion and an end portion of one field period,
The clock signal is a two-phase clock signal;
First input signal generating means for generating the first input signal of the basic circuit in the first stage based on one of the first input signal and the two-phase clock signal that are active at the start portion;
Second input signal generation means for generating the second input signal of the basic circuit at the final stage based on the other of the first input signal and the two-phase clock signal that are active at the end portion; The display device according to claim 9, further comprising:
ことを特徴とする請求項14記載の表示装置。 The first input signal generation means supplies the potential of the first power supply to the output of the basic circuit in the first stage in synchronization with one of the two-phase clock signals. Display device.
ことを特徴とする請求項14記載の表示装置。
The capacitor is charged with the potential of the second power supply in synchronization with the other of the two-phase clock signals, and the potential of the capacitor is set to the gate potential of the first transistor in synchronization with one of the two-phase clock signals. The display device according to claim 14, further comprising an initial state voltage stabilizing unit configured to perform the initial state voltage stabilization.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003386172A JP4686972B2 (en) | 2003-11-17 | 2003-11-17 | Shift register circuit, basic circuit and display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003386172A JP4686972B2 (en) | 2003-11-17 | 2003-11-17 | Shift register circuit, basic circuit and display device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010087221A Division JP5429815B2 (en) | 2010-04-05 | 2010-04-05 | Shift register circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005149624A true JP2005149624A (en) | 2005-06-09 |
JP4686972B2 JP4686972B2 (en) | 2011-05-25 |
Family
ID=34693924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003386172A Expired - Fee Related JP4686972B2 (en) | 2003-11-17 | 2003-11-17 | Shift register circuit, basic circuit and display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4686972B2 (en) |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351165A (en) * | 2005-05-20 | 2006-12-28 | Nec Corp | Bootstrap circuit, and shift register, scanning circuit, and display device using bootstrap circuit |
JP2007179660A (en) * | 2005-12-28 | 2007-07-12 | Mitsubishi Electric Corp | Shift register circuit and picture display device provided with the same |
JP2008071468A (en) * | 2006-09-12 | 2008-03-27 | Samsung Sdi Co Ltd | Shift register and organic electroluminescence display |
WO2009084267A1 (en) * | 2007-12-27 | 2009-07-09 | Sharp Kabushiki Kaisha | Shift register and display device |
JP2009181612A (en) * | 2008-01-29 | 2009-08-13 | Toshiba Mobile Display Co Ltd | Shift register circuit and liquid crystal display unit |
JP2009252269A (en) * | 2008-04-03 | 2009-10-29 | Sony Corp | Shift register circuit, display panel, and electronic apparatus |
JP2010021899A (en) * | 2008-07-12 | 2010-01-28 | Sony Corp | Semiconductor device, display panel, and electronic apparatus |
US7782121B2 (en) | 2006-12-28 | 2010-08-24 | Sony Corporation | Voltage supply circuit, display device, electronic equipment, and voltage supply method |
JP2010204599A (en) * | 2009-03-06 | 2010-09-16 | Epson Imaging Devices Corp | Scanner, electro-optical panel, electro-optical display device, and electronic apparatus |
US7843221B2 (en) | 2008-03-18 | 2010-11-30 | Sony Corporation | Semiconductor device, display panel and electronic equipment |
CN102111144A (en) * | 2009-12-28 | 2011-06-29 | 索尼公司 | Level shift circuit, signal drive circuit, display device, and electronic device |
WO2011114562A1 (en) * | 2010-03-15 | 2011-09-22 | シャープ株式会社 | Scan signal line drive circuit and display device provided therewith |
US8143918B2 (en) | 2007-06-04 | 2012-03-27 | Samsung Electronics Co., Ltd. | Apparatus for driving a display device, display device including the same, and method thereof |
US8310473B2 (en) | 2008-05-14 | 2012-11-13 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
US8384702B2 (en) | 2008-05-03 | 2013-02-26 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
WO2014148170A1 (en) * | 2013-03-21 | 2014-09-25 | シャープ株式会社 | Shift register |
CN105144301A (en) * | 2013-03-21 | 2015-12-09 | 夏普株式会社 | Shift register |
JP2017045069A (en) * | 2010-05-21 | 2017-03-02 | 株式会社半導体エネルギー研究所 | Semiconductor device |
CN107248398A (en) * | 2017-07-14 | 2017-10-13 | 昆山龙腾光电有限公司 | A kind of display device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313093A (en) * | 2001-04-13 | 2002-10-25 | Toshiba Corp | Shift register, driving circuit, electrode substrate and planar display device |
JP2002335153A (en) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | Pulse output circuit, shift register and display |
JP2004185684A (en) * | 2002-11-29 | 2004-07-02 | Toshiba Matsushita Display Technology Co Ltd | Bidirectional shift register, drive circuit using the same, flat-panel display device |
JP2005123865A (en) * | 2003-10-16 | 2005-05-12 | Sony Corp | Buffer circuit and display |
JP2005143068A (en) * | 2003-10-16 | 2005-06-02 | Sony Corp | Inverter circuit and display device |
-
2003
- 2003-11-17 JP JP2003386172A patent/JP4686972B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313093A (en) * | 2001-04-13 | 2002-10-25 | Toshiba Corp | Shift register, driving circuit, electrode substrate and planar display device |
JP2002335153A (en) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | Pulse output circuit, shift register and display |
JP2004185684A (en) * | 2002-11-29 | 2004-07-02 | Toshiba Matsushita Display Technology Co Ltd | Bidirectional shift register, drive circuit using the same, flat-panel display device |
JP2005123865A (en) * | 2003-10-16 | 2005-05-12 | Sony Corp | Buffer circuit and display |
JP2005143068A (en) * | 2003-10-16 | 2005-06-02 | Sony Corp | Inverter circuit and display device |
Cited By (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351165A (en) * | 2005-05-20 | 2006-12-28 | Nec Corp | Bootstrap circuit, and shift register, scanning circuit, and display device using bootstrap circuit |
US8531376B2 (en) | 2005-05-20 | 2013-09-10 | Nlt Technologies, Ltd. | Bootstrap circuit, and shift register, scanning circuit, display device using the same |
JP2007179660A (en) * | 2005-12-28 | 2007-07-12 | Mitsubishi Electric Corp | Shift register circuit and picture display device provided with the same |
JP2008071468A (en) * | 2006-09-12 | 2008-03-27 | Samsung Sdi Co Ltd | Shift register and organic electroluminescence display |
US7782121B2 (en) | 2006-12-28 | 2010-08-24 | Sony Corporation | Voltage supply circuit, display device, electronic equipment, and voltage supply method |
US8143918B2 (en) | 2007-06-04 | 2012-03-27 | Samsung Electronics Co., Ltd. | Apparatus for driving a display device, display device including the same, and method thereof |
WO2009084267A1 (en) * | 2007-12-27 | 2009-07-09 | Sharp Kabushiki Kaisha | Shift register and display device |
US8223112B2 (en) | 2007-12-27 | 2012-07-17 | Sharp Kabushiki Kaisha | Shift register receiving all-on signal and display device |
JP2009181612A (en) * | 2008-01-29 | 2009-08-13 | Toshiba Mobile Display Co Ltd | Shift register circuit and liquid crystal display unit |
US7843221B2 (en) | 2008-03-18 | 2010-11-30 | Sony Corporation | Semiconductor device, display panel and electronic equipment |
US10134818B2 (en) | 2008-04-03 | 2018-11-20 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US9001020B2 (en) | 2008-04-03 | 2015-04-07 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US11133360B2 (en) | 2008-04-03 | 2021-09-28 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US10622418B2 (en) | 2008-04-03 | 2020-04-14 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US8730145B2 (en) | 2008-04-03 | 2014-05-20 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US8629828B2 (en) | 2008-04-03 | 2014-01-14 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US9524796B2 (en) | 2008-04-03 | 2016-12-20 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
JP2009252269A (en) * | 2008-04-03 | 2009-10-29 | Sony Corp | Shift register circuit, display panel, and electronic apparatus |
US8436800B2 (en) | 2008-04-03 | 2013-05-07 | Sony Corporation | Shift register circuit, display panel, and electronic apparatus |
US9792859B2 (en) | 2008-05-03 | 2017-10-17 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
US8384702B2 (en) | 2008-05-03 | 2013-02-26 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
US9396703B2 (en) | 2008-05-03 | 2016-07-19 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
US8890780B2 (en) | 2008-05-03 | 2014-11-18 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
US8310473B2 (en) | 2008-05-14 | 2012-11-13 | Sony Corporation | Semiconductor device, display panel and electronic apparatus |
JP4582216B2 (en) * | 2008-07-12 | 2010-11-17 | ソニー株式会社 | Semiconductor device, display panel and electronic equipment |
JP2010021899A (en) * | 2008-07-12 | 2010-01-28 | Sony Corp | Semiconductor device, display panel, and electronic apparatus |
US7800576B2 (en) | 2008-07-12 | 2010-09-21 | Sony Corporation | Semiconductor device, display panel, and electronic apparatus |
US9024860B2 (en) | 2009-03-06 | 2015-05-05 | Japan Display Inc. | Scanner, electro-optical panel, electro-optical display device and electronic apparatus |
JP2010204599A (en) * | 2009-03-06 | 2010-09-16 | Epson Imaging Devices Corp | Scanner, electro-optical panel, electro-optical display device, and electronic apparatus |
US8749468B2 (en) | 2009-03-06 | 2014-06-10 | Japan Display West Inc. | Scanner, electro-optical panel, electro-optical display device and electronic apparatus |
US8390560B2 (en) | 2009-12-28 | 2013-03-05 | Sony Corporation | Level shift circuit, signal drive circuit, display device, and electronic device |
CN102111144A (en) * | 2009-12-28 | 2011-06-29 | 索尼公司 | Level shift circuit, signal drive circuit, display device, and electronic device |
KR101254473B1 (en) | 2010-03-15 | 2013-04-12 | 샤프 가부시키가이샤 | Scanning signal line drive circuit and display device having the same |
US8565369B2 (en) | 2010-03-15 | 2013-10-22 | Sharp Kabushiki Kaisha | Scanning signal line drive circuit and display device having the same |
WO2011114562A1 (en) * | 2010-03-15 | 2011-09-22 | シャープ株式会社 | Scan signal line drive circuit and display device provided therewith |
JP5165153B2 (en) * | 2010-03-15 | 2013-03-21 | シャープ株式会社 | Scanning signal line driving circuit, display device including the same, and scanning signal line driving method |
JP2017045069A (en) * | 2010-05-21 | 2017-03-02 | 株式会社半導体エネルギー研究所 | Semiconductor device |
US10818256B2 (en) | 2010-05-21 | 2020-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US11107432B2 (en) | 2010-05-21 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US11468860B2 (en) | 2010-05-21 | 2022-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US11942058B2 (en) | 2010-05-21 | 2024-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
CN105144301A (en) * | 2013-03-21 | 2015-12-09 | 夏普株式会社 | Shift register |
WO2014148170A1 (en) * | 2013-03-21 | 2014-09-25 | シャープ株式会社 | Shift register |
CN107248398A (en) * | 2017-07-14 | 2017-10-13 | 昆山龙腾光电有限公司 | A kind of display device |
CN107248398B (en) * | 2017-07-14 | 2020-08-04 | 昆山龙腾光电股份有限公司 | Display device |
Also Published As
Publication number | Publication date |
---|---|
JP4686972B2 (en) | 2011-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4654923B2 (en) | Shift register circuit and display driving device | |
JP4686972B2 (en) | Shift register circuit, basic circuit and display device | |
JP4321266B2 (en) | Inverter circuit and display device | |
JP5429815B2 (en) | Shift register circuit | |
US9881688B2 (en) | Shift register | |
JP4835626B2 (en) | Shift register circuit, display panel and electronic device | |
US7724231B2 (en) | Display device | |
US20160217871A1 (en) | Bidirectional shift register and image display device using the same | |
US10431143B2 (en) | Shift register, driving method thereof, gate driving circuit and display device | |
JP5853338B2 (en) | Buffer circuit and buffer circuit driving method | |
US11176886B2 (en) | Pixel compensation circuit, driving method thereof, display panel, and display device | |
US20170221439A1 (en) | Gate Driver Unit, Gate Driver Circuit and Driving Method Thereof, and Display Device | |
WO2015058553A1 (en) | Shift register unit, goa circuit, array substrate and display device | |
US20080001899A1 (en) | Flat display structure | |
JP2011239411A (en) | Active matrix type display device | |
US20170193938A1 (en) | Shift register unit, shift register, gate driving circuit and display apparatus | |
US11443674B2 (en) | Display device having gate driver | |
JPWO2009084270A1 (en) | Auxiliary capacitance wiring drive circuit and display device | |
JP4232600B2 (en) | Buffer circuit and display device | |
JP2009245564A (en) | Shift register and display using the same | |
JP4189585B2 (en) | Shift register circuit and electronic device | |
JP2001101889A (en) | Shift register and electronic equipment | |
US10832608B2 (en) | Pixel circuit, method for driving method, display panel, and display device | |
JP2005251335A (en) | Shift register circuit, and method and device for driving and controlling the same | |
JP2014153532A (en) | Display device and drive circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060619 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090513 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090709 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091008 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091008 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110131 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4686972 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |