JP2005136483A - Synthesizer circuit - Google Patents
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Abstract
Description
本発明は、移動無線機等に用いられるシンセサイザ回路に関する。 The present invention relates to a synthesizer circuit used in a mobile radio device or the like.
TDMA(Time Division Multiple Access)方式等における移動無線機のシンセサイザ部は、従来は、発振周波数を切り替える際、そのPLL(Phase Locked Loop)発振器に含まれるNカウンタ(分周器)の分周比の書き換えに時間がかかり高速ロックアップができなかったために、2つのPLL発振器を用いて構成されることが多い(図2、あるいは、特許文献1第1図参照)。このように構成されるシンセサイザ部は、一方のPLL発振器を使用している間に(このときこのPLL発振器はある周波数にロックしている)、もう一つのPLL発振器を次の周波数にロックさせ、次のスロット開始時(バーストの切り替え時)に、これらに含まれるVCO(電圧制御発振器)の発振出力をスイッチで切り替えている。
上記構成では、スイッチ切り替え時に電圧制御発振器にかかる負荷変動の問題や、2つのPLL発振器間のアイソレーションの問題などが発生する。このため、図2に示すように、これらの問題の対策としてAMP(アンプ)やATT(アッテネータ)等を追加しなければならない。これでは、部品点数が多くなりコスト的にデメリットがある。また、特性の面でも多くのデメリットを含んでいる。 In the above configuration, a problem of load variation applied to the voltage controlled oscillator at the time of switching, an isolation problem between the two PLL oscillators, and the like occur. For this reason, as shown in FIG. 2, AMP (amplifier), ATT (attenuator), etc. must be added as a countermeasure for these problems. This increases the number of parts and has a disadvantage in terms of cost. It also has many disadvantages in terms of characteristics.
本発明は、上記の点に鑑みてなされたもので、高速ロックアップを実現でき、負荷変動等の対策のための余分な部品を要せずシンセサイザ回路を提供するものである。 The present invention has been made in view of the above points, and provides a synthesizer circuit that can realize high-speed lockup and does not require extra parts for measures such as load fluctuations.
上記課題を解決するため、請求項1に記載の発明は、第1の発振回路と、前記第1の発振回路に同期し前記第1の発振回路の出力と異なる周波数で発振する第2の発振回路と、前記第1の発振回路と第2の発振回路の出力を切り替えるスイッチと、前記スイッチの出力を受け、該出力に同期し当該シンセサイザ回路の出力となる発振出力をする第3の発振回路と、を具備することを特徴としている。
In order to solve the above-described problem, the invention according to
請求項2に記載の発明は、請求項1に記載のシンセサイザ回路において、前記第1の発振回路は、水晶発振器からなり、前記第2の発振回路は、第1の電圧制御発振器と、前記水晶発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第1の電圧制御発振器の出力を前記水晶発振器の出力に同期させるための位相比較器、分周器とからなり、前記第3の発振回路は、第2の電圧制御発振器と、前記スイッチから出力される前記水晶発振器または第1の電圧制御発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第2の電圧制御発振器の出力を前記スイッチから出力される前記水晶発振器または第1の電圧制御発振器の出力に同期させるための位相比較器、分周器とからなることを特徴としている。 According to a second aspect of the present invention, in the synthesizer circuit according to the first aspect, the first oscillation circuit includes a crystal oscillator, and the second oscillation circuit includes the first voltage-controlled oscillator and the crystal. The oscillator comprises an oscillation frequency as a reference frequency, and comprises a phase comparator and a frequency divider for synchronizing the output of the first voltage controlled oscillator with the output of the crystal oscillator based on the reference frequency. The oscillation circuit receives, as a reference frequency, an oscillation frequency of the second voltage controlled oscillator and the crystal oscillator or the first voltage controlled oscillator output from the switch, and based on the reference frequency, the oscillation circuit of the second voltage controlled oscillator It is characterized by comprising a phase comparator and a frequency divider for synchronizing the output with the output of the crystal oscillator or the first voltage controlled oscillator output from the switch.
請求項3に記載の発明は、請求項1または請求項2に記載のシンセサイザ回路において、前記第2の発振回路及び前記第3の発振回路がPLL発振器であることを特徴としている。 According to a third aspect of the present invention, in the synthesizer circuit according to the first or second aspect, the second oscillation circuit and the third oscillation circuit are PLL oscillators.
本発明によれば、第3の発振回路の発振出力が当該シンセサイザ回路の出力となるので、従来の2つのPLL発振器を用いたシンセサイザ回路のような、発振出力の切り替え時の負荷変動の問題及び2つのPLL発振器間のアイソレーションの問題は生じない。これにより、従来回路のようなこれらの問題の対策のための余計な部品を必要とせず、部品点数削減によるコストダウンが可能となると同時に部品実装エリアの削減にもなり、さらに消費電流も削減することができる。 According to the present invention, since the oscillation output of the third oscillation circuit becomes the output of the synthesizer circuit, the problem of load fluctuation at the time of switching the oscillation output as in the conventional synthesizer circuit using two PLL oscillators and There is no isolation problem between the two PLL oscillators. This eliminates the need for extra parts to deal with these problems as in the conventional circuit, enables cost reduction by reducing the number of parts, and at the same time reduces the component mounting area and further reduces current consumption. be able to.
また、当該シンセサイザ回路の発振周波数(すなわち第3の発振回路の発振周波数)を切り替える際、1組のPLL発振回路を使って発振周波数を変更する構成に比べ、スイッチにより上記第1の発振回路と第2の発振回路の出力を切り替えることで、書き換えに時間を要する第3の発振回路に含まれる分周器の分周比の書き換えを、より小さな変更で済ませることができ、その結果高速ロックアップが可能となる。 Further, when switching the oscillation frequency of the synthesizer circuit (that is, the oscillation frequency of the third oscillation circuit), the first oscillation circuit and the first oscillation circuit are switched by a switch, compared to a configuration in which the oscillation frequency is changed using a set of PLL oscillation circuits. By switching the output of the second oscillation circuit, it is possible to rewrite the division ratio of the frequency divider included in the third oscillation circuit, which takes time to rewrite, with smaller changes, resulting in high-speed lockup. Is possible.
以下、本発明の実施の形態を、図面を参照して説明する。
図1は、本発明の一実施の形態であるシンセサイザ回路の構成を示す図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a configuration of a synthesizer circuit according to an embodiment of the present invention.
本実施の形態のシンセサイザ回路100は、異なる周波数(F1,F2MHz;ただしF1≠F2)で発振する2つの、電圧制御温度補償水晶発振器からなる基準発振器(VC−TCXO1とVC−TCXO2)と、1つの電圧制御発振器(VCO3)と、VC−TCXO1とVC−TCXO2の発振出力を切り替えるスイッチ(SW)4と、VC−TCXO1の発振出力にVC−TCXO2の発振出力を同期させるための同期制御部21と、スイッチ4から出力されるVC−TCXO1またはVC−TCXO2の発振出力をもとに安定した発振出力を得るためのVCO3と同期制御部31とから構成されている。
The synthesizer circuit 100 according to the present embodiment includes two reference oscillators (VC-TCXO1 and VC-TCXO2) composed of two voltage-controlled temperature-compensated crystal oscillators that oscillate at different frequencies (F1, F2 MHz; F1 ≠ F2), and 1 Two voltage controlled oscillators (VCO3), a switch (SW) 4 for switching the oscillation outputs of VC-TCXO1 and VC-TCXO2, and a
VC−TCXO1は、デジタルブロック5へのクロック信号(CLK)も供給している。また、デジタルブロック5から与えられる制御信号(Vcon1)は、D/Aコンバータ(DAC)6によりデジタル/アナログ変換されてVC−TCXO1に供給され、VC−TCXO1はその発振周波数を可変としている。
なお、VC−TCXO1部分の発振周波数を固定とする場合は、VC−TCXO1の代わりに発振周波数固定の水晶発振器を用いることができる。
The VC-TCXO 1 also supplies a clock signal (CLK) to the
When the oscillation frequency of the VC-TCXO1 portion is fixed, a crystal oscillator with a fixed oscillation frequency can be used instead of the VC-TCXO1.
同期制御部21は、基準発振器VC−TCXO1の出力(Ref1)をR1分周するR1カウンタ(R1分周器)と、VC−TCXO2の発振出力をN1分周するN1カウンタ(N1分周器)と、Ref1をR1分周器にて分周した出力である第1基準周波数出力とVC−TCXO2の発振出力をN1分周器にて分周した出力である第1比較周波数出力を比較しその比較結果である第1位相誤差(直流成分)をVC−TCXO2への制御信号(Vcon2)として供給する第1位相比較器とから構成されている(いずれも図示せず)。
The
同期制御部31は、スイッチ4の出力(Ref2)をR2分周するR2カウンタ(R2分周器)と、VCO3の発振出力をN2分周するN2カウンタ(N2分周器)と、Ref2をR2分周器にて分周した出力である第2基準周波数出力とVCO3の発振出力をN2分周器にて分周した出力である第2比較周波数出力を比較しその比較結果である第2位相誤差をVCO3への制御信号(Vcon3)として供給する第2位相比較器とから構成されている(いずれも図示せず)。
なお、上記同期制御部21及びVC−TCXO2からなる第2の発振回路20と、同期制御部31及びVCO3からなる第3の発振回路30は、それぞれPLL発振器をなしている。
The
The second oscillation circuit 20 composed of the
このように構成されるシンセサイザ回路100では、VC−TCXO1の発振出力(Ref1)に同期し、このリファレンス信号(Ref1)をR1分周した第1基準周波数と発振回路(第2の発振回路20ではVC−TCXO2、第3の発振回路30ではVCO3)の出力をN1又はN2分周した比較周波数が、位相比較器によって比較され、結果として、基準周波数×Nの周波数の出力がなされる。 In the synthesizer circuit 100 configured as described above, the first reference frequency obtained by dividing the reference signal (Ref1) by R1 and the oscillation circuit (in the second oscillation circuit 20) in synchronization with the oscillation output (Ref1) of the VC-TCXO1. The comparison frequency obtained by dividing the output of VC-TCXO2, VCO3) in the third oscillation circuit 30 by N1 or N2 is compared by a phase comparator, and as a result, a reference frequency × N frequency is output.
ここで、例えば、1組の電圧制御温度補償水晶発振器VC−TCXO(1,又は2)と同期制御部(31)を用いてVCO(3)出力をロックさせる場合を考え、VC−TCXO1の発振周波数を19.2MHzとし、VCO3の発振周波数を1645.2MHzから1671MHzへと大きく変えロックさせるとする。このとき同期制御部31のR2カウンタの分周比を1とすると、第2基準周波数は19.2M/1=19.2MHzとなる。
Here, for example, consider a case where the output of the VCO (3) is locked using a set of voltage-controlled temperature-compensated crystal oscillator VC-TCXO (1, 2) and a synchronization control unit (31), and oscillation of VC-TCXO1 Assume that the frequency is 19.2 MHz and the oscillation frequency of the
この例で、第3の発振回路30を周波数ロックさせるためには、同期制御部31のN2カウンタの分周比は85.6875(=1645.2/19.2)から、87.03125(=1671/19.2)に変える必要がある。しかし、N2カウンタの分周比をこのように大きく変える書き換えをする場合はロックするまで多少時間がかかってしまう。そこで、本実施の形態では、このように発振周波数を大きく変えるとき、N2カウンタの分周比を大きく変化させるのではなく、基準発振器を別のVC−TCXO2に切り替える制御をする。ここでVC−TCXO2の発振周波数が19.35MHzとすると、前述の周波数のロックは次のようになる。
In this example, in order to lock the frequency of the third oscillation circuit 30, the division ratio of the N2 counter of the
先のVC−TCXO1の発振状態で第3の発振回路30は、そのN2カウンタの分周比が85.6875でロックしている。ここでスイッチ4の出力をVC−TCXO2の発振出力に切り替えると、N2カウンタの分周比はそのまま(85.6875)で、周波数は、19.35×85.6875=1658.053125MHzにロックすることになるが、このスイッチ切り替えと同時にN2カウンタの分周比を、86.3565891472868(この変更は、前の例に対しより小さい変更である)に書き換えると1671MHzにロックする。スイッチ4の切り替え及びこの場合のN2カウンタの分周比の書き換えは高速に行えるので、結果として高速ロックアップを実現できる。 In the oscillation state of the previous VC-TCXO1, the third oscillation circuit 30 is locked at the frequency division ratio of the N2 counter of 85.6875. Here, when the output of the switch 4 is switched to the oscillation output of the VC-TCXO2, the frequency dividing ratio of the N2 counter remains unchanged (85.6875) and the frequency is locked to 19.35 × 85.6875 = 1658.053125 MHz. However, if the N2 counter frequency division ratio is rewritten to 86.356589214868 (this change is smaller than the previous example) simultaneously with this switch change, it locks to 1671 MHz. Since switching of the switch 4 and rewriting of the division ratio of the N2 counter in this case can be performed at high speed, high-speed lockup can be realized as a result.
以上のように、本実施の形態では、スイッチ4と同期制御部31のNカウンタの分周比を制御することで、当該シンセサイザ回路100の発振周波数を制御することができる。
また、本実施の形態では、1つのPLL発振器である第3の発振回路30からその発振出力を当該シンセサイザ回路100の発振出力として外部に供給するので、従来のように2つのPLL発振器を用いた場合のその電圧制御発振器にかかる負荷変動の問題や、アイソレーションの問題を解決することができる。
As described above, in the present embodiment, the oscillation frequency of the synthesizer circuit 100 can be controlled by controlling the frequency division ratio of the N counter of the switch 4 and the
In this embodiment, since the oscillation output is supplied to the outside as the oscillation output of the synthesizer circuit 100 from the third oscillation circuit 30 which is one PLL oscillator, two PLL oscillators are used as in the prior art. In this case, it is possible to solve the problem of load fluctuation applied to the voltage controlled oscillator and the problem of isolation.
また、本実施の形態では、以上のように構成することから、PLL発振器を構成する第2の発振回路20や第3の発振回路30の内部でスプリアスが発生した場合の回避もできる。例えば、VC−TCXO1が原因でスプリアスが発生した場合、これをVC−TCXO2に差し替えることで、スプリアスの発生をとめたり、スプリアスの発生位置を変えたりすることができる。
なお、PLL発振器にて発生するスプリアスの回避あるいはこれを軽減するため、上記構成において、第1の発振回路1及び第2の発振回路20の発振周波数の選択、各分周器の分周比の選択等を適切に行うことが望ましい。
Further, in the present embodiment, since it is configured as described above, it is possible to avoid a case where spurious is generated inside the second oscillation circuit 20 or the third oscillation circuit 30 constituting the PLL oscillator. For example, when spurious occurs due to VC-TCXO1, it can be replaced with VC-TCXO2 to stop spurious generation or change the spurious generation position.
In order to avoid or reduce spurious generated in the PLL oscillator, in the above configuration, the selection of the oscillation frequency of the
さて、TDMA方式等における従来の移動無線機では、デジタルブロック5において、基地局から与えられる基準クロックをもとに、VC−TCXO1の発振出力を基地局内部の基準クロックに同期させている。図1に示すVC−TCXO1、デジタルブロック5、D/Aコンバータ6部分の構成は、このための構成となっている。もちろん、VC−TCXO2も、VC−TCXO1と同様に基地局の基準クロックとの同期をとる必要がある。そこで、デジタルブロック5にて、VC−TCXO2の発振出力も、VC−TCXO1と同様に基準クロックに対し同期をとれる回路を作ればよいが、これではコストが非常にかかってしまうのが現状である。そこで、本実施の形態では、同期制御部21を用いて基準クロックとの同期をとる構成としている。
In the conventional mobile radio apparatus in the TDMA system or the like, the
同期制御部21の基準周波数である第1基準周波数は、VC−TCXO1から与えられるリファレンス信号(Ref1)をもとに作られており、VC−TCXO2を同期制御部21で制御することで(前述のように、VC−TCXO2と同期制御部21でPLL発振器を構成している)、VC−TCXO1とVC−TCXO2の同期がとれるようになっている。結果、VC−TCXO2の発振出力も基準クロックと同期がとれたものとなる。
The first reference frequency which is the reference frequency of the
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の構成等も含まれることは言うまでもない。 As mentioned above, although embodiment of this invention has been explained in full detail with reference to drawings, the concrete composition is not restricted to this embodiment, and the composition of the range which does not deviate from the gist of this invention is included. Needless to say.
1…VC−TCXO(第1の発振回路,水晶発振器)
2…VC−TCXO(第1の電圧制御発振器)
3…VCO(第2の電圧制御発振器)
4…スイッチ(SW)
5…デジタルブロック(Digital Block)
6…D/Aコンバータ(DAC)
20…第2の発振回路
21…同期制御部
30…第3の発振回路
31…同期制御部
100…シンセサイザ回路
1 ... VC-TCXO (first oscillation circuit, crystal oscillator)
2 ... VC-TCXO (first voltage controlled oscillator)
3 ... VCO (second voltage controlled oscillator)
4 ... Switch (SW)
5 ... Digital Block (Digital Block)
6. D / A converter (DAC)
DESCRIPTION OF SYMBOLS 20 ...
Claims (3)
前記第1の発振回路に同期し前記第1の発振回路の出力と異なる周波数で発振する第2の発振回路と、
前記第1の発振回路と第2の発振回路の出力を切り替えるスイッチと、
前記スイッチの出力を受け、該出力に同期し当該シンセサイザ回路の出力となる発振出力をする第3の発振回路と、を具備する
ことを特徴とするシンセサイザ回路。 A first oscillation circuit;
A second oscillation circuit that oscillates at a different frequency from the output of the first oscillation circuit in synchronization with the first oscillation circuit;
A switch for switching an output of the first oscillation circuit and the second oscillation circuit;
A synthesizer circuit comprising: a third oscillation circuit that receives an output of the switch and generates an oscillation output that is synchronized with the output and is an output of the synthesizer circuit.
前記第2の発振回路は、第1の電圧制御発振器と、前記水晶発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第1の電圧制御発振器の出力を前記水晶発振器の出力に同期させるための位相比較器、分周器とからなり、
前記第3の発振回路は、第2の電圧制御発振器と、前記スイッチから出力される前記水晶発振器または第1の電圧制御発振器の発振周波数を基準周波数として受け、該基準周波数に基づき前記第2の電圧制御発振器の出力を前記スイッチから出力される前記水晶発振器または第1の電圧制御発振器の出力に同期させるための位相比較器、分周器とからなる
ことを特徴とする請求項1に記載のシンセサイザ回路。 The first oscillation circuit comprises a crystal oscillator,
The second oscillation circuit receives the first voltage controlled oscillator and the oscillation frequency of the crystal oscillator as a reference frequency, and synchronizes the output of the first voltage controlled oscillator with the output of the crystal oscillator based on the reference frequency. A phase comparator and a frequency divider
The third oscillation circuit receives, as a reference frequency, an oscillation frequency of the second voltage controlled oscillator and the crystal oscillator or the first voltage controlled oscillator output from the switch, and based on the reference frequency, The phase comparator and the frequency divider for synchronizing the output of the voltage controlled oscillator with the output of the crystal oscillator or the first voltage controlled oscillator output from the switch. Synthesizer circuit.
ことを特徴とする請求項1または請求項2に記載のシンセサイザ回路。
The synthesizer circuit according to claim 1, wherein the second oscillation circuit and the third oscillation circuit are PLL oscillators.
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Citations (2)
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JP2002151960A (en) * | 2000-11-10 | 2002-05-24 | Kenwood Corp | Pll circuit |
JP2003177834A (en) * | 2001-12-07 | 2003-06-27 | Mitsubishi Electric Corp | Microcomputer with pll built-in |
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2003
- 2003-10-28 JP JP2003367452A patent/JP2005136483A/en active Pending
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