JP2005135036A - メモリ制御装置 - Google Patents

Abstract

【課題】 簡単安価な構成により、実装メモリの容量の違いに柔軟に対処でき、シャドウ領域からのアクセスに対しても書き込み制限を確実に行なえ、プログラムの暴走などの不具合を確実に検出することができるようにする。
【解決手段】 閾値レジスタ２に、アドレス信号ＡＤＤＲの値の大小関係により書き込み制限区画を識別するための唯一の閾値アドレスを格納し、アドレス信号の一部と閾値レジスタが保持する値の大小関係を検出するアドレス比較部５、デバイス選択信号ＣＳ＿０と、アドレス比較部５の比較結果に基づきメモリデバイスに対する書き込み制御信号をマスクするマスク制御部６を設ける。アドレス信号ＡＤＤＲの値と閾値アドレスが書き込み制限を行なうべき所定の大小関係にあることをアドレス比較部５が検出している場合、メモリデバイスに対する書き込みアクセスを無効とする。
【選択図】 図１

Description

本発明は、少なくともデバイス選択信号、アドレス信号、および書き込み制御信号によりアクセスされるメモリデバイスに対するアクセス制御を行なうメモリ制御装置に関するものである。

従来より、電子機器のユーザ登録データなどを格納したメモリデバイスを主電源を遮断した後もバックアップ保持する技術が知られている。たとえばファクシミリ装置などにおいては、ワンタッチダイヤルや短縮ダイヤルに対応づけたあて先電話番号は、ユーザが独自に当該装置に登録するデータであり、主電源が切られてもその記憶内容が消滅しないように、電池でバックアップされたメモリ、あるいは、不揮発性のメモリ等に格納される。

上記の宛先電話番号データなどが、制御プログラムの障害（暴走など）などにより意図しない値に変化してしまうと、ユーザが意図しない相手に画像データを送信するなどの事故を生じ重大な情報漏洩問題を引き起こしてしまう恐れがあり、保安上好ましくない。

メモリデバイスを用いた一般的な演算制御装置においては、このような重要な格納データの保護は、ソフトウェア手法により何らかの書き換え制限を施す方法が取られるが、ソフトウェアの実行制御自体に障害が起きてしまった場合は、その保護機能は信頼できない。

そこで、従来より、意図しないあるいは不正なメモリ書き込みを禁止するために、ハードウェア構成によりＲＡＭなどのメモリの有効アドレス空間中に特定の書き込み制限区画を画成する、たとえば、下限アドレス情報と上限アドレス情報を定義し、それらに挟まれた部分を書き込み制限区画とする技術が知られている（たとえば下記の特許文献１）。
特開平５−１２８００９号公報

特許文献１に記載されたような従来の書き込み制限区画を設ける技術においては、デバイス選択信号の論理値真となるアドレス範囲と、メモリデバイスの容量とが完全に合致する場合は、確かに所望のアドレス区間の書き込みアクセスを、当該ハードウェア回路により制限することができる。

しかし、デバイス選択信号の論理値真となるアドレス範囲よりも少ない容量のメモリデバイスを用いる場合、そのアドレス空間には、同一メモリセルにアクセス可能な複数のアドレス空間、いわゆるシャドウ空間が生まれてしまう。書き込みを制限しているはずのメモリセルには、このシャドウ空間からもアクセス可能であるが、プログラムが意図した通常動作をしている限りは問題を生じない。プログラム処理が暴走したような不具合が生じた場合、書き込み制限区間のデータが、シャドウ領域を介して書き換えられてしまう恐れがあった。

この問題を図２を用いて説明する。図２のメモリマップは、デバイス選択（チップセレクト）信号ＣＳ＿０により選択されるＲＡＭ領域のアドレス領域０ｘ０＿００００から０ｘ１＿ＦＦＦＦの１２８Ｋバイトを示している。

図２において、実際のメモリデバイスの容量がＣＳ＿０の領域と全く同一の１２８Ｋバイトである、すなわち、実際のメモリチップに同じ１２８Ｋバイトのメモリセルが実装されている場合には、書き込み制限区間の下限値として０ｘ０＿８０００、上限値として０ｘ０＿８ＦＦＦが設定されれば、０ｘ０＿８０００から０ｘ０＿８ＦＦＦの区間の４Ｋバイトだけが書き込み制限区間となり、それ以外は非制限区間となる。

ところが、製造上の都合などにより、デバイス選択（チップセレクト）信号ＣＳ＿０で選択される領域に、１２８Ｋバイトよりも少ないメモリデバイスを用いなければならい場合がある。たとえば、同一の回路、同一のレジスタ設定であっても、メモリデバイスの容量が半分になると、図３に示すような問題が生じる。

図３のアドレス空間マップにおいて、ＷＰは上記同様に形成された書き込み制限区間、斜線部分はメモリデバイスが実装されていないシャドウ領域、立体白部分は実効メモリを論理的にマップされる領域をそれぞれ表している。

すなわち、容量が半分のメモリデバイスを実装した場合には、図３に示すように、メモリデバイスの０ｘ１＿００００〜０ｘ１＿ＦＦＦＦの上半分のシャドウ領域に対応するアドレス入力は、デバイスにアドレス信号線が無い（あるいは入力無効である）ために下半分の０ｘ０＿００００〜０ｘ０＿ＦＦＦＦのアドレス入力として取り扱われる。

上述の従来技術によれば、アドレス入力が０ｘ０＿８０００〜０ｘ０＿８ＦＦＦである場合は、意図通り書き込み制限区画０ｘ０＿８０００〜０ｘ０＿８ＦＦＦに対する書き込み制限を行なうことができるが、従来技術では書き込み制限区画０ｘ０＿８０００〜０ｘ０＿８ＦＦＦに対応するシャドウ領域０ｘ１＿８０００〜０ｘ１＿８ＦＦＦはプロテクトすることができない。

すなわち、プログラムの不具合などによりシャドウ領域０ｘ１＿８０００〜０ｘ１＿８ＦＦＦへの書き込みを行なうコードが実行されてしまった場合には、従来の書き込み制限が機能せず、本来プロテクトすべき書き込み制限区画０ｘ０＿８０００〜０ｘ０＿８ＦＦＦが破壊されてしまう。

一方、上記実装メモリの容量が小さい場合とは逆に、デバイス選択信号が論理値真となるアドレス範囲よりも、大きい容量を持つメモリデバイスを利用したい場合は、当然ながら、デバイス選択信号のアドレス範囲をメモリデバイスに適合した範囲に拡張しなければならない。しかしながら、前記アドレスデコード回路や、書き込み制限回路等は、ゲートアレイに代表される大規模集積回路の一部として、システムに組み込まれるのが一般的である為、このような非常に小規模な変更であっても、大規模集積回路が出来上がってしまった後から、変更することは、非常に長期の期間を要し、多大な費用が必要である。このことは、同一の大規模集積回路を、メモリ仕様の異なる複数の製品に使い回すことを困難としていた。

このような問題を避けるため、前記アドレスデコード回路では、比較的広範囲のデコード処理を行い、デバイス選択範囲をメモリデバイスの容量に完全に合致するよう、別途、デバイス選択信号をより細分化するデコード回路を追加する方策がとられるが、回路を追加することから余計なコストを必要とする欠点があった。

本発明の課題は、上記の問題に鑑み、メモリデバイスのアクセスを制御するメモリ制御装置において、簡単安価な構成により、対象とするメモリデバイスの容量の違いに柔軟に対処でき、かつシャドウ領域からのアクセスに対しても書き込み制限を確実に行なえ、さらにプログラムの暴走などの不具合を確実に検出することができるようにすることにある。

上記課題を解決するため、本発明においては、少なくともデバイス選択信号、アドレス信号、および書き込み制御信号によりアクセスされるメモリデバイスに対するアクセス制御を行なうメモリ制御装置において、前記アドレス信号が前記メモリデバイスを配置するアドレス領域を含む範囲内にあるときに、アクセス対象として前記メモリデバイスを選択するデバイス選択信号を生成するアドレスデコード部と、前記アドレス信号のアドレス値との大小関係により書き込み制限区画を識別するための唯一の閾値アドレスを保持する閾値レジスタと、前記アドレス信号の一部と前記閾値レジスタが保持する閾値アドレス値の大小関係を検出するアドレス比較部と、前記デバイス選択信号と、前記アドレス比較部の比較結果に基づき前記メモリデバイスに対する書き込み制御信号をマスクするマスク制御部とを有し、前記アドレス信号のアドレス値と前記閾値アドレスが書き込み制限を行なうべき所定の大小関係にあることを前記アドレス比較部が検出している場合、前記マスク制御部が前記メモリデバイスに対する書き込み制御信号をマスクし、書き込み制限区画内への書き込みアクセスを無効とする構成を採用した。

上記構成によれば、従来のように上限アドレスおよび下限アドレスを設定する構成とは異なり、ただ一つの閾値アドレスを設定し、アドレス信号の値と閾値アドレスの上下関係の比較結果のみにより書き込み制限区間と非制限区間とを区別する構成であるから、従来のようにシャドウ空間からの書き込みアクセスに対して無防備となる問題がなく、シャドウ空間を含めてより強固に書き込み制限を行なうことができる、という優れた効果がある。

以下、図面に示す実施例に基づき本発明を詳細に説明する。以下の実施例（実施例１、実施例２）では、デバイス選択信号（ＣＳ＿０）により選択されるアドレス領域内において、所望の書き込み制限区間を設定し、その内容を確実に保護するのに適した構成を示す。

ここでは一例としてデバイス選択信号（ＣＳ＿０）により選択されるアドレス領域内のその最下位アドレスから所望のアドレスまでの区間を書き込み制限区間とする構成を中心に説明する。

図１は、本発明を採用したメモリ制御回路の要部の構成を示している。図１のメモリ制御回路は次のような構成要素から成る。

アドレスデコード部１： アドレス信号ＡＤＤＲを入力し、その最上位ビット側の複数のビット値をデコードし、デバイス選択信号ＣＳ＿０、ＣＳ＿１、ＣＳ＿２、ＣＳ＿３を生成するアドレスデコード部であり、出力信号はそれぞれ以下の範囲に対してのみ、論理値「真」を出力する。

閾値レジスタ２： 書き込み制限区間と非制限区間とを区別する唯一の閾値アドレス情報ＴＨ＿ＡＤＤＲを格納する閾値レジスタであり、初期値は、最大の区間を書き込み制限区間とする値（デバイス選択信号ＣＳ＿０で選択される最大アドレス値）とし、デバイス選択信号ＣＳ＿０でアドレスされ領域を保護する設定をデフォルトとする。本レジスタに設定されるアドレス情報は、アドレスデコード部１でのデコード対象とされたアドレスビットの、すぐ下位に位置する複数のアドレス情報である。また、閾値レジスタ２は制御信号ＫＥＹ１が「真」である時、この閾値レジスタ２に格納する値の更新を許可するよう構成される。

第１のキーレジスタ３： 所定の数値が格納されている期間のみ、ＫＥＹ１に論理値「真」を出力する第１のキーレジスタであり、初期値は、所定の数値以外の値となる。この第１のキーレジスタ３は、閾値レジスタ２の内容の変更を許可するかどうかを制御するためのもので、その初期値は書き込み制限が有効となるように決定されている。

第２のキーレジスタ４： 所定の数値が格納されている期間のみ、ＫＥＹ２に論理値「真」を出力する第２のキーレジスタであり、初期値は、所定の数値以外の値となる。この第２のキーレジスタ４は、書き込み制限を行なうか否かを制御するためのもので、その初期値は書き込み制限が有効となるように決定されている。

アドレス比較部５： 閾値であるアドレス情報ＴＨ＿ＡＤＤＲと、それに対応するアドレス信号ＡＤＤＲとを入力し、デバイス選択信号ＣＳ＿０が「真」であり、かつ、制御信号ＫＥＹ２が「真」であるとき、書き込み制御信号ＷＥをマスクする信号「ｐｒｏｔｅｃｔ」を「真」に、いずれかが「偽」である時は「ｐｒｏｔｅｃｔ」を「偽」に制御する。

マスク制御部６： 制御信号「ｐｒｏｔｅｃｔ」が「真」の時、書き込み制御信号ＷＥをマスクし、「偽」である時は、マスクせず、ＷＥ＿ｏｕｔとして出力する、マスク制御部であり、書き込み制御信号ＷＥのマスクを実施した場合、出力信号ｉｇｎｏｒｅｄ＿ＷＥにパルス信号を出力する。

割り込み制御部７： マスク制御部６からのｉｇｎｏｒｅｄ＿ＷＥ信号を監視し、当該信号にパルスを検出すると、このメモリシステムを制御する不図示のＣＰＵに対する割り込み要求信号を出力する。

以上に示した３つのレジスタ２、３および４は、本メモリシステムを用いる不図示のＣＰＵにより、リード、ライトアクセスが可能であり、ＣＰＵはシステム起動時の初期段階（確実な動作が保証されている期間）で各レジスタの値を意図した書き込み制限が有効となるような値に変更する。

図１ではメモリデバイス（ＤＲＡＭ、スタティックＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭないしフラッシュＲＯＭなど。あるいはさらに、少なくとも上記のデバイス選択信号、アドレス信号、書き込み制御信号などのメモリアクセス信号により制御可能な任意のデバイスも含む）の図示は省略されているが、アドレスデコード部１が出力するデバイス選択信号ＣＳ＿０〜ＣＳ＿３により選択されるメモリデバイスを実装することができる。その書き込みイネーブルはマスク制御部６が出力するＷＥ＿ｏｕｔにより制御される。以下では、デバイス選択信号ＣＳ＿０に該当するメモリデバイスに対する制御につき説明するが、他のデバイス選択信号により制御されるメモリデバイスについても以下の説明は同様に適用される。

次に上記構成における動作につき図４および図５を参照して説明する。図４および図５のアドレス空間マップにおいて、ＷＰは書き込み制限区間、斜線部分はシャドウ領域、立体白部分は、実効メモリを論理的に配置する領域をそれぞれ表している。

図４は図１のデバイス選択信号ＣＳ＿０に制御されるメモリデバイスのメモリマップを示している。

ここでは、図１の回路（たとえばＩＣチップなどの形態を有するチップセットとして構成される）は、デバイス選択信号ＣＳ＿０により０ｘ０＿００００から０ｘＦ＿ＦＦＦＦまでの１Ｍバイトのアドレス領域を選択できるよう構成されるものとし、図４ではこの１Ｍバイト空間に、１２８Ｋバイトのメモリを配置する場合を示している。

この場合、デバイス選択信号ＣＳ＿０の領域は、実デバイスの容量の８倍なので、１つの実効領域と７つのシャドウ領域から構成されることとなるが、本実施例では実デバイスの実効領域を最上位の図中ｂ７の領域に配置し、それ以外をシャドウ領域ｂ０〜ｂ６として扱う。

この場合、閾値レジスタ２には０ｘＥ＿０ＦＦＦと設定すれば、書き込み制限区間ＷＰは全てのシャドウ領域ｂ０〜ｂ６まで含んだ０ｘ０＿００００から０ｘＥ＿０ＦＦＦとなる。

このように、本実施例の書き込み制限区間ＷＰは閾値レジスタ２に設定した閾値アドレスを１つだけ用い、アクセスされるアドレスがこの閾値アドレスより上か、下かのみを判定して書き込み制限を行なうかどうかが決定されるので、図２、図３に示したようにシャドウ領域からのアクセスに対して無防備となる従来構成の問題を解決でき、全てのシャドウ領域まで含んだ０ｘ０＿００００から０ｘＥ＿０ＦＦＦの領域を書き込み制限区間ＷＰとすることができる。

そして、本実施例においては書き込み制限区間ＷＰに対するアクセスが生じた時はマスク制御部６を経由して割り込み制御部７から割り込み信号ｉｇｎｏｒｅｄ＿ＷＥがＣＰＵに出力される。したがって、この割り込み信号によりＣＰＵはソフトウェアの暴走などの異常動作、あるいは不正な動作が起きたことを認識でき、この割り込み信号ｉｇｎｏｒｅｄ＿ＷＥにより起動される割り込みタスクとして、任意の処理を実行することにより適切な措置を講じることができる。この割り込み信号ｉｇｎｏｒｅｄ＿ＷＥにより起動される割り込みタスクでは、エラー表示、ハードウェアリセット、ネットワークや電話回線に接続されている装置においては通信回線の遮断やファイアウォール機能の起動など、本発明が実施される装置の構成に応じて書き込み制限区間ＷＰのメモリ内容の保護、ひいては装置全体の保安に関して必要な任意のエラー処理を実行することができる。

なお、本実施例の書き込み制限およびエラー処理は、実際に用いられるメモリ素子がＲＡＭではなくＲＯＭなどの場合であっても確実に機能し、ソフトウェアの暴走などの異常動作あるいは不正な動作が起きたことを確実に認識できる。

以上のようにして、本実施例によれば、書き込み制限区間ＷＰに該当するメモリデバイス中の領域に格納された保護の必要なデータをソフトウェアのバグや静電気による装置の誤動作からより確実に保護することができる。

特に、本実施例は、従来のように上限アドレスおよび下限アドレスを設定する構成とは異なり、ただ一つの閾値アドレスを設定し、アドレス信号の値と閾値アドレスの上下関係の比較結果のみにより書き込み制限区間と非制限区間とを区別する構成であるから、従来のようにシャドウ空間からの書き込みアクセスに対して無防備となる問題がなく、シャドウ空間を含めてより強固に書き込み制限を行なうことができる、という優れた効果がある。

また、閾値レジスタ２、キーレジスタ３および４が設けられており、これらレジスタの初期値設定として、より安全側の設定が採用されているので確実にメモリデバイス上のデータを保護することができる。

すなわち、閾値レジスタ２の初期値として、デバイス選択信号の対象範囲全域を書き込み制限区間とする値が出力されるよう構成する、また、第１のキーレジスタ３は閾値レジスタ２の内容の変更を禁止する値、第２のキーレジスタ４は書き込み制限を行なう値をそれぞれ初期値とする構成により、駆動電源の立ち上がり、立下り時のシステムが不安定となる期間でも確実にデータを保護することができる。

本実施例によれば、大規模集積回路としてメモリ制御回路を構成した後で実装メモリの構成を変更したい場合でも、外部回路をほとんど必要としない簡単安価な構成により確実なメモリ書き込み制限を行なうことができる。

図５は、本発明の異なる実施例を示している。図５は、図１のアドレスデコード部１の出力を分割するアドレスデコード部１を追加した場合でも図１の基本構成により確実なメモリ保護を行なえることを示すためのものである。

図５の構成は、たとえば本発明を大規模集積回路に組み込んでしまった後に、実際に用いるメモリ素子の選択などの実装上の都合によりデバイス選択信号を増やしたい場合に適用することができる。

図５の構成は、デバイス選択信号ＣＳ＿０の領域をさらに細分化するアドレスデコード部８を追加した場合の実デバイスの実効領域の配置の仕方を説明するものである。アドレスデコード部８は図１のアドレスデコード部１のデバイス選択信号ＣＳ＿０を入力するよう接続され、アドレス信号ＡＤＤＲの値に基づきアドレスデコード部１が出力するデバイス選択信号ＣＳ＿０をデバイス選択信号ＣＳ＿Ｌ０、ＣＳ＿Ｌ１、ＣＳ＿Ｌ２、ＣＳ＿Ｌ３に分割するものである。その他の構成は図１の回路と同じである。

すなわち、アドレスデコード部８は、０ｘ０＿００００から０ｘＦ＿ＦＦＦＦの範囲であるデバイス選択信号ＣＳ＿０から実際に用いるメモリデバイス各々にそれぞれ対応する２５６Ｋバイトの４つの区画を選択するためのデバイス選択信号ＣＳ＿Ｌ０、ＣＳ＿Ｌ１、ＣＳ＿Ｌ２、ＣＳ＿Ｌ３を生成する。

このような構成において、たとえば書き込み制限を行ないたい１２８Ｋバイトのメモリデバイスを、アドレス領域中の最下位に位置するデバイス選択信号ＣＳ＿Ｌ０に接続し、そのデバイスの実効領域を、そのデバイス選択信号ＣＳ＿Ｌ０の範囲内での最上位に配置するものとする。この場合、デバイス選択信号ＣＳ＿Ｌ０の範囲の上半分が実効領域ｂ１、下半分がシャドウ領域ｂ０となる。

このような構成においても、閾値レジスタ２に０ｘ２＿０ＦＦＦを設定することにより、０ｘ０＿００００からシャドウ領域ｂ０を含んだ０ｘ２＿０ＦＦＦまでを書き込み制限領域ＷＰとし、また、領域０ｘ２＿１０００から０ｘ３＿ＦＦＦＦ、およびデバイス選択信号ＣＳ＿Ｌ１、ＣＳ＿Ｌ２、ＣＳ＿Ｌ３を非制限領域とすることができる。

図５の構成においても、０ｘ０＿００００からシャドウ領域ｂ０を含んだ０ｘ２＿０ＦＦＦまでを書き込み制限領域ＷＰは図１および図４で説明したのと同様に確実に保護され、シャドウ領域ｂ０を介したアクセスについても確実に保護される。

一方、デバイス選択信号ＣＳ＿Ｌ１、ＣＳ＿Ｌ２、ＣＳ＿Ｌ３に対応する領域は書き込み制限外となっているため、この領域に任意のメモリデバイス（たとえばメモリアクセス信号により制御可能な任意のデバイスも含む）を増設するなどしても、デバイス選択信号ＣＳ＿Ｌ１、ＣＳ＿Ｌ２、ＣＳ＿Ｌ３を通常のデバイスに対する選択信号として用いることができ、該当のメモリデバイスを許可することができる。

以上のようにして、本実施例によれば、上述の効果にさらに加え、実装するメモリデバイスの記憶容量の変更に対応する小変更を加えた場合でも、設定値を変更するだけで柔軟に対応できる、という優れた効果がある。

なお、以上に示した２つの実施例では、デバイス選択信号ＣＳ＿０により選択されるアドレス領域内に、その最下位アドレスから、閾値レジスタに設定された所望のアドレスまでの区間を書き込み制限区間とする構成を示したが、逆に、その最上位アドレスから、閾値レジスタに設定された所望のアドレスまでの区間を書き込み制限区間とするものとした場合は、図４、図５において、実効メモリの配置位置が前記実施例の説明と反転し、選択領域内の最下位の位置に論理的な実効メモリを配置すればよく、上述と同等の効果を期待できるのはいうまでもない。

本発明は、アドレス信号およびデバイス選択信号などの信号により制御可能なメモリデバイス、たとえばＤＲＡＭ、スタティックＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭないしフラッシュＲＯＭ、あるいはさらに、上記の各種メモリアクセス信号により制御可能な任意のデバイスを用いる任意のメモリ制御装置に適用可能であり、ファクシミリ装置などの通信機器や電子機器のユーザ登録データ、インターネット接続情報（ユーザ名やパスワード）、ダイヤルデータや通信管理情報など、重要なデータを格納するメモリデバイスを保護する用途に利用することができる。

本発明を採用したメモリ制御回路のハードウェア構成を示したブロック図である。 従来のメモリ制御回路によるメモリ保護を示した説明図である。 従来のメモリ制御回路における問題点を示した説明図である。 本発明のメモリ制御回路によるメモリ制御を示した説明図である。 本発明のメモリ制御回路の異なる実施例を示した説明図である。

符号の説明

１ アドレスデコード部
２ 閾値レジスタ
３ 第１のキーレジスタ
４ 第２のキーレジスタ
５ アドレス比較部
６ マスク制御部
７ 割り込み制御部
８ アドレスデコード部
ＷＥ 書き込み制御信号
ＡＤＤＲ アドレス信号
ＴＨ＿ＡＤＤＲ 閾値アドレス情報
ＫＥＹ１ 閾値の更新許可信号
ＫＥＹ２ 書き込み制限機能の有効化信号
ＷＥ＿ｏｕｔ マスク処理後の書き込み制御信号
ＣＳ＿０、ＣＳ＿１、ＣＳ＿２、ＣＳ＿３ デバイス選択信号
ｐｒｏｔｅｃｔ マスク実行要求信号
ｉｇｎｏｒｅｄ＿ＷＥ 書き込みマスク処理の実行ステータス信号
ＩＮＴ＿ＩＲＱ 割り込み要求信号

Claims (6)

1. 少なくともデバイス選択信号、アドレス信号、および書き込み制御信号によりアクセスされるメモリデバイスに対するアクセス制御を行なうメモリ制御装置において、
   前記アドレス信号が前記メモリデバイスを配置するアドレス領域を含む範囲内にあるときに、アクセス対象として前記メモリデバイスを選択するデバイス選択信号を生成するアドレスデコード部と、
   前記アドレス信号のアドレス値との大小関係により書き込み制限区画を識別するための唯一の閾値アドレスを保持する閾値レジスタと、
   前記アドレス信号の一部と前記閾値レジスタが保持する閾値アドレス値の大小関係を検出するアドレス比較部と、
   前記デバイス選択信号と、前記アドレス比較部の比較結果に基づき前記メモリデバイスに対する書き込み制御信号をマスクするマスク制御部とを有し、
   前記アドレス信号のアドレス値と前記閾値アドレスが書き込み制限を行なうべき所定の大小関係にあることを前記アドレス比較部が検出している場合、前記マスク制御部が前記メモリデバイスに対する書き込み制御信号をマスクし、書き込み制限区画内への書き込みアクセスを無効とすることを特徴とするメモリ制御装置。
2. 前記閾値レジスタの初期値は、前記デバイス選択信号により選択される全てのアドレス範囲を前記書き込み制限区画とするアドレス値であることを特徴とする請求項１に記載のメモリ制御装置。
3. 所定の値が格納されている時に限りその出力により前記閾値レジスタに格納される値の変更を許容する第１のキーレジスタを有することを特徴とする請求項１に記載のメモリ制御装置。
4. 所定の値が格納されている時に限りその出力により前記書き込み制限が行なわれないよう前記アドレス比較部の出力を無効とする第２のキーレジスタを有することを特徴とする請求項１に記載のメモリ制御装置。
5. 前記第１のキーレジスタの初期値が前記閾値レジスタの値の変更を禁止する値であることを特徴とする請求項３に記載のメモリ制御装置。
6. 前記第２のキーレジスタの初期値が前記アドレス比較部の比較結果を有効とする値であることを特徴とする請求項４に記載のメモリ制御装置。

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