JP2000250815A - 電子メモリおよびこのようなメモリを備えた電子デバイス - Google Patents
電子メモリおよびこのようなメモリを備えた電子デバイスInfo
- Publication number
- JP2000250815A JP2000250815A JP2000047274A JP2000047274A JP2000250815A JP 2000250815 A JP2000250815 A JP 2000250815A JP 2000047274 A JP2000047274 A JP 2000047274A JP 2000047274 A JP2000047274 A JP 2000047274A JP 2000250815 A JP2000250815 A JP 2000250815A
- Authority
- JP
- Japan
- Prior art keywords
- protection
- memory
- electronic
- sequence
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 46
- 230000000704 physical effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Storage Device Security (AREA)
- Credit Cards Or The Like (AREA)
Abstract
(57)【要約】
【課題】 より安全保護レベルの高い保護手段を備えた
メモリを提供すること。 【解決手段】 電子メモリ（２）は、メモリ・ブロック
へのアクセスを制御する保護シーケンス（Ｐ１からＰ
Ｎ）と決定ユニット（Ｄ１からＤＮ）とにそれぞれ関連
づけられたブロック（Ｍ１からＭＮ）を含む。保護シー
ケンスは少なくとも２つのビットを含む。書き込まれた
コードを変化させる可能性がある物理作用からメモリ・
ブロックを保護するために、対応する保護シーケンスが
同じ論理状態を有するときに、ブロックへのアクセスは
閉じられる。
メモリを提供すること。 【解決手段】 電子メモリ（２）は、メモリ・ブロック
へのアクセスを制御する保護シーケンス（Ｐ１からＰ
Ｎ）と決定ユニット（Ｄ１からＤＮ）とにそれぞれ関連
づけられたブロック（Ｍ１からＭＮ）を含む。保護シー
ケンスは少なくとも２つのビットを含む。書き込まれた
コードを変化させる可能性がある物理作用からメモリ・
ブロックを保護するために、対応する保護シーケンスが
同じ論理状態を有するときに、ブロックへのアクセスは
閉じられる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子メモリ、およ
びこのようなメモリを備えた電子デバイスに関する。詳
細には、本発明は、電子メモリ中に含まれるデータの保
護、およびこのようなデータへのアクセス、またはメモ
リ中の書込みの可能性の制御に関する。
びこのようなメモリを備えた電子デバイスに関する。詳
細には、本発明は、電子メモリ中に含まれるデータの保
護、およびこのようなデータへのアクセス、またはメモ
リ中の書込みの可能性の制御に関する。
【０００２】
【従来の技術】一般に、メモリ・ブロック、またはメモ
リを形成するビット・シーケンスは、必要な場合には、
保護ビットまたはアクセス・ビットによって保護され
る。物理作用、特に温度上昇、紫外線放射、またはその
他の同様の結果を生じる作用によってビットの状態が変
わるとすると、これらの保護ビットによって行われる保
護の程度は比較的平均している。データを読み取る、ま
たは他のデータを書き込むなどメモリのデータにアクセ
スする保護を高めることを目的として、これらの物理作
用を意図的にかけることができることに留意されたい。
ただし、特に温度上昇に関しては、メモリが、その周囲
の状態の予期しない変化によって、前述の物理作用を受
けることもあることに留意されたい。
リを形成するビット・シーケンスは、必要な場合には、
保護ビットまたはアクセス・ビットによって保護され
る。物理作用、特に温度上昇、紫外線放射、またはその
他の同様の結果を生じる作用によってビットの状態が変
わるとすると、これらの保護ビットによって行われる保
護の程度は比較的平均している。データを読み取る、ま
たは他のデータを書き込むなどメモリのデータにアクセ
スする保護を高めることを目的として、これらの物理作
用を意図的にかけることができることに留意されたい。
ただし、特に温度上昇に関しては、メモリが、その周囲
の状態の予期しない変化によって、前述の物理作用を受
けることもあることに留意されたい。
【０００３】
【発明が解決しようとする課題】本発明の目的は、より
安全の高いレベルの保護手段を備えたメモリを提供する
ことである。特に、本発明の目的は、メモリに対する物
理作用が招く可能性がある保護能力の低下を克服するこ
とである。
安全の高いレベルの保護手段を備えたメモリを提供する
ことである。特に、本発明の目的は、メモリに対する物
理作用が招く可能性がある保護能力の低下を克服するこ
とである。
【０００４】
【課題を解決するための手段】したがって、本発明は、
ブロック内に含まれているデータへのアクセスを制御す
る保護手段と関連づけられている少なくとも１つのブロ
ックを含む電子メモリに関し、このメモリは、保護手段
が、少なくとも２ビットの保護シーケンスと、前記シー
ケンスのビットの論理状態が同じであるときにブロック
へのアクセスを閉じる決定ユニットとを含むことを特徴
とする。
ブロック内に含まれているデータへのアクセスを制御す
る保護手段と関連づけられている少なくとも１つのブロ
ックを含む電子メモリに関し、このメモリは、保護手段
が、少なくとも２ビットの保護シーケンスと、前記シー
ケンスのビットの論理状態が同じであるときにブロック
へのアクセスを閉じる決定ユニットとを含むことを特徴
とする。
【０００５】これらの特徴の結果として、メモリ、詳細
には保護シーケンスに対する物理作用は、メモリ中の保
護データへのアクセスを遮断することになる。物理作用
の結果、一般に、その作用を受けた全てのビットが同じ
論理状態、すなわち論理状態「０」または論理状態
「１」にセットされる。
には保護シーケンスに対する物理作用は、メモリ中の保
護データへのアクセスを遮断することになる。物理作用
の結果、一般に、その作用を受けた全てのビットが同じ
論理状態、すなわち論理状態「０」または論理状態
「１」にセットされる。
【０００６】以下で、非限定的な例として与えた図１お
よび図２に関連して、本発明についてより詳細に述べ
る。
よび図２に関連して、本発明についてより詳細に述べ
る。
【０００７】
【発明の実施の形態】図１は、電子メモリ２と、特にメ
モリ２の様々な部分へのアクセスを制御するアドレッシ
ングおよび制御論理回路４を含む電子回路とを含む電子
デバイスを示している。論理回路４は、メモリ２の一部
分、特にメモリ・ブロックＭＮから読み取る、またはそ
こに入力するデータのための入出力インタフェースに接
続されている。入出力インタフェースは、周辺電子回路
または周辺電子デバイスに接続されている。さらに、入
出力インタフェースはクロックＣＫによってクロックさ
れる。
モリ２の様々な部分へのアクセスを制御するアドレッシ
ングおよび制御論理回路４を含む電子回路とを含む電子
デバイスを示している。論理回路４は、メモリ２の一部
分、特にメモリ・ブロックＭＮから読み取る、またはそ
こに入力するデータのための入出力インタフェースに接
続されている。入出力インタフェースは、周辺電子回路
または周辺電子デバイスに接続されている。さらに、入
出力インタフェースはクロックＣＫによってクロックさ
れる。
【０００８】電子メモリ２は、複数のメモリ・ブロック
Ｍ１、Ｍ２、．．．ＭＮから形成される。各メモリ・ブ
ロックはそれぞれ、決定ユニットＤ１、Ｄ２、．．．Ｄ
Ｎと関連づけられている。複数のメモリ・ブロックＭ
１、Ｍ２、．．．ＭＮはそれぞれ、複数の保護シーケン
スＰ１、Ｐ２、．．．ＰＮと関連づけられている。決定
ユニットおよび保護シーケンスと関連づけられた各メモ
リ・ブロックの表現は完全に概略的なものであり、単に
例示を目的として与えたものであることに留意された
い。当業者に既知の任意の配置及び関連する保護シーケ
ンスに書き込まれたコードの機能の範囲でメモリ・ブロ
ックへのアクセスを保証することは、本発明の範囲を逸
脱することなく用いることができる。特に、変形形態
で、決定ユニットＤ１からＤＮは、アドレッシングおよ
び制御回路４中の１つの同一の集積回路となる。
Ｍ１、Ｍ２、．．．ＭＮから形成される。各メモリ・ブ
ロックはそれぞれ、決定ユニットＤ１、Ｄ２、．．．Ｄ
Ｎと関連づけられている。複数のメモリ・ブロックＭ
１、Ｍ２、．．．ＭＮはそれぞれ、複数の保護シーケン
スＰ１、Ｐ２、．．．ＰＮと関連づけられている。決定
ユニットおよび保護シーケンスと関連づけられた各メモ
リ・ブロックの表現は完全に概略的なものであり、単に
例示を目的として与えたものであることに留意された
い。当業者に既知の任意の配置及び関連する保護シーケ
ンスに書き込まれたコードの機能の範囲でメモリ・ブロ
ックへのアクセスを保証することは、本発明の範囲を逸
脱することなく用いることができる。特に、変形形態
で、決定ユニットＤ１からＤＮは、アドレッシングおよ
び制御回路４中の１つの同一の集積回路となる。
【０００９】本発明によれば、シーケンスＰＮについて
図２に示すように、各保護シーケンスＰ１からＰＮは、
少なくとも２つのビットを含む。さらに、本発明によれ
ば、対応するメモリ・ブロックＭＮへのアクセスを可能
にする保護シーケンスのコードは、様々な論理状態を含
む。したがって、メモリ・ブロックの読取りおよび／ま
たは書込みを許可するには、保護コードは、論理状態
「１」を有する第１のビットおよび論理状態「０」を有
する第２のビットで形成される。読取りのみを許可する
には、保護コードの第１のビットが論理状態「０」とな
り、第２のビットが論理状態「１」となる。残り２つの
コード、すなわち保護シーケンスの第１および第２のビ
ットの論理状態がともに「１」または「０」となる２通
りの場合には、メモリ・ブロックＭＮへのアクセスは許
可されない。
図２に示すように、各保護シーケンスＰ１からＰＮは、
少なくとも２つのビットを含む。さらに、本発明によれ
ば、対応するメモリ・ブロックＭＮへのアクセスを可能
にする保護シーケンスのコードは、様々な論理状態を含
む。したがって、メモリ・ブロックの読取りおよび／ま
たは書込みを許可するには、保護コードは、論理状態
「１」を有する第１のビットおよび論理状態「０」を有
する第２のビットで形成される。読取りのみを許可する
には、保護コードの第１のビットが論理状態「０」とな
り、第２のビットが論理状態「１」となる。残り２つの
コード、すなわち保護シーケンスの第１および第２のビ
ットの論理状態がともに「１」または「０」となる２通
りの場合には、メモリ・ブロックＭＮへのアクセスは許
可されない。
【００１０】特定の実施形態によれば、保護シーケンス
Ｐ１からＰＮはプログラム可能である。したがって、電
子メモリの許可されたユーザまたは製造業者は、メモリ
・ブロックごとに個別に、読取り専用アクセスまたは読
取り／書込みアクセスのいずれかにプログラムすること
ができる。これを行うために、電子メモリは、本発明に
よる電子メモリを備えた電子デバイスの一部であことが
望ましい電子プログラミング回路に電気的に接続され
る。保護シーケンスＰ１からＰＮのプログラミングは、
特にアクセス・コードによって保護される。
Ｐ１からＰＮはプログラム可能である。したがって、電
子メモリの許可されたユーザまたは製造業者は、メモリ
・ブロックごとに個別に、読取り専用アクセスまたは読
取り／書込みアクセスのいずれかにプログラムすること
ができる。これを行うために、電子メモリは、本発明に
よる電子メモリを備えた電子デバイスの一部であことが
望ましい電子プログラミング回路に電気的に接続され
る。保護シーケンスＰ１からＰＮのプログラミングは、
特にアクセス・コードによって保護される。
【００１１】このコードがビット・シーケンスから形成
される場合には、本発明によれば、アクセス・コードの
論理状態が同じであるときには、保護シーケンスへのい
かなるアクセスも禁止されることが好ましい。このよう
に、本発明はより高い階層レベルを適用でき、保護シー
ケンスは、物理作用から保護するようにプログラム可能
なメモリ・ブロックを規定する。
される場合には、本発明によれば、アクセス・コードの
論理状態が同じであるときには、保護シーケンスへのい
かなるアクセスも禁止されることが好ましい。このよう
に、本発明はより高い階層レベルを適用でき、保護シー
ケンスは、物理作用から保護するようにプログラム可能
なメモリ・ブロックを規定する。
【図１】本発明による電子メモリを含む電子デバイスを
示す概略図である。
示す概略図である。
【図２】各メモリ・ブロックの保護シーケンスのとりう
る状態、および可能なアクセスのタイプを示す図であ
る。
る状態、および可能なアクセスのタイプを示す図であ
る。
２ 電子メモリ ４ アドレッシングおよび制御論理回路 ６ 入出力インタフェース
Claims (7)
- 【請求項１】 ブロックに含まれたデータへのアクセス
を制御する保護手段（ＰＮ、ＤＮ）と関連づけられた少
なくとも１つのブロック（ＭＮ）を含む電子メモリ
（２）であって、前記保護手段が、少なくとも２ビット
の保護シーケンス（ＰＮ）と、前記シーケンスのビット
の論理状態が同じであるときに前記ブロックへのアクセ
スを閉じる決定ユニット（ＤＮ）とを含むことを特徴と
する電子メモリ。 - 【請求項２】 前記保護シーケンスを、読取り専用アク
セスまたは読取り／書込みアクセスのいずれかにプログ
ラムすることができることを特徴とする請求項１に記載
の電子メモリ。 - 【請求項３】 前記保護シーケンスがプログラム可能で
ある請求項１または２に記載の電子メモリ。 - 【請求項４】 電子回路、および請求項１ないし３のい
ずれか一項に記載の電子メモリを備えた電子デバイス。 - 【請求項５】 前記電子メモリが複数の保護シーケンス
とそれぞれ関連づけられた複数のブロックを含むことを
特徴とする請求項４に記載の電子デバイス。 - 【請求項６】 前記複数の保護シーケンスのうちの少な
くとも一部の保護シーケンスがプログラム可能であり、
前記電子回路が、許可されたユーザまたは製造業者がこ
のプログラム可能な保護シーケンスをプログラムするこ
とができるようになされ、この操作が特定の保護手段に
よって保護されることを特徴とする請求項５に記載の電
子デバイス。 - 【請求項７】 前記特定の保護手段も、保護シーケンス
へのアクセス・コードを規整するビットのシーケンスか
ら形成され、前記アクセス・コードの論理状態が同じで
あるときには、前記保護シーケンスへのいかなるアクセ
スも禁止されることを特徴とする、請求項６に記載の電
子デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99103806A EP1031987B1 (fr) | 1999-02-26 | 1999-02-26 | Mémoire électronique et dispositif électronique muni d'une telle mémoire |
| EP99103806.8 | 1999-02-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000250815A true JP2000250815A (ja) | 2000-09-14 |
Family
ID=8237650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047274A Pending JP2000250815A (ja) | 1999-02-26 | 2000-02-24 | 電子メモリおよびこのようなメモリを備えた電子デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6310827B1 (ja) |
| EP (1) | EP1031987B1 (ja) |
| JP (1) | JP2000250815A (ja) |
| AT (1) | ATE309607T1 (ja) |
| DE (1) | DE69928215T2 (ja) |
| TW (1) | TW455765B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2899716A1 (fr) * | 2006-04-07 | 2007-10-12 | St Microelectronics Sa | Procede de securisation de blocs de donnees dans une memoire programmable electriquement |
| ATE495493T1 (de) * | 2007-03-13 | 2011-01-15 | Em Microelectronic Marin Sa | Verfahren zur blockade von wörtern eines nichtflüchtigen speichers in einer elektronischen vorrichtung, die mit rf-kommunikationsmitteln ausgestattet ist |
| CN103928045A (zh) * | 2013-01-14 | 2014-07-16 | 上海康舟控制系统有限公司 | 一种静态存储器保护装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856200B2 (ja) * | 1979-01-08 | 1983-12-13 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS62262533A (ja) * | 1986-04-30 | 1987-11-14 | ジ−メンス・アクチエンゲゼルシヤフト | Ｄｐｃｍ値伝送方法 |
| US5724551A (en) * | 1996-05-23 | 1998-03-03 | International Business Machines Corporation | Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers |
-
1999
- 1999-02-26 AT AT99103806T patent/ATE309607T1/de not_active IP Right Cessation
- 1999-02-26 EP EP99103806A patent/EP1031987B1/fr not_active Expired - Lifetime
- 1999-02-26 DE DE69928215T patent/DE69928215T2/de not_active Expired - Lifetime
-
2000
- 2000-02-15 TW TW089102542A patent/TW455765B/zh not_active IP Right Cessation
- 2000-02-17 US US09/505,999 patent/US6310827B1/en not_active Expired - Lifetime
- 2000-02-24 JP JP2000047274A patent/JP2000250815A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| ATE309607T1 (de) | 2005-11-15 |
| DE69928215T2 (de) | 2006-08-03 |
| US6310827B1 (en) | 2001-10-30 |
| TW455765B (en) | 2001-09-21 |
| DE69928215D1 (de) | 2005-12-15 |
| EP1031987B1 (fr) | 2005-11-09 |
| EP1031987A1 (fr) | 2000-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6731536B1 (en) | Password and dynamic protection of flash memory data | |
| US5826007A (en) | Memory data protection circuit | |
| US6182217B1 (en) | Electronic data-processing device and system | |
| US6792528B1 (en) | Method and apparatus for securing data contents of a non-volatile memory device | |
| US6493278B2 (en) | Semiconductor device and control device for use therewith | |
| JP2007323149A (ja) | メモリデータ保護装置及びｉｃカード用ｌｓｉ | |
| JP2006164273A (ja) | 保安ブート装置及び方法 | |
| US20160248588A1 (en) | Security ram block with multiple partitions | |
| KR20040098642A (ko) | 멀티레벨 메모리를 제공하는 방법, 이 방법을 프로세서기반 시스템으로 하여금 수행하도록 하는 인스트럭션을저장하는 매체를 포함하는 제품 및 멀티레벨 메모리 | |
| US7752407B1 (en) | Security RAM block | |
| JPH10228422A (ja) | デ−タ処理装置 | |
| EP1085521B1 (en) | Non-volatile semiconductor memory | |
| KR20060110796A (ko) | 반도체 기억장치 | |
| JP2008152549A (ja) | メモリ装置、およびメモリ装置のパスワード記憶方法 | |
| EP1193601A2 (en) | Memory apparatus and memory access restricting method | |
| WO2009105055A1 (en) | Memory area protection system and methods | |
| CN106295414B (zh) | 带分区写保护和保护位置乱处理的非挥发存储器及其写操作方法 | |
| EP3096259B1 (en) | Security ram block with multiple partitions | |
| US5978915A (en) | Device for the protection of the access to memory words | |
| US20120311415A1 (en) | Method and device for detecting possible corruption of sector protection information of a non-volatile memory stored in an on board volatile memory array at power-on | |
| KR100736958B1 (ko) | 전자 데이터 처리를 위한 회로 장치 | |
| US20020166034A1 (en) | Protection circuit for preventing unauthorized access to the memory device of a processor | |
| JP2000250815A (ja) | 電子メモリおよびこのようなメモリを備えた電子デバイス | |
| US9111649B2 (en) | Tamper resistant semiconductor device with access control | |
| RU2169951C2 (ru) | Полупроводниковое запоминающее устройство |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100323 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100326 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100706 |