JP2005134983A - Ｌｓｉ評価ボード装置 - Google Patents

Abstract

【課題】ＬＳＩ評価ボード装置においてハードウェアエミュレータと評価対象ＬＳＩの共存を可能とする構成を実現する。
【解決手段】評価対象ＬＳＩを評価するためのＬＳＩ評価ボード装置において、評価対象ＬＳＩを脱着可能に搭載するターゲットＬＳＩインターフェイス１０２と、ＬＳＩ評価手段として評価対象ＬＳＩに接続されるプロセッサ１０３およびＰＬＤ／ＦＰＧＡロジック１０４と、評価対象ＬＳＩをエミュレートし、入出力端子が評価対象ＬＳＩのエミュレート対応の入出力端子にそれぞれ接続されたＦＰＧＡ等によるハードウェアエミュレータ１０１とを備え、ハードウェアエミュレータ１０１の入出力端子の接続を遮断し電気的にフローティング状態にする制御手段をハードウェアエミュレータ内に備え、ハードウェアエミュレータと評価対象ＬＳＩの信号衝突を回避する。
【選択図】 図１

Description

本発明は、ＦＰＧＡを用いて実デバイスとなるＬＳＩのハードウェアエミュレーションを行うＬＳＩ評価ボード装置に関するものである。

従来、ターゲットシステムを実現するＬＳＩの評価のために、ＬＳＩ試作前に同一の論理をＦＰＧＡ（Field Programmable Gate Array）にマッピングし、これを評価ボードに実装してハードウェアエミュレーションを行うことによりシステムを評価する手法がある。ＦＰＧＡを用いた評価ボードの構成としては、例えば特許文献１に記載されているものがある。

近年の半導体プロセス技術の向上によりＦＰＧＡにマッピングするゲート規模や動作速度が飛躍的に向上し、システムの動作速度によってはＦＰＧＡで実動作を実現することが可能となった。そのため、実デバイスとなるＬＳＩ（実ＬＳＩ）をエミュレーションするＦＰＧＡは、内部タイミングを除けば実ＬＳＩと等価なものを設計することが可能となっている。

図４は、このようなエミュレーションに使用される従来のＦＰＧＡ評価ボード装置の構成を示すブロック図である。図４において、ＦＰＧＡ評価ボード装置は、ＦＰＧＡエミュレータ４０１、システムを構成するプロセッサ４０２、ＰＬＤ／ＦＰＧＡロジック４０３、外部インターフェイス４０４、およびＦＰＧＡコンフィグレーション回路４０５を実装する。

このＦＰＧＡ評価ボード装置では、プロセッサ４０２およびＰＬＤ／ＦＰＧＡロジックとＦＰＧＡエミュレータ４０１の電気的な接続が固定されている。そのため、実ＬＳＩを評価ボード上に実装することはできず、試作後の実ＬＳＩの評価については新規に評価ボードを作成する必要がある。

図５は試作後の実ＬＳＩの評価に使用される従来のＬＳＩ評価ボード装置の構成を示すブロック図である。図５において、図４と同一の構成要素については同一符号を付している。このように、ＬＳＩ評価ボード装置は、図４に示したＦＰＧＡ評価ボード装置のＦＰＧＡエミュレータ４０１を実ＬＳＩを搭載するためのターゲットＬＳＩインターフェイス５０１で置換え、不要となるＦＰＧＡコンフィグレーション回路４０５を除去して構成される。
特開平１１−１６６９５６号公報

上述したように、従来のＦＰＧＡ評価ボード装置においては、実ＬＳＩのエミュレータであるＦＰＧＡを接続が固定されるようにＦＰＧＡ評価ボード装置に実装するため、実ＬＳＩ完成後にＦＰＧＡ評価ボード装置の資産を流用して試作後の実ＬＳＩの評価を行うことができないという問題がある。ここで、評価ボード装置の資産とは、ハードウェアのみならず評価プログラムやデータを含むものである。

ＦＰＧＡが半田実装された評価ボード上に、仮に実ＬＳＩを再実装可能に追加したとしても、プロセッサやＰＬＤ／ＦＰＧＡロジックとの接続が固定されたＦＰＧＡとの間に電気的な信号衝突が発生するため、ＦＰＧＡと実ＬＳＩが共存することができない。

また、ＬＳＩ評価ボード装置上にＦＰＧＡを子基板で実装した場合には、ＦＰＧＡとプロセッサ、ＰＬＤ／ＦＰＧＡロジックとの信号衝突は回避することができるが、エミュレートしていたＦＰＧＡの資産を流用することができないという問題がある。

本発明はかかる点に鑑みてなされたものであり、ＬＳＩ評価ボード装置においてＦＰＧＡエミュレータと実ＬＳＩの共存を可能とする構成を実現することにより、評価ボードの資産の流用を可能にし、評価ボード開発のコスト削減とデバッガビリティの向上を図ることを目的とする。

本発明のＬＳＩ評価ボード装置は、脱着可能に搭載された評価対象ＬＳＩを評価するためのＬＳＩ評価ボード装置であって、前記評価対象ＬＳＩに接続されるＬＳＩ評価手段と、前記評価対象ＬＳＩをエミュレートし、入出力端子が前記評価対象ＬＳＩのエミュレート対応の入出力端子にそれぞれ接続されたハードウェアエミュレート手段と、前記ハードウェアエミュレート手段の入出力端子を電気的にフローティング状態にするエミュレータ端子制御手段と、を備えるものである。

上記ＬＳＩ評価ボード装置によれば、例えばＦＰＧＡで実現されるハードウェアエミュレータを電気的にフローティング状態にすることにより、評価対象ＬＳＩとＦＰＧＡとの電気的な信号衝突を回避することができるため、同一評価ボード上にＦＰＧＡによるハードウェアエミュレータと評価対象ＬＳＩが共存することが可能となる。

その結果、ハードウェアエミュレータ用と評価対象ＬＳＩ用の評価ボードの双方を開発する必要がなくなり、開発コストを削減することが可能となる。また、開発したハードウェアエミュレータの設計資産が流用可能となることで、さらに評価ボード開発のコスト削減効果が得られる。

本発明において、前記前記ハードウェアエミュレート手段に、評価用入出力端子を介して前記評価対象ＬＳＩと相互接続され前記評価対象ＬＳＩに対してデバッグ機能あるいは拡張機能を与える手段と、前記評価用入出力端子を電気的にフローティング状態にする評価用端子制御手段と、が付加されたものである。

上記ＬＳＩ評価ボード装置によれば、例えばＦＰＧＡで実現されるハードウェアエミュレータを評価対象ＬＳＩに対するデバッグモジュールもしくは機能拡張モジュールとして使用することが可能となるため、評価対象ＬＳＩに対するデバッガビリティの向上を図ることができる。

本発明において、さらに、前記評価用端子制御手段は、前記評価用端子を独立制御可能にして、前記エミュレータ端子制御手段に統合したものである。

上記ＬＳＩ評価ボード装置によれば、ハードウェアエミュレータに付加したデバッグ機能あるいは拡張機能の使用を、エミュレータ端子制御手段によりハードウェアエミュレータとともに統合的に制御することが可能になる。

本発明によれば、ＦＰＧＡ等により実現されるハードウェアエミュレータと評価対象の実ＬＳＩがＬＳＩ評価ボード上で共存可能となるため、ハードウェアエミュレータ用の評価ボードと実ＬＳＩ用の評価ボードを個々に開発する必要が無く、１つの評価ボードで兼用することが可能となることで、評価ボード開発のコストを削減することができ、またＦＰＧＡの設計資産を流用することでデバッガビリティの向上を図ることができる。

（実施の形態１）
図１は本発明の実施の形態１に係るＬＳＩ評価ボード装置の構成を示すブロック図である。図１において、ＬＳＩ評価ボード装置は、ＦＰＧＡによる実ＬＳＩのハードウェアエミュレータ１０１、評価対象である実ＬＳＩを搭載するＬＳＩソケット等のターゲットＬＳＩインターフェイス１０２、システムを構成するプロセッサ１０３、プロセッサ１０３とともにＬＳＩ評価に用いられるＰＬＤ／ＦＰＧＡロジック１０４、外部インターフェイス１０５、ＦＰＧＡ１０１のコンフィグレーションを行うコンフィグレーション回路１０６から構成される。

上記構成を有するＬＳＩ評価ボード装置において、評価対象となるシステムはプロセッサ１０３とＰＬＤ／ＦＰＧＡロジック１０４とターゲットＬＳＩインターフェイス１０２に搭載される実ＬＳＩとで構成され、プロセッサ１０３とＰＬＤ／ＦＰＧＡロジック１０４とターゲットＬＳＩインターフェイス１０２は電気的に接続が確立している。

また、プロセッサ１０３とＰＬＤ／ＦＰＧＡロジック１０４に対して、実ＬＳＩのハードウェアエミュレータであるＦＰＧＡ１０１もターゲットＬＳＩインターフェイス１０２と同様の電気的接続を有している。

上記構成において、ターゲットＬＳＩインターフェイス１０２に搭載される実ＬＳＩとＦＰＧＡ１０１は電気的に同一の接続を有することになる。その結果、両者が同時に評価ボード上に存在した場合は電気的な短絡が起こるため、同一評価ボード上に共存することができない。

そこで、実ＬＳＩ搭載時には、コンフィグレーション回路１０６を介して外部からＦＰＧＡを制御し、短絡が発生するＦＰＧＡ端子に対して電気的なフローティング状態を設定することにより、実ＬＳＩとＦＰＧＡ１０１の短絡を回避することを可能にする。

図２は、本実施形態のＬＳＩ評価ボード装置において、コンフィグレーション回路１０６によりＦＰＧＡ１０１の端子に対して電気的なフローティング状態を設定する構成例を示すブロック図である。図２において、図１と同一の構成要素については同一符号を付している。また、ターゲットＬＳＩインターフェイス１０２を省略し、これに搭載される実ＬＳＩ２０１とそのＩＯ端子２０５の接続関係を示している。

ＦＰＧＡ１０１に内蔵されるＦＰＧＡコンフィグレーション回路２０２はエミュレータ端子制御手段として機能し、ＦＰＧＡ外部のコンフィグレーション回路１０６から設定され、ＦＰＧＡ１０１に内蔵されるＩＯ制御回路２０３を介して、電気的な信号衝突が発生するＦＰＧＡのＩＯ端子２０４がフローティング状態になるように制御する。

このような制御を行うことにより、実ＬＳＩが搭載され、そのＩＯ端子２０５が固定値になった場合においても、ＦＰＧＡ１０１と実ＬＳＩ２０１の信号衝突を回避することができる。

以上のように、本実施形態のＬＳＩ評価ボード装置の構成により、実ＬＳＩとＦＰＧＡによるハードウェアエミュレータとを同一評価ボード上に共存させることが可能となるため、評価ボードの資産を流用することが可能になり、評価ボード開発のコストを削減することができる。

（実施の形態２）
図３は、本発明の実施の形態２に係るＬＳＩ評価ボード装置におけるＦＰＧＡの構成例を示すブロック図である。本実施形態のＬＳＩ評価ボード装置の構成は図１と同様であり、図３は、コンフィグレーション回路１０６によりＦＰＧＡ１０１の端子に対して電気的なフローティング状態を設定する構成例を示している。

図３において、図１および図２と同一の構成要素については同一符号を付している。また図２と同様に、ターゲットＬＳＩインターフェイス１０２を省略し、これに搭載される実ＬＳＩ２０１とそのＩＯ端子２０５の接続関係を示している。

ＦＰＧＡ１０１に内蔵されるＦＰＧＡコンフィグレーション回路２０２は、ＦＰＧＡ外部のコンフィグレーション回路１０６から設定され、ＦＰＧＡ１０１に内蔵されるＩＯ制御回路２０３およびゲートアレイ３０１を制御し、ＩＯ制御回路２０３を介してＦＰＧＡのＩＯ端子２０４がフローティング状態になるように制御する。

ゲートアレイ３０１は、ＬＳＩ評価ボード装置に搭載される実ＬＳＩに対するデバッグモジュールもしくは機能拡張モジュールとして機能するように設計され、ＦＰＧＡのＩＯ端子２０４の一部はその外部端子Ａ、Ｂとして使用される。これに対応して、実ＬＳＩ２０１のＩＯ端子２０５の一部を充て、それらをＦＰＧＡの外部端子Ａ、Ｂと接続することにより、実ＬＳＩのデバッグもしくは機能拡張を行うことができる。

その際に、外部端子Ａ、Ｂはハードウェアエミュレータ機能の入出力端子Ｃとは分離して独立に制御できるようにする。このようにすることで、ハードウェアエミュレータの入出力端子をフローティング状態に設定しながら実ＬＳＩのデバッグもしくは機能拡張を行うことができる。

以上のように、本実施形態のＬＳＩ評価ボード装置にゲートアレイ３０１を加えた構成により、実ＬＳＩとＦＰＧＡによるハードウェアエミュレータとを同一評価ボード上に共存させることが可能となるため、評価ボード装置の資産を流用することが可能になり、評価ボード開発のコストを削減することができるとともに、実ＬＳＩのデバッガビリティを向上させることができる。

本発明のＬＳＩ評価ボード装置は、ＦＰＧＡ等により実現されるハードウェアエミュレータと評価対象の実ＬＳＩがＬＳＩ評価ボード上で共存可能となるため、ハードウェアエミュレータ用の評価ボードと実ＬＳＩ用の評価ボードを個々に開発する必要が無く、１つの評価ボードで兼用することが可能となることで、評価ボード開発のコストを削減することができ、またＦＰＧＡの設計資産を流用することでデバッガビリティの向上を図ることができ、ＦＰＧＡを用いて実デバイスとなるＬＳＩのハードウェアエミュレーションを行うＬＳＩ評価ボード装置等として有用である。

本発明の実施の形態１に係るＬＳＩ評価ボード装置の構成を示すブロック図。 本発明の実施の形態１に係るＬＳＩ評価ボード装置において、ＦＰＧＡの電気的なフローティング状態を設定する構成例を示すブロック図。 本発明の実施の形態２に係るＬＳＩ評価ボード装置において、ＦＰＧＡの電気的なフローティング状態を設定する構成例を示すブロック図。 従来のＦＰＧＡ評価ボード装置の構成を示すブロック図。 従来のＬＳＩ評価ボード装置の構成を示すブロック図。

符号の説明

１０１、４０１ ＦＰＧＡによるハードウェアエミュレータ
１０２、５０１ 実ＬＳＩを搭載するターゲットＬＳＩインターフェイス
１０３、４０２ プロセッサ
１０４、４０３ ＰＬＤ／ＦＰＧＡロジック
１０５、４０４ 外部インターフェイス
１０６、４０５ コンフィグレーション回路
２０１ 実ＬＳＩ
２０２ ＦＰＧＡコンフィグレーション回路
２０３ ＩＯ制御回路
２０４ ＦＰＧＡのＩＯ端子
２０５ 実ＬＳＩのＩＯ端子
３０１ ゲートアレイ

Claims (3)

1. 脱着可能に搭載された評価対象ＬＳＩを評価するためのＬＳＩ評価ボード装置であって、
   前記評価対象ＬＳＩに接続されるＬＳＩ評価手段と、
   前記評価対象ＬＳＩをエミュレートし、入出力端子が前記評価対象ＬＳＩのエミュレート対応の入出力端子にそれぞれ接続されたハードウェアエミュレート手段と、
   前記ハードウェアエミュレート手段の入出力端子を電気的にフローティング状態にするエミュレータ端子制御手段と、
   を備えるＬＳＩ評価ボード装置。
2. 前記ハードウェアエミュレート手段に、
   評価用入出力端子を介して前記評価対象ＬＳＩと相互接続され前記評価対象ＬＳＩに対してデバッグ機能あるいは拡張機能を与える手段と、
   前記評価用入出力端子を電気的にフローティング状態にする評価用端子制御手段と、が付加された請求項１記載のＬＳＩ評価ボード装置。
3. 前記評価用端子制御手段は、前記評価用端子を独立制御可能にして、前記エミュレータ端子制御手段に統合したものである請求項２記載のＬＳＩ評価ボード装置。

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