JPH06160482A - ハードウェア・エミュレータ - Google Patents
ハードウェア・エミュレータInfo
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- JPH06160482A JPH06160482A JP4312329A JP31232992A JPH06160482A JP H06160482 A JPH06160482 A JP H06160482A JP 4312329 A JP4312329 A JP 4312329A JP 31232992 A JP31232992 A JP 31232992A JP H06160482 A JPH06160482 A JP H06160482A
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- JP
- Japan
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- emulation
- circuit diagram
- information
- hardware
- circuit
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Abstract
(57)【要約】
【目的】 ＬＳＩなどの一部のハードウェア機能を擬似
的に実現し、未完成のハードウェア機能を補充して内部
信号の動作状態を端末上でモニタすることにより装置評
価を実施できるようにする。 【構成】 外部装置２０との入出力インタフェース部４
および６と、回路図情報を蓄積する回路図情報メモリ２
と、入力信号および回路図情報によりハードウェア動作
を擬似的に実現するエミュレーションプロセッサ３と、
外部装置２０へ供給するクロックを発生するクロック発
生回路５と、エミュレーション結果を蓄積するエミュレ
ーション結果蓄積メモリ９と端末１とのインタフェース
機能を有する端末インタフェース７とを備える。 【効果】 装置上のハードウェア機能をメモリ上の回路
図情報に従ってエミュレートし内部状態のモニタを端末
上で実現できるために、装置を動作させながら回路の不
具合解析を行うことができる。
的に実現し、未完成のハードウェア機能を補充して内部
信号の動作状態を端末上でモニタすることにより装置評
価を実施できるようにする。 【構成】 外部装置２０との入出力インタフェース部４
および６と、回路図情報を蓄積する回路図情報メモリ２
と、入力信号および回路図情報によりハードウェア動作
を擬似的に実現するエミュレーションプロセッサ３と、
外部装置２０へ供給するクロックを発生するクロック発
生回路５と、エミュレーション結果を蓄積するエミュレ
ーション結果蓄積メモリ９と端末１とのインタフェース
機能を有する端末インタフェース７とを備える。 【効果】 装置上のハードウェア機能をメモリ上の回路
図情報に従ってエミュレートし内部状態のモニタを端末
上で実現できるために、装置を動作させながら回路の不
具合解析を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ハードウェアのエミュ
レーションに利用する。本発明は、ハードウェア機能を
ソフトウェアにより擬似的に行うことができるエミュレ
ータに関する。
レーションに利用する。本発明は、ハードウェア機能を
ソフトウェアにより擬似的に行うことができるエミュレ
ータに関する。
【０００２】
【従来の技術】エミュレータは、装置評価を実施する場
合に評価対象回路における一部のハードウェア動作を擬
似的に実現するものである。装置開発においては、単体
シミュレーションだけでカスタムＬＳＩを製造するには
リスクが大きく、したがって、単体シミュレーション完
了後のファイルをあたかも開発ターゲット装置上に実装
して動作確認させるようなシステムが必要とされてお
り、また、実際に製造したＬＳＩに動作不良があった場
合、エミュレータがないと装置上での動作を行わせなが
らＬＳＩ内部の回路の動きを知ることが不可能であるこ
とから解析が困難である。
合に評価対象回路における一部のハードウェア動作を擬
似的に実現するものである。装置開発においては、単体
シミュレーションだけでカスタムＬＳＩを製造するには
リスクが大きく、したがって、単体シミュレーション完
了後のファイルをあたかも開発ターゲット装置上に実装
して動作確認させるようなシステムが必要とされてお
り、また、実際に製造したＬＳＩに動作不良があった場
合、エミュレータがないと装置上での動作を行わせなが
らＬＳＩ内部の回路の動きを知ることが不可能であるこ
とから解析が困難である。
【０００３】このような開発環境から、各種のエミュレ
ータが開発されているが、従来のエミュレータは、図４
に示すように、エミュレーション対象の回路がＦＰＧＡ
(Fi-eld Programmable Gate Array)で構成されるエミュ
レーションモジュール３３と、外部装置２０上のソケッ
ト２１との入出力インタフェース機能を有するソケット
インタフェース３２と、ＦＰＧＡエミュレーションモジ
ュール３３への入力パターンを生成するテストパターン
生成部３６と、全体の制御を行うコントローラ３４とに
より構成されている。
ータが開発されているが、従来のエミュレータは、図４
に示すように、エミュレーション対象の回路がＦＰＧＡ
(Fi-eld Programmable Gate Array)で構成されるエミュ
レーションモジュール３３と、外部装置２０上のソケッ
ト２１との入出力インタフェース機能を有するソケット
インタフェース３２と、ＦＰＧＡエミュレーションモジ
ュール３３への入力パターンを生成するテストパターン
生成部３６と、全体の制御を行うコントローラ３４とに
より構成されている。
【０００４】次に、このように構成された従来例エミュ
レータの動作について説明する。
レータの動作について説明する。
【０００５】ソケット２１は、開発中の外部装置２０内
に実装され、そのソケット２１と外部装置２０とはケー
ブル３１１を介して接続される。ソケット２１を介して
外部装置２０から入力された信号は、ソケットインタフ
ェース３２に入力されテストパターン生成部３６は、ソ
ケットインタフェース３２を介して入力された信号をＦ
ＰＧＡエミュレーションモジュール３３上で動作可能な
入力パターンに生成する。ＦＰＧＡエミュレーションモ
ジュール３３は入力パターンによりエミュレーション動
作を行い、コントローラ３４はこれらの全体制御を行
う。
に実装され、そのソケット２１と外部装置２０とはケー
ブル３１１を介して接続される。ソケット２１を介して
外部装置２０から入力された信号は、ソケットインタフ
ェース３２に入力されテストパターン生成部３６は、ソ
ケットインタフェース３２を介して入力された信号をＦ
ＰＧＡエミュレーションモジュール３３上で動作可能な
入力パターンに生成する。ＦＰＧＡエミュレーションモ
ジュール３３は入力パターンによりエミュレーション動
作を行い、コントローラ３４はこれらの全体制御を行
う。
【０００６】
【発明が解決しようとする課題】このような従来のエミ
ュレータは、内部にＦＰＧＡで構成したエミュレーショ
ンモジュールを有するため高価となり、また、エミュレ
ーション対象とする回路をＦＰＧＡ化する必要があるこ
とから、回路変更をワークステーション上で簡易に行う
ことができない欠点があった。
ュレータは、内部にＦＰＧＡで構成したエミュレーショ
ンモジュールを有するため高価となり、また、エミュレ
ーション対象とする回路をＦＰＧＡ化する必要があるこ
とから、回路変更をワークステーション上で簡易に行う
ことができない欠点があった。
【０００７】本発明はこのような欠点を除去するもの
で、ハードウェア機能をソフトウェアにより擬似的に行
えるようにすることにより費用の低減をはかり、さら
に、装置評価の期間を短縮することができるエミュレー
タを提供することを目的とする。
で、ハードウェア機能をソフトウェアにより擬似的に行
えるようにすることにより費用の低減をはかり、さら
に、装置評価の期間を短縮することができるエミュレー
タを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、評価対象とす
る外部装置を接続し端末からの操作入力にしたがってハ
ードウェア動作を疑似的に実現しエミュレーションを実
行する手段を備えたハードウェア・エミュレータにおい
て、前記外部装置からの入力信号を電圧レベルから論理
信号に変換して入力パターン情報を生成する入力インタ
フェースと、補うべき回路図情報が蓄積される回路図情
報メモリと、前記入力インタフェースからの入力パター
ン情報および前記回路図情報メモリからの情報を入力し
回路動作エミュレーションを行うエミュレーションプロ
セッサと、このエミュレーションプロセッサからのタイ
ミング情報にしたがって前記外部装置に供給するクロッ
ク信号を発生するクロック発生回路と、前記エミュレー
ションプロセッサからの出力信号および前記クロック発
生回路からのクロック信号を論理信号から電圧レベルに
変換し前記外部装置に出力する出力インタフェースとを
備えたことを特徴とする。
る外部装置を接続し端末からの操作入力にしたがってハ
ードウェア動作を疑似的に実現しエミュレーションを実
行する手段を備えたハードウェア・エミュレータにおい
て、前記外部装置からの入力信号を電圧レベルから論理
信号に変換して入力パターン情報を生成する入力インタ
フェースと、補うべき回路図情報が蓄積される回路図情
報メモリと、前記入力インタフェースからの入力パター
ン情報および前記回路図情報メモリからの情報を入力し
回路動作エミュレーションを行うエミュレーションプロ
セッサと、このエミュレーションプロセッサからのタイ
ミング情報にしたがって前記外部装置に供給するクロッ
ク信号を発生するクロック発生回路と、前記エミュレー
ションプロセッサからの出力信号および前記クロック発
生回路からのクロック信号を論理信号から電圧レベルに
変換し前記外部装置に出力する出力インタフェースとを
備えたことを特徴とする。
【０００９】エミュレーション結果を蓄積するエミュレ
ーション結果蓄積メモリと回路要素の論理動作に関する
情報を蓄積する論理ライブラリとを備え、前記エミュレ
ーションプロセッサは、前記回路図情報メモリから補う
べき回路図情報を読込む手段と、その回路図情報の中の
各要素の論理動作を前記論理ライブラリに蓄積された情
報を参照して実行する手段とを含み、さらに、前記エミ
ュレーションプロセッサのエミュレーション状態をモニ
タする端末装置が接続される端末インタフェースを備え
ることが望ましい。
ーション結果蓄積メモリと回路要素の論理動作に関する
情報を蓄積する論理ライブラリとを備え、前記エミュレ
ーションプロセッサは、前記回路図情報メモリから補う
べき回路図情報を読込む手段と、その回路図情報の中の
各要素の論理動作を前記論理ライブラリに蓄積された情
報を参照して実行する手段とを含み、さらに、前記エミ
ュレーションプロセッサのエミュレーション状態をモニ
タする端末装置が接続される端末インタフェースを備え
ることが望ましい。
【００１０】
【作用】エミュレート対象の外部装置からの信号を
‘０’、‘１’の論理信号に変換し、入力パターンとし
てエミュレーションプロセッサに送出する。エミュレー
ションプロセッサはエミュレーション実行中の回路図情
報の中の回路素子のイベント制御を行い、入力パターン
情報による回路素子の演算処理を実施し、クロック発生
回路に一つのパターン情報に対するエミュレート処理完
了のタイミング情報を送出する。クロック発生回路はこ
のタイミング情報を受信するごとにクロック信号を発生
して外部装置に出力する。このクロック信号を外部装置
の実行動作クロックとして同期させ動作させる。
‘０’、‘１’の論理信号に変換し、入力パターンとし
てエミュレーションプロセッサに送出する。エミュレー
ションプロセッサはエミュレーション実行中の回路図情
報の中の回路素子のイベント制御を行い、入力パターン
情報による回路素子の演算処理を実施し、クロック発生
回路に一つのパターン情報に対するエミュレート処理完
了のタイミング情報を送出する。クロック発生回路はこ
のタイミング情報を受信するごとにクロック信号を発生
して外部装置に出力する。このクロック信号を外部装置
の実行動作クロックとして同期させ動作させる。
【００１１】これにより、外部装置のハードウェア機能
を動作させながら回路図面情報にしたがってエミュレー
トすることができ、不具合の解析を低コストで、かつ短
期間に実施することができる。
を動作させながら回路図面情報にしたがってエミュレー
トすることができ、不具合の解析を低コストで、かつ短
期間に実施することができる。
【００１２】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１３】本発明実施例は、評価対象とする外部装置
２０を接続し端末１からの操作入力にしたがってハード
ウェア動作を疑似的に実現しエミュレーションを実行す
るハードウェア・エミュレータに、外部装置２０からの
入力信号を電圧レベルから論理信号に変換して入力パタ
ーン情報を生成する入力インタフェース４と、補うべき
回路図情報が蓄積される回路図情報メモリ２と、入力イ
ンタフェース４からの入力パターン情報および回路図情
報メモリ２からの情報を入力し回路動作エミュレーショ
ンを行うエミュレーションプロセッサ３と、このエミュ
レーションプロセッサ３からのタイミング情報にしたが
って外部装置２０に供給するクロック信号を発生するク
ロック発生回路５と、エミュレーションプロセッサ３か
らの出力信号およびクロック発生回路５からのクロック
信号を論理信号から電圧レベルに変換し外部装置２０に
出力する出力インタフェース６と、エミュレーション結
果を蓄積するエミュレーション結果蓄積メモリ９と、回
路要素の論理動作に関する情報を蓄積する論理ライブラ
リ１０とを備え、エミュレーションプロセッサ３は、回
路図情報メモリ２から補うべき回路図情報を読込む手段
と、その回路図情報の中の各要素の論理動作を論理ライ
ブラリ１０に蓄積された情報を参照して実行する手段を
有する中央処理装置１１と、エミュレーションプロセッ
サのエミュレーション状態をモニタする端末１が接続さ
れる端末インタフェース７を備える。
２０を接続し端末１からの操作入力にしたがってハード
ウェア動作を疑似的に実現しエミュレーションを実行す
るハードウェア・エミュレータに、外部装置２０からの
入力信号を電圧レベルから論理信号に変換して入力パタ
ーン情報を生成する入力インタフェース４と、補うべき
回路図情報が蓄積される回路図情報メモリ２と、入力イ
ンタフェース４からの入力パターン情報および回路図情
報メモリ２からの情報を入力し回路動作エミュレーショ
ンを行うエミュレーションプロセッサ３と、このエミュ
レーションプロセッサ３からのタイミング情報にしたが
って外部装置２０に供給するクロック信号を発生するク
ロック発生回路５と、エミュレーションプロセッサ３か
らの出力信号およびクロック発生回路５からのクロック
信号を論理信号から電圧レベルに変換し外部装置２０に
出力する出力インタフェース６と、エミュレーション結
果を蓄積するエミュレーション結果蓄積メモリ９と、回
路要素の論理動作に関する情報を蓄積する論理ライブラ
リ１０とを備え、エミュレーションプロセッサ３は、回
路図情報メモリ２から補うべき回路図情報を読込む手段
と、その回路図情報の中の各要素の論理動作を論理ライ
ブラリ１０に蓄積された情報を参照して実行する手段を
有する中央処理装置１１と、エミュレーションプロセッ
サのエミュレーション状態をモニタする端末１が接続さ
れる端末インタフェース７を備える。
【００１４】また、外部装置２０にはエミュレーション
対象回路がソケット２１を介して実装され、エミュレー
ションプロセッサ３は、外部装置２０および端末１と接
続される。
対象回路がソケット２１を介して実装され、エミュレー
ションプロセッサ３は、外部装置２０および端末１と接
続される。
【００１５】外部装置２０に実装されたソケット２１か
ら入力された信号は、入力インタフェース４により電圧
レベルから‘０’、‘１’の論理信号に変換する処理が
行われ、エミュレーションプロセッサ３への入力パター
ン情報として生成される。
ら入力された信号は、入力インタフェース４により電圧
レベルから‘０’、‘１’の論理信号に変換する処理が
行われ、エミュレーションプロセッサ３への入力パター
ン情報として生成される。
【００１６】回路図情報メモリ２は回路図情報を蓄積
し、エミュレーションプロセッサ３は、エミュレーショ
ン実行中の回路図情報中の回路素子のイベント制御、入
力パターン情報による回路素子の演算処理および情報転
送などの通信制御を行うとともに、回路図情報メモリ２
中の回路図情報のエミュレーション動作およびクロック
発生回路５に対するタイミング情報を発生する。
し、エミュレーションプロセッサ３は、エミュレーショ
ン実行中の回路図情報中の回路素子のイベント制御、入
力パターン情報による回路素子の演算処理および情報転
送などの通信制御を行うとともに、回路図情報メモリ２
中の回路図情報のエミュレーション動作およびクロック
発生回路５に対するタイミング情報を発生する。
【００１７】クロック発生回路５は、エミュレーション
プロセッサ３から１パターン情報に対するエミュレート
処理完了のタイミング情報を受信するごとにクロック信
号を発生し、このクロック信号を出力インタフェース６
を介して外部装置２０に出力する。このクロック信号を
外部装置２０の実行動作クロックとすることにより、外
部装置２０とは同期して動作する。出力インタフェース
６は、エミュレーションプロセッサ３の出力信号および
クロック発生回路５から発生したクロック信号を外部装
置２０に受け渡すための論理信号から電圧レベルへの変
換を行うインタフェース機能を有する。
プロセッサ３から１パターン情報に対するエミュレート
処理完了のタイミング情報を受信するごとにクロック信
号を発生し、このクロック信号を出力インタフェース６
を介して外部装置２０に出力する。このクロック信号を
外部装置２０の実行動作クロックとすることにより、外
部装置２０とは同期して動作する。出力インタフェース
６は、エミュレーションプロセッサ３の出力信号および
クロック発生回路５から発生したクロック信号を外部装
置２０に受け渡すための論理信号から電圧レベルへの変
換を行うインタフェース機能を有する。
【００１８】端末インタフェース７は、ワークステーシ
ョンなどの端末１とのインタフェース機能をもち、エミ
ュレーション結果解析、エミュレーション対象回路の内
部信号のダンプ制御などを端末１からの入力により実施
する。端末１からエミュレーション結果の解析を行う場
合は、エミュレーション結果蓄積メモリ９に蓄積された
エミュレーション結果をアクセスする。
ョンなどの端末１とのインタフェース機能をもち、エミ
ュレーション結果解析、エミュレーション対象回路の内
部信号のダンプ制御などを端末１からの入力により実施
する。端末１からエミュレーション結果の解析を行う場
合は、エミュレーション結果蓄積メモリ９に蓄積された
エミュレーション結果をアクセスする。
【００１９】図２は本発明実施例におけるエミュレーシ
ョンプロセッサとクロック発生回路との関係を示すタイ
ミングチャートである。
ョンプロセッサとクロック発生回路との関係を示すタイ
ミングチャートである。
【００２０】エミュレーション対象回路の論理動作は単
純に図面通りに行われるが、そのとき外部装置（ハード
ウェア装置）２０の動作スピードとエミュレーションプ
ロセッサ３によるエミュレーションスピードが異なると
いう問題が生じる。例えば、外部装置（ハードウェア装
置）３の動作スピードが８ＭＨｚ程度であるとしても、
エミュレーションスピードは、中央処理装置１１の性能
にもよるが１ＭＨｚ程度である。
純に図面通りに行われるが、そのとき外部装置（ハード
ウェア装置）２０の動作スピードとエミュレーションプ
ロセッサ３によるエミュレーションスピードが異なると
いう問題が生じる。例えば、外部装置（ハードウェア装
置）３の動作スピードが８ＭＨｚ程度であるとしても、
エミュレーションスピードは、中央処理装置１１の性能
にもよるが１ＭＨｚ程度である。
【００２１】そのため、エミュレーションプロセッサ３
は、エミュレーションスピードの限界スピード（入力端
子から信号が印加されてロジックを計算し、出力端子ま
で結果が出されるまでの時間）のクロックで外部装置２
０側を動作させなければならない。そこで、クロック発
生回路５が外部装置２０とエミュレーション動作との同
期をとり、これにより外部装置２０とエミュレーション
対象回路とが同一クロックで動作する。
は、エミュレーションスピードの限界スピード（入力端
子から信号が印加されてロジックを計算し、出力端子ま
で結果が出されるまでの時間）のクロックで外部装置２
０側を動作させなければならない。そこで、クロック発
生回路５が外部装置２０とエミュレーション動作との同
期をとり、これにより外部装置２０とエミュレーション
対象回路とが同一クロックで動作する。
【００２２】図３は本発明実施例におけるエミュレーシ
ョンプロセッサの動作の流れを示すフローチャートであ
る。
ョンプロセッサの動作の流れを示すフローチャートであ
る。
【００２３】これは図２に示したエミュレーション対象
回路を例にとったもので、まず、回路図情報メモリ２か
ら回路図情報を読み出し、回路図中のゲート、フリップ
フロップなどに対して論理ライブラリ１０とリンク（対
応）をとる。このとき配線遅延情報を付加する。外部装
置２０から信号が印加されると、遅延を含めて論理ライ
ブラリ１０を参照し、入力信号の論理結果を出力信号と
して出力する。次いで、ブロックａ（ＡＮＤ）およびブ
ロックｂ（ＤＦ）のエミュレーションを実施する。その
後は次のクロックサイクルが開始され同様のエミュレー
ションを行う。
回路を例にとったもので、まず、回路図情報メモリ２か
ら回路図情報を読み出し、回路図中のゲート、フリップ
フロップなどに対して論理ライブラリ１０とリンク（対
応）をとる。このとき配線遅延情報を付加する。外部装
置２０から信号が印加されると、遅延を含めて論理ライ
ブラリ１０を参照し、入力信号の論理結果を出力信号と
して出力する。次いで、ブロックａ（ＡＮＤ）およびブ
ロックｂ（ＤＦ）のエミュレーションを実施する。その
後は次のクロックサイクルが開始され同様のエミュレー
ションを行う。
【００２４】
【発明の効果】以上説明したように本発明によれば、装
置上の一部のハードウェア機能を回路図情報に従ってエ
ミュレートし内部信号のダンプを行うことができ、回路
図情報をメモリ中にソフトウェア的に保持することがで
きるために変更が容易となり、装置開設の際のＬＳＩ内
部の回路上の問題を容易に発見して対処しＬＳＩ設計に
即時的に反映することができる効果がある。
置上の一部のハードウェア機能を回路図情報に従ってエ
ミュレートし内部信号のダンプを行うことができ、回路
図情報をメモリ中にソフトウェア的に保持することがで
きるために変更が容易となり、装置開設の際のＬＳＩ内
部の回路上の問題を容易に発見して対処しＬＳＩ設計に
即時的に反映することができる効果がある。
【００２５】またＬＳＩの実チップ製造後に発見された
装置動作の不具合解析においては、装置を動作させなが
らのＬＳＩ内部の不具合解析を行い、回路上の内部信号
を端末上で自由にモニタすることが可能になることから
装置評価期間を大幅に短縮することができ、また、エミ
ュレーション動作をソフトウェア的な構成で実施できる
ために安価に構成することができる効果がある。
装置動作の不具合解析においては、装置を動作させなが
らのＬＳＩ内部の不具合解析を行い、回路上の内部信号
を端末上で自由にモニタすることが可能になることから
装置評価期間を大幅に短縮することができ、また、エミ
ュレーション動作をソフトウェア的な構成で実施できる
ために安価に構成することができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例におけるエミュレーションプロセ
ッサとクロック発生回路との関係を示すタイミングチャ
ート。
ッサとクロック発生回路との関係を示すタイミングチャ
ート。
【図３】本発明実施例におけるエミュレーションプロセ
ッサの動作の流れを示すフローチャート。
ッサの動作の流れを示すフローチャート。
【図４】従来例の構成を示すブロック図。
１ 端末 ２ 回路図情報メモリ ３ エミュレーションプロセッサ ４ 入力インタフェース ５ クロック発生回路 ６ 出力インタフェース ７ 端末インタフェース ９ エミュレーション結果蓄積メモリ １０ 論理ライブラリ １１ 中央処理装置（ＣＰＵ） ２０ 外部装置 ２１ ソケット ３０ ハードウェア・エミュレータ ３２ ソケットインタフェース ３３ ＦＰＧＡエミュレーションモジュール ３４ コントローラ ３６ テストパターン生成部 ４１、４２、３１１ ケーブル
Claims (4)
- 【請求項１】 評価対象とする外部装置を接続し端末か
らの操作入力にしたがってハードウェア動作を疑似的に
実現しエミュレーションを実行する手段を備えたハード
ウェア・エミュレータにおいて、 前記外部装置からの入力信号を電圧レベルから論理信号
に変換して入力パターン情報を生成する入力インタフェ
ースと、 補うべき回路図情報が蓄積される回路図情報メモリと、 前記入力インタフェースからの入力パターン情報および
前記回路図情報メモリからの情報を入力し回路動作エミ
ュレーションを行うエミュレーションプロセッサと、 このエミュレーションプロセッサからのタイミング情報
にしたがって前記外部装置に供給するクロック信号を発
生するクロック発生回路と、 前記エミュレーションプロセッサからの出力信号および
前記クロック発生回路からのクロック信号を論理信号か
ら電圧レベルに変換し前記外部装置に出力する出力イン
タフェースとを備えたことを特徴とするハードウェア・
エミュレータ。 - 【請求項２】 エミュレーション結果を蓄積するエミュ
レーション結果蓄積メモリを備えた請求項１記載のハー
ドウェア・エミュレータ。 - 【請求項３】 回路要素の論理動作に関する情報を蓄積
する論理ライブラリを備え、 前記エミュレーションプロセッサは、 前記回路図情報メモリから補うべき回路図情報を読込む
手段と、 その回路図情報の中の各要素の論理動作を前記論理ライ
ブラリに蓄積された情報を参照して実行する手段とを含
む請求項１記載のハードウェア・エミュレータ。 - 【請求項４】 前記エミュレーションプロセッサのエミ
ュレーション状態をモニタする端末装置が接続される端
子インタフェースを備えた請求項１記載のハードウェア
・エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4312329A JP2570558B2 (ja) | 1992-11-20 | 1992-11-20 | ハードウェア・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4312329A JP2570558B2 (ja) | 1992-11-20 | 1992-11-20 | ハードウェア・エミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160482A true JPH06160482A (ja) | 1994-06-07 |
| JP2570558B2 JP2570558B2 (ja) | 1997-01-08 |
Family
ID=18027930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4312329A Expired - Lifetime JP2570558B2 (ja) | 1992-11-20 | 1992-11-20 | ハードウェア・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570558B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090562A1 (ja) * | 2003-03-31 | 2004-10-21 | Advantest Corporation | 試験エミュレート装置、試験モジュールエミュレート装置、及びこれらのプログラムを記録した記録媒体 |
| US7460988B2 (en) | 2003-03-31 | 2008-12-02 | Advantest Corporation | Test emulator, test module emulator, and record medium storing program therein |
| US9213059B2 (en) | 2013-03-04 | 2015-12-15 | Honeywell International Inc. | Using test elements of an integrated circuit for integrated circuit testing |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10521518B2 (en) | 2012-12-05 | 2019-12-31 | Deif A/S | Emulating power system operations |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286341A (ja) * | 1990-04-03 | 1991-12-17 | Iwaki Electron Corp Ltd | Ｍｐｕ周辺回路解析装置 |
-
1992
- 1992-11-20 JP JP4312329A patent/JP2570558B2/ja not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2570558B2 (ja) | 1997-01-08 |
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