JP2005134838A

JP2005134838A - 画素回路

Info

Publication number: JP2005134838A
Application number: JP2003373615A
Authority: JP
Inventors: Shoichiro Matsumoto; 昭一郎松本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2005-05-26

Abstract

【課題】駆動ＴＦＴのしきい値変動の悪影響を減少し、全体を効率的な配置とする。
【解決手段】データラインを基準電圧に保持した状態で、スイッチングＴＦＴ２０がオンし、リセットＴＦＴ３０をオン、電流制御ＴＦＴ２６をオフすることで、駆動ＴＦＴ２４のゲートにしきい値電圧をセットする。次に、リセットＴＦＴ３０をオフ、電流制御ＴＦＴ２６をオンし、データラインにビデオデータを供給することで、しきい値電圧からビデオデータの電圧だけ高い電圧を駆動ＴＦＴ２４のゲートに印加し、これに対応する電流を有機ＥＬ素子２８に供給する。
【選択図】図１

Description

本発明は、有機ＥＬ素子などの発光素子を含む画素回路に関する。

従来より、発光素子として有機ＥＬ素子を用いた有機ＥＬパネルが知られており、その開発が進んでいる。この有機ＥＬパネルにおいては、有機ＥＬ素子をマトリクス状に配置し、この有機ＥＬ素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ＥＬパネルでは、画素毎に表示制御用のＴＦＴを有し、このＴＦＴの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。

図４に、アクティブマトリクスタイプの有機ＥＬパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインは、ゲートがゲートラインＧＬに接続されたｎチャンネルのスイッチングＴＦＴ１０を介し、駆動ＴＦＴ１２のゲートに接続されている。また、駆動ＴＦＴ１２のゲートには、他端がＥＬ電源ラインＰＬに接続された保持容量１４の一端が接続され、駆動ＴＦＴ１２のゲート電圧を保持する。

駆動ＴＦＴ１２のソースは、ＥＬ電源ラインＰＬに接続され、ドレインは有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子１６のカソードがカソード電源ＣＶに接続されている。

このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインＧＬがＨ（ハイ：Ｈｉｇｈ）となり、その行のスイッチングＴＦＴ１０がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量１４に供給保持され、ゲートラインＧＬがＬ（ロウ：Ｌｏｗ）となってもその時の電圧を保持する。

そして、この保持容量１４に保持された電圧に応じて、駆動ＴＦＴ１２が動作して対応する駆動電流がＥＬ電源から有機ＥＬ素子１６を介し、カソード電源ＣＶに流れ、有機ＥＬ素子１６がデータ電圧に応じて発光する。

そして、ゲートラインＧＬを順次Ｈとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子１６がデータ電圧に応じて発光し、ビデオ信号に対応した表示が行われる。

特表２００２−５１４３２０号公報

しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値電圧がばらつくことを防止することは難しい。

そこで、駆動ＴＦＴにおけるしきい値電圧のバラツキの表示に対する影響を防止することが望まれる。

ここで、ＴＦＴのしきい値電圧の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。

しかし、この提案では、しきい値電圧変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。

本発明は、簡単な変更で、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。

本発明は、一端がデータラインに接続され、ゲートがゲートラインに接続された選択トランジスタと、この選択トランジスタの他端に接続された容量と、この容量の他端がゲートに接続され、一端が電源ラインに接続された駆動トランジスタと、この駆動トランジスタに流れる電流によって発光する発光素子と、前記駆動トランジスタの他端と、発光素子との間に挿入配置された電流制御トランジスタと、前記駆動トランジスタのゲートに一端が接続され、他端が前記駆動トランジスタと、前記電流制御トランジスタの間に接続されたリセットトランジスタと、を有し、前記電流制御トランジスタと、前記リセットトランジスタとは逆極性のトランジスタであって、両トランジスタのゲートはリセットラインに共通接続されており、データラインを一定の基準電圧にセットした状態で、選択トランジスタをオンし、その状態でリセットラインの電圧設定によって、リセットトランジスタをオン、電流制御トランジスタをオフすることで、前記駆動トランジスタのゲートに駆動トランジスタのしきい値電圧に対応した電圧をセットし、その後、リセットラインの電圧設定を変更することでリセットトランジスタをオフ、電流制御トランジスタをオンし、かつデータラインにデータ電圧をセットすることで、駆動トランジスタのゲート電圧をデータ電圧応じてシフトさせ、データ電圧に応じた電流を駆動トランジスタおよび電流制御トランジスタを介し、発光素子に供給することを特徴とする。

また、前記リセットラインは、水平方向に伸び、このリセットラインから垂直方向にゲート電極が伸び、この垂直方向に伸びる単一のゲート電極が前記電流制御トランジスタと、リセットトランジスタのチャネル領域に重畳されていることが好適である。

また、前記駆動トランジスタを形成する半導体層は、そのまま垂直方向に伸び、その延長部分からリセットラインに平行に伸びる２本の分岐部が形成され、この２本の分岐部が前記電流制御トランジスタと、リセットトランジスタを構成することが好適である。

このように、本発明では、データラインを一定の基準電圧にセットした状態で、選択トランジスタをオンし、その状態でリセットラインの電圧設定によって、リセットトランジスタをオン、電流制御トランジスタをオフすることで、前記駆動トランジスタのゲートに駆動トランジスタのしきい値電圧に対応した電圧をセットし、その後、リセットラインの電圧設定を変更することでリセットトランジスタをオフ、電流制御トランジスタをオンし、かつデータラインにデータ電圧をセットすることで、駆動トランジスタのゲート電圧をデータ電圧に応じてシフトさせ、データ電圧に応じた電流を駆動トランジスタおよび電流制御トランジスタを介し、発光素子に供給する。従って、駆動トランジスタのしきい値電圧に画素毎のバラツキがあっても、そのバラツキを補償してデータ電圧に基づく表示が行える。

また、このリセットラインから垂直方向にゲート電極が伸び、この垂直方向に伸びる単一のゲート電極が前記電流制御トランジスタと、リセットトランジスタのチャネル領域に重畳されるように、平面的配置をおこなうことで、トランジスタの配置およびゲート配線の効率化を図ることができ、発光領域を大きく確保できる。

また、前記駆動トランジスタを形成する半導体層は、そのまま垂直方向に伸び、その延長部分からリセットラインに平行に伸びる２本の分岐部が形成され、この２本の分岐部が前記電流制御トランジスタと、リセットトランジスタを構成することで、トランジスタの配置およびゲート配線の効率化を図ることができ、発光領域を大きく確保できる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直方向に伸びるデータラインには、ｐチャンネルのスイッチングＴＦＴ２０のドレインが接続されている。このスイッチングＴＦＴ２０のゲートは水平方向に伸びるゲートラインＧＬに接続され、ソースは、コンデンサ２２を介しｐチャンネルの駆動ＴＦＴ２４のゲートに接続されている。なお、このスイッチングＴＦＴ２０は、ｎチャンネルＴＦＴでもよく、その場合には、ゲートラインＧＬの極性を反転し、ｐチャネルの場合と同様のタイミングでオンオフできるようにすればよい。

駆動ＴＦＴ２４のソースは、垂直方向に伸びる電源ラインＰＬに接続され、ドレインは、ｎチャネルの電流制御ＴＦＴ２６のドレインに接続されている。電流制御ＴＦＴ２６のソースは、有機ＥＬ素子２８のアノードに接続され、この有機ＥＬ素子２８のカソードがカソード電源ＣＶに接続されている。また、駆動ＴＦＴ２４のゲートには、ｐチャネルのリセットＴＦＴ３０のソースが接続され、このリセットＴＦＴ３０のドレインは、駆動ＴＦＴ２４のソースに接続されている。そして、電流制御ＴＦＴ２６およびリセットＴＦＴ３０のゲートは水平方向に伸びるリセットラインＲＬに共通接続されている。

１画素分の画素回路はこのように構成されており、これがマトリクス状に配置され、それぞれゲートラインＧＬ、電源ラインＰＬ、リセットラインＲＬに接続されている。

ここで、本実施形態の回路の動作について、図２に基づいて説明する。ビデオデータは、外部から供給され、これが水平ドライバによって、各データラインに順次供給される。ビデオデータは、各画素の輝度についての電圧値であり、各水平期間において当該水平ラインの各画素毎の輝度値を順次供給する。図において、Ｄ１が最初の列である１列目の画素のビデオデータであり、Ｄｎが最終列ｎ列目のデータであり、Ｄｎと、Ｄ１の出力の間が水平帰線期間である。なお、通常はカラー表示であり、ビデオデータはＲＧＢ毎に別々に供給され、これらが別々にデータラインに供給される。

ＳＴＨは、水平期間毎の表示開始を示す信号であり、ビデオデータＤ１が供給される前にＳＴＨがＨレベルになる。ＣＫ１、ＣＫ２は、相補的な信号であり、ビデオ信号の画素毎のデータと同期している画素クロックに対応している。そして、水平ドライバは、この画素クロックを用いてビデオ信号をデータラインに供給するスイッチを制御する。本実施形態では、ＳＴＨがＨレベルの状態でのＣＫＨ１の立ち下がりで、１列目のスイッチがオンして、その後ＣＫＨ１の立ち下がり毎に、ビデオデータがデータラインに順次供給される。

ここで、１水平ラインの帰線期間において、ゲートラインＧＬがＬ（アクティブ）にならないようにイネーブルＥＮＢをＬ（非アクティブ）にし、その後イネーブルがＬの状態で、プリセットＰＲＥをＬ（アクティブ）にする。これによって、データラインにプリセット電圧が供給される。そして、イネーブルＥＮＢがＨに戻った段階で、リセットラインＲＬをＬ（アクティブ）にする。

このリセットラインＲＬがＬの期間は、データラインがプリセット電圧に設定されており、かつゲートラインＧＬがＬにセットされてスイッチングＴＦＴ２０がオンしている。従って、コンデンサ２２の一端側がプリセット電圧にセットされる。一方、リセットラインＲＬがＬであることによって、電流制御ＴＦＴ２６はオフ、リセットＴＦＴ３０がオンになっている。そこで、駆動ＴＦＴ２４のゲートにそのしきい値電圧（Ｖｔ−Ｖｇｄ）に対応する電圧がセットされる。

次に、リセットラインＲＬがＨに戻り、リセットＴＦＴ３０がオフ、電流制御ＴＦＴ２６がオンする。この状態で、ゲートラインＧＬはＬのままで、ビデオ信号に同期して、ＣＫ１が立ち下がることで、Ｄ１が１列目の画素におけるコンデンサ２２の一端に印加される。これによって、駆動ＴＦＴ２４のゲート電圧がビデオデータ分だけシフトし、ビデオデータに応じた電流が有機ＥＬ素子２８に流れ、ビデオデータに応じた発光が生起される。そして、ビデオデータが順次各列のデータラインを介し、コンデンサ２２の一端に印加され、同様にして、ビデオデータに応じた有機ＥＬ素子２８の発光を起こさせることができ、マトリクス状の全画素において、ビデオデータに応じた表示が行われる。

本回路を正常に動作させるには、図１におけるリセットＴＦＴ３０と電流制御ＴＦＴ２６を同時にオンさせ、駆動ＴＦＴ２４のゲート電位を一旦下げる必要がある。これは、駆動ＴＦＴ２４のゲート電位をリセット時に電源ラインＰＬより閾値（Ｖｇｄ）だけ低い値に設定するために、予め、駆動ＴＦＴ２４のゲート電位を電源ラインＰＬより閾値（Ｖｇｄ）だけ低い値よりさらに低い値に設定しておかないと、正常にリセットが行われないためである。

これを実現するために、本発明では、
立ち下がり時間（Ｔｒ）＞立ち上がり時間（Ｔｆ）
とし、立ち下がりには十分時間をかけ、立ち上がりは設定電位（電源ラインＰＬより閾値だけ低い値）を逃さないために早く行うようにしている。すなわち、リセットラインＲＬの立ち下がり時間（Ｔｒ）を十分長い時間にすることで、リセットＴＦＴ３０と電流制御ＴＦＴ２６の両方がオンし、これによって、駆動ＴＦＴ２４のゲート電位が、設定した電圧（ＰＶＤＤ−Ｖｇｄ）より、低い電圧になる。リセットラインＲＬの立ち上がり時は、立ち上がり時間を短くすることで、駆動ＴＦＴ２４のゲート電圧の変化がないようにしている。

特に、本実施形態においては、１水平ラインの最初に駆動ＴＦＴ２４のゲートドレイン間を短絡し、すなわち、駆動ＴＦＴ２４は、リセットＴＦＴ３０によって、ゲートドレイン間が短絡する。これによって、ソースが電源ラインＰＬ(電圧ＰＶＤＤ）に接続されており、ゲート電圧が電源ラインＰＬより１Ｖｇｄ分だけ下がった電圧、すなわちゲートに駆動ＴＦＴ２４のしきい値電圧に対応する電圧にセットされる。そして、データラインの電圧をビデオデータに応じて変更することで、駆動ＴＦＴ２４のしきい値電圧の値によらず、ビデオデータ分の電圧が駆動ＴＦＴ２４のゲートに印加される。従って、駆動ＴＦＴ２４のしきい値電圧が変化しても、この変化によらず、全画素においてビデオデータに応じた有機ＥＬ素子２８の発光が行える。

次に、このような画素回路を備える画素のレイアウトについて、図３に基づいて説明する。なお、この図においては、半導体層を破線、ゲートラインＧＬの層を二点鎖線で示している。また、コンタクトについては、実線で示してある。

１つの画素は、垂直方向に伸びる電源ラインＰＬ（図における左）およびデータラインＤＬ（図における右）、垂直方向に伸びるゲートラインＧＬ（図における上）およびリセットラインＲＬ（図における下）によって囲まれたほぼ四角形の領域で形成されている。

データラインＤＬには、コンタクトを介し厚み方向下方の半導体層が接続されており、この半導体層はｐチャネルトランジスタであるスイッチングＴＦＴ２０のソース２０ｓとなっている。半導体層は、ゲートラインＧＬに沿って図における左側に伸びており、ソース領域２０ｓに隣接する領域は不純物ドープのないチャネル領域２０ｃになっている。このチャネル領域２０ｃの厚み方向上方には、ゲートラインＧＬからゲート電極２０ｇが伸びている。半導体層のチャネル領域の図における左側には、ドレイン領域２０ｄが形成され、これによってスイッチングＴＦＴ２０が形成されている。半導体層は電源ラインＰＬの厚み方向下側の部分で直角に図における下方向に曲がり、電源ラインＰＬの厚み方向下方を図における下方に向けて画素の半分くらいまで伸びて終端する。この電源ラインＰＬの厚み方向下方においては、半導体層の厚み方向上方には、ゲートラインＧＬと一緒に形成された容量電極が絶縁膜を介し形成され、この部分がコンデンサ２２となっている。なお、コンデンサ２２は、ゲートラインＧＬに沿った半導体層についても形成してもよい。

このコンデンサ２２を形成する半導体層の終端部から若干離れた部分から、別の半導体層が図における下方に向けて形成されている。この半導体層の上端部は、図における右方向に伸び、ここが駆動ＴＦＴ２４のソース領域２４ｓとなっている。そして、このソース領域２４ｓは、コンタクトを介し厚み方向上方の電源ラインＰＬに接続されている。なお、電源ラインＰＬは、その一部が右側に突出して、そこにコンタクトが設けられてソース領域２４ｓと接続されている。この半導体層の厚み方向上方には、コンデンサ２２の容量電極がそのまま伸び、駆動ＴＦＴ２４のゲート電極２４ｇとなっている。そして、このゲート電極２４ｇは、図における下方の終端位置から右方向に直角に曲がっており、この終端位置の図における下方の半導体層がドレイン領域２４ｄとなっている。このようにして、駆動ＴＦＴ２４が電源ラインＰＬに沿って形成されている。

半導体層は、そのまま図における下方に伸び、逆コ字型となっている。すなわち、２本の分岐が図における右側に伸びている。そして、半導体層は、１本目の分岐がリセットＴＦＴ３０を構成する。

電源ラインＰＬの厚み方向下方の部分がソース領域３０ｓになり、その右側がチャネル領域３０ｃ、その右側がドレイン領域３０ｄとなっている。そして、リセットＴＦＴ３０のドレイン領域３０ｄが駆動ＴＦＴ２４のドレイン領域とそれぞれのコンタクトを介し、接続されている。

さらに、半導体層の２本目の分岐が電流制御ＴＦＴ２６を構成する。すなわち、左側の部分がドレイン領域２６ｄになり、その右側がチャネル領域２６ｃ、その右側がソース領域２６ｓとなっている。そして、電流制御ＴＦＴ２６のソース領域２６ｓが有機ＥＬ素子２８の陽極にコンタクトを介し接続されている。２４のドレイン領域とそれぞれのコンタクトを介し、接続されている。

また、リセットラインＲＬから、図における上方に伸びる突起部分が、リセットＴＦＴ３０のチャネル領域３０ｃと、電流制御ＴＦＴ２６のチャネル領域２６ｃの厚み方向上方に伸び、両者のゲート電極３０ｇ、２６ｇになっている。このように、図における下方の半導体層は、駆動ＴＦＴ２４、リセットＴＦＴ３０、および電流制御ＴＦＴ２６を構成しており、それぞれを接続する役割も担っている。

このように、本実施形態の構成では、スイッチングＴＦＴ２０がゲートラインＧＬに沿って水平方向に形成され、コンデンサ２２、駆動ＴＦＴ２４が、電源ラインＰＬに沿って形成され、かつリセットＴＦＴ３０、電流制御ＴＦＴ２６は、チャネルの方向は水平方向ではあるが、電源ラインＰＬに沿って、並んで形成される。従って、コンデンサおよびＴＦＴをまとめて配置できるとともに、ゲートラインＧＬおよびリセットラインＲＬからのゲート電極も直接突出させることで形成することができる。従って、コンデンサ、ＴＦＴの形成および配線の領域をコンパクトにまとめることができ、有機ＥＬ素子２８の形成領域を大きくとることができ、画素領域中の発光領域の割合（開口率）を大きくとることができる。

実施形態の画素回路の構成を示す図である。動作を示すタイミングチャートである。画素の平面構成を示す図である。従来例の画素回路の構成を示す図である。

符号の説明

２０スイッチングＴＦＴ、２２コンデンサ、２４駆動ＴＦＴ、２６電流制御ＴＦＴ、２８有機ＥＬ素子、３０リセットＴＦＴ。

Claims

一端がデータラインに接続され、ゲートがゲートラインに接続された選択トランジスタと、
この選択トランジスタの他端に接続された容量と、
この容量の他端がゲートに接続され、一端が電源ラインに接続された駆動トランジスタと、
この駆動トランジスタに流れる電流によって発光する発光素子と、
前記駆動トランジスタの他端と、発光素子との間に挿入配置された電流制御トランジスタと、
前記駆動トランジスタのゲートに一端が接続され、他端が前記駆動トランジスタと、前記電流制御トランジスタの間に接続されたリセットトランジスタと、
を有し、
前記電流制御トランジスタと、前記リセットトランジスタとは逆極性のトランジスタであって、両トランジスタのゲートはリセットラインに共通接続されており、
データラインを一定の基準電圧にセットした状態で、選択トランジスタをオンし、その状態でリセットラインの電圧設定によって、リセットトランジスタをオン、電流制御トランジスタをオフすることで、前記駆動トランジスタのゲートに駆動トランジスタのしきい値電圧に対応した電圧をセットし、
その後、リセットラインの電圧設定を変更することでリセットトランジスタをオフ、電流制御トランジスタをオンし、かつデータラインにデータ電圧をセットすることで、駆動トランジスタのゲート電圧をデータ電圧応じてシフトさせ、データ電圧に応じた電流を駆動トランジスタおよび電流制御トランジスタを介し、発光素子に供給することを特徴とする画素回路。
請求項１に記載の画素回路において、
前記リセットラインは、水平方向に伸び、
このリセットラインから垂直方向にゲート電極が伸び、この垂直方向に伸びる単一のゲート電極が前記電流制御トランジスタと、リセットトランジスタのチャネル領域に重畳されていることを特徴とする画素回路。
請求項２に記載の画素回路において、
前記駆動トランジスタを形成する半導体層は、そのまま垂直方向に伸び、その延長部分からリセットラインに平行に伸びる２本の分岐部が形成され、
この２本の分岐部が前記電流制御トランジスタと、リセットトランジスタを構成することを特徴とする画素回路。