JP2005123365A - 電源配線の設計方法 - Google Patents

Abstract

【課題】 迅速で且つ精度良く半導体チップの電圧降下を予測できる電源配線の設計方法を提供する。
【解決手段】 正方形状の半導体チップに電源を供給する電源配線構造であって、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造を仮定する第１ステップを有する。また、各配線の両端に電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを

と予測する第２ステップと有する。
【選択図】 なし

Description

本発明は、電源配線の設計方法に関し、特に、迅速で且つ精度良く半導体チップの電圧降下を予測できる電源配線の設計方法に関する。

近年、半導体製造技術の進歩により、集積回路の高集積化及び微細化が進んでいる。これに伴い、集積回路の電源配線の配線幅が狭くなり抵抗値が上昇し、集積回路内部の電源配線における電圧降下の問題が顕著になっている。電圧降下が過大になると、集積回路を構成する機能素子が所定の機能を果たせず、或いは、誤動作するという不具合が生じる。

上記のような問題を防ぐために、集積回路の電源配線の設計においては、電源配線の電圧降下を予測し、電圧降下が許容範囲内に収まるように配線ピッチや電源幅などの電源配線構造を決定する必要がある。電圧降下の計算には、従来、ＳＰＩＣＥなどの回路シミュレータや電圧降下の予測ツールなどが用いられている。

電圧降下が許容範囲内に収まるように、集積回路の電源配線の設計を行う設計方法については、例えば特許文献１に記載がある。
特開２００２−２１７３００号公報

ところで、電圧降下の計算に用いられる、上記回路シミュレータや予測ツールは、行列演算等の煩雑な計算を行うものであり、集積回路が大規模になるにつれて計算量が飛躍的に増大し、多くの時間及び計算機資源を必要とするという問題がある。このような問題を回避するために、設計の初期の段階では、集積回路を構成する機能素子の動作時の消費電力を考慮した詳細な電源配線構造の決定に先立って、電圧降下を迅速に計算できるように、集積回路内部の消費電力や電流などの条件を単純化して、電源配線の概略を決定する予備設計が行われている。

しかし、上記回路シミュレータや予測ツールを用いる場合には、上述の条件を単純化してもなお多くの時間及び計算機資源を要するものであった。従って、集積回路設計の効率化のためには、集積回路における電圧降下をより迅速で且つ精度良く計算し予測する手段が不可欠である。

本発明は、上記に鑑み、迅速で且つ精度良く半導体チップの電圧降下を予測できる電源配線の設計方法を提供することを目的とする。

上記目的を達成するために、本発明の第１発明に係る電源配線の設計方法は、正方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造（第１の電源配線構造）を仮定する第１ステップと、
各配線の両端に電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを

と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力）を特徴としている。

本発明の第１発明によれば、第１の電源配線構造において、定数ａとして特定の値を採用することにより、迅速で且つ精度良く半導体チップの中心点における電源電圧降下を予測することが出来る。定数ａは、好ましくは、７．３６×１０^-2以上７．３８×１０^-2以下であり、最も好ましい定数ａは、７．３７×１０^-2である。本発明の第１発明の好適な実施態様では、前記ｘ方向配線層及びｙ方向配線層の少なくとも一方の配線層の単位長あたりの配線抵抗Ｒ_intが、相互に並列接続の関係にある複数の配線層の単位長あたりの配線抵抗の合成抵抗として計算される。

本発明の第２発明に係る電源配線の設計方法は、正方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
それぞれが単位長当たりの抵抗値Ｒ_int__xを有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造（第２の電源配線構造）を仮定する第１ステップと、
各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを

と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力、Ｒ＝（Ｒ_{int_y}・ｐ_{w_y}）／（Ｒ_{int_x}・ｐ_{w_x}））を特徴している。

本発明の第２発明によれば、第２の電源配線構造において、迅速で且つ精度良く半導体チップの中心点における電源電圧降下を予測することが出来る。本発明の第２発明に係る好適な実施態様では、Ｒ＞１であり、前記第２ステップで電源電圧降下Ｖ_dropを予測する予測式（２）に代えて下式

を用いて半導体チップの中心点における電源電圧降下Ｖ_dropを予測する。より迅速に電圧降下を予測することが出来る。

本発明の第３発明に係る電源配線の設計方法は、ｘ方向の辺の長さがＤ_{c_x}、ｙ方向の辺の長さがＤ_{c_y}の略長方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
それぞれが単位長当たりの抵抗値Ｒ_{int_x}を有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造（第３の電源配線構造）を仮定する第１ステップと、
各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを

と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力、Ｎ＝（Ｄ_{c_y}／ｐ_{w_y}）／（Ｄ_{c_x}／ｐ_{w_x}））を特徴としている。

本発明の第４発明に係る電源配線の設計方法は、ｘ方向の辺の長さがＤ_{c_x}、ｙ方向の辺の長さがＤ_{c_y}の略長方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
それぞれが単位長当たりの抵抗値Ｒ_{int_x}を有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造（第４の電源配線構造）を仮定する第１ステップと、
各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを

と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力、Ｒ＝（Ｒ_{int_y}・ｐ_{w_y}）／（Ｒ_{int_x}・ｐ_{w_x}）、Ｎ＝（Ｄ_{c_y}／ｐ_{w_y}）／（Ｄ_{c_x}／ｐ_{w_x}））を特徴としている。

本発明の好適な実施態様では、前記定数ａが、７．３６×１０^-2以上で７．３８×１０^-2以下である。定数ａとして特定の値を採用することにより、精度良く半導体チップの中心点における電源電圧降下を予測することが出来る。

本発明の第２、第３、第４発明の好適な実施態様では、前記ｘ方向配線層の単位長あたりの配線抵抗Ｒ_{int_x}、及び、前記ｙ方向配線層の単位長あたりの配線抵抗Ｒ_{int_y}の少なくとも一方が、相互に並列接続の関係にある複数の配線層の単位長あたりの配線抵抗の合成抵抗として計算される。

本発明の好適な実施態様では、前記計算された中心点の電源電圧降下にビア抵抗による電圧降下を加算する。より精度良く電圧降下を予測することが出来る。なお、半導体チップの中心点が、第１〜第４の電源配線構造において最も電圧降下が大きい箇所である。

本発明の好適な実施態様では、予測した電源電圧降下Ｖ_dropが許容範囲内にあるか否かを判定する第３ステップを更に有し、
前記第３ステップにおいて、許容範囲内にないと判定されたときには、前記第２ステップの予測式に用いられるパラメータ値の少なくとも一つを変え、前記第１ステップ及び第２ステップを繰り返す。半導体チップの中心点における電源電圧降下Ｖ_dropをパラメータ値の少なくとも一つを変えつつ繰り返し予測して判定することにより、許容範囲内にある電源電圧降下Ｖ_dropを有する電源配線を迅速に設計することが出来る。

本発明の第１〜第４発明によれば、それぞれ第１〜第４の電源配線構造について、迅速で且つ高い精度で半導体チップの中心点における電源電圧降下を予測することが出来る。

本発明の実施の形態の説明に先立って、本発明の電源電圧降下Ｖ_dropの予測に用いられる予測式の導出について説明する。

予測式（１）の導出
正方形状の半導体チップが備える電源配線構造であって、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える第１の電源配線構造を想定する。図１に、ｘ方向及びｙ方向の１配線ピッチあたりの電源配線構造の構成を示す。第１の電源配線構造は、同図において、Ｒ_int＝Ｒ_{int_x}＝Ｒ_{int_y}、ｐ_w＝ｐ_{w_x}＝ｐ_{w_y}としたものである。

上記第１の電源配線構造において、各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップ全体の消費電力がPowerで、半導体チップ全体で消費電力が均一であるものとし、ｘ方向配線層の各配線とｙ方向配線層の各配線との全ての交点には、定電流Ｉ_modを流す定電流源が接続されるものとする。

第１の電源配線構造についてＳＰＩＣＥを用いた回路シミュレーションを行い、第１の電源配線構造を有する半導体チップの中心点における電圧降下Ｖ_dropとチップサイズＤ_c、電流Ｉ_mod、単位長あたりの配線抵抗Ｒ_int、及び消費電力Powerなどのパラメータに対する依存性を調べ、図２〜４に示す結果を得た。

図２は、電圧降下Ｖ_dropとチップサイズＤ_cとの関係を示し、グラフ（ｉ）は電流Ｉ_modが１０μＡ、グラフ（ii）は電流Ｉ_modが４０μＡの場合をそれぞれ示している。得られた曲線は２次曲線であり、グラフ（ｉ）とグラフ（ii）との間では、同じチップサイズの場合に、電圧降下が４倍になっていることが確認できた。従って、同図より、電圧降下Ｖ_dropは、チップサイズＤ_cの２乗に比例し、且つ電流Ｉ_modに比例していることが判る。

図３は、電圧降下Ｖ_dropとチップサイズＤ_cとの関係を示し、グラフ（ｉ）は単位長あたりの配線抵抗Ｒ_intが１ｍΩ／μｍで、グラフ（ii）は単位長あたりの配線抵抗Ｒ_intが２ｍΩ／μｍの場合をそれぞれ示している。グラフ（ｉ）、（ii）の何れも電流Ｉ_modは１０μＡである。得られた曲線は２次曲線であり、グラフ（ｉ）とグラフ（ii）との間では、同じチップサイズの場合に、電圧降下が２倍になっていることが確認できた。同図より、電圧降下Ｖ_dropは、チップサイズＤ_cの２乗に比例し、且つ単位長あたりの配線抵抗Ｒ_intに比例していることが判る。

図４は、半導体チップ全体の消費電力Powerを一定の値に保持した場合における、電圧降下Ｖ_dropとチップサイズＤ_cとの関係を示している。同図において、消費電力Powerを５Ｗ、単位長あたりの配線抵抗Ｒ_intを１ｍΩ／μｍ、配線ピッチｐ_wを１０μｍとした。得られたグラフは略一定の値となった。従って、同図より、電圧降下Ｖ_dropは、消費電力Powerが一定であれば、チップサイズＤ_cに依存せず、一定であることが判る。

図２〜図４の結果から、第１の電源配線構造を備える半導体チップの中心点における電圧降下Ｖ_dropは、ａを比例定数として、予測式（１−１）

によって予測できると結論した。ａの値として、図２〜４の各グラフに適合する値を検討した結果、最も適当な値として７．３７×１０^-2が得られた。また、好ましい定数ａの値の範囲として６．８×１０^-2以上で７．９×１０^-2以下、より好ましい定数ａの値の範囲として７．３６×１０^-2以上で７．３８×１０^-2以下が得られた。

予測式（２）の導出
正方形状の半導体チップが備える電源配線構造であって、それぞれが単位長当たりの抵抗値Ｒ_{int_x}を有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える第２の電源配線構造を想定する。第２の電源配線構造におけるｘ方向及びｙ方向の１配線ピッチあたりの構成は、図１に示した構成と同様である。

上記第２の電源配線構造において、予測式（１）の場合と同様に、各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップ全体の消費電力がPowerで、半導体チップ全体で消費電力が均一であるものとし、ｘ方向配線層の各配線とｙ方向配線層の各配線との全ての交点には、定電流Ｉ_modを流す定電流源が接続されるものとする。

第２の電源配線構造についてＳＰＩＣＥを用いた回路シミュレーションを行い、第２の電源配線構造を有する半導体チップの中心点における電圧降下の比Ｄ_Rと、ｘ方向配線層の各配線の配線ピッチｐ_{w_x}あたりの配線抵抗及びｙ方向配線層の各配線の配線ピッチあたりｐ_{w_y}の配線抵抗の比Ｒとの関係を調べ、図５のグラフに示す結果を得た。比Ｒは、ｘ方向配線層の各配線の配線ピッチあたりの配線抵抗ｐ_{w_x}・Ｒ_{int_x}と、ｙ方向配線層の配線ピッチあたりの配線抵抗ｐ_{w_y}・Ｒ_{int_y}との比、即ちＲ＝（ｐ_{w_y}・Ｒ_{int_y}）／（ｐ_{w_x}・Ｒ_{int_x}）で与えられる。

本発明者は、同図のグラフによく適合する関数を検討した結果、同図中に実線で示され、グラフがほとんど一致している、式（２−１）

によって、良好に近似されることを見いだした。ＳＰＩＣＥを用いた回路シミュレーションの結果と式（２−１）との誤差は最大で２．１％であった。

従って、第２の電源配線構造を備える半導体チップの中心点における電圧降下は、予測式（２）

によって予測されると結論した。ここで、Ｒ＞１の場合、予測式（２）を予測式（３）

で近似することにより、計算をより迅速に行うことが出来る。

予測式（４）の導出
ｘ方向の辺の長さがＤ_{c_x}、ｙ方向の辺の長さがＤ_{c_y}の略長方形状の半導体チップが備える電源配線構造であって、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える第３の電源配線構造を想定する。第３の電源配線構造におけるｘ方向及びｙ方向の１配線ピッチあたりの構成は、図１に示した構成である。

上記第３の電源配線構造において、予測式（１）の場合と同様に、各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップ全体の消費電力がPowerで、半導体チップ全体で消費電力が均一であるものとし、ｘ方向配線層の各配線とｙ方向配線層の各配線との全ての交点には、定電流Ｉ_modを流す定電流源が接続されるものとする。

第３の電源配線構造についてＳＰＩＣＥを用いた回路シミュレーションを行い、第３の電源配線構造を有する半導体チップの中心点の電圧降下の比Ｄ_Nと、ｘ方向配線層の配線本数及びｙ方向配線層の配線本数の比Ｎとの関係を調べ、図６のグラフ（ｉ）〜（iv）に示す結果を得た。比Ｎは、ｘ方向配線層の配線本数Ｎ_x＝Ｄ_{c_x}／ｐ_{w_x}と、ｙ方向配線層の配線本数Ｎ_y＝Ｄ_{c_y}／ｐ_{w_y}との比、即ちＮ＝Ｎ_y／Ｎ_x＝（Ｄ_{c_y}／ｐ_{w_y}）／（Ｄ_{c_x}／ｐ_{w_x}）で与えられる。グラフ（ｉ）はｘ方向の長さＤ_{c_x}が５９０μｍ、グラフ（ii）はｘ方向の長さＤ_{c_x}が１１９０μｍ、グラフ（iii）はｘ方向の長さＤ_{c_x}が１７７０μｍ、グラフ（iv）はｘ方向の長さＤ_{c_x}が２３７０μｍの場合をそれぞれ示している。各グラフ（ｉ）〜（iv）はほとんど一致している。

本発明者は、同図のグラフ（ｉ）〜（iv）によく適合する関数を検討した結果、これらのグラフが、同図中に実線で示される式（４−１）

によって、良好に近似されることを見いだした。ＳＰＩＣＥを用いた回路シミュレーションの結果と式（４−１）との誤差は最大で２．３％であった。

従って、第３の電源配線構造を備える半導体チップの中心点における電圧降下は、予測式（４）

によって予測されると結論した。

予測式（５）の導出
ｘ方向の辺の長さがＤ_{c_x}、ｙ方向の辺の長さがＤ_{c_y}の略長方形状の半導体チップが備える電源配線構造であって、それぞれが単位長当たりの抵抗値Ｒ_{int_x}を有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える第４の電源配線構造を想定する。第４の電源配線構造におけるｘ方向及びｙ方向の１配線ピッチあたりの構成は、図１に示した構成と同様である。

上記第４の電源配線構造において、予測式（１）の場合と同様に、各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップ全体の消費電力がPowerで、半導体チップ全体で消費電力が均一であるものとし、ｘ方向配線層の各配線とｙ方向配線層の各配線との全ての交点には、定電流Ｉ_modを流す定電流源が接続されるものとする。

第４の電源配線構造についてＳＰＩＣＥを用いた回路シミュレーションを行い、ｘ方向配線層の各配線の配線ピッチあたりの配線抵抗及びｙ方向配線層の各配線の配線ピッチあたりの配線抵抗の比Ｒと、ｘ方向配線層の配線本数及びｙ方向配線層の配線本数の比Ｎとを独立に変化させ、第４の電源配線構造を備える半導体チップの中心点における電圧降下Ｖ_dropとチップサイズとの関係を調べ、図７及び図８に示す結果を得た。

図７において、ｘ方向配線層の各配線の配線ピッチｐ_{w_y}、ｙ方向配線層の各配線の配線ピッチｐ_{w_x}を何れも１０μｍとし、ｘ方向配線層の各配線の単位長あたりの配線抵抗Ｒ_{int_x}＝１ｍΩ／μｍ、ｙ方向配線層の各配線の単位長あたりの配線抵抗Ｒ_{int_y}＝３ｍΩ／μｍとした。グラフ（ｉ）は、半導体チップのｘ方向の辺の長さＤ_{c_x}が１７７０μｍで、ｙ方向の辺の長さを式Ｄ_{c_y}＝５９０−１７７０μｍに従って変化させた場合を、グラフ（ii）は、半導体チップのｙ方向の辺の長さＤ_{c_y}が１７７０μｍで、ｘ方向の辺の長さを式Ｄ_{c_x}＝２３７０−４１３０μｍに従って変化させた場合をそれぞれ示す。

図８において、ｘ方向配線層の各配線の配線ピッチｐ_{w_y}を１０μｍ、ｙ方向配線層の各配線の配線ピッチｐ_{w_x}を２０μｍ、ｘ方向配線層の各配線の単位長あたりの配線抵抗Ｒ_{int_x}を１ｍΩ／μｍ、ｙ方向配線層の各配線の単位長あたりの配線抵抗Ｒ_{int_y}を３ｍΩ／μｍとした。グラフ（ｉ）は、半導体チップのｘ方向の辺の長さＤ_{c_x}が１７７０μｍで、ｙ方向の辺の長さを式Ｄ_{c_y}＝５９０−１７７０μｍに従って変化させた場合を、グラフ（ii）は、半導体チップのｙ方向の辺の長さＤ_{c_y}が１７７０μｍで、ｘ方向の辺の長さを式Ｄ_{c_x}＝２３７０−４１３０μｍに従って変化させた場合をそれぞれ示す。

本発明者は、図７及び図８の各グラフによく適合する関数を、予測式（２）及び予測式（４）を参考に検討した結果、第４の電源配線構造を備える半導体チップの中心点における電圧降下Ｖ_dropは、予測式（５）

によって予測されることを見いだした。図７中、予測式（５）を用いて得られた結果をグラフ（iii）及び（iv）に示す。同図中のグラフ（iii）及び（iv）は、それぞれ、同図中のグラフ（i）及び（ii）と同様の電源配線構造及び条件において計算した値を示している。また、図８中、予測式（５）を用いて得られた結果をグラフ（iii）及びグラフ（iv）に示す。同図中のグラフ（iii）及び（iv）は、それぞれ、同図中のグラフ（i）及び（ii）と同様の電源配線構造及び条件において計算した値を示している。

図７及び図８において、ＳＰＩＣＥを用いた回路シミュレーションの結果と予測値との誤差は最大で２．３％である。従って、ＳＰＩＣＥを用いた回路シミュレーションの結果と予測値とはほとんど一致しており、予測式（５）によって第４の電源配線構造を備える半導体チップの中心点における電圧降下を精度良く近似できているものと評価できる。

合成抵抗
前記ｘ方向配線層及びｙ方向配線層の少なくとも一方が、相互に並列接続の関係にある複数の配線層から構成される場合には、予測式（１）〜（５）で用いる単位長あたりの配線抵抗を、各配線層の単位長あたりの配線抵抗の合成抵抗として計算することにより、予測式（１）〜（５）を適用することが出来る。

一例として、表１に示す構成を有する第５の電源配線構造を備えた半導体チップを想定する。即ち、第５の電源配線構造において、奇数層目の配線層Ｍ１、Ｍ３、・・・がｘ方向に延在する配線を有するｘ方向配線層をそれぞれ構成し、偶数層目の配線層Ｍ２、Ｍ４、・・・がｙ方向に延在する配線を有するｙ方向配線層をそれぞれ構成するものとする。奇数層目の配線層Ｍ１、Ｍ３、・・・のそれぞれは、それぞれが単位長当たりの抵抗値Ｒ_{int_x1}、Ｒ_{int_x3}、・・・を有し、配線ピッチｐ_{w_y1}、ｐ_{w_y3}、・・・でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有する。偶数層目の配線層Ｍ２、Ｍ４、・・・のそれぞれは、それぞれが単位長当たりの抵抗値Ｒ_{int_y2}、Ｒ_{int_y4}、・・・を有し、配線ピッチｐ_{w_x2}、ｐ_{w_x4}、・・・でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有する。

この場合、ｘ方向配線層の各配線の単位長あたりの合成抵抗は、ｘ方向に延在する複数の配線層から選択された一の配線層の配線ピッチをｐ_{w_y}として、

で与えられる。ｙ方向配線層の各配線の単位長あたりの合成抵抗は、ｙ方向に延在する複数の配線層から選択された一の配線層の配線ピッチをｐ_{w_x}として、

で与えられる。

予測式（１）〜（５）の適用に際しては、ｘ方向の単位長あたりの配線抵抗として、式（６）で計算されたｘ方向の単位長あたりの合成抵抗を、ｙ方向の単位長あたりの配線抵抗として、式（７）で計算されたｙ方向の単位長あたりの合成抵抗を採用することが出来る。また、配線ピッチとして、上記それぞれ選択された配線層の配線ピッチｐ_{w_y}、及びｐ_{w_x}を採用することが出来る。

ビア抵抗による電圧降下
ビア抵抗による電圧降下の影響を定電流源を流れる電流Ｉ_modとビアの抵抗Ｒ_viaの積Ｉ_mod×Ｒ_viaとして、予測式（１）〜（５）にそれぞれ加算することにより、より精度良く電圧降下を計算することが出来る。

計算例
本発明の予測精度を確認するために、第６の電源配線構造について、ＳＰＩＣＥを用いた回路シミュレーションによる解析結果と、本発明に係る予測式（５）による結果とを比較した。第６の電源配線構造は、プロセス技術ＵＸ６（ＮＥＣエレクトロニクス株式会社）における暫定的な電源配線構造であり、図９に示す配線回路ユニット２０をｘ方向及びｙ方向に同じ個数づつ並べて形成された構造を想定した。

配線回路ユニット２０において、Ｍ１配線及びＭ５配線はｘ方向の配線層であり、Ｍ４配線及びＭ６配線はｙ方向の配線層である。また、１gridを０．２８μｍとして、配線回路ユニット２０の一辺の長さは３６gridであり、Ｍ１配線の配線ピッチは１８gridで、Ｍ４配線、Ｍ５配線、及びＭ６配線の配線ピッチは３６gridである。各配線層の幅及び厚さには、それぞれ図示の値を採用した。Ｍ４配線、Ｍ５配線、及びＭ６配線の幅には、太幅ルールを適用する必要のない最大の値である３μｍを採用した。セル高さは９gridである。太幅ルールとは、Ｃｕを用いた配線において、ＣＭＰ研磨の際に配線の中央部が凹むことにより配線抵抗が増加することを抑制するために、ある一定以上の配線長が禁止されるルールを言う。

ＳＰＩＣＥを用いた回路シミュレーションを行う際には、配線回路ユニット２０内に４つの定電流源をＭ１配線にそれぞれ接続して配置し、定電流源に流す電流Ｉ_unitはチップサイズから計算される平均配線長に基づき、式Ｉ_unit＝0.5・ｆ_c・ｆ_d・Ｃ_unit・Ｖ_ddに基づいて決定した。ここで、ｆ_cは動作周波数で、ｆ_dは動作率、即ち半導体チップ中の全てのトランジスタの内で動作しているトランジスタの割合で、Ｃ_unitは１配線回路ユニット２０あたりの負荷容量で、Ｖ_ddは電源電圧である。Ｃ_unitは更に、式Ｃ_unit＝ｐ_VG/（3.5・0.28）/ｕ_cell・（Ｃ_int・ｌ_av+Ｃ_gin）により得られ、ここで、ｐ_VGは配線回路ユニット２０のピッチで、ｕ_cellは配線回路ユニット２０におけるセル使用率で、Ｃ_intは単位長あたりの配線容量で、ｌ_avは平均配線長で、Ｃ_ginはゲートの入力容量である。また、各配線層間に形成されているビアの抵抗をビアの断面積から算出し、ビアも計算に含めている。

本発明に係る予測式（５）の適用に際して、予め、ｘ方向の単位長あたりの配線抵抗をＭ１配線及びＭ５配線の合成抵抗として、ｙ方向の単位長あたりの配線抵抗をＭ４配線及びＭ６配線の合成抵抗として、式（６）及び式（７）を用いてそれぞれ求めた。また、予測式（５）を用いて算出された値に、更に、ビアによる電圧降下をＩ_mod×Ｒ_viaとして加え、予測値とした。電流Ｉ_modは、１配線回路ユニット２０あたりの消費電流であり、

に設定した。

図１０に、ＳＰＩＣＥを用いた回路シミュレーションによる解析値（ＳＰＩＣＥ値）、及び本発明に係る予測式（５）を用いて算出された値（予測値）をそれぞれ示す。グラフ（ｉ）はＳＰＩＣＥ値を、グラフ（ii）は予測値をそれぞれ示している。

同図の結果より、ＳＰＩＣＥ値と予測値との最大の誤差は、Ｄ_c＝１５１２μｍにおける４．０％であり、予測式（５）によって、高い精度で予測できているものと評価できる。誤差は式｛（ＳＰＩＣＥ値）−（予測値）｝／（ＳＰＩＣＥ値）×１００によって算出した。ＳＰＩＣＥ値と予測値との間に誤差が生じた主な原因として、第１に、ＳＰＩＣＥによる回路シミュレーションにおいては、ｘ方向配線層又はｙ方向配線層が相互に並列接続の関係にある複数の配線層から構成される場合には、複雑な補正項を計算するが、本発明に係る予測式（５）においては、合成抵抗として単純に計算する点が挙げられる。また、第２に、ビア抵抗による影響を単純にＩ_mod×Ｒ_viaとして加算する本発明に係る予測式に対して、ビアを三次元的に解析するＳＰＩＣＥでは、三次元的な効果をより正確に反映できる点が挙げられる。

以下に、添付図面を参照し、実施形態例を挙げて本発明の実施の形態について説明する。図１１は、本発明の一実施形態例に係る電源配線の設計方法を示すフローチャートである。本実施形態例では、計算機を利用し、予測式（５）を用いて電源配線の設計を行う電源配線の設計方法について示す。

先ず、電源配線を仮定する（ステップＳ０）。次いで、計算機に対して、半導体チップのｘ方向の辺の長さＤ_{c_x}、ｙ方向の辺の長さＤ_{c_y}、ｘ方向配線層の各配線の配線ピッチｐ_{w_y}、ｘ方向配線層の各配線の単位長当たりの抵抗値Ｒ_{int_x}、ｙ方向配線層の各配線の配線ピッチｐ_{w_x}、ｙ方向配線層の各配線の単位長当たりの抵抗値Ｒ_{int_y}を入力する（ステップＳ１）。計算機は、上記パラメータ値の入力を受け付け、予測式（５）を用いて、各配線の両端に電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときの、半導体チップの中心点における電源電圧降下Ｖ_dropを計算する（ステップＳ２）。

次いで、計算機は、電源電圧降下Ｖ_dropが許容範囲内にあるか否かを判定し（ステップＳ３）、許容範囲内にあれば仮定した電源構造を、予備設計段階の電源構造として決定する（ステップＳ４）。許容範囲内になければ、設計者が配線ピッチｐ_{w_y}、ｐ_{w_y}及び抵抗値Ｒ_{int_x}、Ｒ_{int_y}などのパラメータ値を変更することによって、電源構造の見直しを行い（ステップＳ５）、ステップＳ１に戻る。そして、ステップＳ３で電源電圧降下Ｖ_dropが許容範囲内に収まるまでステップＳ１〜Ｓ３及びＳ５のフローを繰り返す。

本実施形態例によれば、ステップＳ２で、迅速に且つ精度良く計算することが出来る予測式（５）を用いて半導体チップの中心点における電源電圧降下Ｖ_dropを計算し、ステップＳ３で電源電圧降下Ｖ_dropが許容範囲内にない場合、ステップＳ５で電源配線におけるパラメータ値を変更することによって、電源電圧降下Ｖ_dropを繰り返し評価して、所望の電源配線を迅速に決定することが出来る。従って、許容範囲内にある電源電圧降下Ｖ_dropを有する電源配線を迅速に設計することができ、これによって、半導体チップの回路設計に要する時間を大幅に短縮することが出来る。

尚、本実施形態例では、予測式（５）を用いるものとしたが、予測式（５）に代えて、予測式（１）〜（４）のうちの何れかを用いて電源電圧降下Ｖ_dropを計算するものとしても良い。この場合、ステップＳ１において、それぞれの予測式に用いられるパラメータ値を入力する。また、本実施形態例では、ステップＳ５において、設計者が電源構造の見直しを行うものとしたが、計算機が行っても良い。この場合、例えば計算機が所定のプログラムに従って段階的に１つ又は複数のパラメータ値を変更する。例えば、配線ピッチの間隔を大きくするか、配線の抵抗値を小さくすることにより、電源電圧降下Ｖ_dropを許容範囲内にすることができる。なお、配線の抵抗値は配線幅を広くすることにより小さくすることができる。

そして、ステップＳ４で配線ピッチ、配線幅等の電源配線構造が決定した後、その電源配線構造に基づいて、所望の回路機能を実現するために必要な機能セルの配置、配線を行って、半導体チップのレイアウトを完成させる。

以上、本発明をその好適な実施の形態に基づいて説明したが、本発明に係る電源配線の設計方法は、上記実施の形態の構成にのみ限定されるものではなく、上記実施の形態の構成から種々の修正及び変更を施した電源配線の設計方法も、本発明の範囲に含まれる。

長方形状の半導体チップ上に形成される、ｘ方向配線層の各配線及びｙ方向配線層の各配線の１配線ピッチあたりの電源配線構造を示す図である。 第１の電源配線構造を備えた半導体チップの中心点における電圧降下とチップサイズとの関係を示すグラフである。 第１の電源配線構造を備えた半導体チップの中心点における電圧降下とチップサイズとの関係を示すグラフである。 消費電力一定下における、第１の電源配線構造を備えた半導体チップの中心点における電圧降下とチップサイズとの関係を示すグラフである。 第２の電源配線構造を備えた半導体チップの中心点における電圧降下の比と、ｘ方向配線層の各配線の配線ピッチあたりの配線抵抗及びｙ方向配線層の各配線の配線ピッチあたりの配線抵抗の比との関係を示すグラフである。 第３の電源配線構造を備えた半導体チップの中心点における電圧降下の比と、ｘ方向配線層の配線本数及びｙ方向配線層の配線本数の比との関係を示すグラフである。 第４の電源配線構造を備えた半導体チップの中心点における電圧降下と、チップサイズとの関係を示すグラフである。 第４の電源配線構造を備えた半導体チップの中心点における電圧降下と、チップサイズとの関係を示す別のグラフである。 第６の電源配線構造における１電源配線ユニットの構成を示す斜視図である。 第６の電源配線構造を備えた半導体チップの中心点における電圧降下と、チップサイズとの関係を示すグラフである。 実施形態例の電源配線の設計手順を示すフローチャートである。

Claims (10)

1. 正方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
   それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_intを有し、配線ピッチｐ_wでｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造を仮定する第１ステップと、
   各配線の両端に電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを
   

   

   と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力）を特徴とする電源配線の設計方法。
2. 前記ｘ方向配線層及びｙ方向配線層の少なくとも一方の配線層の単位長あたりの配線抵抗Ｒ_intが、相互に並列接続の関係にある複数の配線層の単位長あたりの配線抵抗の合成抵抗として計算される、請求項１に記載の電源配線の設計方法。
3. 正方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
   それぞれが単位長当たりの抵抗値Ｒ_int__xを有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造を仮定する第１ステップと、
   各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを
   

   

   と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力、Ｒ＝（Ｒ_{int_y}・ｐ_{w_y}）／（Ｒ_{int_x}・ｐ_{w_x}））を特徴とする電源配線の設計方法。
4. Ｒ＞１であり、前記第２ステップで電源電圧降下Ｖ_dropを予測する前記予測式（２）に代えて下式
   

   

   を用いて半導体チップの中心点における電源電圧降下Ｖ_dropを予測する、請求項３に記載の電源配線の設計方法。
5. ｘ方向の辺の長さがＤ_{c_x}、ｙ方向の辺の長さがＤ_{c_y}の略長方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
   それぞれが単位長当たりの抵抗値Ｒ_{int_x}を有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造を仮定する第１ステップと、
   各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを
   

   

   と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力、Ｎ＝（Ｄ_{c_y}／ｐ_{w_y}）／（Ｄ_{c_x}／ｐ_{w_x}））を特徴とする電源配線の設計方法。
6. ｘ方向の辺の長さがＤ_{c_x}、ｙ方向の辺の長さがＤ_{c_y}の略長方形状の半導体チップに電源を供給する電源配線構造を設計する方法において、
   それぞれが単位長当たりの抵抗値Ｒ_{int_x}を有し、配線ピッチｐ_{w_y}でｙ方向に配列されてｘ方向に延びる相互に平行な複数の配線を有するｘ方向配線層と、それぞれが単位長当たりの抵抗値Ｒ_{int_y}を有し、配線ピッチｐ_{w_x}でｘ方向に配列されてｙ方向に延びる相互に平行な複数の配線を有するｙ方向配線層とを備える電源配線構造を仮定する第１ステップと、
   各配線の両端にそれぞれ電源電圧Ｖ_ddを印加して半導体チップに電源を供給したときに、半導体チップの中心点における電源電圧降下Ｖ_dropを
   

   

   と予測する第２ステップとを有すること（但し、ａは６．８×１０^-2以上で７．９×１０^-2以下の定数、Powerは半導体チップ全体の消費電力、Ｒ＝（Ｒ_{int_y}・ｐ_{w_y}）／（Ｒ_{int_x}・ｐ_{w_x}）、Ｎ＝（Ｄ_{c_y}／ｐ_{w_y}）／（Ｄ_{c_x}／ｐ_{w_x}））を特徴とする電源配線の設計方法。
7. 前記定数ａが、７．３６×１０^-2以上で７．３８×１０^-2以下である、請求項１〜６の何れか一に記載の電源配線の設計方法。
8. 前記ｘ方向配線層の単位長あたりの配線抵抗Ｒ_{int_x}、及び、前記ｙ方向配線層の単位長あたりの配線抵抗Ｒ_{int_y}の少なくとも一方が、相互に並列接続の関係にある複数の配線層の単位長あたりの配線抵抗の合成抵抗として計算される、請求項３〜６の何れか一に記載の電源配線の設計方法。
9. 前記計算された中心点の電源電圧降下にビア抵抗による電圧降下を加算する、請求項１〜８の何れか一に記載の電源配線の設計方法。
10. 予測した電源電圧降下Ｖ_dropが許容範囲内にあるか否かを判定する第３ステップを更に有し、
    前記第３ステップにおいて、許容範囲内にないと判定されたときには、前記第２ステップの予測式に用いられるパラメータ値の少なくとも一つを変え、前記第１ステップ及び第２ステップを繰り返す、請求項１〜９の何れか一に記載の電源配線の設計方法。

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