JP2005117323A - 信号電圧調整システム、バーンイン方法およびバーンイン装置 - Google Patents

Abstract

【課題】 半導体集積回路装置の電源電圧およびグランド電圧がシフトしても、入力電圧が過電圧にならない信号電圧調整システムを提供する。
【解決手段】 半導体集積回路装置１１の電源端子１７の電源電圧Ｖｄｄ１およびグランド端子１８のグラント電圧ＶＧｎｄ１を基準電圧として、前記半導体集積回路装置１１への入力信号の“Ｈ”レベルを前記電源電圧Ｖｄｄ１を上廻らない所定の値に調整し、“Ｌ”レベルを前記グラント電圧ＶＧｎｄ１を下廻らない所定の値に調整する入力電圧調整手段１４を有し、前記入力電圧調整手段１４により所定の値に調整された入力信号を前記半導体集積回路装置１１へ入力している。
前記入力電圧調整手段１４は直列接続された抵抗２５とｎ−ＭＯＳＦＥＴ２６と、抵抗２５とｎ−ＭＯＳＦＥＴ２６の接続点と半導体集積回路装置１１の入力端子１９との間に接続されたインバータ２７で構成されている。
【選択図】 図１

Description

本発明は、半導体集積回路装置に印加される入力信号電圧を調整するシステムに係わり、特に電源電圧あるいはグランド電圧のシフトに対して入力信号が過電圧になるのを防止する信号電圧調整システム、該システムを用いたバーンイン方法、およびバーンイン装置に関する。

半導体集積回路装置の低電圧化、高集積化に伴って、集積回路を構成するトランジスタのオフ時のリーク電流が増加している。

これにより、半導体集積回路装置と電源を接続する電源配線の配線抵抗による電圧降下が顕在化し、この電圧降下による半導体集積回路装置に印加される電源電圧あるいはグラント電圧のシフトが問題になっている。

従来の半導体集積回路装置に電源および入力信号源を接続した回路について、図１２および図１３を用いて説明する。図１２は半導体集積回路装置に電源および入力信号源を接続した回路を示すブロック図、図１３は入力信号電圧を示すグラフである。

図１２に示すように、半導体集積回路装置１０１に電源１０２と入力信号源１０３が接続された回路には、半導体集積回路装置１０１と電源１０２を接続する電源配線の引き廻しなどにより配線抵抗１０４、１０５が内在している。

半導体集積回路装置１０１に電流Ｉｄｄが流れると配線抵抗１０４、１０５による電圧降下ΔＶ１、ΔＶ２が発生する。これにより、半導体集積回路装置１０１の電源端子１０６に印加される実際の電圧は電源１０２の電圧Ｖｄｄ０ではなく、配線抵抗１０４による電圧降下ΔＶ１だけシフトした電圧Ｖｄｄ１となる。

同じく、グランド端子１０７の実際の電圧はグランド電圧ＶＧｎｄ０ではなく、配線抵抗１０５による電圧降下ΔＶ２だけシフトした電圧ＶＧｎｄ１となることは衆知である。

一方、半導体集積回路装置１０１の入力端子１０８においては、通常、入力信号が供給される素子は電圧駆動素子であり、入力信号源１０３と入力端子１０８の間にはほとんど電流が流れないため、配線抵抗が存在していても電圧降下は生じない。

従って、図１３に示すように、オフ時のリーク電流Ｉｄｄの大きな半導体集積回路装置１０１においては、電源端子１０６の電源電圧Ｖｄｄ１が低下して、入力端子１０８に印加される入力信号の電圧レベルよりも低くなり、グランド端子１０７のグランド電圧ＶＧｎｄ１が増加して、入力端子１０８に印加される入力信号の電圧レベルがよりも高くなる。

このため、半導体集積回路装置１０１を構成しているトランジスタのｐｎ接合に対し順方向の電圧が印加され、過大な電流が入力端子１０８から電源端子１０６、あるいはグランド端子１０７の方向に流れて半導体集積回路装置１０１が破壊する問題がある。また、この過電流が原因でラッチアップが発生し半導体集積回路装置１０１が破壊する恐れもある。

そこで、電源電圧Ｖｄｄ１の低下量およびグランド電圧ＶＧｎｄ１の増加量を見込んで、予め入力信号“Ｈ”および入力信号“Ｌ”の電圧レベルを一定値だけシフトしておく方法が考えられるが、消費電流が大きい半導体集積回路装置では消費電流のバラツキも大きい傾向にあり、一定値を適正に設定することは困難である。

これに対して入力電圧の過電圧を防止する回路として、静電放電およびラッチアップ防止回路が知られている（例えば、特許文献１参照。）。

この特許文献１に開示された静電放電およびラッチアップ防止回路について、図１４および図１５を用いて説明する。図１４はその静電放電およびラッチアップ防止回路が集積回路チップの内部に設置される場合を示す回路図、図１５はその回路の入力電圧と出力電圧の関係を示すグラフである。

図１４に示すように、この静電放電およびラッチアップ防止回路は、陽極性静電気放電および陰極性静電気放電を防止する静電気放電防止手段であるｐ−ＭＯＳＦＥＴ１２１とｎ−ＭＯＳＦＥＴ１２２が正の電源電圧Ｖｄｄと負の電源電圧Ｖｓｓの間に直列に連結された構成となっている。

図１５に示すように、パッド１２３から大きな陽極性または陰極性の静電気が印加されると、電源電圧Ｖｄｄとｐ−ＭＯＳＦＥＴ１２１のオン時の閾値電圧Ｖｔｈ１で決まる一定レベル以下、または電源電圧Ｖｓｓとｎ−ＭＯＳＦＥＴ１２２のオン時の閾値電圧Ｖｔｈ２で決まる一定レベル以上に制限された電圧のみが集積回路チップの内部回路に伝達されるので、静電放電による集積回路の破壊が防止される。

しかしながら、この特許文献１に開示された静電放電およびラッチアップ防止回路は、入力信号電圧が一時的に過電圧になる場合を想定しているので、配線抵抗による電圧降下で電源電圧あるいはグランド電圧がシフトして入力電圧が定常的に過電圧になると、ｐ−ＭＯＳＦＥＴ１２１と、ｎ−ＭＯＳＦＥＴ１２２が常時オンとなり、消費電流が増大する問題がある。
特開平９−１８６２４７号公報（２頁、図１）

上述した従来の半導体集積回路装置に信号を供給する回路では、オフ時のリーク電流が大きいと電源配線の配線抵抗による電圧降下により電源電圧あるいはグランド電圧がシフトして入力電圧が過電圧になり、過電流が流れて半導体集積回路装置を破壊する問題がある。

また、特許文献１に開示された静電放電およびラッチアップ防止回路では、入力電圧が定常的に過電圧になると、消費電流が増大する問題がある。

本発明は、上記問題点を解決するためになされたもので、消費電流を抑制し、電源電圧あるいはグランド電圧がシフトしても入力信号が過電圧になるのを防止する信号電圧調整システム、該システムを用いたバーンイン方法、およびバーンイン装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様の信号電圧調整システムでは、入力端子、電源端子およびグランド端子を有する半導体集積回路装置と、前記半導体集積回路装置の電源端子とグランド端子に電圧を供給する電源装置と、前記半導体集積回路装置の電源端子と前記電源装置のグランド端子間の電源電圧および前記半導体集積回路装置のグランド端子と前記電源装置のグランド端子間のグランド電圧を基準電圧として、前記半導体集積回路装置へ供給される入力信号の電圧レベルを調整する入力電圧調整手段とを具備し、前記入力電圧調整手段により、前記入力信号の“Ｈ”レベルを前記電源電圧を上廻らない所定の値に調整し、且つ“Ｌ”レベルを前記グランド電圧を下廻らない所定の値に調整し、この所定の値に調整された前記入力信号を前記半導体集積回路装置の信号入力端子へ供給するようにしたことを特徴としている。

本発明によれば、消費電流を抑制し、電源電圧およびグランド電圧がシフトしても入力信号電圧が過電圧とならないので、半導体集積回路装置の破壊、あるいはラッチアップの発生を防止することができる。

以下、本発明の実施例について図面を参照しながら説明する。

図１乃至図３は、本発明の実施例１に係わる信号電圧調整システムを示す図で、図１はこの信号電圧調整システム構成を示すブロック図、図２はこの入力電圧調整手段の構成を説明するための図、図３は入力電圧調整手段の構成を示す回路図、図４はこの入力電圧調整手段の入力と出力の関係を示すグラフである。

図１に示すように、この信号電圧調整システムは、半導体集積回路装置１１と、電源１２と、入力信号源１３と、入力電圧調整手段１４で構成されているが、半導体集積回路装置１１と電源１２を接続する電源配線には配線の引き廻しなどによる配線抵抗１５、１６が内在している。

入力電圧調整手段１４は、半導体集積回路装置１１の電源端子１７とグランド端子１８と入力信号源１３とに接続され、入力信号Ｓ１の“Ｈ”レベルを電源電圧Ｖｄｄ１を上廻らない所定の値に調整し、入力信号の“Ｌ”レベルをグランド電圧ＶＧｎｄ１を下廻らない所定の値に調整し、この所定の値に調整された入力信号Ｓ２を半導体集積回路装置１１の信号入力端子１９へ供給している。

図２は、この入力電圧調整手段１４の構成を模式的に示したもので、抵抗２１、２３とスイッチング素子２２、２４で構成されており、直列接続された抵抗２１およびスイッチング素子２２と同じく直列接続された抵抗２３およびスイッチング素子２４とを互いに直列に接続し、抵抗２１を電源端子１７に、抵抗２３をグランド端子１８に、スイッチング素子２２とスイッチング素子２４の接続点を半導体集積回路装置１１の信号入力端子１９にそれぞれ接続している。

この回路において、スイッチング素子２２とスイッチング素子２４は、相補的にオンオフするもので、スイッチング素子２２がオンの時はスイッチング素子２４がオフとなり、スイッチング素子２４がオンの時はスイッチング素子２２がオフとなるように制御される。

その結果、スイッチング素子２２がオン、スイッチング素子２４がオフの時は、電源端子１７と信号入力端子１９の間が導通して電源電圧Ｖｄｄ１を上廻らない電圧が信号入力端子１９に供給される。一方、スイッチング素子２４がオン、スイッチング素子２２がオフの時は、グランド端子１８と信号入力端子１９の間が導通してグランド電圧ＶＧｎｄ１を下廻らない電圧が信号入力端子１９に供給される。

この入力電圧調整手段１４を実現するための回路は、例えば図３に示すように、抵抗２５とｎ−ＭＯＳＦＥＴ２６とインバータ２７とで構成されており、一端が電源端子１７に接続された抵抗２５とソースがグランド端子１８に接続されたｎ−ＭＯＳＦＥＴ２６を直列接続し、ｎ−ＭＯＳＦＥＴ２６のドレインとインバータ２７の入力端子を接続してなり、ｎ−ＭＯＳＦＥＴ２６のゲートに入力信号源１３を接続し、インバータ２７の出力端子を半導体集積回路装置１１の入力電圧端子１９に接続している。

入力信号が“Ｈ”レベルの時ｎ−ＭＯＳＦＥＴ２６がオンとなり、抵抗２５の抵抗Ｒとｎ−ＭＯＳＦＥＴ２６のオン抵抗Ｒｏｎで決まる電流Ｉｄｄ１が流れるので、ｎ−ＭＯＳＦＥＴ２６のドレイン電圧は、（Ｒｏｎ／Ｒ）×Ｖｄｄ１＋ＶＧｎｄ１となるが、通常ＲはＲｏｎより十分大きいので、ほぼＶＧｎｄ１となる。

一方、入力信号が“Ｌ”レベルの時ｎ−ＭＯＳＦＥＴ２６がオフとなり、インバータ２７の入力抵抗で決まる電流Ｉｄｄ２が流れるので、ｎ−ＭＯＳＦＥＴ２６のドレイン電圧は、Ｖｄｄ１−Ｉｄｄ２×Ｒとなるが、通常Ｉｄｄ２は微小なので、ほぼＶｄｄ１となる。

但し、このｎ−ＭＯＳＦＥＴ２６のドレイン電圧は、入力信号と極性が反転しているので、インバータ２７により極性を元に戻している。

図４は入力電圧調整手段１４の入力信号電圧Ｓ１と調整後の入力信号電圧Ｓ２の関係を示すグラフで、入力信号が“Ｈ”レベルでは電源電圧Ｖｄｄ１を上廻らない所定の電圧が出力され、入力信号電圧が“Ｌ”レベルではグランド電圧ＶＧｎｄ１を下廻らない所定の電圧が出力される。

これにより、入力信号の“Ｈ”レベルを電源電圧Ｖｄｄ１を上廻らない所定の値に調整し、一方、入力信号の“Ｌ”レベルはグランド電圧ＶＧｎｄ１を下廻らない所定の値に調整することが可能であり、配線抵抗による電圧降下によって電源電圧Ｖｄｄ１あるいはグランド電圧ＶＧｎｄ１がシフトしても入力信号電圧が過電圧になるのを防止することができる。

以上説明したように、本発明の実施例１に係わる信号電圧調整システムでは、電源電圧Ｖｄｄ１およびグランド電圧ＶＧｎｄ１を基準電圧として、入力信号の“Ｈ”および“Ｌ”の電圧レベルを自動的に電源電圧Ｖｄｄ１およびグランド電圧ＶＧｎｄ１を超えない電圧に調整するので、配線抵抗による電圧降下により電源電圧Ｖｄｄ１あるいはグランド電圧ＶＧｎｄ１がシフトしても入力信号電圧が追随し、過電圧になることはない。

従って、消費電流を抑制して過電流による半導体集積回路装置１１の破壊やラッチアップの発生が防止でき、半導体装置の信頼性が向上する。

ここでは、入力電圧調整手段１４を半導体集積回路装置１１に外付けする場合について説明したが、入力電圧調整手段１４を半導体集積回路装置１１内に内蔵しても構わない。この場合、別々のチップを同一のパッケージ内に収納してもよいし、あるいは同一のチップにモノリシックに集積してもよい。

（実施例１の変形例）
図５は本発明の実施例１の変形例を示す信号電圧調整システムの構成を示すブロック図である。本変形例が実施例１と異なる点は、入力電圧調整手段１４に取り込まれる基準電圧を電源電圧Ｖｄｄ１より所定の値だけ低い電圧とし、グランド電圧ＶＧｎｄ１より所定の値だけ高い電圧としたことにある。

即ち、図５に示すように、入力電圧調整手段１４と電源端子１７の間に直列に電圧レベルシフタ、例えばダイオード４１を設け、入力電圧調整手段１４とグランド端子１８との間に直列に電圧レベルシフタ、例えばダイオード４２を設けている。

図６はこの信号電圧調整手段１４の入力電圧と出力電圧の関係を示すグラフで、入力電圧調整手段１４は、入力信号が“Ｈ”の場合には電源電圧Ｖｄｄ１よりダイオード４１の順方向電圧Ｖｆ１だけ低い電圧Ｖｄｄ１−Ｖｆ１を出力し、入力信号が“Ｌ”の場合にはグランド電圧ＶＧｎｄ１よりダイオード４２の順方向電圧Ｖｆ２だけ高い電圧ＶＧｎｄ１＋Ｖｆ２を出力する。

以上説明したように、上述の変形例では、電圧レベルシフタにより入力信号の論理振幅を狭めたので、過電圧に対するマージンをさらに確保することができる。

本変形例では、基準電圧の電源電圧Ｖｄｄ１およびグランド電圧ＶＧｎｄ１の両方を所定の値だけシフトさせる場合について説明したが、どちらか一方だけシフトさせても構わない。

図７は、本発明の実施例２に係わる信号電圧調整システムを示すブロック図である。本実施例において上記実施例１と同一の構成部分には同一の番号を付してその説明を省略し、異なる部分のみ説明する。

本実施例が実施例１と異なる点は、入力電圧調整手段１４に取り込まれる基準電圧を、複数の半導体集積回路装置の電源電圧とグラント電圧の中から選択した最小の電源電圧と最大のグランド電圧にしたことにある。

図７に示すように、本実施例の信号電圧調整システムは、例えば半導体集積回路装置５１、５２、５３と、それぞれの電源電圧の最小値を選択する最小電圧選択手段５４、およびグランド電圧の最大値を選択する最大電圧選択手段５５をさらに有している。

この電源１２から各半導体集積回路装置５１、５２、５３に至る電源配線には、配線抵抗５６、即ち、電源１２から結節点５７、５８までの共通な配線抵抗と、結節点５７、５８から各半導体集積回路装置５１、５２、５３までの固有の配線抵抗が内在している。

このため、各電流Ｉｄｄ１、Ｉｄｄ２、Ｉｄｄ３が同じであっても、各電源端子の電源電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３および各グランド端子のグランド電圧ＶＧｎｄ１、ＶＧｎｄ２、ＶＧｎｄ３にはばらつきが生じる。

さらに、各集積回路装置５１、５２、５３が同じ製品であっても各電流Ｉｄｄ１、Ｉｄｄ２、Ｉｄｄ３には製造ロット内、あるいはロット間のばらつきがあるため、各電源電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３および各グランド端子電圧ＶＧｎｄ１、ＶＧｎｄ２、ＶＧｎｄ３にはばらつきが生じる。

最小電圧選択手段５４は各電源電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３から最小の電源電圧Ｖｄｄｍｉｎを選択し、最大電圧選択手段５５は各グランド電圧ＶＧｎｄ１、ＶＧｎｄ２、ＶＧｎｄ３から最大のグランド電圧ＶＧｎｄｍａｘを選択している。

信号電圧調整手段１４は、基準電圧としてＶｄｄｍｉｎおよびＶＧｎｄｍａｘを取り込み、入力信号源１３から入力信号が供給される。

そして、基準電圧ＶｄｄｍｉｎおよびＶＧｎｄｍａｘを基に入力信号の“Ｈ”および“Ｌ”の電圧レベルを調整し、調整された入力信号を各半導体集積回路装置５１、５２、５３に出力する。

最小電圧選択手段５４および最大電圧選択手段５５は、例えば図８に示すように、各電圧をディジタル化して演算処理することにより実現することができ、スキャナ７１と、Ａ／Ｄ変換器７２と、マイクロプロセッサ７３と、Ｄ／Ａ変換器７４、７５で構成されている。

即ち、スキャナ７１により各電源電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３および各グランド電圧ＶＧｎｄ１、ＶＧｎｄ２、ＶＧｎｄ３を順次選択して取り込み、Ａ／Ｄ変換器７２によりアナログ信号からディジタル信号に変換する。

次に、マイクロプロセッサ７３により各電圧の大小関係が比較され、最小の電源電圧Ｖｄｄｍｉｎおよび最大のグランド電圧ＶＧｎｄｍａｘが求められる。

次に、求めた最小の電源電圧ＶｄｄｍｉｎをＤ／Ａ変換器７４によりアナログ信号に戻し、最大のグランド電圧ＶＧｎｄｍａｘをＤ／Ａ変換器７５によりアナログ信号に戻して、基準電圧として入力電圧調整手段１４に出力している。

図９はこの入力電圧調整手段１４の入力電圧と出力電圧の関係を示すグラフで、入力信号電圧が“Ｈ”の場合には最小の電源電圧Ｖｄｄｍｉｎに相当する“Ｈ”信号が出力され、入力信号電圧が“Ｌ”の場合には最大のグランド電圧ＶＧｎｄｍａｘに相当する“Ｌ”信号が出力される。

これにより、各半導体集積回路装置５１、５２、５３の信号入力端子に印加される入力信号の電圧レベルは、常に最小の電源電圧Ｖｄｄｍｉｎ、あるいは最大のグランド電圧ＶＧｎｄｍａｘに相当する電圧となり、これを越えることはない。

従って、各半導体集積回路装置５１、５２、５３の電源電圧、あるいはグランド電圧にばらつきがあっても、入力信号電圧が過電圧になるのを防止することができる。

以上説明したように、本発明の実施例２に係わる信号電圧調整システムでは、複数の半導体集積回路装置において、入力信号の“Ｈ”および“Ｌ”の電圧レベルを自動的に最小の電源電圧Ｖｄｄｍｉｎおよび最大のグランド電圧ＶＧｎｄｍａｘに相当する電圧になるように調整しているので、配線抵抗による電圧降下にばらつきがあっても、入力信号電圧が過電圧になることはない。

従って、複数の半導体集積回路装置を搭載した基板において、過電流による半導体集積回路装置の破壊や、ラッチアップの発生が抑制され、半導体装置を搭載した基板の信頼性が向上する。

ここでは、最小電圧選択手段５４および最大電圧選択手段５５をマイクロプロセッサ７３を用いてソフト的に演算処理する場合について説明したが、他の電子回路、例えば演算増幅器と電圧比較器などを用いてハード的に演算処理しても構わない。

次に、本発明の実施例３に係わるバーンイン装置およびバーンイン方法について図１０および図１１を用いて説明する。図１０はそのバーンイン装置の構成を示すブロック図、図１１はバーンイン方法を示すフローチャートである。

図１０に示すように、本実施例のバーンイン装置９１は、半導体集積回路装置９２を搭載したバーンインボード９３と、所定の温度に加熱して保持するバーンインオーブン９４と、半導体集積回路装置９２に電源を供給するバーンイン電源９５と、半導体集積回路装置９２にテスト信号を供給するバーンインテスト電源９６と、テスト信号の電圧を調整する入力電圧調整手段１４と、基準電圧を選択する最小電圧選択手段５４および最大電圧選択手段５５とで構成されている。

半導体集積回路装置９２は、ソケット９７によりバーンインボード９３に実装してバーンインオーブン９４に収納され、コネクタ９８によりバーンイン電源９５とバーンインテスト信号源９６に接続されている。

バーンインボード９３には、バーンイン電源９５と半導体集積回路装置９２とを接続する電源配線（図示せず）と、半導体集積回路装置９２の電源端子とグランド端子を最小電圧選択手段５４と最大電圧選択手段５５に接続する配線（図示せず）と、入力電圧調整手段１４の出力端子と半導体集積回路装置９２の入力端子を接続する配線（図示せず）が張り巡らされている。

次に、バーンイン装置９１を用いて、半導体集積回路装置のバーンインテストをおこなう場合について説明する。

図１１に示すように、まず、被試験装置として、同種の半導体集積回路装置、例えばＣＭＯＳロジックからなる複数の集積回路装置９２をソケット９７によりバーンインボード９３にセットする（ステップＳ０１）。

被試験装置はバーンインボード９３の電源配線の電源ラインと接地ラインの間に並列、且つ梯子状に接続されるので、電源配線の引き廻しなどにより電源ラインの入り口より奥にセットされるほど配線抵抗が高くなる傾向がある。

次に、被試験装置をセットしたバーンインボード９３をバーンインオーブン９４にセットし、所定の温度、例えは１００℃〜２００℃に加熱し、所定の温度で保持する（ステップＳ０２）。

次に、バーンイン電源９５より電源電圧Ｖｄｄ０、例えば２Ｖを各被試験装置に印加して通電を開始すると、室温より高い温度に加熱しているため定常的なリーク電流は、例えばｎＡオーダからｍＡオーダに増加し、配線抵抗による電圧降下が増大する。（ステップＳ０３）。

次に、各被試験装置を流れる電流や配線抵抗の大小により各被試験装置の電源電圧Ｖｄｄ１、Ｖｄｄ２、・・・、Ｖｄｄｎおよびグランド電圧ＶＧｎｄ１、ＶＧｎｄ２、・・・、ＶＧｎｄｎにはばらつきが生じるので、各電源電圧のうち最小の電源電圧Ｖｄｄｍｉｎおよび各グランド電圧のうち最大のグランド電圧ＶＧｎｄｍａｘを選択する（ステップＳ０４）。

次に、最小の電源電圧Ｖｄｄｍｉｎおよび最大のグランド電圧ＶＧｎｄｍａｘを基準電圧として、バーンインテスト信号の“Ｈ”レベルを最小の電源電圧Ｖｄｄｍｉｎを上廻らない所定の電圧に調整し、バーンインテスト信号の“Ｌ”レベルを最大のグランド電圧ＶＧｎｄｍａｘを下廻らない所定の電圧に調整する（ステップＳ０５）。

次に、この所定の値に調整されたバーンインテスト信号を各被試験装置に供給し（ステップＳ０６）、所定のバーンイン条件、例えば所定の保持時間や所定の電圧ストレスを印加してバーンインテストをおこなう（ステップＳ０７）。

これにより、多数の半導体集積回路装置を搭載したバーンインボード９３において各被試験装置の電源電圧およびグランド電圧が如何様にシフトしても入力電圧が過電圧となる被試験装置が生じるのを防止することができる。

以上説明したように、本発明の実施例３に係わるバーンイン装置によれば、電源電圧およびグランド電圧がシフトしても入力信号電圧が過電圧とならないので、半導体集積回路装置の破壊あるいはラッチアップの発生を防止して、高い歩留まりでバーインテストをおこなうことができる。

ここでは、最小電源電圧Ｖｄｄｍｉｎおよび最大グランド電圧ＶＧｎｄｍａｘを基準電源として電圧レベルが調整された信号を複数の半導体集積回路装置に入力する場合について説明したが、それぞれの電源電圧Ｖｄｄ１およびグランド電圧ＶＧｎｄ１を基準電圧として電圧レベルが調整された信号を集積回路装置に入力するようにしても構わない。

これによれば、オフ時のリーク電流レベルが異なる半導体集積回路装置でもバーンインテストを同時におこなうことができる。

上述した各実施例において、電源電圧Ｖｄｄ１およびグランド電圧ＶＧｎｄ１がともにシフトする場合について説明したが、本発明はこれに限定されず、どちらか一方だけがシフトする場合であっても構わない。

上述の実施例において、入力電圧調整手段１４を抵抗２５とｎ−ＭＯＳＦＥＴ２６とインバータ２７とで構成した場合について説明したが、本発明の主旨を逸脱しない範囲で他の回路で構成しても構わない。

本発明の実施例１に係わる信号電圧調整システムを示すブロック図。 本発明の実施例１に係わる信号電圧調整手段の構成を模式的に示す図。 本発明の実施例１に係わる信号電圧調整手段の構成回路を示す図。 本発明の実施例１に係わる入力電圧調整手段の入力電圧と出力電圧の関係を示すグラフ。 本発明の実施例１の変形例に係わる信号電圧調整システムを示すブロック図。 本発明の実施例１の変形例に係わる入力電圧調整手段の入力電圧と出力電圧の関係を示すグラフ。 本発明の実施例２に係わる信号電圧調整システムを示すブロック図。 本発明の実施例２に係わる入力電圧調整手段の入力電圧と出力電圧の関係を示すグラフ。 本発明の実施例２に係わる最小電圧および最大電圧選択手段を示すブロック図。 本発明の実施例３に係わるバーンイン装置を示すブロック図。 本発明の実施例３に係わるバーンイン方法を示すフローチャート。 従来の信号入力システムを示すブロック図。 従来の入力信号の電圧レベル説明するための図。 従来の信号電圧調整システムを示すブロック図。 従来の入力電圧調整手段の入力電圧と出力電圧の関係を示すグラフ。

符号の説明

１１、５１、５２、５３、９２ 半導体集積回路装置
１２ 電源
１３ 入力信号源
１４ 入力電圧調整手段
１５、１６、５６ 配線抵抗
１７ 電源端子
１８ グランド端子
１９ 信号入力端子
２１、２３、２５ 抵抗
２２、２４ スイッチング素子
２６ ｎ−ＭＯＳＦＥＴ
２７ インバータ
４１、４２ ダイオード
５４ 最小電圧選択手段
５５ 最大電圧選択手段
５７、５８ 結節点
７１ スキャナ
７２ Ａ／Ｄ変換器
７３ マイクロプロセッサ
７４、７５ Ｄ／Ａ変換器
９１ バーンイン装置
９３ バーンインボード
９４ バーンインオーブン
９５ バーンイン電源
９６ バーンインテスト信号源
９７ ソケット
９８ コネクタ

Claims (8)

1. 入力端子、電源端子およびグランド端子を有する半導体集積回路装置と、
   前記半導体集積回路装置の電源端子とグランド端子に電圧を供給する電源装置と、
   前記半導体集積回路装置の電源端子と前記電源装置のグランド端子間の電源電圧および前記半導体集積回路装置のグランド端子と前記電源装置のグランド端子間のグランド電圧を基準電圧として、前記半導体集積回路装置へ供給される入力信号の電圧レベルを調整する入力電圧調整手段と、
   を具備し、
   前記入力電圧調整手段により、前記入力信号の“Ｈ”レベルを前記電源電圧を上廻らない所定の値に調整し、且つ“Ｌ”レベルを前記グランド電圧を下廻らない所定の値に調整し、この所定の値に調整された前記入力信号を前記半導体集積回路装置の信号入力端子へ供給するようにしたことを特徴とする信号電圧調整システム。
2. 入力端子、電源端子およびグランド端子を有する複数の半導体集積回路装置と、
   前記複数の半導体集積回路装置の各電源端子とグランド端子間に電圧をそれぞれ供給する電源装置と、
   前記半導体集積回路装置のそれぞれの電源端子と前記電源装置のグランド端子間の電源電圧のうち最小の電源電圧を選択する最小電源電圧選択手段と、
   前記半導体集積回路装置のそれぞれのグランド端子と前記電源装置のグランド端子間のグランド電圧のうち最大のグランド電圧を選択する最大グランド電圧選択手段と、
   前記最小電源電圧および前記最大グランド電圧を基準電圧として、前記複数の半導体集積回路装置へ供給される入力信号の電圧レベルを調整する入力電圧調整手段と、
   を具備し、
   前記入力電圧調整手段により、前記入力信号の“Ｈ”レベルを前記最小電源電圧を上廻らない所定の値に調整し、且つ“Ｌ”レベルを前記最大グランド電圧を下廻らない所定の値に調整し、この所定の値に調整された前記入力信号を前記各半導体集積回路装置の信号入力端子へそれぞれ供給するようにしたことを特徴とする信号電圧調整システム。
3. 前記入力電圧調整手段は、前記半導体集積回路装置の電源端子と前記半導体集積回路装置のグランド端子の間に、抵抗を前記電源端子側にして接続された抵抗とｎ型絶縁ゲート電界効果トランジスタの直列回路と、前記抵抗と前記ｎ型絶縁ゲート電界効果トランジスタとの接続点を前記半導体集積回路装置の入力端子との間に接続されたインバータとを有し、前記入力信号が前記ｎ型絶縁ゲート電界効果トランジスタのゲートに供給されることを特徴とする請求項１または請求項２記載の信号電圧調整システム。
4. 前記入力電圧調整手段は、前記入力信号の“Ｈ”レベルを更に所定の値だけ低い電圧に調整し、前記入力信号の“Ｌ” レベルを更に所定の値だけ高い電圧に調整することを特徴とする請求項１または請求項２記載の信号電圧調整システム。
5. 前記入力電圧調整手段が、前記半導体集積回路装置内に設置されていることを特徴とする請求項１記載の信号電圧調整システム。
6. 前記最小電源電圧選択手段および前記最大グランド電圧選択手段が、マイクロプロセッサを用いた演算処理システムからなることを特徴とする請求項２記載の信号電圧調整システム。
7. 入力端子、電源端子およびグランド端子を有する複数の半導体集積回路装置を所定の温度に加熱して保持する工程と、
   前記複数の半導体集積回路装置の各電源端子とグランド端子間に電圧をそれぞれ供給する工程と、
   前記半導体集積回路装置のそれぞれの電源端子と前記電源装置のグランド端子間の電源電圧のうち最小の電源電圧を選択する工程と、
   前記半導体集積回路装置のそれぞれのグランド端子と前記電源装置のグランド端子間のグランド電圧のうち最大のグランド電圧を選択する工程と、
   前記最小電源電圧および前記最大グランド電圧を基準電圧として、前記入力信号の“Ｈ”レベルを前記最小電源電圧を上廻らない所定の値に調整し、且つ“Ｌ”レベルを前記最大グランド電圧を下廻らない所定の値に調整する工程と、
   この所定の値に調整された前記入力信号を前記各半導体集積回路装置の信号入力端子へそれぞれ供給する工程と、
   所定の条件に基づいてバーンインテストをおこなう工程と、
   を有することを特徴とするバーンイン方法。
8. 入力端子、電源端子およびグランド端子を有する複数の半導体集積回路装置を搭載した基板と、
   前記基板を収納し、所定の温度に加熱して保持するオーブンと、
   前記複数の半導体集積回路装置の各電源端子とグランド端子間に電圧をそれぞれ供給する電源装置と、
   前記複数の半導体集積回路装置にテスト信号を供給する信号源と、
   前記半導体集積回路装置のそれぞれの電源端子と前記電源装置のグランド端子間の電源電圧のうち最小の電源電圧を選択する最小電源電圧選択手段と、
   前記半導体集積回路装置のそれぞれのグランド端子と前記電源装置のグランド端子間のグランド電圧のうち最大のグランド電圧を選択する最大グランド電圧選択手段と、
   前記最小電源電圧および前記最大グランド電圧を基準電圧として、前記入力信号の“Ｈ”レベルを前記最小電源電圧を上廻らない所定の値に調整し、且つ“Ｌ”レベルを前記最大グランド電圧を下廻らない所定の値に調整する入力電圧調整手段と、
   前記入力電圧調整手段により、この所定の値に調整された前記入力信号を前記各半導体集積回路装置の信号入力端子へそれぞれ供給する手段と、
   所定の条件に基づいてバーンインテストをおこなう手段と、
   を有することを特徴とするバーンイン装置。

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