JP2005102780A

JP2005102780A - 遊技機

Info

Publication number: JP2005102780A
Application number: JP2003336931A
Authority: JP
Inventors: Akihito Aoki; 彰人青木
Original assignee: Sansei R&D Co Ltd
Current assignee: Sansei R&D Co Ltd
Priority date: 2003-09-29
Filing date: 2003-09-29
Publication date: 2005-04-21

Abstract

【課題】ＲＯＭの取り付け位置を誤る問題を解消し、それぞれ取り付けられた一のＲＯＭ内に個別のＣＰＵに対応したデータを格納可能とした遊技機を提供する。
【解決手段】第１のＣＰＵ９５ａに接続された第１の作動装置９８ａ及び第１の制御用データＲＯＭ９６ａと、第２のＣＰＵ９５ｂに接続された第２の作動装置９８ｂ及び第２の制御用データＲＯＭ９６ａを有し、第１，第２の制御用データＲＯＭ９６ａ，９６ｂには第１のＣＰＵ９５ａのみに使用される第１の制御用データと、第２のＣＰＵ９５ｂのみに使用される第２の制御用データと、第１，第２のＣＰＵ９５ａ，ＣＰＵ９５ｂの双方に共通使用される共通制御用データとが格納され、第１のＣＰＵ９５ａでは第１の制御用データを使用するように第１設定処理がなされ、第２のＣＰＵ９５ｂでは第２の制御用データを使用するように第２設定処理がなされる。
【選択図】図５

Description

本発明は、遊技機に関し、特に複数個のＣＰＵを備えた遊技機に関する。

従来、パチンコ遊技機等の遊技機では、特別図柄や普通図柄あるいは演出図柄等の各種の画像を多用な表示態様によって表示する画像表示装置、遊技状態の報知や効果音等の音声による演出等を行う音声発生装置、ランプ等の各種発光体によって遊技演出や遊技状態の報知を行う発光体装置、遊技状態に応じて各入賞領域を拡大あるいは縮小させる駆動入賞口等、様々な機能を有する装置が適宜設けられている。このような遊技機にあっては、例えば、前記各種の装置の作動機能は、メイン制御回路によって制御され、その際に前記メイン制御回路は、前記各装置を制御するサブ制御回路に対して、個々に作動制御信号を送信して制御を行っている（例えば、特許文献１参照。）。

特に近年では、遊技機において、遊技性を高めるために、例えば、同様の機能を有する複数の装置を設けて、より多彩な演出態様を実現しようとする試みがなされている。そして、複数の装置を設けようとする場合、各装置毎に、個別のＣＰＵと該個別の装置を作動させるための個別の制御用データＲＯＭとを設けた遊技機が開発されてきた。前記の遊技機では、複数の装置の数が増加することに伴い前記制御用データＲＯＭの数が増加するため、前記制御用データＲＯＭを制御基板上の所定位置へ取り付ける際に、互いの制御用データＲＯＭの取り付け位置を誤る問題を誘発していた。

そこで、制御用データＲＯＭの取り付け位置を考慮しなくて済むように、一の制御用データＲＯＭ内に、全ての個別の装置を作動させる制御用データを格納し、これを制御基板上の個別のＣＰＵに対応して取り付けることを検討した。しかしながら、一の制御用データＲＯＭ内に、全ての装置を作動させる制御用データを格納する場合、ただ単に各制御用データＲＯＭのデータを順次追加するだけでは、制御用データＲＯＭ内のデータ量が多くなりすぎて、ＲＯＭの容量を超える問題が発生した。
特開２００３−２４６００号公報

本発明は前記の点に鑑みなされたものであり、ＲＯＭの取り付け位置を誤る問題を少なくし、かつ、それぞれ取り付けられる一のＲＯＭ内に複数の装置に対応した制御用データを格納しつつ制御用データの量を少なくする遊技機を提供するものである。

すなわち、請求項１の発明は、複数個のＣＰＵを備えた遊技機において、前記遊技機には、第１のＣＰＵと、第２のＣＰＵと、前記第１のＣＰＵから出力された制御信号に起因して作動する第１の作動装置と、前記第２のＣＰＵから出力された制御信号に起因して作動する第２の作動装置と、前記第１のＣＰＵに接続された第１の制御用データＲＯＭと、前記第２のＣＰＵに接続された第２の制御用データＲＯＭとを有し、前記第１及び第２の制御用データＲＯＭには、前記第１のＣＰＵのみに使用される第１の制御用データと、前記第２のＣＰＵのみに使用される第２の制御用データと、前記第１のＣＰＵ及び前記第２のＣＰＵの双方に共通使用される共通制御用データが格納され、前記第１のＣＰＵでは、設定条件の成立に起因して前記第１の制御用データを使用するように第１制御用データ設定手段により第１設定処理がなされるとともに、前記第１の制御用データ及び前記共通制御用データを使用して前記第１の作動装置に制御信号を出力可能に構成され、前記第２のＣＰＵでは、設定条件の成立に起因して前記第２の制御用データを使用するように第２制御用データ設定手段により第２設定処理がなされるとともに、前記第２の制御用データ及び前記共通制御用データを使用して前記第２の作動装置に制御信号を出力可能に構成されたことを特徴とする遊技機に係る。

請求項２の発明は、前記第１の作動装置と前記第２の作動装置とが同一種類の機能を有する作動装置からなり、互いに関連して作動することを特徴とする請求項１に記載の遊技機に係る。

請求項３の発明は、前記共通制御用データが、前記第１のＣＰＵ及び前記第２のＣＰＵの双方に対して常に使用が許容されていることを特徴とする請求項１または２に記載の遊技機に係る。

請求項４の発明は、前記第１の制御用データＲＯＭ及び前記第２の制御用データＲＯＭの各々には制御用データを格納する複数の格納エリアが形成され、前記第１の制御用データと前記第２の制御用データと前記共通制御用データの各々の制御用データは、前記複数の格納エリアのうち異なる格納エリアごとに分かれて格納されていることを特徴とする請求項１ないし３のいずれか１項に記載の遊技機に係る。

請求項５の発明は、前記設定条件の成立が、前記各ＣＰＵへの電源投入時であることを特徴とする請求項１ないし４のいずれか１項に記載の遊技機に係る。

請求項６の発明は、前記第１設定処理では前記第１のＣＰＵが前記第２の制御用データの使用を禁止する処理がなされ、前記第２設定処理では前記第２のＣＰＵが前記第１の制御用データの使用を禁止する処理がなされることを特徴とする請求項１ないし５のいずれか１項に記載の遊技機に係る。

請求項７の発明は、前記第１設定処理は前記第２の制御用データが格納されている格納エリアへ前記第１のＣＰＵがアクセスすることを禁止する処理であり、前記第２設定処理は前記第１の制御用データが格納されている格納エリアへ前記第２のＣＰＵがアクセスすることを禁止する処理であることを特徴とする請求項６に記載の遊技機に係る。

請求項８の発明は、制御基板が、前記第１のＣＰＵの設定用ポートをＨレベルまたはＬレベルとする前記第１のＣＰＵの設定用ポートに接続された制御回路と、前記第２のＣＰＵの設定用ポートをＨレベルまたはＬレベルとする前記第２のＣＰＵの設定用ポートに接続された制御回路とを備え、前記第１設定処理は、前記設定条件成立時の前記第１のＣＰＵの設定用ポートの電圧がＨレベルまたはＬレベルのいずれであるかに基づいて行われ、前記第２設定処理は、前記設定条件成立時の前記第２のＣＰＵの設定用ポートの電圧がＨレベルまたはＬレベルのいずれであるかに基づいて行われることを特徴とする請求項１ないし７のいずれか１項に記載の遊技機に係る。

請求項９の発明は、前記第１の作動装置が、前記第１のＣＰＵに接続された第１のビデオディスプレイプロセッサであり、前記第２の作動装置は、前記第２のＣＰＵに接続され、第１のビデオディスプレイプロセッサと異なる第２のビデオディスプレイプロセッサであることを特徴とする請求項１ないし８に記載の遊技機に係る。

請求項１０の発明は、前記第１のビデオディスプレイプロセッサには第１の表示装置が接続され、前記第２のビデオディスプレイプロセッサには第１の表示装置とは異なる第２の表示装置が接続され、前記第１のビデオディスプレイプロセッサで作成された制御信号は、前記第１の表示装置に出力され、前記第２のビデオディスプレイプロセッサで作成された制御信号は、前記第２の表示装置に出力されたことを特徴とする請求項９に記載の遊技機に係る。

請求項１１の発明は、前記第１の制御用データが、前記第１の表示装置のみに表示する第１の図柄を表示するための制御プログラムであり、前記第２の制御用データは、前記第２の表示装置のみに表示する前記第１の図柄とは異なる第２の図柄を表示するための制御プログラムであり、前記共通制御用データは、前記第１の作動装置及び前記第２の作動装置へ制御信号を出力する出力処理の制御プログラムであることを特徴とする請求項１０に記載の遊技機に係る。

請求項１２の発明は、前記第１の制御用データＲＯＭと前記第２の制御用データＲＯＭは、一の制御基板に取り付けられることを特徴とする請求項１ないし１１のいずれか１項に記載の遊技機に係る。

請求項１の発明に係る遊技機によると、第１の制御用データＲＯＭと第２の制御用データＲＯＭのいずれであっても、第１もしくは第２の制御用データＲＯＭを取り付ける位置に取り付けられていれば何ら問題なく作動させることができる。したがって、組み立てる際の第１の制御用データＲＯＭと第２の制御用データＲＯＭ間の取り付け位置を誤る問題点を解消した。

あわせて、第１の制御用データＲＯＭと第２の制御用データＲＯＭの双方に共通使用される共通制御用データが格納され、第１のＣＰＵでは、設定条件の成立に起因して第１の制御用データを使用するように第１制御用データ設定手段により第１設定処理がなされるとともに、第１の制御用データ及び共通制御用データを使用して第１の作動装置に制御信号を出力可能に構成され、第２のＣＰＵでは、設定条件の成立に起因して第２の制御用データを使用するように第２制御用データ設定手段により第２設定処理がなされるとともに、第２の制御用データ及び共通制御用データを使用して第２の作動装置に制御信号を出力可能に構成されたため、一の制御用データＲＯＭ内に、共通するプログラム部分の重複格納を回避しつつ、プログラムの共有化（いずれのＣＰＵからもアクセス可能化）をすすめ、共有化した分、一の制御用データＲＯＭ内のデータ量を少なくすることができる。

また、請求項８の発明に係る遊技機によると、第１設定処理は、設定条件成立時の第１のＣＰＵの設定用ポートの電圧がＨレベルまたはＬレベルのいずれであるかに基づいて行われ、第２設定処理は、設定条件成立時の第２のＣＰＵの設定用ポートの電圧がＨレベルまたはＬレベルのいずれであるかに基づいて行われるため、設定用ポートの電圧をＨレベルまたはＬレベルのいずれかとする簡易な回路構成とすることができる。

さらに、請求項１２の発明に係る遊技機によると、一の制御基板に第１の制御用データＲＯＭを取り付けても、第２の制御用データＲＯＭを取付けてもよいので、特に取り付け位置を誤ることが少なくなる。

以下添付の図面に従ってこの発明を詳細に説明する。図１は本発明の一実施例に係る遊技機全体の正面図、図２は同遊技機の遊技盤の正面図、図３は各画像表示部における各図柄の図柄変動中の具体例、図４は同遊技機のシステム制御を簡略に示すブロック図、図５は同遊技機の表示制御を簡略に示すブロック図、図６は表示制御データとストローブ信号との送信タイミングを示すタイムチャート、図７は各共通制御データＲＯＭに格納される制御用データのプログラム構成図、図８は各共通ＣＰＵの設置箇所における主要部制御回路図、図９は各共通ＣＰＵの設置箇所における検査器具が接続された主要部制御回路図、図１０は表示制御回路の共通ＣＰＵが実行するメイン処理に関するフローチャート、図１１は電源投入時処理に関するフローチャート、図１２は表示データ設定処理に関するフローチャート、図１３は共通制御データＲＯＭが装着された発光体制御回路を簡略に示すブロック図である。

図１及び図２に示す遊技機１は、遊技盤３の縁に遊技球の外側誘導レール４及び内側誘導レール５が略円形に立設され、前記内側誘導レール５によって囲まれた遊技領域６の中心線上にその上部から下部に向かって順に表示装置９、始動入賞口１０、特別電動役物である大入賞口１５、アウト口１７が配設され、また上方左右両側には風車２２ａ，２２ｂ、前記始動入賞口１０の左右に普通図柄変動開始用左ゲート１９及び普通図柄変動開始用右ゲート２１、前記風車２２ａの下方に第１袖入賞口２３と第２袖入賞口２５、さらには前記大入賞口１５の両側に左落とし入賞口２７と右落とし入賞口２９が配設されている。前記種々の入賞口に遊技球が入賞すると所定数の遊技球が賞品球として払い出される。また、この例では大当たりと称される所定の特別遊技状態に移行すると、大入賞口１５の開閉扉６１が開放され、遊技球が入賞し易い状態となる。また、左，右普通図柄変動開始用ゲート１９，２１においては遊技球通過の検出信号により、普通図柄が所定値となった場合、始動入賞口１０の駆動部材が略閉鎖状態（図中点線で図示した符号１１ｂの状態）から拡開状態（図中実線で図示した符号１１ａの状態）となるように拡開駆動する。

前記遊技盤３の前面側には、払い出された遊技球を受けるための上側球受け皿３２、該上側球受け皿３２を取り付けるための取付板３３、前記上側球受け皿３２の飽和時に遊技球を受けるための下側球受け皿３４、遊技状態を報知するランプ表示器３５，３６及び飾りランプ３９、音声や効果音を発して遊技状態を遊技者に報知するスピーカ３７ａ，３７ｂ、遊技者が操作する発射ハンドルＨがそれぞれ組み付けられている。符号２は遊技機の機枠、Ｃｕは貸球の払い出しを行う際に遊技者等が操作する球貸用カードユニット、Ｃｉはカードの出し入れを行うカード挿入口である。次に所要の各部についてさらに詳述する。

前記表示装置９には、液晶、ドットマトリックスもしくはＬＥＤ表示装置等の表示装置からなる３つの画像表示装置である中画像表示装置４３ａ（第１の表示装置）、左画像表示装置４３ｂ（第２の表示装置）、右画像表示装置４３ｃ（第３の表示装置）がそれぞれ設けられる。前記中画像表示装置４３ａ（第１の表示装置）は前記表示装置９の上部中央、前記左画像表示装置４３ｂ（第２の表示装置）は前記表示装置９の下部左側、前記右画像表示装置４３ｃ（第３の表示装置）は前記表示装置９の下部右側にそれぞれ配置されている。

実施例において、前記各画像表示装置４３ａ，４３ｂ，４３ｃは、窓枠部４９内に、例えば、ＴＦＴ−ＬＣＤモジュール等のカラー表示可能な液晶表示器からなる３つの画像表示部（中画像表示部５０ａ、左画像表示部５０ｂ、右画像表示部５０ｃ）を有する同一種類の機能を備えた表示装置として構成される。前記各画像表示部５０ａ，５０ｂ，５０ｃは、複数の数字、アルファベット、記号あるいは絵（キャラクタ）等からなる図柄（実施例においては特別図柄、普通図柄、背景図柄等）を変動表示する。

図３に示すように、前記中画像表示部５０ａの右上側には普通図柄ＨＺを表示する普通図柄表示領域４１が設けられ、その下方には普通図柄保留記憶数表示領域４７が設けられている。普通図柄保留記憶数表示領域４７は、前記左，右普通図柄変動開始用ゲート１９，２１を遊技球が通過することによって取得する図柄変動停止に係わる情報（乱数値）を、現在変動中のものを除いて保留記憶数（この例では最高４回）を表示するものである。

前記左画像表示部５０ｂの左側部分には特別図柄保留記憶数表示領域４８が設けられ、特別図柄変動中に前記始動入賞口１０に入賞した遊技球の個数、すなわち特別図柄の変動を開始する回数を現在変動中のものを除いて保留記憶数（この例では最高４回）として前記特別図柄保留記憶数表示領域４８に表示し、記憶数の減少によって前記表示領域４８の表示個数を減らす（図においては白丸から黒丸に変更する）ようになっている。

実施例において、前記普通図柄ＨＺは「『０』，『１』，『２』，『３』」の数字からなる図柄で構成される。当該普通図柄ＨＺは、後述するメイン制御回路７０におけるＣＰＵ７２で作動するカウンタ（ラベル−ＴＲＮＤ−Ｈ）に基づいて決定され、前記普通図柄表示領域４１に表示される。

また、３つの画像表示部（中画像表示部５０ａ、左画像表示部５０ｂ、右画像表示部５０ｃ）には、それぞれ各特別図柄（中特別図柄ＨＭ、左特別図柄ＨＬ、右特別図柄ＨＲ）を表示する特別図柄表示領域（中特別図柄表示領域５２ａ、左特別図柄表示領域５２ｂ、右特別図柄表示領域５２ｃ）が設けられている。実施例において、前記各特別図柄ＨＭ，ＨＬ，ＨＲは「『０』，『１』，『２』，『３』，『４』，『５』，『６』，『７』，『８』，『９』，『１０』，『１１』」の１２通りの数字からなる図柄で構成される。当該各特別図柄ＨＭ，ＨＬ，ＨＲは、後述するメイン制御回路７０におけるＣＰＵ７２で作動する適宜のカウンタに基づいて決定され、各特別図柄表示領域５２ａ，５２ｂ，５２ｃにそれぞれ表示される。

前記各特別図柄ＨＭ，ＨＬ，ＨＲが全て同一の特別図柄（例えば「『７』，『７』，『７』」）として確定停止表示された場合は、大当たり状態となる。なお、図３において、各特別図柄表示領域５２ａ，５２ｂ，５２ｃに表示されている特別図柄ＨＭ，ＨＬ，ＨＲはいずれも縦スクロール変動中である。また、普通図柄ＨＺは切り替え表示により、現在「『１』」が表示されている。

前記始動入賞口１０は表示装置９の真下に設けられ、２つの駆動部材が背面の始動入賞口用ソレノイドによって通常状態である略垂直の狭小開放状態（図２の符号１１ｂ参照）と略Ｖ字形の拡大開放状態（図２の符号１１ａ参照）の間を変化可能に駆動制御されている。前記始動入賞口１０の拡大開放は、前記普通図柄表示領域４１の普通図柄ＨＺが変動停止して特定の普通図柄が表示された普通図柄当たりとなったときに行われる。実施例において、前記普通図柄ＨＺのうち「『１』，『３』」が当たりとされ、普通図柄表示領域４１の確定停止普通図柄が当たりである特定図柄の場合には、０．５秒間の始動入賞口１０の拡大開放を１回行い、当該拡大開放を強制終了するようにされている。

また、前記遊技盤３の背面には、始動入賞口１０に入賞した遊技球を検出する特別図柄変動開始スイッチが入賞球の通路に設けられており、該入賞球の検出によって前記各画像表示装置４３ａ，４３ｂ，４３ｃの図柄変動を開始するようになっている。その際、特別図柄変動中に始動入賞口１０に入賞した遊技球の個数、すなわち特別図柄の変動を開始する回数については、保留回数（この例では最高４回）を、前記特別図柄保留記憶数表示領域４８に表示し、記憶数の減少によって前記表示領域４８の表示個数を減らす（図においては白丸から黒丸に色を変更する）ようになっている。

前記左，右普通図柄変動開始用ゲート１９，２１は表示装置９の下方に設けられ、普通図柄変動開始スイッチを備え、該普通図柄変動開始スイッチで両通過ゲート１９，２１を通過する遊技球を検出することによって前記普通図柄表示領域４１の普通図柄ＨＺの変動を開始させるようになっている。また、前記第１袖入賞口２３と第２袖入賞口２５の入賞球を検出する第１袖入賞口用検出スイッチと第２袖入賞口用検出スイッチ、前記左落とし入賞口２７と右落とし入賞口２９の入賞球を検出する左落とし入賞口用検出スイッチと右落とし入賞口用検出スイッチが、それぞれ対応する遊技盤背面に設けられている。

前記大入賞口１５は始動入賞口１０の下方に設けられ、大入賞口開放用ソレノイドと該ソレノイドによって開閉する開閉板６１とを備えている。この大入賞口１５は、通常は開閉板６１が閉じた状態とされ、当該大入賞口１５の内部には、該大入賞口１５の開放と同時に開放して入賞可能にする特定領域入賞口（図示せず）を有する。さらに、該特定領域入賞口には、所定条件時に特定領域開放用ソレノイドにより開閉される開閉扉（図示せず）が設けられている。また、前記特定領域入賞口には特定入賞球を検出する特定入賞球検出スイッチが設けられ、該入賞球の検出により大入賞口１５を再度開ける継続権利が成立するようにされている。また、大入賞口１５内の略中央には、前記大入賞口１５に入賞しかつ前記特定領域入賞口に入賞しなかった入賞球を検出する入賞球数カウントスイッチが設けられている。

前記各画像表示装置４３ａ，４３ｂ，４３ｃの作動及び大入賞口１５の作動、つまり特別遊技実行時（大当たり成立時）の動作について説明する。前記のように始動入賞口１０に遊技球が入賞し、特別図柄変動開始スイッチによって入賞球が検出されると、前記特別図柄変動開始スイッチにより入賞信号が後述する図３に示すメイン制御回路７０へ送られ、それに伴ってメイン制御回路７０のラベル−ＴＲＮＤ−Ａ等の各種乱数値（Ｑ１等）が取得（抽出）され、その取得数値がメイン制御回路７０のＲＡＭ７３の特別図柄乱数記憶領域等に一旦格納される。そして、当該格納された各数値に基づいて大当たりの判定、リーチの有無決定、特別図柄の停止図柄組合せの決定（作成）、リーチ態様の決定等が行われ、前記各画像表示装置４３ａ，４３ｂ，４３ｃにおける各画像表示部５０ａ，５０ｂ，５０ｃの各所定表示領域で特別図柄の変動を開始する。前記メイン制御回路７０は、遊技機１のメイン制御を行うメイン制御手段に相当するものである。

前記各特別図柄ＨＭ，ＨＬ，ＨＲは、変動開始から所定時間（選択された各特別図柄変動・停止パターンで定められている時間、この例では最低約５秒から最高５８秒）変動後、停止図柄として各特別図柄表示領域５２ａ，５２ｂ，５２ｃに確定表示される。実施例では、図示のとおり、中特別図柄表示領域５２ａ、左特別図柄表示領域５２ｂ、右特別図柄表示領域５２ｃにおいて中特別図柄ＨＭ、左特別図柄ＨＬ、右特別図柄ＨＲが変動を開始し、左特別図柄表示領域５２ｂ、右特別図柄表示領域５２ｃ、中特別図柄表示領域５２ａの順に前記各特別図柄ＨＭ，ＨＬ，ＨＲが変動停止して停止特別図柄として確定表示される。その際、決定された特別図柄の表示態様等によっては、リーチ状態が成立することがある。

ここで、リーチ状態とは、各画像表示部５０ａ，５０ｂ，５０ｃの各画像表示領域５２ａ，５２ｂ，５２ｃにおいて、各特別図柄ＨＭ，ＨＬ，ＨＲの変動表示が開始された後、表示制御が進行して表示結果が停止表示される前段階に、特定の表示態様、つまり大当たり特別図柄の組合せ（同一図柄の組合せ）が表示され易い可変表示態様となったと遊技者に思わせるための表示態様をいう。この実施例では、リーチ状態の１つとして、前記各画像表示部５０ａ，５０ｂ，５０ｃの各画像表示領域５２ａ，５２ｂ，５２ｃのうち、最終停止図柄（ここでは中特別図柄ＨＭ）を表示する表示領域（ここでは中画像表示領域５２ａ）だけを残して、残りの２つの画像表示領域５２ｂ，５２ｃで図柄が特定の組合せ（例えば同一図柄）となるように仮停止するリーチ変動表示処理がなされている。

また、前記リーチ状態時には、前記各画像表示部５０ａ，５０ｂ，５０ｃにおける各特別図柄（主に中画像表示部５０ａに表示される最終停止特別図柄ＨＭ）の変動時間を長くしたり、前記各画像表示部５０ａ，５０ｂ，５０ｃにおける各特別図柄ＨＭ，ＨＬ，ＨＲを利用した図柄利用演出や特別図柄の背後に表示されるキャラクタや背景等を表示してリーチアクションが演出されるようになっている。なお、前記リーチ状態になる前に、該リーチ状態になる可能性又は大当たりになる可能性が高いことを報知する予告（予兆）が演出されるようにしてもよい。前記予告としては、各画像表示部５０ａ，５０ｂ，５０ｃ上へのキャラクタの表示や残像表示等が挙げられる。

前記停止特別図柄（確定停止した特別図柄）の組合せが、同一図柄等の組合せからなる大当たり特別図柄組合せとなると、大当たり状態を意味する特別遊技（大当たり遊技）に移行する。前記特別遊技（大当たり遊技）になると、前記大入賞口１５の開閉板６１が開いて遊技領域６表面を落下してくる遊技球を受け止め（図２参照）、大入賞口１５へ入賞可能にし、該大入賞口１５への入賞があると、図示しない賞球払出装置により所定数の遊技球が賞品球として払い出される。

前記開閉板６１は、所定時間（例えば２９．５秒）経過後、あるいは入賞球数カウントスイッチで検出された入賞球数が所定個数（例えば１０個）となった時点で一旦閉じ（図示は省略）、大入賞口への入賞球数を正確（例えば１０個）に計測するようにされている。前記開閉板６１の開放に伴う遊技球が入賞し易くなる状態は、ラウンドと称される。なお、前記入賞球数カウントスイッチで検出された入賞球数は、画像表示装置４３ａの画像表示部５０ａに、０〜１０までの数字又は棒グラフのように表示されるようになっている。

図４には、遊技機１の裏側に設置された遊技系統の主制御を行うメイン制御回路７０、及び該メイン制御回路７０の制御下で前記各画像表示装置４３ａ，４３ｂ，４３ｃの各画像表示部５０ａ，５０ｂ，５０ｃにおける各特別図柄及びリーチ演出時の各種表示態様の選択や制御等を行う表示制御回路（サブ制御回路）９０（表示制御手段に相当）、スピーカ３７ａ，３７ｂの音声制御を行う音声制御回路８５、ランプ表示器３５，３６、飾りランプ３９及びＬＥＤ等の各種発光体の制御を行う発光体制御回路８８、払い出し制御回路１１０等、当該遊技機１のシステム制御ブロックが示されている。

前記メイン制御回路７０は、内部に遊技制御用プログラムに従って制御動作を行うＣＰＵ７２、該ＣＰＵ７２のワーク用メモリとして機能するＲＡＭ７３、遊技制御用プログラムを記憶するＲＯＭ７４を備えたワンチップマイクロコンピュータ７１と、該コンピュータ７１と前記表示制御回路９０等を結ぶＩ／Ｏ（入出力）バス７５，７６、出力ポート７７、ドライバ７８、バッファゲート７９、インターフェイス８０、初期リセット回路８１、定期リセット回路８２等により構成されている。

前記ＣＰＵ７２は、制御部、演算部、各種カウンタ、各種レジスタ、各種フラグ等を備え、演算制御を行う他、大当たり（特別遊技状態）の発生確率や普通図柄による当たり（始動入賞口１０の拡大開放）の発生確率を定める乱数等も生成する。また、前記ＲＡＭ７３は特別図柄変動開始スイッチの検出信号及び普通図柄変動開始スイッチの検出信号用の記憶領域、ＣＰＵ７２で生成される各種乱数値用の記憶領域、各種データを一時的に記憶する記憶領域やフラグ、並びにＣＰＵ７２の作業領域を備えている。さらに、前記ＲＯＭ７４には、遊技上の制御プログラムや制御データ、制御コマンドが書き込まれている他、大当たり及び普通図柄による当たりの判定値等が書き込まれている。

初期リセット回路８１は、電源回路８７による電源投入時にワンチップマイクロコンピュータ７１をリセットするための回路である。初期リセット回路８１から送られてきた初期リセットパルスに応答して、ワンチップマイクロコンピュータ７１は各種制御情報を初期化する。

定期リセット回路８２は、ワンチップマイクロコンピュータ７１に対し、定期的（この例では４ｍｓｅｃ毎）にリセットパルスを与え、ワンチップマイクロコンピュータ７１のＲＯＭ７４に記憶されている遊技制御用プログラムを先頭から繰り返し実行させるための回路である。

前記メイン制御回路７０から出力される制御信号に基づいて、ドライバ７８に接続された始動入賞口１０、大入賞口１５等が制御されている。その他、ドライバ７８及び情報出力回路８３を介して、大当たり情報や図柄確定情報、確率変動情報等の各種遊技情報がホストコンピュータであるホール用の管理装置８４に出力されている。

この他、前記ワンチップマイクロコンピュータ７１には、前記出力ポート７７を介して表示制御回路９０が接続され、該表示制御回路９０は普通図柄表示領域４１と普通図柄保留記憶数表示領域４７とを含む中画像表示部５０ａ、特別図柄保留記憶数表示領域４８を含む左画像表示部５０ｂ，右画像表示部５０ｃからなる各画像表示装置４３ａ，４３ｂ，４３ｃが接続され、これらを制御している。

また、前記出力ポート７７を介し、発光体制御回路８８は発光体制御信号を受け取り、当該制御信号に基づき各種発光体であるランプ表示器３５，３６、３９等の発光手段の発光制御を行う。

前記ワンチップマイクロコンピュータ７１には、Ｉ／Ｏバス７５を介して音声制御回路８５も接続されている。前記音声制御回路８５にはスピーカ３７ａ，３７ｂが接続され、当該制御信号に基づき音声発生手段であるスピーカ３７ａ，３７ｂの音声発生制御を行う。

さらに、各種入賞口に入賞した遊技球を検出する特別図柄変動開始スイッチ、普通図柄変動開始スイッチ、入賞球数カウントスイッチ、特定入賞球検出スイッチ、その他の入賞口用検出スイッチ等の各検出器から出力される検出信号は、前記インターフェイス８０を介してメイン制御回路７０に送信されるようになっている。

その他、前記メイン制御回路７０には、電源回路８７と、前記発射装置Ｈの操作に起因して遊技球の発射を制御するための発射制御回路１００と、払い出し装置（図示せず）による賞品球や貸球の払い出しを制御するための払い出し制御回路１１０が接続されている。

前記メイン制御回路７０からは、音声制御回路８５、発光体制御回路８８、表示制御回路９０等の各種サブ制御回路に対し、音声制御信号、発光制御信号、表示制御信号等が４ｍｓｅｃ毎に送信される。そこで、前記の所定サブ制御回路において、特別遊技状態等の適宜の遊技状態に応じた音声、発光、表示等の互いに関連した演出を伴う作動が実現されている。

この実施例における前記メイン制御回路７０のＣＰＵ７２の主なカウンタとして、次のカウンタがある。各カウンタの所定時に取得された数値は、メイン制御回路７０のＲＡＭ７３に最高４個まで格納される。なお、前記ＲＡＭ７３に記憶された各カウンタの数値は、該カウンタに基づく一連の遊技動作処理された後にクリアされる。各カウンタの作動については以下に示す。

ラベル−ＴＲＮＤ−Ａは、大当たり及び外れを判定する乱数カウンタであり、当該遊技機１における当否判定手段に相当するものである。このラベル−ＴＲＮＤ−Ａは、遊技機１の電源投入時、「‘０’」から始まり、所定の割り込み時間（例えば４ｍｓｅｃ）毎に１ずつ加算され、数値が「‘６２９’」に至ると、再び「‘０’」に戻って前記加算を繰り返すようになっている。ラベル−ＴＲＮＤ−Ａの数値は、遊技球が始動入賞口１０に入賞して特別図柄変動開始スイッチによって検出されたときに取得され、予め決定されている大当たり数値、この実施例では「‘５’，‘５００’」と対比されて大当たりか否か判断される。また、当否の判定が終了するまでの間に、遊技球が始動入賞口１０に入賞してラベル−ＴＲＮＤ−Ａの数値が再び取得されることがあるため、ラベル−ＴＲＮＤ−Ａの記憶取得値（更新取得数値）は、最大４個が、前記メイン制御回路７０のＲＡＭ７３に一旦格納され、順次判定に供される。

ラベル−ＴＲＮＤ−Ｈは、普通図柄とその当否判定を決定するときに用いられるものである。ラベル−ＴＲＮＤ−Ｈは、電源投入時に「‘０’」から始まって前記割り込み時間毎に「‘１’」ずつ加算され、「‘３’」に至ると再び「‘０’」に戻る繰り返しを行う。ラベル−ＴＲＮＤ−Ｈの数値は、前記左，右普通図柄変動開始用ゲート１９，２１への入賞球が普通図柄変動開始スイッチによって検出されたときに取得され、最大４個までメイン制御回路７０のＲＡＭ７３の普通図柄乱数保留記憶領域に格納される。なお、前記ＲＡＭ７３に記憶されたこのカウンタの数値は、該カウンタに基づく一連の遊技動作処理された後にクリアされる。

また、メイン制御回路７０に設けられる他カウンタとして、リーチの有無を決定するカウンタ、確定大当たり停止特別図柄組合せを決定するカウンタ、外れ時における各特別図柄を決定するカウンタ、リーチの種類を決定するカウンタが設けられる。加えて、特別図柄の変動時におけるその他の表示態様、例えば大当たり又はリーチ状態となる可能性が高いことを報知するための予告を演出するか否かを決定するカウンタ、該予告の態様を決定するカウンタ、確定当たり図柄組合せの確定停止表示前に、各画像表示部５０ａ，５０ｂ，５０ｃに仮の当たり図柄組合せ（ここではぞろ目）を微妙な揺れ変動等の所定動作態様で仮停止表示し、その後、前記仮停止によって一旦揃った全ての特別図柄を、図柄が揃った状態のまま一緒に所定時間スクロール変動させてから、前記確定当たり図柄組合せを確定停止表示する、所謂再抽選演出を行うか否かを決定するカウンタ等が適宜追加されることがある。

前記表示制御回路９０は、前記メイン制御回路７０からの表示制御信号に基づいて所定の表示制御処理を行うサブ制御回路に相当する。また、この表示制御回路９０は、前記メイン制御回路７０と共にこの遊技機１における表示制御手段に相当し、前記表示装置９（特には、中画像表示装置４３ａ（第１の表示装置）の画像表示部５０ａ，左画像表示装置４３ｂ（第２の表示装置）の画像表示部５０ｂ，右画像表示装置４３ｃ（第３の表示装置）の画像表示部５０ｃ）に表示する遊技画像（特別図柄、普通図柄、キャラクタ、風景等の背景画像等）の表示制御に関する信号（表示制御信号）をメイン制御回路７０から受信し、表示用データを設定して表示制御を行う。

図５は、表示制御回路９０の概略を表したブロック図である。前記表示制御回路９０は、一の制御基板である表示制御基板に形成される。図示のように、前記表示制御回路９０には、表示装置用統括ＣＰＵ９１と、表示装置用統括ＣＰＵ９１に接続対応した統括ＣＰＵ用制御データＲＯＭ９２，統括ＣＰＵ用制御データＲＡＭ９３が備えられる。さらに同表示制御回路９０において、表示装置用統括ＣＰＵ９１の送信する表示制御データを受信する複数個の共通ＣＰＵ９５が設けられ、該複数個の共通ＣＰＵ９５には、個々共通ＣＰＵ９５に接続対応する複数個の共通制御データＲＡＭ９４，共通制御データＲＯＭ９６が設けられている。

また、前記複数個の共通ＣＰＵ９５のそれぞれには、共通ビデオディスプレイプロセッサ（ＶｉｄｅｏＤｉｓｐｌａｙＰｒｏｃｅｓｓｏｒ：以下、ＶＤＰと表記する）９８が接続対応され、個々の共通ビデオディスプレイプロセッサ９８（共通ＶＤＰ９８）毎に共通ＣＧＲＡＭ９７，共通ＣＧＲＯＭ９９が備えられている。実施例の遊技機では、中，左，右画像表示装置４３ａ，４３ｂ，４３ｃの数に対応して共通ＣＰＵ９５、共通制御データＲＡＭ９４、共通制御データＲＯＭ９６、共通ビデオディスプレイプロセッサ９８、共通ＣＧＲＡＭ９７、共通ＣＧＲＯＭ９９は共に３個ずつ設けられている。

前記表示装置用統括ＣＰＵ９１は、前記メイン制御回路７０の表示制御信号に基づき、前記表示装置９に遊技画像を表示するための制御データを記憶する統括ＣＰＵ用制御データＲＯＭ９２に従って表示制御データを制御するものであり、制御部、演算部、各種カウンタ、各種レジスタ、各種フラグ等を備える。また、前記表示装置用統括ＣＰＵ９１によって生成される表示制御データ（図示のＤＡＴＡから発信される実線）は、前記各共通ＣＰＵ９５の全てに対して送信（出力）される。また、前記表示装置用統括ＣＰＵ９１では、リーチ状態や大当たり状態における背景演出等を定める乱数等の生成の他、ストローブ信号（図示のＳＴＢ１，ＳＴＢ２，ＳＴＢ３のそれぞれから発信される細実線）が生成され、適宜個別の各共通ＣＰＵ９５に送信される。なお、前記表示装置用統括ＣＰＵ９１が受信した前記メイン制御回路７０の表示制御信号等は、前記統括ＣＰＵ用制御データＲＡＭ９３のコマンドバッファに一時的に保存される。

前出のストローブ信号について、図６に示す表示制御データとストローブ信号との送信タイミングを示すタイムチャートを用いて説明する。前記表示装置用統括ＣＰＵ９１からは、複数個の共通ＣＰＵ９５（中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃ）の全てに対して、常時、表示装置にて表示すべき図柄等の画像の表示制御データが送信されている。この場合、例えば、左画像表示装置４３ａ（第１の表示装置）の画像表示部５０ａのみにおいて切り替え表示される普通図柄ＨＺ（図３参照）を表示させる場合、前記普通図柄の表示に要する共通ＣＰＵ９５は中画像用共通ＣＰＵ９５ａのみである。そこで、図示のとおり、表示装置用統括ＣＰＵ９１は、符号Ａｃとして示すアクティブなストローブ信号（ＳＴＢ１）を中画像用共通ＣＰＵ９５ａのみに送信し、これを契機に表示制御データ（ＤＡＴＡ）が中画像用共通ＣＰＵ９５ａのみに取得され、中画像用共通ＣＰＵ９５ａにおいて該表示制御データのコマンド解析等が行われる構成としている。図中符号Ｉａｃは、非アクティブなストローブ信号である。図６は前記表示装置用統括ＣＰＵ９１から中画像用共通ＣＰＵ９５ａに対し、表示制御データとストローブ信号との送信を表す例であるが、他の共通ＣＰＵにも表示制御データが必要な場合は、表示制御データとともに同様にストローブ信号が送信され、個々の共通ＣＰＵに表示制御データ（ＤＡＴＡ）が取得される。

次に、前記表示装置用統括ＣＰＵ９１の表示制御データを受信する各共通ＣＰＵ９５等について説明する。前記複数個の共通ＣＰＵ９５は、制御信号（表示データ）を制御するものであり、制御部、演算部、各種カウンタ、各種レジスタ、各種フラグ等を備える。図示のように、画像表示装置の個数にあわせて中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）と、左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）と、右画像用共通ＣＰＵ９５ｃ（第３のＣＰＵ）の３つの共通ＣＰＵ９５から構成される。前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃは、実施例ではそれぞれ同一の共通ＣＰＵからなるものであり、後述する設定手段によって前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃのそれぞれが制御を行う作動装置を確定する設定、各共通制御データＲＯＭ９６内の使用可能な制御用データを確定する設定等が行われる。

前記中，左，右画像用共通ＣＰＵ９５ａ（第１のＣＰＵ），９５ｂ（第２のＣＰＵ），９５ｃ（第３のＣＰＵ）へ順に接続対応する中画像用共通制御データＲＯＭ９６ａ（第１の制御用データＲＯＭ）、左画像用共通制御データＲＯＭ９６ｂ（第２の制御用データＲＯＭ）、右画像用共通制御データ９６ｃ（第３の制御用データＲＯＭ）は、いずれも図７に例示して表す同一のプログラム構成を有する。前記中，左，右画像用共通制御データＲＯＭ９６ａ，９６ｂ，９６ｃのそれぞれには、中画像用共通ＣＰＵ９５ａのみに使用される第１の制御用データと、左画像用共通ＣＰＵ９５ｂのみに使用される第２の制御用データと、中画像用共通ＣＰＵ９５ａ及び左画像用共通ＣＰＵ９５ｂの双方に共通使用される共通制御用データが格納されている。

前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃにおいて生成された制御信号（表示データ）等は、それぞれの共通ＣＰＵに接続された中画像用共通制御データＲＡＭ９４ａ、左画像用共通制御データＲＡＭ９４ｂ、右画像用共通制御データＲＡＭ９４ｃ内のコマンドバッファに一時的に保存され、後述する各作動装置に順次出力される。

図５中、前記中，左，右画像用共通ＣＰＵ９５ａ（第１のＣＰＵ），９５ｂ（第２のＣＰＵ），９５ｃ（第３のＣＰＵ）から出力された制御信号（表示データ）に起因して作動する作動装置として、順に第１の作動装置、第２の作動装置、第３の作動装置が設けられる。実施例にあっては、前記３つの共通ＣＰＵ９５は表示制御回路内に装着されているため、当該作動装置として、中画像用共通ＶＤＰ９８ａ（第１のビデオディスプレイプロセッサ）、左画像用共通ＶＤＰ９８ｂ（第２のビデオディスプレイプロセッサ）、右画像用共通ＶＤＰ９８ｃ（第３のビデオディスプレイプロセッサ）が接続される。

図示から自明のとおり、前記中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃには、順に中画像表示装置４３ａ（第１の表示装置）、左画像表示装置４３ｂ（第２の表示装置）、右画像表示装置４３ｃ（第３の表示装置）が接続され、当該中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃにて作成された制御信号（表示画像データ）は、中，左，右画像表示装置４３ａ，４３ｂ，４３ｃに出力され、前記画像表示部５０ａ，画像表示部５０ｂ，画像表示部５０ｃに図柄をはじめとして種々の画像として表示される。

前記中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃには、それぞれに対応して順に中画像用共通ＣＧＲＯＭ９９ａ、左画像用共通ＣＧＲＯＭ９９ｂ、右画像用共通ＣＧＲＯＭ９９ｃ及び順に中画像用共通ＣＧＲＡＭ９７ａ、左画像用共通ＣＧＲＡＭ９７ｂ、右画像用共通ＣＧＲＡＭ９７ｃが設けられる。前記中，左，右画像用共通ＣＧＲＯＭ９９ａ，９９ｂ，９９ｃには、図柄、背景等の種々の画像情報が圧縮して格納されており、中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃのそれぞれにより前記各ＣＧＲＯＭ内の画像情報が読み出され、表示される画像の表示画像データの生成が行われる。前記各ＶＤＰにより生成された画像の表示画像データは、一旦、中，左，右画像用共通ＣＧＲＡＭ９７ａ，９７ｂ，９７ｃのそれぞれに格納される。この結果、上述のとおり、中，左，右画像表示装置４３ａ，４３ｂ，４３ｃに出力される。

実施例から明らかなとおり、前記中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃは、順に中，左，右画像表示装置４３ａ，４３ｂ，４３ｃに出力する画像の表示画像データを生成していることから、同一機能を有するものである。さらに、前出の図３に表すとおり、前記画像表示部５０ａ，５０ｂ，５０ｃに表示される図柄の変動等を互いに関連して作動するように調整している。

ここで、前記中，左，右画像用共通制御データＲＯＭ９６ａ，９６ｂ，９６ｃのそれぞれに格納される制御用データのプログラム構成について図７を用いて説明する。図示の制御用データのプログラムとして主要なプログラムには、電源投入処理プログラム（Ｐｇ１）、入力処理プログラム（Ｐｇ２）、特別図柄表示処理プログラム（Ｐｇ３）、普通図柄表示処理プログラム（Ｐｇ４）、普通図柄保留記憶数表示処理プログラム（Ｐｇ５）、特別図柄保留記憶数表示処理プログラム（Ｐｇ６）、ＶＤＰ出力処理プログラム（Ｐｇ７）、その他のプログラム（Ｐｇ８）があり、前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃにおいて実行されている。

前記Ｐｇ１，Ｐｇ２，Ｐｇ３，Ｐｇ７，Ｐｇ８のプログラムはいずれも共通制御用データに相当し、前記中，左画像用共通ＣＰＵ９５ａ（第１のＣＰＵ），９５ｂ（第２のＣＰＵ）の双方に対して常にそれらのプログラム（Ｐｇ１，Ｐｇ２，Ｐｇ３，Ｐｇ７，Ｐｇ８）の使用が許容されている。前記Ｐｇ４，Ｐｇ５のプログラムは中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）のみに使用される第１の制御用データであり、前記Ｐｇ６のプログラムは左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）のみに使用される第２の制御用データに相当する。

さらに図示するとおり、前記中，左，右画像用共通制御データＲＯＭ９６ａ，９６ｂ，９６ｃの各々には制御用データを格納する複数の格納エリアＡｓ１〜Ａｓ８が形成される。前記共通制御用データ、第１の制御用データ、第２の制御用データの各制御用データは、格納エリアＡｓ１〜Ａｓ８において異なる格納エリア毎に格納される。例示すると、共通制御用データである電源投入処理プログラム（Ｐｇ１）は格納エリアＡｓ１に格納され、第１の制御用データである普通図柄表示処理プログラム（Ｐｇ４）は格納エリアＡｓ４に格納されている。

以下、各制御用データのプログラムについて詳述する。まず、電源投入処理プログラム（Ｐｇ１）は、実施例の遊技機１の電源投入時に行われるプログラムであり、各種レジスタの設定、ワークエリアの設定に関する初期設定のプログラム、第１の制御用データもしくは第２の制御用データを選択するプログラムである。

入力処理プログラム（Ｐｇ２）は、前記表示装置用統括ＣＰＵ９１から送信される表示制御データを受けた際、該表示制御データ中のコマンドの解析、さらには解析したコマンドの設定処理を行うプログラムである。この入力処理プログラム（Ｐｇ２）は、下記に述べる中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）及び左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）の双方が使用する共通制御用データに該当する。

特別図柄表示処理プログラム（Ｐｇ３）は、前記画像表示部５０ａ，５０ｂ，５０ｃのそれぞれにて表示される特別図柄に関し、その変動表示及び確定停止表示を制御するためのプログラムである。この特別図柄表示処理プログラム（Ｐｇ３）は、下記に述べる中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）及び左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）の双方が使用する共通制御用データに該当する。

普通図柄表示処理プログラム（Ｐｇ４）は、前記画像表示部５０ａにて表示される普通図柄に関し、その変動表示及び確定停止表示を制御するためのプログラムである。なお、前記普通図柄は画像表示部５０ａのみに表示される「第１の図柄」であるため、普通図柄表示処理プログラム（Ｐｇ４）は、中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）のみが使用するプログラムである。

普通図柄保留記憶数表示処理プログラム（Ｐｇ５）は、前記画像表示部５０ａ（普通図柄保留記憶数表示領域４７）に表示される普通図柄保留記憶数の表示処理に関するプログラムである。なお、前記普通図柄保留記憶数は画像表示部５０ａのみに表示される「第１の図柄」であるため、普通図柄保留記憶数表示処理プログラム（Ｐｇ５）は、中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）のみが使用するプログラムである。

特別図柄保留記憶数表示処理プログラム（Ｐｇ６）は、前記画像表示部５０ｂ（特別図柄保留記憶数表示領域４８）に表示される特別図柄保留記憶数の表示処理に関するプログラムである。なお、前記特別図柄保留記憶数は画像表示部５０ｂのみに表示される前記第１の図柄とは異なる「第２の図柄」であるため、特別図柄保留記憶数表示処理プログラム（Ｐｇ６）は、左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）のみが使用するプログラムである。

ＶＤＰ出力処理プログラム（Ｐｇ７）は、前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃにおいて生成する制御信号を該各共通ＣＰＵに対応する中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃのそれぞれに出力するためのプログラムである。このＶＤＰ出力処理プログラム（Ｐｇ７）は、下記に述べる中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）及び左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）の双方が使用する共通制御用データに該当する。

その他のプログラム（Ｐｇ８）には、前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃが作動する上で必要なプログラムが適宜含まれる。例えば、クロック回路処理プログラム、図９に示すような検査器具を取り付けた際の検査プログラム等が含まれる。その他のプログラム（Ｐｇ８）は、下記に述べる中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）及び左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）の双方が使用する共通制御用データに該当する。

上記説明の制御用データをまとめると、前記第１の制御用データは、第１の表示装置である中画像表示装置４３ａ（中画像表示部５０ａ）のみに表示する第１の図柄である普通図柄、普通図柄保留記憶数を表示するための制御プログラムである。同様に、前記第２の制御用データは、第２の表示装置である中画像表示装置４３ｂ（中画像表示部５０ｂ）のみに表示する特別図柄保留記憶数を表示するための制御プログラムである。また、前記共通制御用データは、例えば、中画像用共通ＣＰＵ９５ａが第１の作動装置である中画像用共通ＶＤＰ９８ａ、及び左画像用共通ＣＰＵ９５ｂが第２の作動装置である左画像用共通ＶＤＰ９８ｂに対する制御信号（表示画像データ）を出力する出力に関する制御プログラムである。

すなわち、共通制御用データは全ての共通ＣＰＵが利用するプログラムを選択（抽出）して格納エリアに格納されたものであり、個々の共通ＣＰＵ間で共通するプログラム同士の重複格納を回避しつつ、プログラムの共有化（いずれの共通ＣＰＵからもアクセス可能化）をすすめるので、一の共通制御データＲＯＭ内に収納されるデータ量の圧縮に貢献する。

次に図８を用い、前記複数個の共通ＣＰＵ９５（中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃ）及び該共通ＣＰＵ９５が装着される制御基板（表示制御基板）について、各共通ＣＰＵの設置箇所における制御回路（主要部分）を含めて説明する。

前記中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）では、図８（ｉ）に示すとおり、中画像用共通ＣＰＵの設定用ポート（ＰＴＡ０〜ＰＴＡ７の８ビット構成）のうち、２つの設定用ポートＰＴＡ０，ＰＴＡ１に電圧が生じる制御回路（すなわちＨレベルが２箇所の回路構成）である（第１制御用データ設定手段の一部を兼ねる）。続いて、前記左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）では、図８（ｉｉ）に示すとおり、左画像用共通ＣＰＵの設定用ポート（ＰＴＡ０〜ＰＴＡ７）のうち、全てが接地して設定用ポートに電圧が生じない制御回路（すなわちＨレベルがない回路構成）である（第２制御用データ設定手段の一部を兼ねる）。また、前記右画像用共通ＣＰＵ９５ｃ（第３のＣＰＵ）では、図８（ｉｉｉ）に示すとおり、右画像用共通ＣＰＵの設定用ポート（ＰＴＡ０〜ＰＴＡ７）のうち、１つの設定用ポートＰＴＡ０に電圧が生じる制御回路（すなわちＨレベルが１箇所の回路構成）である。

以上のとおり、制御回路における設定用ポートに電圧が生じる数（Ｈレベルの設定用ポートの数）、もしくは設定用ポートが接地している数（Ｌレベルの設定用ポートの数）に応じ、装着された各共通ＣＰＵ９５では、当該遊技機１への電源投入を設定条件の成立として、以降の図１０に示す共通ＣＰＵのメイン処理（Ｍｄｃ）が行われ。なお、図８（ｉ）に示す前記中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）が装着される回路構成は、第１制御用データ設定手段に相当して第１設定処理が行われる。同じく、図８（ｉｉ）に示す前記左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）が装着される回路構成は、第２制御用データ設定手段に相当して第２設定処理が行われる。

前記第１設定処理とは、中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）へ電源が供給された場合、共通ＣＰＵのメイン処理（Ｍｄｃ）の実行に伴い電源投入時処理（Ｓ１００）を行い、図８（ｉ）に示した設定用ポートのＨレベルの数を確認し、前記電源投入時処理（Ｓ１００）において中用表示データ設定フラグＦ１を１として（Ｓ１０６）、後述の表示データ設定処理において、例えば、普通図柄表示処理プログラム（Ｐｇ４）を使用して普通図柄表示設定（Ｓ１３６）することをいう。特に図８（ｉ）によると、Ｈレベルの設定用ポートはＰＴＡ０，ＰＴＡ１の２箇所であるため、２進法で『１１』となり、１０進法の値に変換して『３』となる（共通ＣＰＵ９５の設定用ポートにおけるＨレベルの数の値Ｒ＝３）。このようにＨレベルまたはＬレベルのいずれであるかの認識と同時に、Ｈレベルの数の値も認識する。

前記第２設定処理とは、左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）へ電源が供給された場合、共通ＣＰＵのメイン処理（Ｍｄｃ）の実行に伴い電源投入時処理（Ｓ１００）を行い、図８（ｉｉ）に示した設定用ポートのＨレベルの数を確認し、前記電源投入時処理（Ｓ１００）において左用表示データ設定フラグＦ２を１として（Ｓ１０４）、後述の表示データ設定処理において、例えば、特別図柄保留記憶数表示処理プログラム（Ｐｇ６）を使用して特別図柄保留記憶数表示設定（Ｓ１３３）することをいう。特に図８（ｉｉ）によると、Ｈレベルの設定用ポートは０箇所であるため、２進法で『０』となり、１０進法の値に変換して『０』となる（Ｒ＝０）。この場合、Ｈレベルは無いものとして認識する。

加えて、右画像用共通ＣＰＵ９５ｃについても電源が供給された場合、共通ＣＰＵのメイン処理（Ｍｄｃ）の実行に伴い電源投入時処理（Ｓ１００）を行い、図８（ｉｉｉ）に示した設定用ポートのＨレベルの数が確認し、前記電源投入時処理（Ｓ１００）において右用表示データ設定フラグＦ３を１として（Ｓ１０８）、後述の表示データ設定処理において、例えば、特別図柄表示処理プログラム（Ｐｇ３）を使用して右特別図柄表示設定（Ｓ１３９）を行う。特に図８（ｉｉｉ）によると、Ｈレベルの設定用ポートはＰＴＡ０の１箇所であるため、２進法で『１』となり、１０進法の値に変換して『１』となる（Ｒ＝１）。

他に、図９に示す共通ＣＰＵ９５が装着される制御基板（表示制御基板）は、当該共通ＣＰＵの設定用ポートＰＴＡ７に検査器具９００が接続される状態がある。共通ＣＰＵへ電源が供給された場合、共通ＣＰＵのメイン処理（Ｍｄｃ）の実行に伴い電源投入時処理（Ｓ１００）を行い、図９に示した設定用ポートのＨレベルの数を確認する。特に図９によると、Ｈレベルの設定用ポートはＰＴＡ０，ＰＴＡ７の２箇所であるため、２進法で『１００００００１』となり、１０進法の値に変換して『１２９』となる（Ｒ＝１２９）。なお、前記検査器具９００が接続された場合、電源投入時に、当該ＣＰＵ９５に前記表示装置用統括ＣＰＵ９１から検出用コマンドとしての表示制御データ、ストローブ信号が送信されることにより、共通ＶＤＰ９８を介して各表示装置（画像表示部）に各種検査画像が表示される。

前記表示制御回路９０内の中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃの個々でそれぞれに実行される共通ＣＰＵのメイン処理Ｍｄｃでは、図１０のフローチャートから理解されるように、電源投入時処理（Ｓ１００）、入力処理（Ｓ１２０）、表示データ設定処理（Ｓ１３０）、ＶＤＰ出力処理（Ｓ１５０）、その他の処理（Ｓ１６０）が行われる。

電源投入時処理（Ｓ１００）では、前出の図８の説明において述べたように、中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃの設定用ポートの状況（Ｈレベルの個数）から、いずれの格納エリアに格納されている制御用データを使用するかについての設定が行われる。図１１のフローチャートから理解されるように、当該遊技機１の電源投入が確認され（Ｓ１０１）、初期設定が行われる（Ｓ１０２）。前記Ｓ１０２の初期設定では、各種レジスタの設定、ワークエリアの設定等の初期設定が行われる。

続いて、前記各共通ＣＰＵ９５の設定用ポートにおけるＨレベルの数の値が『０』であるか否か、すなわち値Ｒが０であるか否か確認され（Ｓ１０３）、該値が一致する場合には左用表示データ設定用フラグＦ２が１にセットされると共に、該フラグＦ２（＝１）がそれぞれの共通制御データＲＡＭ９４に格納され（Ｓ１０４）、当該電源投入時処理（Ｓ１００）は終了する。同様に、設定用ポートにおけるＨレベルの数の値が『３』であるか否か、すなわち値Ｒが３であるか否か確認され（Ｓ１０５）、該値が一致する場合には中用表示データ設定用フラグＦ１が１にセットされ、設定用ポートにおけるＨレベルの数の値が『１』であるか否か、すなわち値Ｒが１であるか否か確認され（Ｓ１０７）、該値が一致する場合には右用表示データ設定用フラグＦ３が１にセットされる。前記フラグＦ１（＝１）、Ｆ３（＝１）も同様にそれぞれの共通制御データＲＡＭ９４に格納され（Ｓ１０６，Ｓ１０８）、当該電源投入時処理（Ｓ１００）は終了する。

前記各共通ＣＰＵ９５の設定用ポートにおけるＨレベルの数の値が『０，３，１』のいずれでもない場合、同設定用ポートにおけるＨレベルの数の値が『１２９』であるか否か、すなわち値Ｒが１２９であるか否か確認され（Ｓ１０９）、該値が一致する場合には検査用表示データ設定用フラグＦ１０が１にセットされると共に、該フラグＦ１０（＝１）がそれぞれの共通制御データＲＡＭ９４に格納され（Ｓ１１０）、当該電源投入時処理（Ｓ１００）は終了する。自明ながら、電源投入時処理（Ｓ１００）において、電源投入がなされていない場合、及び値Ｒが０，３，１，１２９のいずれでもない場合にはそのまま終了する。

例えば、中画像用共通ＣＰＵ９５ａの場合、前記Ｓ１０１の電源投入の確認、Ｓ１０２の初期設定が行われた後、共通ＣＰＵ９５の設定用ポートにおけるＨレベルの数の値Ｒは３であるため、Ｓ１０５の値Ｒの確認後、Ｓ１０６において中用表示データ設定用フラグＦ１が１にセットされて中画像用共通制御ＲＡＭ９４ａに格納される。これにより、中画像用共通ＣＰＵ９５ａにおける電源投入時処理（Ｓ１００）は終了する。むろん、左，右画像用共通ＣＰＵ９５ｂ，９５ｃの場合もそれぞれにおいて、値Ｒに応じフラグのセット及び共通制御データＲＡＭへの格納が行われる。

入力処理（Ｓ１２０）では、前記表示装置用統括ＣＰＵ９１から中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃのそれぞれに対して発信される表示制御データについて、同表示装置用統括ＣＰＵ９１から発信されるストローブ信号に応じて表示制御データの取得が行われる。前記取得された表示制御データ中のコマンドの解析、さらには解析したコマンドの設定処理が行われる。前記表示制御データ中のコマンドには、特別図柄の変動パターン指定コマンド、確定停止特別図柄指令コマンド、普通図柄の変動パターン指定コマンド、確定停止普通図柄指令コマンド、始動入賞口検出コマンド等がある。

表示データ設定処理（Ｓ１３０）では、前記中用表示データ設定用フラグＦ１等の共通制御データＲＡＭに格納されたフラグに応じて、各共通ＣＰＵが実行するプログラムを選択し、各種図柄等の表示設定が行われる。図１２のフローチャートから理解されるように、各共通ＣＰＵは、左用表示データ設定用フラグＦ２（＝１）が共通制御データＲＡＭ９４に格納されていることを確認した場合（Ｓ１３１）、前記特別図柄表示処理プログラム（Ｐｇ３）に基づき左特別図柄の表示設定を行い（Ｓ１３２）、特別図柄保留記憶数表示処理プログラム（Ｐｇ６）に基づき特別図柄保留記憶数の表示設定を行う（Ｓ１３３）。そして、当該表示データ設定処理（Ｓ１３０）を終了する。

各共通ＣＰＵは、中用表示データ設定用フラグＦ１（＝１）が共通制御データＲＡＭ９４に格納されていることを確認した場合（Ｓ１３４）、前記特別図柄表示処理プログラム（Ｐｇ３）に基づき中特別図柄の表示設定を行い（Ｓ１３５）、普通図柄表示処理プログラム（Ｐｇ４）に基づき普通図柄の表示設定を行い（Ｓ１３６）、普通図柄保留記憶数表示処理プログラム（Ｐｇ５）に基づき普通図柄の表示設定を行う（Ｓ１３７）。そして、当該表示データ設定処理（Ｓ１３０）を終了する。

また、各共通ＣＰＵは、右用表示データ設定用フラグＦ３（＝１）が共通制御データＲＡＭ９４に格納されていることを確認した場合（Ｓ１３８）、前記特別図柄表示処理プログラム（Ｐｇ３）に基づき右特別図柄の表示設定を行う（Ｓ１３９）。また、各共通ＣＰＵは、検査用表示データ設定用フラグＦ１０（＝１）が共通制御データＲＡＭ９４に格納されていることを確認した場合（Ｓ１４０）、その他のプログラム（Ｐｇ８）に含まれている検査プログラムに基づき検査画像の表示設定を行い（Ｓ１４１）、当該表示データ設定処理（Ｓ１３０）は終了する。なお、いずれのフラグの格納が確認されない場合には、そのまま当該表示データ設定処理（Ｓ１３０）を終了する。

例えば、左画像用共通ＣＰＵ９５ｂの場合、Ｓ１３１において左用表示データ設定用フラグＦ２（＝１）が左画像用共通制御データＲＡＭ９４ｂに格納されているか否かを確認し、左画像用共通制御データＲＯＭ９６ｂ内の特別図柄表示処理プログラム（Ｐｇ３）及び特別図柄保留記憶数表示処理プログラム（Ｐｇ６）に基づき、左特別図柄ＨＬの設定（例えば「５」）、特別図柄保留記憶数（例えば２個）の設定を行い（Ｓ１３２，Ｓ１３３）、表示データ設定処理（Ｓ１３０）を終了する。むろん、中，右画像用共通ＣＰＵ９５ａ，９５ｃの場合もそれぞれにおいて、図柄の設定が行われる。

上記Ｓ１００及びＳ１３０の処理の構成において、各共通制御ＲＡＭ内に格納されるフラグ（Ｆ１，Ｆ２，Ｆ３，Ｆ１０）が確認され、このことにより、中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）は、中画像表示部５０ａのみに表示される普通図柄等を表示するように第１設定処理がなされ、普通図柄表示処理プログラム（Ｐｇ４）（第１の制御用データ）を使用するようになり、左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）のみに使用される第２の制御用データである例えば特別図柄保留記憶数表示処理プログラム（Ｐｇ６）の使用が禁止、すなわち、該Ｐｇ６を格納する格納エリアＡｓ６へのアクセスが禁止される。同様に、左画像用共通ＣＰＵ９５ｂ（第２のＣＰＵ）は、左画像表示部５０ｂのみに表示される特別図柄保留記憶数等を表示するように第２設定処理がなされ、特別図柄保留記憶数表示処理プログラム（Ｐｇ５）（第２の制御用データ）を使用するようになり、中画像用共通ＣＰＵ９５ａ（第１のＣＰＵ）のみに使用される第１の制御用データである例えば普通図柄表示処理プログラム（Ｐｇ４）の使用が禁止、すなわち、該Ｐｇ４を格納する格納エリアＡｓ４へのアクセスが禁止される。

前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃのそれぞれが実行するＶＤＰ出力処理（Ｓ１５０）では、それぞれにおいて行われたＳ１３０の表示データ設定処理により設定された各種の表示データを、中，左，右画像用共通ＶＤＰ９８ａ，９８ｂ，９８ｃのそれぞれに出力する処理を行う。例えば、中画像用共通ＣＰＵ９５ａにおいて設定された特別図柄、普通図柄等の図柄の表示データは、一時的に中画像用共通制御データＲＡＭ９４ａに蓄積され、順次中画像用共通ＶＤＰ９８ａに出力される。

その他の処理（Ｓ１６０）には、前記中，左，右画像用共通ＣＰＵ９５ａ，９５ｂ，９５ｃのそれぞれが作動する上で必要な適宜の処理が含まれる。例えば、共通ＣＰＵのメイン処理Ｍｄｃでは１６ｍｓｅｃ毎に繰り返されるため、周期を調整するクロック回路処理、検査器具を取り付けた際の検査処理等が含まれる。

上記の説明においては、第１のＣＰＵとして中画像用共通ＣＰＵ、第２のＣＰＵとして左画像用共通ＣＰＵ、第１の制御用データＲＯＭとして中画像用共通制御データＲＯＭ、第２の制御用データＲＯＭとして左画像用共通制御データＲＯＭ、さらには第１の作動装置として中画像用共通ＶＤＰ、第２の作動装置として左画像用共通ＶＤＰとして説明したが、図示より自明なように、第３のＣＰＵとして右画像用共通ＣＰＵ、第３の制御用データＲＯＭとして右画像用共通制御データＲＯＭ、第３の作動装置として右画像用共通ＶＤＰとすることが可能である。

このような構成にすると、例えば、右画像表示装置（右画像表示部）のみに表示されるリーチ予告等の報知キャラクタ図柄（第１，第２と異なる第３の図柄）を備える場合、共通制御データＲＯＭ内に、第３のＣＰＵのみに使用される第３の制御用データ追加し、上記してきた第１，第２設定処理をふまえて第３設定処理を構築し、前出の電源投入時処理、表示データ設定処理等の処理を利用し、第３のＣＰＵ以外による報知キャラクタ図柄表示処理プログラムの制御用データ（第３の制御用データ）の使用禁止（格納エリアへのアクセス禁止）を実現することができる。したがって、複数画像表示装置（複数の画像表示部）毎の画像表現をいっそう多様化することができる。むろん、拡張できる画像表示装置（画像表示部）の数は、３以上とできることは言うまでもない。

実施例においては、第１制御用データ設定手段として図８（ｉ）に示す中画像用共通ＣＰＵ（第１のＣＰＵ）が装着される回路構成を用い、同じく第２制御用データ設定手段として図８（ｉｉ）に示す左画像用共通ＣＰＵ（第２のＣＰＵ）が装着される回路構成を用い、電源投入後に行われる各種フラグを利用したものである。前記のとおり共通ＣＰＵに接続される表示制御回路の回路構成に代えて、表示装置用統括ＣＰＵから各共通ＣＰＵに送信されるストローブ信号及び制御データ信号を利用し、各共通ＣＰＵが中，左，右共通ＣＰＵのいずれに該当するかを指示しながら作動させる設計とすることもできる。

本実施例においては、図５に示すとおり表示装置用統括ＣＰＵから各共通ＣＰＵに対して表示制御データ、ストローブ信号を発信している構成であるが、メイン制御回路内のＣＰＵに表示制御データ及びストローブ信号の発信を兼務させても良い。

特に実施例では、第１，第２の作動装置を表示制御回路内の共通ＶＤＰとして、画像表示をもとに制御用データＲＯＭの取り付け位置を誤る問題の解消とそれぞれの取り付けられた一の制御用データＲＯＭ内に個別の共通ＣＰＵに対応した制御用データを格納可能とする制御用ＲＯＭの共通化について説明した。なお、これは表示制御回路に限られるものではなく、複数個のスピーカを制御する音声制御回路、複数個の発光体を制御する発光体制御回路等のような複数個のＣＰＵ、複数個の作動装置、複数個の制御用データＲＯＭを備える構成の回路に対しても当然ながら適用可能である。

この他、図１３に示した発光体制御回路８８によると、メイン制御回路７０からの発光制御信号が発光体用共通ＣＰＵ１８５（図示では１個に省略記載）に送信され、前出の図１及び図２に表した各種発光体３５，３６，３９の発光制御が行われる。この場合、各種発光体の発光態様のデータに関しても適宜の格納エリアを設け、表示制御回路に用いられた共通制御データＲＯＭ９６（中，左，右画像用共通制御データＲＯＭ９６ａ，９６ｂ，９６ｃ）内に格納することにより、本来発光体用共通ＲＯＭが行うべきデータの格納を兼務させることも可能である。すなわち、第１の作動装置がＶＤＰで第２の作動装置が発光体というように、第１の作動装置と第２の作動装置が異種のものであっても適用は可能である。符号１８４は発光体用共通制御ＲＡＭ（図示では１個に省略記載）である。従って、図１３に表す発光体制御回路の構成とすると、各々の制御回路毎におけるＲＯＭの取り付け間違いを防ぐことが可能となる。むろん、発光体制御回路以外の制御回路においても適用される。すなわち、本発明は、複数のＣＰＵと該ＣＰＵにより制御される複数の作動装置があれば適用可能であり、例えば、メイン制御装置とサブ制御装置間でも適用が可能となる。

以上のとおり、パチンコ遊技機を用いて発明を開示し、かつ説明をしてきたが、本発明はこれに限定されず、例えば、メイン制御装置とサブ制御装置間、複数の画像表示装置（画像表示部）間、複数のスピーカ間、複数の発光体間のように、複数のＣＰＵと複数の作動装置を備えたコイン遊技機やスロットマシン等にも適用可能である。

本発明の一実施例に係る遊技機全体の正面図である。同遊技機の遊技盤の正面図である。各画像表示部における各特別図柄の図柄変動中の具体例である。同遊技機のシステム制御を簡略に示すブロック図である。同遊技機の表示制御を簡略に示すブロック図である。表示制御データとストローブ信号との送信タイミングを示すタイムチャートである。各共通制御データＲＯＭに格納される制御用データのプログラム構成図である。各共通ＣＰＵの設置箇所における主要部部制御回路図である。各共通ＣＰＵの設置箇所における検査器具が接続された主要部部制御回路図である。表示制御回路の各共通ＣＰＵが実行するメイン処理に関するフローチャートである。電源投入時処理に関するフローチャートである。表示データ設定処理に関するフローチャートである。共通制御データＲＯＭが装着された発光体制御回路を簡略に示すブロック図である。

符号の説明

１遊技機
３遊技盤
１０始動入賞口
１５大入賞口
４３ａ中画像表示装置
４３ｂ左画像表示装置
４３ｃ右画像表示装置
７０メイン制御回路
９０表示制御回路
９１表示装置用統括ＣＰＵ
９５共通ＣＰＵ
９５ａ中画像用共通ＣＰＵ
９５ｂ左画像用共通ＣＰＵ
９５ｃ右画像用共通ＣＰＵ
９６共通制御データＲＯＭ
９６ａ中画像用共通制御データＲＯＭ
９６ｂ左画像用共通制御データＲＯＭ
９６ｃ右画像用共通制御データＲＯＭ
９８共通ＶＤＰ
９８ａ中画像用共通ＶＤＰ
９８ｂ左画像用共通ＶＤＰ
９８ｃ右画像用共通ＶＤＰ

Claims

複数個のＣＰＵを備えた遊技機において、
前記遊技機には、
第１のＣＰＵと、
第２のＣＰＵと、
前記第１のＣＰＵから出力された制御信号に起因して作動する第１の作動装置と、
前記第２のＣＰＵから出力された制御信号に起因して作動する第２の作動装置と、
前記第１のＣＰＵに接続された第１の制御用データＲＯＭと、
前記第２のＣＰＵに接続された第２の制御用データＲＯＭとを有し、
前記第１及び第２の制御用データＲＯＭには、前記第１のＣＰＵのみに使用される第１の制御用データと、前記第２のＣＰＵのみに使用される第２の制御用データと、前記第１のＣＰＵ及び前記第２のＣＰＵの双方に共通使用される共通制御用データが格納され、
前記第１のＣＰＵでは、設定条件の成立に起因して前記第１の制御用データを使用するように第１制御用データ設定手段により第１設定処理がなされるとともに、前記第１の制御用データ及び前記共通制御用データを使用して前記第１の作動装置に制御信号を出力可能に構成され、
前記第２のＣＰＵでは、設定条件の成立に起因して前記第２の制御用データを使用するように第２制御用データ設定手段により第２設定処理がなされるとともに、前記第２の制御用データ及び前記共通制御用データを使用して前記第２の作動装置に制御信号を出力可能に構成されたことを特徴とする遊技機。
前記第１の作動装置と前記第２の作動装置とが同一種類の機能を有する作動装置からなり、互いに関連して作動することを特徴とする請求項１に記載の遊技機。
前記共通制御用データは、前記第１のＣＰＵ及び前記第２のＣＰＵの双方に対して常に使用が許容されていることを特徴とする請求項１または２に記載の遊技機。
前記第１の制御用データＲＯＭ及び前記第２の制御用データＲＯＭの各々には制御用データを格納する複数の格納エリアが形成され、前記第１の制御用データと前記第２の制御用データと前記共通制御用データの各々の制御用データは、前記複数の格納エリアのうち異なる格納エリアごとに分かれて格納されていることを特徴とする請求項１ないし３のいずれか１項に記載の遊技機。
前記設定条件の成立は、前記各ＣＰＵへの電源投入時であることを特徴とする請求項１ないし４のいずれか１項に記載の遊技機。
前記第１設定処理では前記第１のＣＰＵが前記第２の制御用データの使用を禁止する処理がなされ、前記第２設定処理では前記第２のＣＰＵが前記第１の制御用データの使用を禁止する処理がなされることを特徴とする請求項１ないし５のいずれか１項に記載の遊技機。
前記第１設定処理は前記第２の制御用データが格納されている格納エリアへ前記第１のＣＰＵがアクセスすることを禁止する処理であり、前記第２設定処理は前記第１の制御用データが格納されている格納エリアへ前記第２のＣＰＵがアクセスすることを禁止する処理であることを特徴とする請求項６に記載の遊技機。
制御基板は、前記第１のＣＰＵの設定用ポートをＨレベルまたはＬレベルとする前記第１のＣＰＵの設定用ポートに接続された制御回路と、前記第２のＣＰＵの設定用ポートをＨレベルまたはＬレベルとする前記第２のＣＰＵの設定用ポートに接続された制御回路とを備え、
前記第１設定処理は、前記設定条件成立時の前記第１のＣＰＵの設定用ポートの電圧がＨレベルまたはＬレベルのいずれであるかに基づいて行われ、
前記第２設定処理は、前記設定条件成立時の前記第２のＣＰＵの設定用ポートの電圧がＨレベルまたはＬレベルのいずれであるかに基づいて行われることを特徴とする請求項１ないし７のいずれか１項に記載の遊技機。
前記第１の作動装置は、前記第１のＣＰＵに接続された第１のビデオディスプレイプロセッサであり、前記第２の作動装置は、前記第２のＣＰＵに接続され、第１のビデオディスプレイプロセッサと異なる第２のビデオディスプレイプロセッサであることを特徴とする請求項１ないし８に記載の遊技機。
前記第１のビデオディスプレイプロセッサには第１の表示装置が接続され、
前記第２のビデオディスプレイプロセッサには第１の表示装置とは異なる第２の表示装置が接続され、
前記第１のビデオディスプレイプロセッサで作成された制御信号は、前記第１の表示装置に出力され、
前記第２のビデオディスプレイプロセッサで作成された制御信号は、前記第２の表示装置に出力されたことを特徴とする請求項９に記載の遊技機。
前記第１の制御用データは、前記第１の表示装置のみに表示する第１の図柄を表示するための制御プログラムであり、
前記第２の制御用データは、前記第２の表示装置のみに表示する前記第１の図柄とは異なる第２の図柄を表示するための制御プログラムであり、
前記共通制御用データは、前記第１の作動装置及び前記第２の作動装置へ制御信号を出力する出力処理の制御プログラムであることを特徴とする請求項１０に記載の遊技機。
前記第１の制御用データＲＯＭと前記第２の制御用データＲＯＭは、一の制御基板に取り付けられることを特徴とする請求項１ないし１１のいずれか１項に記載の遊技機。