JP2005101148A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein breakdown voltage is high and on-resistance is low, and also to provide its manufacturing method. <P>SOLUTION: The semiconductor device is provided with: a wide gap semiconductor substrate of first conduction type which is formed of wide gap semiconductor by laminating an n<SP>-</SP>-type silicon carbide epitaxial layer 2 on an n<SP>+</SP>-type silicon carbide semiconductor substrate 1; a hetero semiconductor region 3 in which hetero-junction is carried out to the wide gap semiconductor substrate and which is composed of semiconductor material whose band gap is different from that of the wide gap semiconductor; a gate electrode 5 which is arranged on a hetero-junction portion between the wide gap semiconductor substrate and the hetero semiconductor region 3 through a gate insulated film 4; a source electrode 6 which is formed so as to be in contact with the hetero semiconductor region; and a drain electrode 7 which is formed so as to be in contact with the wide gap semiconductor substrate. The gate insulated film 4 is constituted of a deposition film. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof.

従来の半導体装置としては、例えば下記特許文献１に開示されている炭化珪素プレーナ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。このＭＯＳＦＥＴでは、高濃度Ｎ＋型炭化珪素半導体基板上にＮ−型炭化珪素エピタキシャル層が形成されている。そしてＮ−型炭化珪素エピタキシャル層の表層部における所定領域には、Ｐ型ベース領域、およびＮ＋型ソース領域が形成される。また、Ｎ−型炭化珪素エピタキシャル層の上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。Ｐ型ベース領域およびＮ＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ＋型炭化珪素半導体基板の裏面にはドレイン電極が形成されている。
このプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向したＰ型ベース領域の表層に反転型のチャネル領域が形成され、ドレイン電極からソース電極へと電流を流すことが可能となる。また、ゲート電極に印加された電圧を取り去ることによってドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。 As a conventional semiconductor device, for example, there is a silicon carbide planar MOSFET (Metal Oxide Semiconductor Field Effect Transistor) disclosed in Patent Document 1 below. In this MOSFET, an N − type silicon carbide epitaxial layer is formed on a high concentration N + type silicon carbide semiconductor substrate. A P-type base region and an N + -type source region are formed in a predetermined region in the surface layer portion of the N − -type silicon carbide epitaxial layer. A gate electrode is disposed on the N − type silicon carbide epitaxial layer via a gate insulating film, and the gate electrode is covered with an interlayer insulating film. A source electrode is formed in contact with the P-type base region and the N + -type source region, and a drain electrode is formed on the back surface of the N + -type silicon carbide semiconductor substrate.
As an operation of the planar MOSFET, when a voltage is applied between the drain electrode and the source electrode and a positive voltage is applied to the gate electrode, the planar MOSFET is applied to the surface layer of the P-type base region facing the gate electrode. An inversion channel region is formed, and current can flow from the drain electrode to the source electrode. Further, by removing the voltage applied to the gate electrode, the drain electrode and the source electrode are electrically insulated, and exhibit a switching function.

特開平１０−２３３５０３号公報Japanese Patent Laid-Open No. 10-233503 V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162 (1997) 321.V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162 (1997) 321.

しかしながら、上記炭化珪素プレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜と反転型のチャネル領域との界面に不完全な結晶構造、すなわち多量の界面準位が存在することが知られている（上記非特許文献１）。このため、ゲート電極に電圧を印加して形成した、チャネル領域表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くためチャネル移動度を大きくできず、結果的に炭化珪素プレーナ型ＭＯＳＦＥＴのオン抵抗が高くなるという問題があった。
本発明は、上記の従来技術の問題を解決するためになされたものであり、高耐圧で低オン抵抗の半導体装置及びその製造方法を提供することを目的とする。 However, it is known that the silicon carbide planar MOSFET has an incomplete crystal structure, that is, a large amount of interface states at the interface between the gate insulating film and the inversion channel region (Non-Patent Document 1). ). For this reason, a large amount of interface states exist in the inverted channel formed on the surface of the channel region, which is formed by applying a voltage to the gate electrode, and these function as electron traps, so that the channel mobility cannot be increased, resulting in carbonization. There was a problem that the on-resistance of the silicon planar MOSFET was increased.
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to provide a semiconductor device having a high breakdown voltage and a low on-resistance and a method for manufacturing the same.

上記課題を解決するために、本発明は、ワイドギャップ半導体基体と、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域と、ワイドギャップ半導体基体とヘテロ半導体領域とのヘテロ接合部にゲート絶縁膜を介して配置されたゲート電極と、ヘテロ半導体領域に接するように形成されたソース電極と、ワイドギャップ半導体基体に接するように形成されたドレイン電極とを有する半導体装置において、ゲート絶縁膜が堆積膜であるという構成になっている。   In order to solve the above problems, the present invention provides a wide gap semiconductor substrate, a hetero semiconductor region heterojunction with the wide gap semiconductor substrate, and a wide gap semiconductor made of a semiconductor material having a different band gap, and a wide gap semiconductor substrate. A gate electrode disposed at a heterojunction with the hetero semiconductor region via a gate insulating film; a source electrode formed so as to be in contact with the hetero semiconductor region; and a drain electrode formed so as to be in contact with the wide gap semiconductor substrate; In the semiconductor device having the structure, the gate insulating film is a deposited film.

本発明によれば、高耐圧で低オン抵抗の半導体装置及びその製造方法を提供することができる。   According to the present invention, it is possible to provide a semiconductor device having a high breakdown voltage and a low on-resistance and a method for manufacturing the same.

以下、図面に従って本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、全ての実施の形態において、ワイドギャップ半導体を炭化珪素半導体、ワイドバンドギャップ半導体とはバンドギャップが異なる半導体材料を多結晶シリコンとして説明している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
In all the embodiments, the wide gap semiconductor is described as a silicon carbide semiconductor, and the semiconductor material having a band gap different from that of the wide band gap semiconductor is described as polycrystalline silicon.

＜本発明の第一の実施の形態＞
図１は本発明の第一の実施の形態における半導体装置を示している。図は構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されている。すなわち、Ｎ＋型炭化珪素半導体基板１とＮ−型炭化珪素エピタキシャル層２とによって第一導電型の炭化珪素半導体基体１００が構成されている。Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＮ型多結晶シリコンからなるヘテロ半導体領域３が形成されている。なお、ここでＮ−型炭化珪素エピタキシャル層２と、Ｎ型多結晶シリコンからなるヘテロ半導体領域３はヘテロ接合しており、接合界面にはエネルギー障壁が存在している。また、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３との接合部に隣接して、堆積膜からなるゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５は層間絶縁膜２０によって覆われている。Ｎ型多結晶シリコンからなるヘテロ半導体領域３に接続するようにソース電極６が形成され、Ｎ＋型炭化珪素半導体基板１の裏面にはドレイン電極７が形成されている。 <First embodiment of the present invention>
FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. The figure is a cross-sectional view of two consecutive structural unit cells. N − type silicon carbide epitaxial layer 2 is laminated on N + type silicon carbide semiconductor substrate 1 serving as a drain region. That is, first conductivity type silicon carbide semiconductor substrate 100 is constituted by N + type silicon carbide semiconductor substrate 1 and N − type silicon carbide epitaxial layer 2. A hetero semiconductor region 3 made of N-type polycrystalline silicon is formed in a predetermined region on N − -type silicon carbide epitaxial layer 2. Here, the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon are heterojunction, and an energy barrier exists at the junction interface. A gate electrode 5 is formed adjacent to the junction between the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon via a gate insulating film 4 made of a deposited film. . The gate electrode 5 is covered with an interlayer insulating film 20. Source electrode 6 is formed so as to connect to hetero semiconductor region 3 made of N-type polycrystalline silicon, and drain electrode 7 is formed on the back surface of N + -type silicon carbide semiconductor substrate 1.

次に、図１に示した本発明の第一の実施の形態における半導体装置の製造方法について、図２（Ａ）から図３（Ｆ）を用いて説明する。
まず、図２（Ａ）に示すようにＮ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば５０００Å堆積した後、ＰＯＣｌ３雰囲気中で８００℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層の所定領域をエッチングし、図２（Ｂ）に示すようなヘテロ半導体領域３を形成する。
次に、図２（Ｃ）に示すように、常圧ＣＶＤ法にて酸化シリコン膜を厚さ５００Å堆積し、堆積膜からなるゲート絶縁膜４を形成する。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば３５００Å堆積した後、ＰＯＣｌ３雰囲気中で９５０℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層の所定領域をエッチングし、図３（Ｄ）に示すようなゲート電極５を形成する。
次に、図３（Ｅ）に示すように、減圧ＣＶＤ法にて酸化シリコン膜を厚さ１．０μｍ堆積し、層間絶縁膜２０を形成する。
最後に、図３（Ｆ）に示すように、Ｎ＋型の炭化珪素基板１の裏面にスパッタ法にてチタン／ニッケル膜を堆積し、ドレイン電極７を形成する。その後、層間絶縁膜２０およびゲート絶縁膜４の所定の位置にコンタクトホールを開口し、スパッタ法にてアルミニウム膜を堆積し、ソース電極６を形成し、図１に示した本発明の第一の実施の形態における半導体装置を完成させる。 Next, a method for manufacturing the semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIGS. 2 (A) to 3 (F).
First, as shown in FIG. 2A, an N type silicon carbide semiconductor substrate 100 in which an N − type silicon carbide epitaxial layer 2 is formed on an N + type silicon carbide substrate 1 is prepared. The concentration and thickness of silicon carbide epitaxial layer 2 are, for example, 1 × 10 16 cm −3 and 10 μm.
Next, after depositing a polycrystalline silicon layer having a thickness of, for example, 5000 に て by low pressure CVD, phosphorous diffusion is performed in a POCl 3 atmosphere at 800 ° C. for 20 minutes to dope impurities into the polycrystalline silicon layer. After doping, a predetermined region of the polycrystalline silicon layer is etched by reactive ion etching to form a hetero semiconductor region 3 as shown in FIG.
Next, as shown in FIG. 2C, a silicon oxide film having a thickness of 500 mm is deposited by an atmospheric pressure CVD method to form a gate insulating film 4 made of the deposited film.
Next, after depositing a polycrystalline silicon layer having a thickness of, for example, 3500 mm by a low pressure CVD method, phosphorus diffusion is performed at 950 ° C. for 20 minutes in a POCl 3 atmosphere to dope impurities into the polycrystalline silicon layer. After doping, a predetermined region of the polycrystalline silicon layer is etched by reactive ion etching to form a gate electrode 5 as shown in FIG.
Next, as shown in FIG. 3E, a silicon oxide film having a thickness of 1.0 μm is deposited by a low pressure CVD method to form an interlayer insulating film 20.
Finally, as shown in FIG. 3 (F), a titanium / nickel film is deposited on the back surface of the N + type silicon carbide substrate 1 by sputtering to form the drain electrode 7. Thereafter, contact holes are opened at predetermined positions of the interlayer insulating film 20 and the gate insulating film 4, an aluminum film is deposited by sputtering, and a source electrode 6 is formed. The first embodiment of the present invention shown in FIG. The semiconductor device in the embodiment is completed.

次に、このようにして完成させた本発明の第一の実施の形態における半導体装置の動作について、図４から図６を用いて詳細に説明する。
図４は半導体のエネルギーバンド構造を示す図である。図中左側がヘテロ半導体領域３を構成するＮ型シリコン、右側がＮ−型炭化珪素エピタキシャル層２を構成するＮ型炭化珪素（４Ｈ−ＳｉＣ）である。実施の形態ではヘテロ半導体領域３を構成する材料として多結晶シリコンを用いているが、図中ではシリコンのエネルギーバンドを用いて説明する。なお、ここでは複雑化を避けるため、ヘテロ接合界面において界面準位が存在しない、理想的なへテロ接合のエネルギー準位について考える。
図４は両者が接触していない状態を示す。図中、シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥＧ１とした。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥＧ２としておく。 Next, the operation of the semiconductor device according to the first embodiment of the present invention thus completed will be described in detail with reference to FIGS.
FIG. 4 is a diagram showing an energy band structure of a semiconductor. In the drawing, the left side is N-type silicon constituting the hetero semiconductor region 3, and the right side is N - type silicon carbide (4H—SiC) constituting the N − -type silicon carbide epitaxial layer 2. In the embodiment, polycrystalline silicon is used as a material constituting the hetero semiconductor region 3, but in the drawing, description will be made using an energy band of silicon. Here, in order to avoid complication, an energy level of an ideal heterojunction in which no interface state exists at the heterojunction interface will be considered.
FIG. 4 shows a state where both are not in contact. In the figure, the electron affinity of silicon χ1, the work function (the energy from the vacuum level to Fermi level) φ1, the Fermi energy (energy from the conduction band to the Fermi level) δ1, was the band gap and E G1 . Similarly, the electron affinity of silicon carbide chi-square, .phi.2 work function, Fermi energy .delta.2, leaving the band gap and E G2.

両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成すると、エネルギーバンド構造は図５のようになる。シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在する。
ここで、
ΔＥｃ＝χ１−χ２
である。 When both are brought into contact to form a heterojunction of silicon and silicon carbide, the energy band structure is as shown in FIG. An energy barrier ΔEc exists on the bonding surface between silicon and silicon carbide due to the difference in electron affinity χ between the two.
here,
ΔEc = χ1-χ2
It is.

本発明の第一の実施の形態における半導体装置において、ゲート電極５を接地した状態でドレイン電極７に正の電圧Ｖｄを印加すると、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面のエネルギーバンド図は、おおよそ図６の実線で示すようになる。Ｎ−型炭化珪素エピタキシャル層２側にはドレイン電圧Ｖｄに応じて空乏層が拡がる。一方で、Ｎ型多結晶シリコンからなるヘテロ半導体領域３側の電子はエネルギー障壁ΔＥｃを越えることができず、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面に電子が蓄積し、素子電流は殆ど流れない。そしてＮ−型炭化珪素エピタキシャル層２側に拡がる空乏層に見合う電気力線がこの電子の蓄積層で終端し、Ｎ型多結晶シリコンからなるヘテロ半導体領域３側には電界が殆ど及ばない。それゆえ、ドレイン電極７に高電圧が印加されても、Ｎ型多結晶シリコンからなるヘテロ半導体領域３側が先にブレークダウンを起こすことはなく、遮断状態を保持する。すなわち、本発明の第一の実施の形態における半導体装置は高いドレイン耐圧を有している。
次に、ゲート電極５に正電圧が印加されると、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面に電界が作用し、図６の点線で示すようにヘテロ接合面がなすエネルギー障壁ΔＥｃの厚さが薄くなる。このエネルギー障壁ΔＥｃの厚さが１００Å程度と十分に薄くなると、トンネル現象により電子がエネルギー障壁ΔＥｃを通過し、その結果、ドレイン電圧Ｖｄが所定電圧Ｖｂ以下であってもトンネル現象が生じて電流が流れ始める。
さらにゲート電極５を接地し、印加した正電圧を取り除くと、エネルギー障壁ΔＥｃの厚さは元の厚さになり、素子電流は流れなくなる。
このように本発明の第一の実施の形態における半導体装置はスイッチング動作を示す。また、ＭＯＳＦＥＴにおけるチャネル領域が存在しないので、その分オン抵抗を下げることができる。言い換えると、低オン抵抗を実現することができる。 In the semiconductor device according to the first embodiment of the present invention, when positive voltage Vd is applied to drain electrode 7 with gate electrode 5 grounded, N − type silicon carbide epitaxial layer 2 and N type polycrystalline silicon are formed. The energy band diagram at the heterojunction interface with the hetero semiconductor region 3 is approximately as shown by the solid line in FIG. A depletion layer spreads on the N − -type silicon carbide epitaxial layer 2 side according to the drain voltage Vd. On the other hand, electrons on the hetero semiconductor region 3 side made of N-type polycrystalline silicon cannot exceed the energy barrier ΔEc, and the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N-type polycrystalline silicon Electrons accumulate at the heterojunction interface, and almost no device current flows. The lines of electric force corresponding to the depletion layer extending to the N − type silicon carbide epitaxial layer 2 end at this electron accumulation layer, and the electric field hardly reaches the side of the hetero semiconductor region 3 made of N type polycrystalline silicon. Therefore, even when a high voltage is applied to the drain electrode 7, the hetero semiconductor region 3 side made of N-type polycrystalline silicon does not break down first, and maintains the cutoff state. That is, the semiconductor device according to the first embodiment of the present invention has a high drain breakdown voltage.
Next, when a positive voltage is applied to gate electrode 5, an electric field acts on the heterojunction interface between N − type silicon carbide epitaxial layer 2 and hetero semiconductor region 3 made of N type polycrystalline silicon, and the dotted line in FIG. As shown, the thickness of the energy barrier ΔEc formed by the heterojunction surface is reduced. When the thickness of the energy barrier ΔEc is sufficiently thin, such as about 100 mm, electrons pass through the energy barrier ΔEc due to the tunneling phenomenon, and as a result, even if the drain voltage Vd is equal to or lower than the predetermined voltage Vb, a tunneling phenomenon occurs and current flows. Start flowing.
Further, when the gate electrode 5 is grounded and the applied positive voltage is removed, the thickness of the energy barrier ΔEc becomes the original thickness, and the device current does not flow.
As described above, the semiconductor device according to the first embodiment of the present invention exhibits a switching operation. Further, since there is no channel region in the MOSFET, the on-resistance can be lowered accordingly. In other words, a low on-resistance can be realized.

上記のように本実施の形態の半導体装置は、Ｎ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されて構成されたワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３と、ワイドギャップ半導体基体とヘテロ半導体領域３とのヘテロ接合部にゲート絶縁膜４を介して配置されたゲート電極５と、ヘテロ半導体領域に接するように形成されたソース電極６と、ワイドギャップ半導体基体３に接するように形成されたドレイン電極７とを有し、ゲート絶縁膜４が堆積膜からなるという構成になっている。 As described above, the semiconductor device of the present embodiment has a first conductivity type wide gap made of a wide gap semiconductor formed by laminating N − type silicon carbide epitaxial layer 2 on N + type silicon carbide semiconductor substrate 1. A heterojunction between a semiconductor substrate and a wide gap semiconductor substrate, a hetero semiconductor region 3 made of a semiconductor material having a different band gap from the wide gap semiconductor, and a gate insulating film at a hetero junction between the wide gap semiconductor substrate and the hetero semiconductor region 3 4, a gate electrode 5 disposed via 4, a source electrode 6 formed so as to be in contact with the hetero semiconductor region, and a drain electrode 7 formed so as to be in contact with the wide gap semiconductor substrate 3. 4 is composed of a deposited film.

ゲート電極５に正の電圧を印加してヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすれば、その薄くなった障壁をキャリアが通過することができる（トンネル現象）。すなわち、ドレイン電極７に正の電圧を印加した状態で、ゲート電極５からの電界によりエネルギー障壁ΔＥｃの厚さをコントロールし、この半導体装置を流れる主電流を制御できる。それゆえ、本発明による半導体装置ではＭＯＳＦＥＴにおけるチャネル構造が存在しないので、その分オン抵抗が低くなる。また、ゲート絶縁膜４に堆積膜を用いているので、ゲート絶縁膜４の厚さはほぼ一定であり、ヘテロ接合を形成するＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３との両方にゲート電極５からの電界を均一に掛けることができる。その結果、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合のエネルギー障壁ΔＥｃの厚さをより効果的に薄くすることができる。すなわち、この半導体装置を流れる主電流を大きくすることができ、オン抵抗をさらに低減することができる。
また、本実施の形態の半導体装置の製造方法は、ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３を選択的に形成する工程と、ワイドギャップ半導体基体及びヘテロ半導体領域３の上に堆積膜からなるゲート絶縁膜４を形成する工程と、ゲート絶縁膜４の上にゲート電極５を形成する工程と、ヘテロ半導体領域３に接するようにソース電極６を形成する工程と、ワイドギャップ半導体基体に接するようにドレイン電極７を形成する工程とを有する。このような構成により、本実施の半導体装置を容易に実現することができる。
また、ワイドギャップ半導体に絶縁破壊電界の高い炭化珪素を用いているので、より高耐圧な半導体装置を実現できる。
また、ワイドギャップ半導体とはバンドギャップの異なる半導体材料に多結晶シリコンを用いているので、エッチングや伝導度制御などのプロセスが容易になる。なお、単結晶シリコンの代わりに、多結晶シリコン、アモルファスシリコンを用いる場合も同様の効果を奏する。 When a positive voltage is applied to the gate electrode 5 to reduce the thickness of the heterojunction energy barrier ΔEc, carriers can pass through the reduced barrier (tunnel phenomenon). That is, with the positive voltage applied to the drain electrode 7, the thickness of the energy barrier ΔEc can be controlled by the electric field from the gate electrode 5, and the main current flowing through the semiconductor device can be controlled. Therefore, since the channel structure in the MOSFET does not exist in the semiconductor device according to the present invention, the on-resistance is reduced accordingly. Since the deposited film is used for the gate insulating film 4, the thickness of the gate insulating film 4 is substantially constant, and the heterogeneity is made of the N − type silicon carbide epitaxial layer 2 forming the heterojunction and the N type polycrystalline silicon. The electric field from the gate electrode 5 can be uniformly applied to both the semiconductor region 3. As a result, the thickness of the energy barrier ΔEc at the heterojunction between the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon can be reduced more effectively. That is, the main current flowing through the semiconductor device can be increased, and the on-resistance can be further reduced.
In addition, in the method of manufacturing the semiconductor device according to the present embodiment, a wide gap semiconductor substrate is heterojunctioned with a wide-gap semiconductor substrate on a first-conductivity-type wide-gap semiconductor substrate made of a wide-gap semiconductor. A step of selectively forming a hetero semiconductor region 3 made of a semiconductor material, a step of forming a gate insulating film 4 made of a deposited film on the wide gap semiconductor substrate and the hetero semiconductor region 3, and a step of forming a gate insulating film 4 on the gate insulating film 4. A step of forming a gate electrode 5; a step of forming a source electrode 6 so as to be in contact with the hetero semiconductor region 3; and a step of forming a drain electrode 7 so as to be in contact with a wide gap semiconductor substrate. With such a configuration, the semiconductor device of this embodiment can be easily realized.
Further, since silicon carbide having a high dielectric breakdown electric field is used for the wide gap semiconductor, a semiconductor device with a higher breakdown voltage can be realized.
In addition, since polycrystalline silicon is used as a semiconductor material having a band gap different from that of a wide gap semiconductor, processes such as etching and conductivity control are facilitated. Note that the same effect can be obtained when polycrystalline silicon or amorphous silicon is used instead of single crystal silicon.

＜本発明の第二の実施の形態＞
図７は本発明による半導体装置の第二の実施の形態を示している。図は構造単位セルが２つ連続した断面図である。ドレイン領域となるＮ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されている。すなわち、Ｎ＋型炭化珪素半導体基板１とＮ−型炭化珪素エピタキシャル層２とによって第一導電型の炭化珪素半導体基体１００が構成されている。Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＰ型炭化珪素半導体領域８とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９が形成されている。また、Ｎ−型炭化珪素エピタキシャル層２上の所定領域にはＮ型多結晶シリコンからなるヘテロ半導体領域３が形成されている。なお、ここでＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３はヘテロ接合しており、接合界面にはエネルギー障壁ΔＥｃが存在している。Ｎ型多結晶シリコンからなるヘテロ半導体領域３の外周部にはＮ型多結晶シリコンからなるヘテロ半導体領域３を深さ方向に貫通してＮ−型炭化珪素エピタキシャル層２に達するように形成された溝（トレンチ）２１が形成されている。Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部の溝（トレンチ）２１内部には、ＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜（ＴＥＯＳ（tetraethylorthosilicate；tetraethoxysilane）膜）からなるゲート絶縁膜１０を介してゲート電極５が形成されている。ゲート電極５は層間絶縁膜２０によって覆われている。Ｎ型多結晶シリコンからなるヘテロ半導体領域３の所定領域には高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１が形成されている。すなわち、ヘテロ半導体領域３の内部に不純物濃度の異なる領域が形成されている。Ｎ＋型多結晶シリコンからなるソースコンタクト領域１１に接続するようにソース電極６が形成され、Ｎ＋型炭化珪素半導体基板１の裏面にはドレイン電極７が形成されている。 <Second embodiment of the present invention>
FIG. 7 shows a second embodiment of the semiconductor device according to the present invention. The figure is a cross-sectional view of two consecutive structural unit cells. N − type silicon carbide epitaxial layer 2 is laminated on N + type silicon carbide semiconductor substrate 1 serving as a drain region. That is, first conductivity type silicon carbide semiconductor substrate 100 is constituted by N + type silicon carbide semiconductor substrate 1 and N − type silicon carbide epitaxial layer 2. In a predetermined region on N − type silicon carbide epitaxial layer 2, P type silicon carbide semiconductor region 8 and N + type silicon carbide semiconductor region 9 having an impurity concentration higher than that of N − type silicon carbide epitaxial layer 2 are formed. In a predetermined region on N − type silicon carbide epitaxial layer 2, hetero semiconductor region 3 made of N type polycrystalline silicon is formed. Here, the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon are heterojunction, and an energy barrier ΔEc exists at the junction interface. An outer periphery of hetero semiconductor region 3 made of N-type polycrystalline silicon is formed to penetrate through hetero semiconductor region 3 made of N-type polycrystalline silicon in the depth direction to reach N − -type silicon carbide epitaxial layer 2. A groove (trench) 21 is formed. In the trench (trench) 21 of the heterojunction portion between the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon, a chemical vapor deposition method using TEOS as a material gas is formed. A gate electrode 5 is formed through a gate insulating film 10 made of a silicon oxide film (TEOS (tetraethylorthosilicate; tetraethoxysilane) film). The gate electrode 5 is covered with an interlayer insulating film 20. In a predetermined region of the hetero semiconductor region 3 made of N-type polycrystalline silicon, a source contact region 11 made of high-concentration N + -type polycrystalline silicon is formed. That is, regions having different impurity concentrations are formed inside the hetero semiconductor region 3. Source electrode 6 is formed so as to be connected to source contact region 11 made of N + -type polycrystalline silicon, and drain electrode 7 is formed on the back surface of N + -type silicon carbide semiconductor substrate 1.

次に、図７に示した本発明の第二の実施の形態における半導体装置の製造方法について、図８（Ａ）から図１０（Ｈ）を用いて説明する。
まず、図８（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。
次に、酸化膜マスクを用いて、炭化珪素エピタキシャル層２の所定領域にアルミニウム（Ｐ型炭化珪素半導体領域８形成用）をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。さらに、同様にして酸化膜マスクを用いて、炭化珪素エピタキシャル層２の所定領域に窒素（Ｎ＋型炭化珪素半導体領域９形成用）をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。酸化膜マスク除去後、アルゴン雰囲気中にて１６００℃、３０分間の熱処理を行い、注入したアルミニウムおよび窒素の活性化を行い、図８（Ｂ）に示すようなＰ型炭化珪素半導体領域８およびＮ＋型炭化珪素半導体領域９を形成する。この際、アルミニウムおよび窒素のイオン注入条件は、例えばアルミニウムは加速エネルギー２０〜３６０ＫｅＶ、総ドーズ量２．５×１０１４ｃｍ−２、窒素は加速エネルギー３０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２、注入温度は何れも８００℃である。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば５０００Å堆積した後、ＰＯＣｌ３雰囲気中で８００℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層および炭化珪素エピタキシャル層２の所定領域をエッチングし、図８（Ｃ）に示すようなヘテロ半導体領域３および溝（トレンチ）２１を形成する。 Next, a method for manufacturing the semiconductor device according to the second embodiment of the present invention shown in FIG. 7 will be described with reference to FIGS. 8A to 10H.
First, as shown in FIG. 8A, an N type silicon carbide semiconductor substrate 100 in which an N − type silicon carbide epitaxial layer 2 is formed on an N + type silicon carbide substrate 1 is prepared. The concentration and thickness of silicon carbide epitaxial layer 2 are, for example, 1 × 10 16 cm −3 and 10 μm.
Next, aluminum (for forming P-type silicon carbide semiconductor region 8) is ion-implanted into a predetermined region of silicon carbide epitaxial layer 2 using an oxide film mask, and then an oxide film is formed using a buffered hydrofluoric acid solution (BHF solution). Remove the mask. Further, similarly, using an oxide film mask, nitrogen (for forming the N + -type silicon carbide semiconductor region 9) is ion-implanted into a predetermined region of the silicon carbide epitaxial layer 2 and then into a buffered hydrofluoric acid solution (BHF solution). Then, the oxide film mask is removed. After removal of the oxide film mask, heat treatment is performed at 1600 ° C. for 30 minutes in an argon atmosphere to activate the implanted aluminum and nitrogen, and P-type silicon carbide semiconductor regions 8 and N as shown in FIG. + Type silicon carbide semiconductor region 9 is formed. At this time, the ion implantation conditions of aluminum and nitrogen are, for example, that aluminum has an acceleration energy of 20 to 360 KeV, a total dose of 2.5 × 10 14 cm −2 , nitrogen has an acceleration energy of 30 KeV, and a dose of 6.0 × 10 12 cm −. 2 and the injection temperature are both 800 ° C.
Next, after depositing a polycrystalline silicon layer having a thickness of, for example, 5000 に て by low pressure CVD, phosphorous diffusion is performed in a POCl 3 atmosphere at 800 ° C. for 20 minutes to dope impurities into the polycrystalline silicon layer. After doping, predetermined regions of the polycrystalline silicon layer and the silicon carbide epitaxial layer 2 are etched by reactive ion etching to form a hetero semiconductor region 3 and a trench (trench) 21 as shown in FIG.

次に、酸化膜マスクを用いて、ヘテロ半導体領域３の所定領域に砒素をイオン注入した後、バッファードフッ酸溶液（ＢＨＦ液）にて酸化膜マスクを除去する。酸化膜マスク除去後、アルゴン雰囲気中にて１０００℃、５分間の熱処理を行い、注入した砒素の活性化を行い、図９（Ｄ）に示すようなＮ＋型のソースコンタクト領域１１を形成する。この際、砒素のイオン注入条件は、例えば加速エネルギー３０ＫｅＶ、ドーズ量５．０×１０１４ｃｍ−２、注入温度は室温である。
次に、図９（Ｅ）に示すように、ＴＥＯＳを原料ガスに用い、リモートプラズマＣＶＤ法にて、酸化シリコン膜を５００Å堆積し、ＴＥＯＳ膜からなるゲート絶縁膜１０を形成する。
次に、減圧ＣＶＤ法にて多結晶シリコン層を厚さ例えば３５００Å堆積した後、ＰＯＣｌ３雰囲気中で９５０℃、２０分間の燐拡散を行い、多結晶シリコン層中に不純物をドーピングする。ドーピング後、反応性イオンエッチングにより多結晶シリコン層をエッチングし、図９（Ｆ）に示すようなゲート電極５を形成する。 Next, after arsenic ions are implanted into a predetermined region of the hetero semiconductor region 3 using an oxide film mask, the oxide film mask is removed with a buffered hydrofluoric acid solution (BHF solution). After removing the oxide film mask, heat treatment is performed in an argon atmosphere at 1000 ° C. for 5 minutes to activate the implanted arsenic, and an N + type source contact region 11 as shown in FIG. 9D is formed. . At this time, the arsenic ion implantation conditions are, for example, an acceleration energy of 30 KeV, a dose amount of 5.0 × 10 14 cm −2 , and an implantation temperature of room temperature.
Next, as shown in FIG. 9E, using a TEOS as a source gas and depositing 500 nm of a silicon oxide film by a remote plasma CVD method, a gate insulating film 10 made of a TEOS film is formed.
Next, after depositing a polycrystalline silicon layer having a thickness of, for example, 3500 mm by a low pressure CVD method, phosphorus diffusion is performed at 950 ° C. for 20 minutes in a POCl 3 atmosphere to dope impurities into the polycrystalline silicon layer. After doping, the polycrystalline silicon layer is etched by reactive ion etching to form a gate electrode 5 as shown in FIG.

次に、図１０（Ｇ）に示すように、減圧ＣＶＤ法にて酸化シリコン膜を厚さ１．０μｍ堆積し、層間絶縁膜２０を形成する。
最後に、図１０（Ｈ）に示すように、Ｎ＋型の炭化珪素基板１の裏面にスパッタ法にてチタン／ニッケル膜を堆積し、ドレイン電極７を形成した後、層間絶縁膜２０およびゲート絶縁膜４の所定の位置にコンタクトホールを開口し、スパッタ法にてアルミニウム膜を堆積し、ソース電極６を形成し、図７に示した本発明の第二の実施の形態における半導体装置を完成させる。 Next, as shown in FIG. 10G, a silicon oxide film having a thickness of 1.0 μm is deposited by a low pressure CVD method to form an interlayer insulating film 20.
Finally, as shown in FIG. 10H, a titanium / nickel film is deposited on the back surface of the N + type silicon carbide substrate 1 by sputtering to form the drain electrode 7, and then the interlayer insulating film 20 and the gate are formed. A contact hole is opened at a predetermined position of the insulating film 4, an aluminum film is deposited by sputtering, a source electrode 6 is formed, and the semiconductor device according to the second embodiment of the present invention shown in FIG. 7 is completed. Let

このようにして完成させた本発明の第二の実施の形態の半導体装置は、Ｎ＋型炭化珪素半導体基板１上にＮ−型炭化珪素エピタキシャル層２が積層されて構成されたワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３と、ヘテロ半導体領域３の外周部にヘテロ半導体領域３を深さ方向に貫通してワイドギャップ半導体基体に達するように形成された溝２１と、ワイドギャップ半導体基体とヘテロ半導体領域３とのヘテロ接合部の溝２１内部にゲート絶縁膜１０を介して配置されたゲート電極５と、ヘテロ半導体領域３に接するように形成されたソース電極６と、ワイドギャップ半導体基体に接するように形成されたドレイン電極７とを有し、ゲート絶縁膜１０が堆積膜であるという構成になっている。
本実施の形態の半導体装置は、第一の実施の形態における効果に加えて、トレンチゲート構造を採用しているので素子の微細化が可能であり、オン抵抗をより低減することができる。また、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面方向に対してゲート絶縁膜１０が直交するように形成されているので、ゲート電極５からＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極５からの電界によるエネルギー障壁ΔＥｃの厚さの制御性を向上させることができる。すなわち、低いゲート電圧でＮ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御が容易になる。
また、第一導電型のワイドギャップ半導体基体の一部であるＮ−型炭化珪素エピタキシャル層２の所定領域に、ヘテロ半導体領域３に接続するように第二導電型のワイドギャップ半導体領域であるＰ型炭化珪素半導体領域８が形成されている。このため、ゲート電極５とソース電極６を接地し、ドレイン電極７に高電圧が印加された状態では、Ｎ−型炭化珪素エピタキシャル層２とＰ型炭化珪素半導体領域８とのＰＮ接合界面から伸延する空乏層によって、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部に掛かる電界が緩和されるため、素子の遮断性が向上する。
また、酸化シリコン膜（ＴＥＯＳ膜）からなるゲート絶縁膜１０を介してゲート電極５と対向したワイドギャップ半導体基体の一部であるＮ−型炭化珪素エピタキシャル層２の所定領域には、Ｎ−型炭化珪素エピタキシャル層２より不純物濃度が高い第一導電型のワイドギャップ半導体領域であるＮ＋型炭化珪素半導体領域９がヘテロ半導体領域３に接続（接触）して形成されている。これにより、Ｎ型多結晶シリコンからなるヘテロ半導体領域３とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９との拡散電位によって形成されるＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９への空乏層の拡がりが小さくなり、エネルギー障壁ΔＥｃの厚さが薄く形成される。その結果、低いゲート電圧でヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御がさらに容易になる。
また、Ｎ型多結晶シリコンからなるヘテロ半導体領域３の所定領域には不純物濃度が異なる領域を有する。これにより、ヘテロ半導体領域３内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる。また、本実施の形態では、ヘテロ半導体領域３の所定領域に高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１が形成されている。これにより、ソース電極６の接触抵抗を低減することができ、オン抵抗をさらに低減することができる。
また、ゲート絶縁膜１０にＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜を用いているので、堆積時にゲート絶縁膜１０中に導入される欠陥が少なく、ゲート絶縁膜１０の信頼性がより向上する。 The semiconductor device according to the second embodiment of the present invention thus completed is made of a wide gap semiconductor configured by laminating an N − type silicon carbide epitaxial layer 2 on an N + type silicon carbide semiconductor substrate 1. A first-conductivity-type wide-gap semiconductor substrate, a hetero-semiconductor region 3 made of a semiconductor material heterojunction with the wide-gap semiconductor substrate and having a different band gap from the wide-gap semiconductor, and A groove 21 formed so as to penetrate the region 3 in the depth direction and reach the wide gap semiconductor substrate, and the groove 21 at the heterojunction between the wide gap semiconductor substrate and the hetero semiconductor region 3 are interposed via the gate insulating film 10. A gate electrode 5 disposed in contact with the hetero semiconductor region 3, a source electrode 6 formed in contact with the hetero semiconductor region 3, and a wide gap half And a drain electrode 7 which is formed in contact with the body substrate has a structure that the gate insulating film 10 is deposited film.
In addition to the effects of the first embodiment, the semiconductor device of the present embodiment employs a trench gate structure, so that the element can be miniaturized and the on-resistance can be further reduced. Further, gate insulating film 10 is formed so as to be orthogonal to the heterojunction interface direction between N − type silicon carbide epitaxial layer 2 and hetero semiconductor region 3 made of N type polycrystalline silicon. The length of electric lines of force to the heterojunction interface between N − type silicon carbide epitaxial layer 2 and hetero semiconductor region 3 made of N type polycrystalline silicon can be reduced. For this reason, the controllability of the thickness of the energy barrier ΔEc by the electric field from the gate electrode 5 can be improved. That is, the thickness of the energy barrier ΔEc at the heterojunction between the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon can be reduced at a low gate voltage, and the main current due to the gate voltage can be reduced. Control becomes easy.
Further, a second conductive type wide gap semiconductor region P is connected to a predetermined region of the N − type silicon carbide epitaxial layer 2 which is a part of the first conductive type wide gap semiconductor substrate so as to be connected to the hetero semiconductor region 3. A type silicon carbide semiconductor region 8 is formed. For this reason, when the gate electrode 5 and the source electrode 6 are grounded and a high voltage is applied to the drain electrode 7, it extends from the PN junction interface between the N − type silicon carbide epitaxial layer 2 and the P type silicon carbide semiconductor region 8. The depletion layer relaxes the electric field applied to the heterojunction between the N − -type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N-type polycrystalline silicon, so that the isolation of the device is improved.
Further, in a predetermined region of the N − type silicon carbide epitaxial layer 2 which is a part of the wide gap semiconductor substrate facing the gate electrode 5 through the gate insulating film 10 made of a silicon oxide film (TEOS film), an N − type N + type silicon carbide semiconductor region 9, which is a first conductivity type wide gap semiconductor region having a higher impurity concentration than silicon carbide epitaxial layer 2, is formed in contact (contact) with hetero semiconductor region 3. Thereby, the hetero semiconductor region of N-type polycrystalline silicon 3 and the N - -type impurity concentration than the silicon carbide epitaxial layer 2 is formed by a diffusion potential between the high N + -type silicon carbide semiconductor region 9 N - type silicon carbide epitaxial The spread of the depletion layer to the N + type silicon carbide semiconductor region 9 having an impurity concentration higher than that of the layer 2 is reduced, and the energy barrier ΔEc is formed thin. As a result, the thickness of the heterojunction energy barrier ΔEc can be reduced with a low gate voltage, and the control of the main current by the gate voltage is further facilitated.
Further, the predetermined region of the hetero semiconductor region 3 made of N-type polycrystalline silicon has regions having different impurity concentrations. Thereby, there is an advantage that regions having different impurity concentrations can be arbitrarily set inside the hetero semiconductor region 3, and the application range of the element can be widened. In the present embodiment, source contact region 11 made of high-concentration N + -type polycrystalline silicon is formed in a predetermined region of hetero semiconductor region 3. Thereby, the contact resistance of the source electrode 6 can be reduced, and the on-resistance can be further reduced.
Further, since a silicon oxide film formed by a chemical vapor deposition method using TEOS as a material gas is used for the gate insulating film 10, there are few defects introduced into the gate insulating film 10 during deposition, and the gate insulating film 10 The reliability of the film 10 is further improved.

また、本実施の形態の半導体装置の製造方法は、ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、ワイドギャップ半導体基体とヘテロ接合し、ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域３を形成する工程と、ヘテロ半導体領域３を深さ方向に貫通してワイドギャップ半導体基体に達する溝２１を形成する工程と、少なくとも溝２１の内部に堆積膜からなるゲート絶縁膜１０を形成する工程と、少なくとも溝２１の内部のゲート絶縁膜１０の上にゲート電極５を形成する工程と、ヘテロ半導体領域３に接するようにソース電極６を形成する工程と、ワイドギャップ半導体基体に接するようにドレイン電極７を形成する工程とを有する。このような構成により、本実施の半導体装置を容易に実現することができる。
また、ワイドギャップ半導体基体の一部に第二導電型のワイドギャップ半導体領域であるＰ型炭化珪素半導体領域８を形成し、その後、Ｐ型炭化珪素半導体領域８に接続するようにヘテロ半導体領域３を形成する。Ｐ型炭化珪素半導体領域８を形成することにより、ゲート電極５とソース電極６を接地し、ドレイン電極７に高電圧が印加された状態では、Ｎ−型炭化珪素エピタキシャル層２とＰ型炭化珪素半導体領域８とのＰＮ接合界面から伸延する空乏層によって、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコンからなるヘテロ半導体領域３とのヘテロ接合部に掛かる電界が緩和されるため、素子の遮断性が向上する。
また、ワイドギャップ半導体基体の一部に、ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域であるＮ＋型炭化珪素半導体領域９を形成し、その後、Ｎ＋型炭化珪素半導体領域９に接続するようにヘテロ半導体領域３を形成する。Ｎ＋型炭化珪素半導体領域９を形成することにより、Ｎ型多結晶シリコンからなるヘテロ半導体領域３とＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９との拡散電位によって形成されるＮ−型炭化珪素エピタキシャル層２より不純物濃度が高いＮ＋型炭化珪素半導体領域９への空乏層の拡がりが小さくなり、エネルギー障壁ΔＥｃの厚さが薄く形成される。その結果、低いゲート電圧でヘテロ接合のエネルギー障壁ΔＥｃの厚さを薄くすることができ、ゲート電圧による主電流の制御がさらに容易になる。
また、ヘテロ半導体領域３の形成後、ヘテロ半導体領域３に不純物濃度が異なる領域を形成し、その後、前記ゲート絶縁膜を形成する。これにより、ヘテロ半導体領域３内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる。また、本実施の形態では、ヘテロ半導体領域３の所定領域に高濃度のＮ＋型多結晶シリコンからなるソースコンタクト領域１１を形成する。これにより、ソース電極６の接触抵抗を低減することができ、オン抵抗をさらに低減することができる。 In addition, in the method of manufacturing the semiconductor device according to the present embodiment, a wide gap semiconductor substrate is heterojunctioned with a wide-gap semiconductor substrate on a first-conductivity-type wide-gap semiconductor substrate made of a wide-gap semiconductor. A step of forming a hetero semiconductor region 3 made of a semiconductor material, a step of forming a groove 21 penetrating the hetero semiconductor region 3 in the depth direction and reaching a wide gap semiconductor substrate, and a deposited film at least inside the groove 21 A step of forming the gate insulating film 10, a step of forming the gate electrode 5 on at least the gate insulating film 10 in the trench 21, a step of forming the source electrode 6 in contact with the hetero semiconductor region 3, Forming a drain electrode 7 in contact with the gap semiconductor substrate. With such a configuration, the semiconductor device of this embodiment can be easily realized.
Further, a P-type silicon carbide semiconductor region 8 which is a second-conductivity-type wide gap semiconductor region is formed in a part of the wide gap semiconductor substrate, and then the hetero semiconductor region 3 is connected to the P-type silicon carbide semiconductor region 8. Form. By forming P-type silicon carbide semiconductor region 8, N − -type silicon carbide epitaxial layer 2 and P-type silicon carbide are formed in a state where gate electrode 5 and source electrode 6 are grounded and a high voltage is applied to drain electrode 7. Since the depletion layer extending from the PN junction interface with the semiconductor region 8 reduces the electric field applied to the heterojunction between the N − type silicon carbide epitaxial layer 2 and the hetero semiconductor region 3 made of N type polycrystalline silicon, Improves the blocking performance.
Further, an N + type silicon carbide semiconductor region 9 which is a first conductivity type wide gap semiconductor region having an impurity concentration higher than the impurity concentration of the wide gap semiconductor substrate is formed in a part of the wide gap semiconductor substrate, and then N Hetero semiconductor region 3 is formed so as to be connected to + type silicon carbide semiconductor region 9. By forming the N + -type silicon carbide semiconductor region 9, and the hetero semiconductor region 3 of N-type polycrystalline silicon N - diffusion of the impurity concentration than the silicon carbide epitaxial layer 2 is higher N + -type silicon carbide semiconductor region 9 The spread of the depletion layer to the N + type silicon carbide semiconductor region 9 having an impurity concentration higher than that of the N − type silicon carbide epitaxial layer 2 formed by the potential is reduced, and the thickness of the energy barrier ΔEc is reduced. As a result, the thickness of the heterojunction energy barrier ΔEc can be reduced with a low gate voltage, and the control of the main current by the gate voltage is further facilitated.
In addition, after the hetero semiconductor region 3 is formed, regions having different impurity concentrations are formed in the hetero semiconductor region 3, and then the gate insulating film is formed. Thereby, there is an advantage that regions having different impurity concentrations can be arbitrarily set inside the hetero semiconductor region 3, and the application range of the element can be widened. In the present embodiment, source contact region 11 made of high-concentration N + -type polycrystalline silicon is formed in a predetermined region of hetero semiconductor region 3. Thereby, the contact resistance of the source electrode 6 can be reduced, and the on-resistance can be further reduced.

なお、上記第一、第二の実施の形態においては、第一導電型をＮ型、第二導電型をＰ型として説明しているが、その逆でもよい。すなわち、第一導電型をＰ型、第二導電型をＮ型としても同様の効果を得ることができる。また、請求項において導電型の指定がない部位、例えばヘテロ半導体領域３については、Ｎ型、Ｐ型のどちらを用いても構わない。
また、ワイドギャップ半導体を炭化珪素半導体、ワイドバンドギャップ半導体とはバンドギャップが異なる半導体材料をシリコンとして説明しているが、いずれも上記半導体材料に限定されるものではなく、ワイドギャップ半導体材料としては、ダイヤモンド、窒化ガリウム、酸化亜鉛などは無論のことであり、ワイドギャップ半導体とはバンドギャップが異なる半導体材料としては、ゲルマニウム、砒化ガリウムなどを用いることができる。
また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。 In the first and second embodiments, the first conductivity type is described as N type and the second conductivity type is defined as P type. That is, the same effect can be obtained even if the first conductivity type is P type and the second conductivity type is N type. In addition, for the portion where the conductivity type is not specified in the claims, for example, the hetero semiconductor region 3, either the N-type or the P-type may be used.
In addition, the wide gap semiconductor is described as a silicon carbide semiconductor, and the semiconductor material having a band gap different from that of the wide band gap semiconductor is described as silicon. However, both are not limited to the above semiconductor materials. Needless to say, diamond, gallium nitride, zinc oxide, and the like, and germanium, gallium arsenide, or the like can be used as a semiconductor material having a band gap different from that of a wide gap semiconductor.
Moreover, it cannot be overemphasized that the deformation | transformation in the range which does not deviate from the main point of this invention is included.

本発明の第一の実施の形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 1st embodiment of this invention. 本発明の第一の実施の形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in 1st embodiment of this invention. 本発明の第一の実施の形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in 1st embodiment of this invention. ヘテロ接合界面のバンド構造（接触前）を示す模式図である。It is a schematic diagram which shows the band structure (before contact) of a heterojunction interface. ヘテロ接合界面のバンド構造（接触後）を示す模式図である。It is a schematic diagram which shows the band structure (after contact) of a heterojunction interface. ヘテロ接合界面のバンド構造を示した模式図である。It is the schematic diagram which showed the band structure of the heterojunction interface. 本発明の第二の実施の形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 2nd embodiment of this invention. 本発明の第二の実施の形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in 2nd embodiment of this invention. 本発明の第二の実施の形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in 2nd embodiment of this invention. 本発明の第二の実施の形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in 2nd embodiment of this invention.

符号の説明Explanation of symbols

１…Ｎ＋型炭化珪素半導体基板
２…Ｎ−型炭化珪素エピタキシャル層
３…ヘテロ半導体領域 ４…ゲート絶縁膜
５…ゲート電極 ６…ソース電極
７…ドレイン電極 ８…Ｐ型炭化珪素半導体領域
９…Ｎ＋型炭化珪素半導体領域 １０…ゲート絶縁膜（ＴＥＯＳ膜）
１１…ソースコンタクト領域 １２…Ｐ型ベース領域
１３…Ｎ＋型ソース領域 １４…Ｐ型ベースコンタクト領域
２０…層間絶縁膜 ２１…溝（トレンチ）
１００…炭化珪素半導体基体 1 ... N + type silicon carbide semiconductor substrate
DESCRIPTION OF SYMBOLS 2 ... N - type silicon carbide epitaxial layer 3 ... Heterogeneous semiconductor region 4 ... Gate insulating film 5 ... Gate electrode 6 ... Source electrode 7 ... Drain electrode 8 ... P-type silicon carbide semiconductor region 9 ... N + type silicon carbide semiconductor region 10 ... Gate insulation film (TEOS film)
DESCRIPTION OF SYMBOLS 11 ... Source contact region 12 ... P-type base region 13 ... N + type source region 14 ... P-type base contact region 20 ... Interlayer insulating film 21 ... Groove (trench)
100 ... Silicon carbide semiconductor substrate

Claims (16)

ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、前記ワイドギャップ半導体基体とヘテロ接合し、且つ前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域と、前記ワイドギャップ半導体基体と前記ヘテロ半導体領域とのヘテロ接合部にゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接するように形成されたソース電極と、前記ワイドギャップ半導体基体に接するように形成されたドレイン電極とを有する半導体装置において、
前記ゲート絶縁膜が堆積膜であることを特徴とする半導体装置。 A wide-gap semiconductor substrate of a first conductivity type made of a wide-gap semiconductor, a hetero-semiconductor region heterojunction with the wide-gap semiconductor substrate and made of a semiconductor material having a different band gap from the wide-gap semiconductor, and the wide-gap semiconductor Formed in contact with the wide gap semiconductor substrate, a gate electrode disposed via a gate insulating film at a heterojunction between the substrate and the hetero semiconductor region, a source electrode formed in contact with the hetero semiconductor region, and the wide gap semiconductor substrate In a semiconductor device having a drain electrode formed,
A semiconductor device, wherein the gate insulating film is a deposited film. ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体と、前記ワイドギャップ半導体基体とヘテロ接合し、且つ前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域と、前記ヘテロ半導体領域の外周部に前記ヘテロ半導体領域を深さ方向に貫通して前記ワイドギャップ半導体基体に達するように形成された溝と、前記ワイドギャップ半導体基体と前記ヘテロ半導体領域とのヘテロ接合部の前記溝内部にゲート絶縁膜を介して配置されたゲート電極と、前記ヘテロ半導体領域に接するように形成されたソース電極と、前記ワイドギャップ半導体基体に接するように形成されたドレイン電極とを有する半導体装置において、
前記ゲート絶縁膜が堆積膜であることを特徴とする半導体装置。 A wide-gap semiconductor substrate of a first conductivity type made of a wide-gap semiconductor, a hetero-semiconductor region heterojunction with the wide-gap semiconductor substrate and made of a semiconductor material having a band gap different from that of the wide-gap semiconductor, and the hetero-semiconductor region A groove formed in the outer periphery of the hetero semiconductor region so as to penetrate the hetero semiconductor region in the depth direction and reach the wide gap semiconductor substrate; and the inside of the groove of the hetero junction between the wide gap semiconductor substrate and the hetero semiconductor region A semiconductor device having a gate electrode disposed through a gate insulating film, a source electrode formed in contact with the hetero semiconductor region, and a drain electrode formed in contact with the wide gap semiconductor substrate.
A semiconductor device, wherein the gate insulating film is a deposited film. 前記ワイドギャップ半導体基体の一部に、前記ヘテロ半導体領域に接続するように、第二導電型のワイドギャップ半導体領域が形成されていることを特徴とする請求項１又は２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a second conductivity type wide gap semiconductor region is formed in a part of the wide gap semiconductor substrate so as to be connected to the hetero semiconductor region. 前記ゲート絶縁膜を介して前記ゲート電極と対向した前記ワイドギャップ半導体基体の一部に、該ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域が形成され、且つ前記第一導電型のワイドギャップ半導体領域が前記ヘテロ半導体領域に接続していることを特徴とする請求項１乃至３の何れかに記載の半導体装置。   A first conductivity type wide gap semiconductor region having an impurity concentration higher than the impurity concentration of the wide gap semiconductor substrate is formed in a part of the wide gap semiconductor substrate facing the gate electrode through the gate insulating film, 4. The semiconductor device according to claim 1, wherein the wide-gap semiconductor region of the first conductivity type is connected to the hetero semiconductor region. 前記ヘテロ半導体領域に不純物濃度が異なる領域を有することを特徴とする請求項１乃至４の何れかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the hetero semiconductor region includes regions having different impurity concentrations. 前記堆積膜がＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成された酸化シリコン膜であることを特徴とする請求項１乃至５の何れかに記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the deposited film is a silicon oxide film formed by a chemical vapor deposition method using TEOS as a material gas. 前記ワイドギャップ半導体が炭化珪素であることを特徴とする請求項１乃至６の何れかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the wide gap semiconductor is silicon carbide. 前記ワイドギャップ半導体とはバンギャップの異なる半導体材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくともいずれかであることを特徴とする請求項１乃至７の何れかに記載の半導体装置。   The semiconductor device according to claim 1, wherein a semiconductor material having a van gap different from that of the wide gap semiconductor is at least one of single crystal silicon, polycrystalline silicon, and amorphous silicon. ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、前記ワイドギャップ半導体基体とヘテロ接合し、前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域を選択的に形成する工程と、
前記ワイドギャップ半導体基体及び前記ヘテロ半導体領域の上に堆積膜からなる前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ヘテロ半導体領域に接するようにソース電極を形成する工程と、
前記ワイドギャップ半導体基体に接するようにドレイン電極を形成する工程と
を有することを特徴とする請求項１乃至８の何れかに記載の半導体装置の製造方法。 A hetero semiconductor region made of a semiconductor material having a band gap different from that of the wide gap semiconductor is selectively formed on the wide-gap semiconductor substrate of the first conductivity type made of a wide gap semiconductor. And a process of
Forming the gate insulating film made of a deposited film on the wide gap semiconductor substrate and the hetero semiconductor region;
Forming a gate electrode on the gate insulating film;
Forming a source electrode in contact with the hetero semiconductor region;
A method of manufacturing a semiconductor device according to claim 1, further comprising: forming a drain electrode so as to be in contact with the wide gap semiconductor substrate. ワイドギャップ半導体からなる第一導電型のワイドギャップ半導体基体の上に、前記ワイドギャップ半導体基体とヘテロ接合し、前記ワイドギャップ半導体とはバンドギャップの異なる半導体材料からなるヘテロ半導体領域を形成する工程と、
前記ヘテロ半導体領域を深さ方向に貫通して前記ワイドギャップ半導体基体に達する溝を形成する工程と、
少なくとも前記溝の内部に堆積膜からなる前記ゲート絶縁膜を形成する工程と、
少なくとも前記溝の内部の前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ヘテロ半導体領域に接するようにソース電極を形成する工程と、
前記ワイドギャップ半導体基体に接するようにドレイン電極を形成する工程と
を有することを特徴とする請求項２乃至８の何れかに記載の半導体装置の製造方法。 Forming a hetero semiconductor region made of a semiconductor material having a band gap different from that of the wide gap semiconductor on the wide gap semiconductor substrate of the first conductivity type made of a wide gap semiconductor; ,
Forming a groove that penetrates the hetero semiconductor region in a depth direction and reaches the wide gap semiconductor substrate;
Forming the gate insulating film made of a deposited film at least inside the trench;
Forming a gate electrode on at least the gate insulating film inside the trench;
Forming a source electrode in contact with the hetero semiconductor region;
The method of manufacturing a semiconductor device according to claim 2, further comprising: forming a drain electrode so as to be in contact with the wide gap semiconductor substrate. 前記ワイドギャップ半導体基体の一部に第二導電型のワイドギャップ半導体領域を形成し、その後、前記第二導電型のワイドギャップ半導体領域に接続するように前記ヘテロ半導体領域を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。   Forming a second conductivity type wide gap semiconductor region in a part of the wide gap semiconductor substrate, and then forming the hetero semiconductor region so as to be connected to the second conductivity type wide gap semiconductor region; A method for manufacturing a semiconductor device according to claim 9 or 10. 前記ワイドギャップ半導体基体の一部に、前記ワイドギャップ半導体基体の不純物濃度より高い不純物濃度を有する第一導電型のワイドギャップ半導体領域を形成し、その後、前記第一導電型のワイドギャップ半導体領域に接続するように前記ヘテロ半導体領域を形成することを特徴とする請求項９乃至１１に記載の半導体装置の製造方法。   Forming a first-conductivity-type wide-gap semiconductor region having an impurity concentration higher than that of the wide-gap semiconductor substrate in a part of the wide-gap semiconductor substrate; The method of manufacturing a semiconductor device according to claim 9, wherein the hetero semiconductor region is formed so as to be connected. 前記ヘテロ半導体領域の形成後、前記ヘテロ半導体領域に不純物濃度が異なる領域を形成し、その後、前記ゲート絶縁膜を形成することを特徴とする請求項９乃至１２に記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 9, wherein after forming the hetero semiconductor region, regions having different impurity concentrations are formed in the hetero semiconductor region, and then the gate insulating film is formed. 前記堆積膜がＴＥＯＳを材料ガスに用いた化学的気相成長法によって形成する酸化シリコン膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。   11. The method for manufacturing a semiconductor device according to claim 9, wherein the deposited film is a silicon oxide film formed by chemical vapor deposition using TEOS as a material gas. 前記ワイドギャップ半導体が炭化珪素であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。   11. The method for manufacturing a semiconductor device according to claim 9, wherein the wide gap semiconductor is silicon carbide. 前記ワイドギャップ半導体とはバンギャップの異なる半導体材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくともいずれかであることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 9, wherein a semiconductor material having a van gap different from that of the wide gap semiconductor is at least one of single crystal silicon, polycrystalline silicon, and amorphous silicon.
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