JP4049095B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
炭化珪素(以下SiC)はバンドギャップが広く、また、最大絶縁破壊電界がシリコン(以下Si)と比較して一桁も大きい。さらに、SiCの自然酸化物はSiO2であり、Siと同様の方法により容易にSiCの表面上に熱酸化膜を形成することができる。このため、SiCは電気自動車の高速/高電圧スイッチング素子、特に高電力ユニ/バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
縦型MOSFETは、電力用半導体デバイスへのSiC適用を考える上で重要なデバイスである。MOSFETは電圧駆動型デバイスであるため、素子の並列駆動が可能であり、駆動回路も簡素である。また、ユニポーラデバイスであるために高速スイッチングが可能である。従来技術におけるSiCパワーMOSFETとしては、例えば下記特許文献1に開示されているものがある。
従来例におけるデバイス断面構造について説明する。本構造では、高濃度N+型SiC基板上にN−型SiCドリフト領域が形成されている。そして、ドリフト領域の表層部における所定領域にはP型ウエル領域が形成され、P型ウエル領域内にはN+型ソース領域とP+型コンタクト領域が形成されている。また、P型ウエル領域の表層には、N+型ソース領域と接続されてN−型蓄積型チャネル領域が形成されている。また、ドリフト領域の表層部には、蓄積型チャネル領域と接続されてN+型領域が形成されている。蓄積型チャネル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。そして、P+型コンタクト領域及びN+型ソース領域に接するようにソース電極が形成されるとともに、N+型SiC基板の裏面にはドレイン電極が形成されている。
このパワーMOSFETの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向した蓄積型チャネルの表層に電子の蓄積層が形成される。その結果、ドレイン領域からドリフト領域、ゲート絶縁膜下のN+型領域、蓄積型チャネル領域、ソース領域を経て、ソース電極へと電流が流れる。
また、ゲート電極に印加された電圧を取り去ると、蓄積型チャネルはP型ウエル領域とのビルトインポテンシャルによって空乏化される。その結果、ゲート絶縁膜下のN+型領域から蓄積型チャネル領域へと電流が流れなくなり、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
Silicon carbide (hereinafter referred to as SiC) has a wide band gap, and the maximum breakdown electric field is an order of magnitude larger than that of silicon (hereinafter referred to as Si). Further, the natural oxide of SiC is SiO 2 , and a thermal oxide film can be easily formed on the surface of SiC by the same method as Si. For this reason, SiC is expected to be a very excellent material when used as a high-speed / high-voltage switching element of an electric vehicle, particularly as a high-power uni / bipolar element.
The vertical MOSFET is an important device in considering application of SiC to a power semiconductor device. Since a MOSFET is a voltage-driven device, elements can be driven in parallel and the drive circuit is simple. Moreover, since it is a unipolar device, high-speed switching is possible. As a SiC power MOSFET in the prior art, for example, there is one disclosed in
A device cross-sectional structure in a conventional example will be described. In this structure, an N − type SiC drift region is formed on a high concentration N + type SiC substrate. A P-type well region is formed in a predetermined region in the surface layer portion of the drift region, and an N + -type source region and a P + -type contact region are formed in the P-type well region. Further, an N − -type accumulation channel region is formed on the surface layer of the P-type well region so as to be connected to the N + -type source region. Further, an N + type region is formed in the surface layer portion of the drift region so as to be connected to the storage type channel region. A gate electrode is disposed on the storage channel region via a gate insulating film, and the gate electrode is covered with an interlayer insulating film. A source electrode is formed so as to be in contact with the P + type contact region and the N + type source region, and a drain electrode is formed on the back surface of the N + type SiC substrate.
The operation of this power MOSFET is that when a positive voltage is applied to the gate electrode while a voltage is applied between the drain electrode and the source electrode, electrons are applied to the surface of the storage channel facing the gate electrode. A storage layer is formed. As a result, current flows from the drain region to the source electrode through the drift region, the N + type region under the gate insulating film, the storage channel region, and the source region.
When the voltage applied to the gate electrode is removed, the storage channel is depleted by the built-in potential with the P-type well region. As a result, no current flows from the N + -type region under the gate insulating film to the storage channel region, and the drain electrode and the source electrode are electrically insulated and exhibit a switching function.
次に、従来のSiCパワーMOSFETの製造方法の一例について説明する。
まず、N+型SiC基板の上に例えば不純物濃度が1×1014〜1×1018cm−3、厚さが1〜100μmのN−型SiCドリフト領域が形成されている。
次いで、マスク材を用いて、例えば100〜1000℃の高温でアルミニウムイオンを10k〜3M(eV)の加速電圧で多段注入し、P型ウエル領域を形成する。総ドーズ量は例えば1×1012〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次いで、マスク材を用いて例えば100〜1000℃の高温でアルミニウムイオンを10k〜1M(eV)の加速電圧で多段注入し、P+型コンタクト領域を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次いで、マスク材を用いて例えば100〜1000℃の高温で燐イオンを10k〜1M(eV)の加速電圧で多段注入し、N+型ソース領域を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
次いで、マスク材を用いて例えば100〜1000℃の高温で窒素イオンを10k〜1M(eV)の加速電圧で多段注入し、N−型蓄積型チャネル領域とN+型領域を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
次いで、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
次いで、ゲート絶縁膜を1200℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極を形成する。次に、層間膜としてCVD酸化膜を堆積する。
その後、層間膜に対し、N+型ソース領域及びP+型コンタクト領域上にコンタクトホールを開孔し、ソース電極を形成する。また、N+型基板の裏面にドレイン電極として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、従来のSiCパワーMOSFETが完成する。
Next, an example of a method for manufacturing a conventional SiC power MOSFET will be described.
First, an N − type SiC drift region having, for example, an impurity concentration of 1 × 10 14 to 1 × 10 18 cm −3 and a thickness of 1 to 100 μm is formed on the N + type SiC substrate.
Next, using a mask material, for example, aluminum ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 3 M (eV) to form a P-type well region. The total dose is, for example, 1 × 10 12 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
Next, using a mask material, for example, aluminum ions are multi-stage implanted at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C. to form a P + -type contact region. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, boron or gallium may be used as the P-type impurity in addition to aluminum.
Next, using a mask material, for example, phosphorus ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 M (eV) to form an N + type source region. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 . Of course, as the N-type impurity, nitrogen, arsenic or the like may be used in addition to phosphorus.
Next, using a mask material, for example, nitrogen ions are implanted in a multistage manner at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of 100 to 1000 ° C. to form an N − type accumulation channel region and an N + type region. The total dose is, for example, 1 × 10 14 to 1 × 10 16 / cm 2 .
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
Next, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
Next, a gate insulating film is formed by thermal oxidation at about 1200 ° C., and then a gate electrode is formed using, for example, polycrystalline silicon. Next, a CVD oxide film is deposited as an interlayer film.
Thereafter, a contact hole is formed in the interlayer film on the N + type source region and the P + type contact region to form a source electrode. Further, a metal film is deposited as a drain electrode on the back surface of the N + type substrate, and heat-treated at, for example, about 600 to 1400 ° C. to complete an existing SiC power MOSFET as an ohmic electrode.
上記従来技術の問題点を以下に説明する。
このような、イオン注入によってP型ウエル領域を形成する従来のSiCパワーMOSFETでは、ウエル領域30を十分に深く形成することが難しい。それゆえパンチスルーが起きるのを防ぐために、通常、P型ウエル領域のP型不純物濃度は大きくなるように設計されている。
ところで、窒素イオンをイオン注入して、N−型蓄積型チャネル領域とゲート絶縁膜下のN+型領域を形成するとき、P型不純物を補償してN−型蓄積型チャネル領域を形成するためには、半導体基体中に注入する窒素イオンの濃度が、P型ウエル領域のP型不純物濃度以上となるようにしなくてはならない。それゆえ、ゲート絶縁膜下のN+型領域のN型不純物濃度は、P型ウエル領域のP型不純物濃度よりも大きく形成される。
しかしながら、ゲート絶縁膜下にこのようなP型ウエル領域よりも不純物濃度の大きいN+型領域が形成されると、ドレイン電極に高電圧が印加された時、高濃度のN+型領域にドレイン電界が集中してしまう。その結果、半導体素子内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題が生じる。また、通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求される(アバランシェ耐量)が、従来のSiC MOSFETではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することを目的とする。
The problems of the prior art will be described below.
In such a conventional SiC power MOSFET in which the P-type well region is formed by ion implantation, it is difficult to form the
By the way, when nitrogen ions are implanted to form an N − -type storage channel region and an N + -type region under the gate insulating film, the N − -type storage channel region is formed by compensating for the P-type impurities. For this, the concentration of nitrogen ions implanted into the semiconductor substrate must be equal to or higher than the P-type impurity concentration in the P-type well region. Therefore, the N type impurity concentration of the N + type region under the gate insulating film is formed higher than the P type impurity concentration of the P type well region.
However, when such an N + type region having an impurity concentration higher than that of the P type well region is formed under the gate insulating film, when a high voltage is applied to the drain electrode, the drain is formed in the high concentration N + type region. The electric field is concentrated. As a result, the gate insulating film breaks down before the avalanche breakdown occurs in the semiconductor element, causing a problem that a desired breakdown voltage cannot be obtained. In a normal power device, when an avalanche current flows, it is required to withstand a constant current (avalanche resistance). There was a problem of very small values.
The present invention has been made in order to solve the problems of the prior art as described above, and provides a high breakdown voltage semiconductor device and a method for manufacturing the same capable of suppressing a large electric field from being applied to a gate insulating film even with respect to a high drain electric field. The purpose is to provide.
上記課題を解決するために、本発明は、半導体基体に形成される第1導電型のドレイン領域と、該ドレイン領域と接続される第1導電型のドリフト領域と、該ドリフト領域表層に形成される所定深さを有する溝と、該溝の底面に接して形成される、所定深さを有する第2導電型のウエル領域と、該ウエル領域内の表層部に形成される第1導電型のソース領域と、少なくとも前記ウエル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを備え、前記ゲート絶縁膜が前記溝の側壁を覆うように延設され、前記溝の側壁を覆う絶縁膜の厚さが、前記溝底面に形成されるゲート絶縁膜の厚さよりも厚く形成されている。 In order to solve the above-described problems, the present invention is formed on a first conductivity type drain region formed in a semiconductor substrate, a first conductivity type drift region connected to the drain region, and a drift region surface layer. A groove having a predetermined depth, a second conductivity type well region formed in contact with the bottom surface of the groove, and a first conductivity type formed in a surface layer portion in the well region. A source region, a gate insulating film formed on at least the well region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source connected to the source region The gate insulating film extends so as to cover the side wall of the groove, and the thickness of the insulating film covering the side wall of the groove is larger than the thickness of the gate insulating film formed on the bottom surface of the groove Is formed .
本発明によれば、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the high voltage semiconductor device which can suppress that a big electric field is applied to a gate insulating film also with respect to a high drain electric field, and its manufacturing method can be provided.
以下、本発明の実施の形態を図面に従って詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本実施の形態で用いられる炭化珪素(SiC)のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。また、本実施の形態では、すべてドレイン電極120を半導体基板裏面に形成し、ソース電極60を基板表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし、例えばドレイン電極120をソース電極60と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
また、本実施の形態においては、例えばドレイン領域10がN型、ウエル領域30がP型となるような構成で説明したが、N型、P型の組み合わせはこの限りではなく、例えばドレイン領域10がP型、ウエル領域30がN型となるような構成にしてもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
The polytype of silicon carbide (SiC) used in this embodiment is typically 4H, but other polytypes such as 6H and 3C may be used. Further, in the present embodiment, the semiconductor device has been described in which the
In the present embodiment, the
Furthermore, it goes without saying that modifications are included within the scope not departing from the gist of the present invention.
(実施の形態1)
図1は本発明によって製造される半導体装置の実施の形態1を示している。図に示すように、高濃度N+型SiC基板(ドレイン領域)10上にN−型SiCドリフト領域20が形成されている。そして、ドリフト領域20の表層部における所定領域には所定深さを有する溝142が形成されている。その溝142の底面に接して、ドリフト領域20の表層にP型ウエル領域30が形成されている。P型ウエル領域30内にはN+型ソース領域40とP+型コンタクト領域50が形成されている。また、P型ウエル領域30の表層には、N−型蓄積型チャネル領域102が、N+型ソース領域40と接続され、かつ側壁がP型ウエル領域30の側壁とほぼ一致するように形成されている。さらに、P型ウエル領域30に囲まれる溝142凸部のドリフト領域20の表層には、N+型領域170が形成されている。蓄積型チャネル領域102上にはゲート絶縁膜92を介してゲート電極80が配置されるが、ゲート絶縁膜92は溝142の側壁及びN+型領域170上まで延設されており、特に溝142の側壁の絶縁膜93は膜厚が蓄積型チャネル領域102上の絶縁膜92よりも厚く形成されている。ゲート電極80は層間絶縁膜70にて覆われている。そして、P+型コンタクト領域50及びN+型ソース領域40に接するようにソース電極60が形成されるとともに、N+型SiC基板10の裏面にはドレイン電極120が形成されている。
(Embodiment 1)
FIG. 1 shows a first embodiment of a semiconductor device manufactured according to the present invention. As shown in the figure, an N − type
この実施の形態の半導体装置の動作について説明する。なお、基本的な動作は上記従来のSiCパワーMOSFETのそれと同様である。すなわち、ドレイン電極120とソース電極60との間に電圧が印加された状態で、ゲート電極80に正の電圧が印加されると、ゲート電極80に対向した蓄積型チャネル領域102の表層に電子の蓄積層が形成される。その結果、ドレイン電極120からドレイン領域10、ドリフト領域20、蓄積型チャネル領域102、ソース領域40を経て、ソース電極60へと電流が流れる。
また、ゲート電極80に印加された電圧を取り去ると、蓄積型チャネル領域102はP型ウエル領域30とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域20から蓄積型チャネル領域102へと電流が流れなくなり、ドレイン電極120とソース電極60との間は電気的に絶縁される。このように、本実施の形態の半導体装置はスイッチング機能を示すことになる。
The operation of the semiconductor device of this embodiment will be described. The basic operation is the same as that of the conventional SiC power MOSFET. That is, when a positive voltage is applied to the
Further, when the voltage applied to the
次に、本実施の形態で示した半導体装置の製造方法の一例を、図2(a)〜図3(h)の断面図を用いて説明する。
図2(a)の工程においては、N+型SiC基板10の上に例えば不純物濃度が1×1014〜1×1018cm−3、厚さが1〜100μmのN−型SiCドリフト領域20が形成されている。SiC基板は六方晶系で、表面の面方位が(0001)シリコン面とした。
図2(b)の工程においては、マスク材156を用いて、例えば深さ0.1〜10μmの溝142を形成する。次に、同じくマスク材156を用いて例えば100〜1000℃の高温でアルミニウムイオン130を10k〜3M(eV)の加速電圧で多段注入し、P型ウエル領域30を形成する。総ドーズ量は例えば1×1012〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図2(c)の工程においては、マスク材157を用いて、例えば100〜1000℃の高温でアルミニウムイオン131を10k〜1M(eV)の加速電圧で多段注入し、P+型コンタクト領域50を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図2(d)の工程においては、マスク材158を用いて、例えば100〜1000℃の高温で燐イオン132を10k〜1M(eV)の加速電圧で多段注入し、N+型ソース領域40を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図2(e)の工程においては、マスク材159を用いて、例えば100〜1000℃の高温で窒素イオン161を10k〜1M(eV)の加速電圧で多段注入し、N−型蓄積型チャネル領域102、及びN+型領域170を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図2(f)の工程においては、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
図3(g)の工程においては、ゲート絶縁膜を1200℃程度での熱酸化により形成する。この際、溝142の底面は(0001)シリコン面であり、溝142の側壁は(112バー0)面であるから、異方性熱酸化により酸化膜厚は溝142の側壁の方が厚く形成される。溝142底面に形成された絶縁膜を92、側壁に形成された絶縁膜を93とすると、絶縁膜93は絶縁膜92の2〜3倍程度厚く成長している。
図3(h)の工程においては、例えば多結晶シリコンによりゲート電極80を形成する。次に、層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対し、N+型ソース領域40及びP+型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する。また、N+型基板10の裏面にドレイン電極120として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図1に示す実施の形態1としての半導体装置が完成する。
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the process of FIG. 2A, an N − type
In the step of FIG. 2B, a
In the step of FIG. 2C, using the
In the step of FIG. 2D, using the
In the step of FIG. 2 (e), the using the
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the process of FIG. 2F, heat treatment is performed at 1000 to 1800 ° C., for example, to activate the implanted impurities.
In the step of FIG. 3G, a gate insulating film is formed by thermal oxidation at about 1200 ° C. At this time, since the bottom surface of the
In the step of FIG. 3H, the
Thereafter, although not particularly illustrated, a contact hole is formed in the
以上のように本実施の形態の半導体装置は、半導体基体に形成される第1導電型、ここではN型のドレイン領域(SiC基板)10と、該ドレイン領域10と接続されて形成されるN型のドリフト領域20と、該ドリフト領域20の表層の所定領域に形成される、所定深さを有する溝142と、該溝142の底面に接して形成される、所定深さを有する第2導電型、ここではP型のウエル領域30と、該ウエル領域30内の表層部の所定領域に形成されるN型のソース領域40と、少なくともウエル領域30上に形成されるゲート絶縁膜92(93)と、該ゲート絶縁膜92(93)上に形成されるゲート電極80と、ドレイン領域10に接続されるドレイン電極120と、ソース領域40に接続されるソース電極60とを備えている。
このように本半導体装置では、溝142を形成し、その溝142の底面に接してP型ウエル領域30を形成することで、P型ウエル領域30に囲まれるドリフト領域20の表層に形成されたゲート絶縁膜92(93)を、水平ではなく凸型に形成できる。このため、ゲート絶縁膜92(93)の直下にN+型領域170が形成されていても、ゲート絶縁膜92(93)に及ぶドレイン電界をウエル領域30によりさらに効果的に緩和できるから、従来に比べてゲート絶縁膜92(93)に大きな電界がかからない。その結果、半導体装置内部でアバランシェ降伏が起きる前に、ゲート絶縁膜92(93)がブレークダウンを起こすことを防止でき、素子耐圧が向上する。
また、ソース領域40及びドリフト領域20と接続され、かつ側壁がウエル領域30の側壁とほぼ一致するように第1導電型の蓄積型チャネル領域102が形成され、少なくとも該蓄積型チャネル領域102上にゲート絶縁膜92(93)が形成されている。このように蓄積型チャネルを用いているので、オン抵抗をさらに低減することができる。
また、ゲート絶縁膜92(93)が溝142の側壁を覆うように延設され、溝142の側壁を覆う絶縁膜93の厚さが、溝142の底面に形成されるゲート絶縁膜92の厚さよりも厚く形成されている。このように溝142の側壁を覆うゲート絶縁膜93の厚さを、蓄積型チャネル領域102上のゲート絶縁膜92より厚く形成することにより、溝142の側壁を覆うゲート絶縁膜93の絶縁破壊電圧を大きくできる。その結果、ゲート絶縁膜92(93)でのブレークダウンがさらに起きにくく、素子耐圧を向上できる。
なお、ゲート絶縁膜92(93)は、異方性熱酸化により溝側壁の絶縁膜93で溝底面の絶縁膜92よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をCVD酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、本実施の形態の製造方法は、図2(b)に示したように、半導体基体上にマスク材156を堆積する第1の工程と、該マスク材156をパターニングする第2の工程と、マスク材156を用いて半導体基体をエッチングし、所定深さを有する溝142を設ける第3の工程と、マスク材156越しに半導体基体中に不純物を導入することで、ウエル領域30を形成する第4の工程とを少なくとも含む。この構成により、溝142とP型ウエル領域30を同一マスクで形成できるから、2枚のマスクを用いて溝142とP型ウエル領域30を形成する従来の製造方法に比べて、半導体装置をより簡単に製造できる特長がある。
また、図2(e)に示したように、マスク材159越しに半導体基体中に不純物を導入することで、蓄積チャネル領域102を形成する工程を少なくとも含む。これにより溝142の形成、ウエル領域30の形成と、蓄積チャネル領域102の形成を同一マスクにより行うことができるため、同一マスクを用いない場合に比べて、半導体装置をより容易に作製できる。また、蓄積チャネル領域102の形成時、ゲート絶縁膜92(93)の直下にN+型領域が形成されないため、ゲート絶縁膜92(93)へのドレイン電界集中を回避できる。
また、半導体基体として、炭化珪素半導体を用いている。このように半導体基体として炭化珪素を用いることで、シリコン半導体に比べ、高耐圧性、高キャリア移動度、高飽和ドリフト速度を容易に確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。さらに、半導体基体として、特に六方晶系の炭化珪素半導体を用い、かつ基体表面の面方位が(0001)シリコン面としたので、溝142の側壁面は表面の(0001)シリコン面よりも反応性の高い面方位とすることができる。
また、図3(g)に示したように、ゲート絶縁膜92(93)を熱酸化により形成する工程を有し、該工程においては、異方性熱酸化により、溝142の底面に比べ側面の膜厚が厚い膜を形成する。溝142の側壁面は溝142の底面の(0001)シリコン面よりも反応性が高いため、熱酸化により溝142の底面に比べ側面の膜厚が厚い絶縁膜を容易に形成できる。
As described above, the semiconductor device according to the present embodiment has a first conductivity type, here N-type drain region (SiC substrate) 10 formed on a semiconductor substrate, and an N formed by being connected to the
As described above, in this semiconductor device, the
Also, a first conductivity type
Further, the gate insulating film 92 (93) extends so as to cover the side wall of the
The gate insulating film 92 (93) has been described as an example in which the insulating
In addition, as shown in FIG. 2B, the manufacturing method of the present embodiment includes a first step of depositing a
Further, as shown in FIG. 2E, at least a step of forming the
A silicon carbide semiconductor is used as the semiconductor substrate. By using silicon carbide as the semiconductor substrate in this manner, it is possible to easily ensure high pressure resistance, high carrier mobility, and high saturation drift speed as compared with silicon semiconductors. For this reason, it can be used for a high-speed switching element or a high power element. Furthermore, since a hexagonal silicon carbide semiconductor is used as the semiconductor substrate and the surface orientation of the substrate surface is a (0001) silicon surface, the side wall surface of the
In addition, as shown in FIG. 3G, a step of forming the gate insulating film 92 (93) by thermal oxidation is performed, and in this step, the side surface is compared with the bottom surface of the
(実施の形態2)
図4は本発明によって製造される半導体装置の実施の形態2を示している。
この実施の形態の半導体装置と実施の形態1との相違点は、実施の形態1でゲート絶縁膜92の下に形成されたN+型領域170が、実施の形態2では形成されていない点である。
その他の構造と半導体装置の動作については実施の形態1と同様である。
次に、本実施の形態で示した半導体装置の製造方法の一例を、図5(a)〜図6(g)の断面図を用いて説明する。
図5(a)の工程においては、N+型SiC基板10の上に例えば不純物濃度が1×1014〜1×1018cm−3、厚さが1〜100μmのN−型SiCドリフト領域20が形成されている。SiC基板は六方晶系で、表面の面方位が(0001)シリコン面とした。
図5(b)の工程においては、マスク材156を用いて、例えば深さ0.1〜10μmの溝142を形成する。次に、同じくマスク材156を用いて例えば100〜1000℃の高温でアルミニウムイオン130を10k〜3M(eV)の加速電圧で多段注入し、P型ウエル領域30を形成する。総ドーズ量は例えば1×1012〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図5(c)の工程においては、同じくマスク材156を用いて、例えば100〜1000℃の高温で窒素イオン133を10k〜1M(eV)の加速電圧で多段注入し、N−型蓄積型チャネル領域102を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。
以上の工程により、溝142、ウエル領域30と蓄積型チャネル領域102を、同一マスク材156を用いて形成できた。
図5(d)の工程においては、マスク材157を用いて、例えば100〜1000℃の高温でアルミニウムイオン131を10k〜1M(eV)の加速電圧で多段注入し、P+型コンタクト領域50を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図5(e)の工程においては、マスク材158を用いて、例えば100〜1000℃の高温で燐イオン132を10k〜1M(eV)の加速電圧で多段注入し、N+型ソース領域40を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図5(f)の工程においては、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
図6(g)の工程においては、ゲート絶縁膜92(93)を1200℃程度での熱酸化により形成する。この際、溝142の底面は(0001)シリコン面であり、溝142の側壁は(112バー0)面であるから、異方性熱酸化により酸化膜厚は溝142の側壁の方が厚く形成される。溝142の底面に形成された絶縁膜を92、側壁に形成された絶縁膜を93とすると、絶縁膜93は絶縁膜92の2〜3倍程度厚く成長している。次に、例えば多結晶シリコンによりゲート電極80を形成し、層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対し、N+型ソース領域40及びP+型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する。また、N+型基板10の裏面にドレイン電極120として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図4に示す実施の形態2としての半導体装置が完成する。
(Embodiment 2)
FIG. 4 shows a second embodiment of a semiconductor device manufactured according to the present invention.
The difference between the semiconductor device of this embodiment and the first embodiment is that the N + type region 170 formed under the
Other structures and operations of the semiconductor device are the same as those in the first embodiment.
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the process of FIG. 5A, an N − type
In the step of FIG. 5B, a
In the step of FIG. 5 (c), also using a
Through the above steps, the
In the process of FIG. 5D, using the
In the step shown in FIG. 5E, using the
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the step of FIG. 5F, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
In the step of FIG. 6G, the gate insulating film 92 (93) is formed by thermal oxidation at about 1200 ° C. At this time, since the bottom surface of the
Thereafter, although not particularly illustrated, a contact hole is formed in the
この半導体装置においては、ゲート絶縁膜92(93)下にN+型領域170が形成されないため、実施の形態1と比べてさらに効果的にゲート絶縁膜へのドレイン電界集中を回避できる。
また、溝142の形成、ウエル領域30の形成と、蓄積チャネル領域102の形成をすべて同一マスクにより行うことができるため、実施の形態1に比べて半導体装置をより容易に作製できる特長がある。
なお、ゲート絶縁膜92(93)は、異方性熱酸化により溝側壁の絶縁膜93で溝底面の絶縁膜92よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をCVD酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
In this semiconductor device, since the N + -
Further, since the formation of the
The gate insulating film 92 (93) has been described as an example in which the insulating
(実施の形態3)
図7は本発明によって製造される半導体装置の実施の形態3を示している。図に示すように、高濃度N+型SiC基板10上にN−型SiCドリフト領域20が形成されている。そして、ドリフト領域20上にはP型電界保護領域110が積層されている。この電界保護領域110の表層部における所定領域には、深さ方向に電界保護領域110を貫通し、ドリフト領域20に達する溝140が形成されている。そして、溝140の底面に接して、ドリフト領域20の表層にP型ウエル領域30が形成されている。P型ウエル領域30内にはN+型ソース領域40とP+型コンタクト領域50が形成されている。また、P型ウエル領域30の表層には、N−型蓄積型チャネル領域100が、N+型ソース領域40及びドリフト領域20と接続して形成されている。蓄積型チャネル領域100の上にはゲート絶縁膜90を介してゲート電極80が配置されている。ゲート電極80は層間絶縁膜70にて覆われている。そして、P+型コンタクト領域50及びN+型ソース領域40に接するようにソース電極60が形成されるとともに、N+型SiC基板10の裏面にはドレイン電極120が形成されている。
(Embodiment 3)
FIG. 7 shows a third embodiment of a semiconductor device manufactured according to the present invention. As shown in the figure, an N − type
この実施の形態の半導体装置の動作について説明する。なお、基本的な動作は上記従来のSiCパワーMOSFETのそれと同様である。すなわち、ドレイン電極120とソース電極60との間に電圧が印加された状態で、ゲート電極80に正の電圧が印加されると、ゲート電極80に対向した蓄積型チャネル領域100の表層に電子の蓄積層が形成される。その結果、ドレイン領域10からドリフト領域20、蓄積型チャネル領域100、ソース領域40を経て、ソース電極60へと電流が流れる。
また、ゲート電極80に印加された電圧を取り去ると、蓄積型チャネル領域100はP型ウエル領域30とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域20から蓄積型チャネル領域100へと電流が流れなくなり、ドレイン電極120とソース電極60との間は電気的に絶縁され、スイッチング機能を示すことになる。
The operation of the semiconductor device of this embodiment will be described. The basic operation is the same as that of the conventional SiC power MOSFET. That is, when a positive voltage is applied to the
Further, when the voltage applied to the
次に、本実施の形態で示した半導体装置の製造方法の一例を、図8(a)〜図9(g)の断面図を用いて説明する。
図8(a)の工程においては、N+型SiC基板10の上に例えば不純物濃度が1×1014〜1×1018cm−3、厚さが1〜100μmのN−型SiCドリフト領域20が形成されている。さらにドリフト領域20上には例えば不純物濃度が1×1014〜1×1020cm−3、厚さが0.01〜2μmのP型電界保護領域110が形成されている。なお、SiC基板は六方晶系で、表面の面方位が(0001)シリコン面とした。
図8(b)の工程においては、マスク材150を用いて、深さ方向に電界保護領域110を貫通し、ドリフト領域20に達する、例えば深さ0.1〜10μmの溝140を形成する。次に、同じくマスク材150を用いて例えば100〜1000℃の高温でアルミニウムイオン130を10k〜3M(eV)の加速電圧で多段注入し、P型ウエル領域30を形成する。総ドーズ量は例えば1×1012〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図8(c)の工程においては、例えばエピタキシャル成長により、不純物濃度が1×1014〜1×1018cm−3、厚さが0.01〜2μmのN−型蓄積チャネル領域100を形成する。
図8(d)の工程においては、マスク材151を用いて、例えば100〜1000℃の高温でアルミニウムイオン131を10k〜1M(eV)の加速電圧で多段注入し、P+型コンタクト領域50を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図8(e)の工程においては、マスク材152を用いて、例えば100〜1000℃の高温で燐イオン132を10k〜1M(eV)の加速電圧で多段注入し、N+型ソース領域40を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図8(f)の工程においては、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
図9(g)の工程においては、ゲート絶縁膜90を1200℃程度での熱酸化により形成する。この際、溝140の底面は(0001)シリコン面であり、溝140の側壁は(112バー0)面であるから、異方性熱酸化により酸化膜厚は溝140の側壁の方が厚く形成される。
次に、例えば多結晶シリコンによりゲート電極80を形成し、層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対し、N+型ソース領域40及びP+型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する。また、N+型基板10の裏面にドレイン電極120として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図7に示す実施の形態3としての半導体装置が完成する。
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the process of FIG. 8A, an N − type
In the step of FIG. 8B, using the
In the step of FIG. 8C, the N − type
8D, using the
8E, using the
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the process of FIG. 8F, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
In the step of FIG. 9G, the
Next, the
Thereafter, although not particularly illustrated, a contact hole is formed in the
この半導体装置においては、溝140が形成されないドリフト領域20の表層に、第2導電型の電界保護領域110が形成されている。また、電界保護領域110が、ゲート絶縁膜90の下の領域に、蓄積型チャネル領域100を介して形成されている。これにより高ドレイン電界に対してゲート絶縁膜90に大きな電界がかかることを抑制できる。その結果、実施の形態1、2の半導体装置よりもさらに効果的にゲート絶縁膜にかかるドレイン電界を緩和できる。
なお、ゲート絶縁膜90は、異方性熱酸化により溝140の側壁で溝140の底面よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をCVD酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、溝140とP型ウエル領域30を同一マスクで形成できるから、2枚のマスクを用いて溝140とP型ウエル領域30を形成する従来の製造方法に比べて、より簡単に製造できる特長がある。
また、ウエル領域30を形成する第4の工程後、マスク材150を除去する第5の工程と、蓄積型チャネル領域100をエピタキシャル成長により形成する第6の工程とを含む。このように蓄積型チャネル100をエピタキシャル成長により形成するのでチャネル領域に欠陥が少なく、実施の形態1、2の半導体装置よりもさらにチャネル抵抗を低減できる。
また、ドリフト領域20上に電界保護領域110を積層させた半導体基体を用い、溝140を形成する第3の工程において、マスク材150を用いて半導体基体をエッチングし、電界保護領域110を貫通し、ドリフト領域20に達する溝140を設ける。このように電界保護領域110を積層させた半導体基体を用いることができるから、例えばマスク材を用いて不純物導入し、電界保護領域を形成する場合に比べて、素子作製が容易である。
In this semiconductor device, a second conductivity type electric
Note that the
In addition, since the
Further, after the fourth step of forming the
Further, in the third step of forming the
(実施の形態4)
図10は本発明によって製造される半導体装置の実施の形態4を示している。
図に示すように、高濃度N+型SiC基板10上にN−型SiCドリフト領域20が形成されている。そして、ドリフト領域20上にはN−型蓄積チャネル領域101とP型電界保護領域111が順に積層されている。電界保護領域111の表層部における所定領域には、深さ方向に電界保護領域111を貫通し、蓄積チャネル領域101に達する溝141が形成されている。そして、溝141の底面には蓄積チャネル領域101を介してP型ウエル領域30が形成されている。蓄積チャネル領域101の表層の所定領域にはN+型ソース領域40とP+型コンタクト領域50が形成されている。蓄積型チャネル領域101上にはゲート絶縁膜91を介してゲート電極80が配置されている。ゲート電極80は層間絶縁膜70にて覆われている。そして、P+型コンタクト領域50及びN+型ソース領域40に接するようにソース電極60が形成されるとともに、N+型SiC基板10の裏面にはドレイン電極120が形成されている。
この実施の形態の半導体装置と実施の形態3との相違点は、実施の形態3の半導体装置では電界保護領域110が、ゲート絶縁膜90の下に蓄積チャネル領域100を介して形成されていたのに対して、本半導体装置ではゲート絶縁膜91の下に直に電界保護領域111が形成されている点である。
(Embodiment 4)
FIG. 10 shows a fourth embodiment of a semiconductor device manufactured according to the present invention.
As shown in the figure, an N − type
The difference between the semiconductor device of this embodiment and the third embodiment is that, in the semiconductor device of the third embodiment, the electric
この半導体装置の動作について説明する。なお基本的な動作は図7に示した実施の形態3のそれと同様である。すなわち、ドレイン電極120とソース電極60との間に電圧が印加された状態で、ゲート電極80に正の電圧が印加されると、ゲート電極80に対向した蓄積型チャネル領域101の表層に電子の蓄積層が形成される。その結果、ドレイン領域10からドリフト領域20、蓄積型チャネル領域101、ソース領域40を経て、ソース電極60へと電流が流れる。
また、ゲート電極80に印加された電圧を取り去ると、蓄積型チャネル領域101はP型ウエル領域30とのビルトインポテンシャルによって空乏化される。その結果、ドリフト領域20から蓄積型チャネル領域101へと電流が流れなくなり、ドレイン電極120とソース電極60との間は電気的に絶縁され、スイッチング機能を示すことになる。
The operation of this semiconductor device will be described. The basic operation is the same as that of the third embodiment shown in FIG. That is, when a positive voltage is applied to the
Further, when the voltage applied to the
次に、本実施の形態で示した半導体装置の製造方法の一例を、図11(a)〜(f)の断面図を用いて説明する。
図11(a)の工程においては、N+型SiC基板10の上に例えば不純物濃度が1×1014〜1×1018cm−3、厚さが1〜100μmのN−型SiCドリフト領域20が形成されている。さらにドリフト領域20上には例えば不純物濃度が1×1014〜1×1018cm−3、厚さが0.01〜2μmのN−型蓄積チャネル領域101、例えば不純物濃度が1×1014〜1×1020cm−3、厚さが0.01〜2μmのP型電界保護領域111とが順に積層されている。
なお、SiC基板は六方晶系で、表面の面方位が(0001)シリコン面とした。
図11(b)の工程においては、マスク材153を用いて、深さ方向に電界保護領域111を貫通し、蓄積チャネル領域101に達する、例えば深さ0.1〜10μmの溝141を形成する。次に、同じくマスク材153を用いて例えば100〜1000℃の高温でアルミニウムイオン130を10k〜3M(eV)の加速電圧で多段注入し、P型ウエル領域30を形成する。総ドーズ量は例えば11×1012〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図11(c)の工程においては、マスク材154を用いて、例えば100〜1000℃の高温でアルミニウムイオン131を10k〜1M(eV)の加速電圧で多段注入し、P+型コンタクト領域50を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図11(d)の工程においては、マスク材155を用いて、例えば100〜1000℃の高温で燐イオン132を10k〜1M(eV)の加速電圧で多段注入し、N+型ソース領域40を形成する。総ドーズ量は例えば1×1014〜1×1016/cm2である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図11(e)の工程においては、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
図11(f)の工程においては、ゲート絶縁膜91を1200℃程度での熱酸化により形成する。この際、溝141の底面は(0001)シリコン面であり、溝141の側壁は(112バー0)面であるから、異方性熱酸化により酸化膜厚は溝141の側壁の方が厚く形成される。
次に、例えば多結晶シリコンによりゲート電極80を形成し、層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対し、N+型ソース領域40及びP+型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する。また、N+型基板10の裏面にドレイン電極120として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図10に示す実施の形態4としての半導体装置が完成する。
Next, an example of a method for manufacturing the semiconductor device described in this embodiment will be described with reference to cross-sectional views in FIGS.
In the step of FIG. 11A, an N − type
The SiC substrate was hexagonal and the surface orientation was a (0001) silicon surface.
In the step of FIG. 11B, a
In the step of FIG. 11C, using the
In the process of FIG. 11D, using the
Note that the order of ion implantation for forming each region is not limited to that shown in this example.
In the step shown in FIG. 11E, heat treatment is performed at 1000 to 1800 ° C., for example, to activate the implanted impurities.
In the step of FIG. 11F, the
Next, the
Thereafter, although not particularly illustrated, a contact hole is formed in the
この半導体装置においては、ゲート絶縁膜90下の領域に蓄積型チャネル領域を介さずにゲート絶縁膜90に接して電界保護領域111が形成されているから、実施の形態3の半導体装置よりもさらに効果的にゲート絶縁膜91にかかるドレイン電界を緩和できる。
なお、ゲート絶縁膜91は、異方性熱酸化により溝側壁で溝底面よりも膜厚が厚く成長した例で説明したが、例えばゲート絶縁膜をCVD酸化膜により形成し、膜厚が溝側壁と底面でほとんど差がないような構造としてもよい。
また、ドリフト領域20上に蓄積型チャネル領域101と電界保護領域111を連続で積層できるので、実施の形態3と比べて素子の製造が容易である。
また、溝141とP型ウエル領域30を同一マスクで形成できるから、2枚のマスクを用いて溝141とP型ウエル領域30を形成する従来の製造方法に比べて、より簡単に製造できる特長がある。
さらに、ドリフト領域20上に蓄積型チャネル領域101と電界保護領域111を順に積層させた半導体基体を用い、溝141を形成する第3の工程において、マスク材153を用いて半導体基体をエッチングし、電界保護領域111を貫通し、蓄積型チャネル領域101に達する溝141を設ける。このように蓄積チャネル領域101と電界保護領域111を積層させた半導体基体を用いることにより、例えばマスク材を用いて不純物導入し、蓄積チャネル領域と電界保護領域を形成する場合に比べて、素子作製が容易である。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
In this semiconductor device, the electric
Although the
In addition, since the
In addition, since the
Further, in the third step of forming the
The embodiment described above is described in order to facilitate understanding of the present invention, and is not described in order to limit the present invention. Therefore, each element disclosed in the above embodiment includes all design changes and equivalents belonging to the technical scope of the present invention.
10…N+型SiC基板 20…N−型SiCドリフト領域
30…P型ウエル領域 40…N+型ソース領域
50…P+型コンタクト領域 60…ソース電極
70…層間膜 80…ゲート電極
90、91、92、93…ゲート絶縁膜
100、101、102、103…蓄積型チャネル領域
110、111…P型電界保護領域 120…ドレイン電極
130、131…アルミニウムイオン注入
132…燐イオン注入 133…窒素イオン注入
140、141、142…溝
150、151、152、153、154、155、156、157、158、159、160、161、162、163…マスク材
170、171…ゲート絶縁膜下N+型領域
10 ... N + -
Claims (15)
を備え、
前記ゲート絶縁膜が前記溝の側壁を覆うように延設され、前記溝の側壁を覆う絶縁膜の厚さが、前記溝底面に形成されるゲート絶縁膜の厚さよりも厚く形成されていることを特徴とする半導体装置。 A first conductivity type drain region formed in the semiconductor substrate, a first conductivity type drift region formed connected to the drain region, and a predetermined depth formed in a predetermined region of the drift region surface layer. A second conductive type well region having a predetermined depth formed in contact with the bottom surface of the groove, and a first conductive type source region formed in a predetermined region of a surface layer portion in the well region A gate insulating film formed on at least the well region, a gate electrode formed on the gate insulating film, a drain electrode connected to the drain region, and a source electrode connected to the source region ,
With
The gate insulating film extends so as to cover the side wall of the groove, and the thickness of the insulating film covering the side wall of the groove is larger than the thickness of the gate insulating film formed on the bottom surface of the groove. A semiconductor device characterized by the above.
該マスク材をパターニングする第2の工程と、
前記マスク材を用いて前記半導体基体をエッチングし、所定深さを有する前記溝を設ける第3の工程と、
前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第4の工程と、
同じ前記マスク材越しまたは、前記マスク材を除去した後、堆積し、パターニングした別のマスク材越しに前記半導体基体中に不純物を導入することで、前記蓄積チャネル領域を形成する第5の工程と、
を少なくとも含むことを特徴とする請求項2ないし4のいずれか記載の半導体装置の製造方法。 A first step of depositing a mask material on the semiconductor substrate;
A second step of patterning the mask material;
Etching the semiconductor substrate using the mask material to provide the groove having a predetermined depth;
A fourth step of forming the well region by introducing impurities into the semiconductor substrate through the mask material;
A fifth step of forming the accumulation channel region by introducing impurities into the semiconductor substrate through the same mask material or after removing the mask material and through another mask material deposited and patterned ; ,
5. The method of manufacturing a semiconductor device according to claim 2, comprising:
該マスク材をパターニングする第2の工程と、
前記マスク材を用いて前記半導体基体をエッチングし、所定深さを有する前記溝を設ける第3の工程と、
前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第4の工程と、
を少なくとも含み、
前記第4の工程後、
前記マスク材を除去する第6の工程と、
前記蓄積型チャネル領域をエピタキシャル成長により形成する第7の工程と、
を少なくとも含むことを特徴とする請求項2ないし4のいずれか記載の半導体装置の製造方法。 A first step of depositing a mask material on the semiconductor substrate;
A second step of patterning the mask material;
Etching the semiconductor substrate using the mask material to provide the groove having a predetermined depth;
A fourth step of forming the well region by introducing impurities into the semiconductor substrate through the mask material;
Including at least
After the fourth step,
A sixth step of removing the mask material;
A seventh step of forming the storage channel region by epitaxial growth;
5. The method of manufacturing a semiconductor device according to claim 2, comprising:
前記半導体基体上にマスク材を堆積する第1の工程と、
該マスク材をパターニングする第2の工程と、
前記マスク材を用いて前記半導体基体をエッチングし、前記電界保護領域を貫通し前記ドリフト領域に達する前記溝を設ける第3の工程と、
前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第4の工程と、
を少なくとも含むことを特徴とする請求項3または4記載の半導体装置の製造方法。 Using a semiconductor substrate in which the electric field protection region is laminated on the drift region,
A first step of depositing a mask material on the semiconductor substrate;
A second step of patterning the mask material;
Etching the semiconductor substrate using the mask material, and providing the groove penetrating the electric field protection region and reaching the drift region ;
A fourth step of forming the well region by introducing impurities into the semiconductor substrate through the mask material;
5. The method of manufacturing a semiconductor device according to claim 3, wherein the method includes:
前記半導体基体上にマスク材を堆積する第1の工程と、
該マスク材をパターニングする第2の工程と、
前記マスク材を用いて前記半導体基体をエッチングし、前記電界保護領域を貫通し前記蓄積型チャネル領域に達する前記溝を設ける第3の工程と、
前記マスク材越しに前記半導体基体中に不純物を導入することで、前記ウエル領域を形成する第4の工程と、
を少なくとも含むことを特徴とする請求項3または4記載の半導体装置の製造方法。 Using a semiconductor substrate in which the storage channel region and the electric field protection region are sequentially stacked on the drift region,
A first step of depositing a mask material on the semiconductor substrate;
A second step of patterning the mask material;
A third step of etching the semiconductor substrate using the mask material and providing the groove penetrating the electric field protection region and reaching the storage channel region ;
A fourth step of forming the well region by introducing impurities into the semiconductor substrate through the mask material;
5. The method of manufacturing a semiconductor device according to claim 3, wherein the method includes:
該工程においては、異方性熱酸化により、前記溝の底面に比べ側面の膜厚が厚い膜を形成することを特徴とする、請求項12記載の半導体装置の製造方法。 Forming a gate insulating film by thermal oxidation;
13. The method of manufacturing a semiconductor device according to claim 12, wherein in the step, a film having a thicker side surface than the bottom surface of the groove is formed by anisotropic thermal oxidation.
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