JP2005085216A

JP2005085216A - メモリコントローラ

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Publication number: JP2005085216A
Application number: JP2003319746A
Authority: JP
Inventors: Toshiyuki Maekawa; 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2003-09-11
Filing date: 2003-09-11
Publication date: 2005-03-31
Anticipated expiration: 2023-09-11
Also published as: JP4197285B2

Abstract

【課題】何ら支障なく、互いに異なるアクセス手順で制御されるメモリを制御できるにも拘わらず、外部端子数の少ないメモリコントローラを実現する。
【解決手段】コントローラチップ４において、両コントローラ部１１・１２と外部端子Ｐ４…との間に設けられたマルチプレクサ１３が、アクセス対象となるアドレスに応じて、上記両コントローラ部１１・１２の各端子と外部端子Ｐ４…との接続関係を変更することによって、上記ＳＤＲＡＭ２を制御するＤＲＡＭコントローラ部１１とＳＤＲＡＭ２との間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、上記ＳＲＡＭ３を制御するＳＲＡＭコントローラ部１２とＳＲＡＭ３との間を接続する外部端子と共用されている。
【選択図】図１

Description

本発明は、互いに異なるアクセス手順で制御されるメモリを制御可能なメモリコントローラに関し、特に、外部端子数を削減可能なメモリコントローラに関するものである。

従来から、例えば、図２に示すプロセッサシステム１０１のように、ＳＲＡＭ（Static RAM）１０２と、インターリーブされるＲＯＭ（Read Only Memory）１０３…とのように、アクセス手順が異なるメモリを混在させたシステムが広く用いられている。

また、図２に示すプロセッサシステム１０１では、ＭＰＵ（MicroProcessing Unit）１０４の負担を軽減するために、メモリコントローラ１０５が設けられており、当該メモリコントローラ１０５は、ＭＰＵ１０４からの指示に基づいて各メモリ１０２・１０３…を制御している。なお、図２では図示していないが、特に、ＤＲＡＭ（Dynamic Randam Acess Memory ）は、ＳＲＡＭ（Static RAM）と比較して、ＣＰＵのバス・インターフェースと大幅に異なる手順でアドレスを与えたり、周期的なリフレッシュを必要とするため、ＤＲＡＭを備えるプロセッサシステムでは、メモリコントローラが特に好適に用いられている。

さらに、図２に示すプロセッサシステム１０１では、インタリーブされるＲＯＭ１０３へのデータバスが、ＲＡＭ１０２用のデータバスと共用されており、メモリコントローラ１０５に必要な外部端子数が削減されている（後述の特許文献１参照）。
特開２０００−２６７９８６号公報（公開日：2000年９月２９日）

しかしながら、上記従来の構成では、データ信号を伝送するための外部端子のみが共用されているため、メモリコントローラの外部端子数を充分に削減できたとは言い難く、特に、サイズや製造コストの削減が強く求められている分野では、より一層の外部端子数の削減が求められている。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、何ら支障なく、互いに異なるアクセス手順で制御されるメモリを制御できるにも拘わらず、外部端子数の少ないメモリコントローラを実現することにある。

本発明に係るメモリコントローラは、上記課題を解決するために、互いに異なるアクセス手順で制御されるメモリを、それぞれ制御するために設けられた複数のコントローラ部を有するメモリコントローラにおいて、以下の手段を講じたことを特徴としている。

すなわち、上記各コントローラ部が制御対象とする上記各メモリは、互いに異なるアドレス領域に割り当てられていると共に、アドレス信号および制御信号の少なくとも制御信号を伝送するために設けられたメモリの外部端子のうちの特定外部端子は、当該端子が入力端子の場合、選択信号が非選択を示している期間中に当該端子へ入力される信号がいずれの値であっても、当該メモリの記憶内容を変更しない端子であり、当該端子が出力端子の場合、選択信号が非選択を示している期間中に信号を出力しない端子である。また、上記メモリコントローラの外部端子のうち、上記メモリの特定外部端子と当該メモリを制御するコントローラ部の内部端子とを接続するための外部端子は、共用の外部端子として、上記複数のメモリの中の他のメモリを制御するコントローラ部の内部端子と当該メモリの特定外部端子と接続するための外部端子と共用されている。さらに、上記メモリコントローラは、アクセス元からのアドレス信号が、いずれのコントローラ部によって制御されているメモリへのアクセスを示しているかを判定するアドレスデコーダと、当該アドレスデコーダの指示に基づいて、上記各コントローラ部のうち、アクセス対象となるメモリを制御するコントローラ部を選択して、上記共用の外部端子へ接続するマルチプレクサとを備えている。

また、本発明に係るメモリコントローラは、上記構成に加えて、上記複数のコントローラ部には、クロック信号に同期して、対応するメモリを制御する同期型のコントローラ部と、対応するメモリを非同期に制御する非同期型のコントローラ部とが含まれており、上記マルチプレクサは、上記クロック信号に同期して、選択されているコントローラ部を切り換えることを特徴としている。

さらに、本発明に係るメモリコントローラは、上記構成に加えて、上記複数のコントローラ部には、アドレス信号を伝送するための外部端子の数が互いに異なるメモリを制御対象とするコントローラ部が含まれており、上記共用の外部端子の少なくとも１つは、アドレス信号を伝送するための特定外部端子と接続するためと、制御信号を伝送するための特定外部端子へ接続するためとの双方に共用されていることを特徴としている。

本発明に係るメモリコントローラは、以上のように、複数のコントローラ部と共用の外部端子とアドレスデコーダとマルチプレクサとを備えており、アクセス元から、あるメモリαへのアクセスを示すアドレス信号が出力されると、アドレスデコーダによって、当該アドレス信号が、いずれのコントローラ部によって制御されているメモリαへのアクセスを示しているかが判定され、マルチプレクサは、当該コントローラ部と共用の外部端子とを接続する。

これにより、上記コントローラ部の内部端子は、当該共用の外部端子を介して、アクセス対象となるメモリαの特定外部端子に接続され、当該コントローラ部は、何ら支障なく、アクセス対象となるメモリαを制御できる。

ここで、上記共用の外部端子は、他のメモリβの特定外部端子にも接続されている。ところが、各メモリα・βは、互いに異なるメモリ領域に配されているため、上記メモリαがアクセス対象となっている場合、上記メモリβには、非選択を示す選択信号が入力されている。したがって、上記メモリβの特定外部端子が入力端子の場合、当該端子へ、メモリαへアクセスするためのアドレス信号や制御信号が入力されていたとしても、上記メモリβは、その記憶内容を保持し続けることができる。また、上記メモリβの特定外部端子が出力端子の場合、当該端子は、例えば、ハイインピーダンスに維持されるなどして、信号を出力しないので、上記共用の外部端子がメモリβの特定の外部端子に接続されていたとしても、上記コントローラ部は、何ら支障なく、当該外部端子を介して、メモリαの特定外部端子との間で信号を伝送できる。

一方、他のメモリβがアクセス対象になると、上記マルチプレクサは、当該メモリβを制御するコントローラ部と共用の外部端子とを接続するので、当該コントローラ部は、何ら支障なく、メモリβを制御できる。

上記構成では、メモリコントローラの外部端子のうち、アドレス信号および制御信号の少なくとも制御信号を伝送するために設けられたメモリの特定外部端子へ接続するための外部端子が、他のメモリの特定外部端子へ接続するための外部端子と共用されているにも拘わらず、上記マルチプレクサが、複数のコントローラ部の中から、アクセス対象となるメモリを制御するためのコントローラ部を選択して、共用の外部端子と接続することによって、各コントローラ部が、それぞれのメモリを何ら支障なく制御できる。この結果、これらの外部端子を共用しない構成と比較して、メモリコントローラに必要な外部端子数を大幅に削減できる。これにより、メモリコントローラのサイズおよび製造コストを削減できる。

また、各メモリが選択されている期間中は、上記共用の外部端子を介して、それぞれを制御するコントローラ部とメモリとが接続されているので、各メモリの外部端子の数やアクセス手順を変更する必要がない。したがって、メモリコントローラの外部端子数が削減されているにも拘わらず、これまでのメモリを使用できる。

なお、上記各メモリの特定外部端子には、入力端子のみが含まれていてもよいし、出力端子が含まれていてもよい。また、入力端子と出力端子との双方が含まれていてもよいし、特定外部端子が入出力端子を含んでいてもよい。

また、以上のように、マルチプレクサがクロック信号に同期して選択されているコントローラ部を切り換える構成では、非同期型のメモリと同期型のメモリとを制御できるにも拘わらず、上記外部端子を共用しない構成に比べて、メモリコントローラの外部端子数を削減できる。したがって、両者を制御可能なメモリコントローラのサイズおよび製造コストを削減できる。

さらに、以上のように、上記共用の外部端子の少なくとも１つが、アドレス信号伝送用と制御信号伝送用とに共用されている構成では、アドレス信号伝送用の外部端子を制御信号の伝送用にも使用できる。したがって、例えば、ＤＲＡＭ（Dynamic Randam Acess Memory ）とＳＲＡＭ（Static RAM）またはＦｌａｓｈＲＯＭとのように、アドレス信号の伝送に必要な外部端子数が互いに異なるメモリを制御する場合において、制御信号伝送用の外部端子のみを特定外部端子とする構成よりも、メモリコントローラの外部端子数を削減できる。

本発明の一実施形態について図１に基づいて説明すると以下の通りである。すなわち、本実施形態に係るプロセッサシステム１は、図１に示すように、互いに異なる制御方法で制御される複数種類のメモリとしてのＳＤＲＡＭ（Synchronous DRAM）２およびＳＲＡＭ（Static RAM）３と、これら複数種類のメモリをそれぞれ制御するためのコントローラ部１１・１２を有するコントローラチップ（メモリコントローラ）４と、上記メモリ２・３へアクセスするＣＰＵ（Central Processing Unit ）５とを備えている。

本実施形態では、上記各コントローラ部１１・１２だけではなく、ＣＰＵ５も上記コントローラチップ４内に形成されており、上記プロセッサシステム１は、ＳＤＲＡＭ２・ＳＲＡＭ３と、コントローラチップ４とを接続するだけで、ＣＰＵ５がＳＤＲＡＭ２・ＳＲＡＭ３の双方へアクセスできるように構成されている。

さらに、本実施形態に係るコントローラチップ４では、上記両コントローラ部１１・１２と外部端子Ｐ４…との間に設けられたマルチプレクサ１３が、アクセス対象となるアドレスに応じて、上記両コントローラ部１１・１２の各端子と外部端子Ｐ４…との接続関係を変更することによって、上記ＳＤＲＡＭ２を制御するＤＲＡＭコントローラ部１１とＳＤＲＡＭ２との間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、上記ＳＲＡＭ３を制御するＳＲＡＭコントローラ部１２とＳＲＡＭ３との間を接続する外部端子と共用している。

これにより、コントローラチップ４に接続されるメモリ（ＳＤＲＡＭ２およびＳＲＡＭ３）の端子および当該端子の使用方法が変更されていないにも拘わらず、上記各外部端子を共用しない場合と比較して、コントローラチップ４の外部端子数を削減できる。この結果、コントローラチップ４のサイズを縮小できると共に、コントローラチップ４とＳＤＲＡＭ２およびＳＲＡＭ３とを接続する際の手間を削減でき、プロセッサシステム１の製造コストを削減できる。

また、外部端子数を削減できるので、集積回路のサイズが小さいにも拘わらず、外部端子を配置できるように、集積回路のサイズに合ったサイズよりも大きなパッケージを使用したり、外部端子を配置できるサイズのパッケージを使用するために、回路に必要なゲート数よりも大きなゲート数を持ち、より大きなパッケージのコントローラチップを使用したりする必要もなく、この点からも、プロセッサシステム１の製造コストを削減できる。

より詳細に説明すると、本実施形態に係るＳＤＲＡＭ２は、クロック信号ＣＬＫを伝送するための端子Ｐ２_CLKと、当該ＳＤＲＡＭ２が選択されているか否かを示すチップセレクト信号ＣＳを伝送するための端子Ｐ２_CSとを備えている。さらに、チップセレクト信号ＣＳがアクティブを示している期間のみに使用される端子群として、データ信号の各ビットを伝送するための端子Ｐ２_DAT0〜Ｐ２_DAT15と、アドレス信号の各ビットを入力するための端子Ｐ２_ADR0〜Ｐ２_ADR12と、ＳＤＲＡＭ２の動作を指示する制御信号ＲＡＳ＿Ｌ、ＣＡＳ＿ＬおよびＷＥ＿Ｌを入力するための端子Ｐ２_RAS、Ｐ２_CASおよびＰ２_WEと、データビットのマスクを指示する制御信号ＤＱＭ０およびＤＱＭ１を入力するための端子Ｐ２_DQM0およびＰ２_DQM1とを備えている。

なお、本明細書において、「チップセレクト信号ＣＳがアクティブを示している期間のみに、ＳＤＲＡＭ２などのメモリが、端子を使用する」という表現は、当該端子が入力端子の場合、「上記メモリが当該期間以外に当該端子へ入力された信号を無視する」ことを意味しており、出力端子の場合は、「当該端子に接続された信号線を他の信号が伝送されることを妨げないように、上記メモリが、上記期間以外の期間、例えば、当該端子をハイインピーダンスに保つなどして、当該端子から信号を出力しない」ことを意味している。また、本明細書では、制御信号のうち、ローアクティブな信号は、その名称の末尾に”＿Ｌ”を付している。さらに、本実施形態では、上記各端子Ｐ２_ADR0〜Ｐ２_ADR12・Ｐ２_DQM1・Ｐ２_DQM0・Ｐ２_RAS・Ｐ２_CAS・Ｐ２_WEが特許請求の範囲に記載の特定外部端子に対応している。

上記ＳＤＲＡＭ２は、後述するＳＲＡＭ３とは異なり、アドレス信号の各ビットが、それぞれ上記端子Ｐ２_ADR0〜Ｐ２_ADR12を介して、ロウアドレスとカラムアドレスとに分けて印加されるように構成されており、上記チップセレクト端子Ｐ２_CSを介して、アクティブを示すチップセレクト信号ＣＳが印加されている期間中に、上記各制御信号ＲＡＳ＿Ｌ、ＣＡＳ＿ＬおよびＷＥ＿Ｌによって、データの読み取りが指示された場合、ＳＤＲＡＭ２は、上記アドレス端子Ｐ２_ADR0…を介して予め印加されていたロウアドレスに対応する記憶領域のうち、上記アドレス端子Ｐ２_ADR0…を介して印加されるカラムアドレスに対応する記憶領域に記憶されたデータを、上記データ端子Ｐ２_DAT0〜Ｐ２_DAT15を介して出力できる。

また、上記各制御信号ＲＡＳ＿Ｌ、ＣＡＳ＿ＬおよびＷＥ＿Ｌによって、データの書き込みが指示された場合、ＳＤＲＡＭ２は、読み取り時と同様に予め印加されていたロウアドレスに対応する記憶領域のうち、上記アドレス端子Ｐ２_ADR0…を介して印加されるカラムアドレスに対応する記憶領域へ、上記データ端子Ｐ２_DAT0〜Ｐ２_DAT15を介して入力されたデータを書き込む。なお、本実施形態では、上記ＳＤＲＡＭ２の一例として、４Ｍワードの記憶容量のＳＤＲＡＭが用いられており、上記アドレス信号の各ビットＡ₀〜Ａ₂₁は、ロウアドレスＡ₀〜Ａ₁₂と、カラムアドレスＡ₁₃〜Ａ₂₁とに分けて印加されている。

さらに、非アクティブを示すチップセレクト信号ＣＳが上記チップセレクト端子Ｐ２_CSへ入力されている期間中、上記ＳＤＲＡＭ２は、上記各端子Ｐ２_ADR0〜Ｐ２_ADR12、Ｐ２_DAT0〜Ｐ２_DAT15、Ｐ２_RAS、Ｐ２_CAS、Ｐ２_WE、Ｐ２_DQM0およびＰ２_DQM1に印加される信号に拘わりなく、記憶内容を保持すると共に、端子Ｐ２_DAT0〜Ｐ２_DAT15をハイインピーダンスに保つことができる。なお、ＳＤＲＡＭ２は、データの読み書き動作だけではなく、チップセレクト信号がアクティブか否かを判定する動作も、上記クロック信号ＣＬＫに同期して行っている。

一方、ＳＲＡＭ３は、当該ＳＲＡＭ３が選択されているか否かを示すチップセレクト信号ＣＳを伝送するための端子Ｐ３_CSと、チップセレクト信号ＣＳがアクティブを示している期間のみに使用される端子群として、アドレス信号の各ビットを入力するための端子Ｐ３_ADR0〜Ｐ３_ADR20、データ信号の各ビットを伝送するための端子Ｐ３_DAT0〜Ｐ３_DAT15、データを書き込むか読み取るかを指示する制御信号ＷＲ＿Ｌを入力するための端子Ｐ３_WR、並びに、データ出力を有効にするか否かを示す制御信号ＯＥ＿Ｌを入力するための端子Ｐ３_OEとを備えている。なお、この例では、端子Ｐ３_ADR0〜Ｐ３_ADR20・Ｐ３_WRが特許請求の範囲に記載の特定外部端子に対応している。

上記ＳＲＡＭ３は、上記ＳＤＲＡＭ２とは異なり、アドレス信号の各ビットが一括して与えられるように構成されており、上記チップセレクト端子Ｐ３_CSを介して、アクティブを示すチップセレクト信号ＣＳが印加されている期間中に、上記各制御信号ＷＲ＿Ｌによって、データの読み取りが指示された場合、ＳＲＡＭ３は、上記アドレス端子Ｐ３_ADR0…Ｐ３_ADR20を介して印加されるアドレスに対応する記憶領域に記憶されたデータを、上記データ端子Ｐ３_DAT0〜Ｐ３_DAT15を介して出力できる。

また、上記各制御信号ＷＲ＿Ｌによって、データの書き込みが指示された場合、ＳＲＡＭ３は、上記アドレス端子Ｐ３_ADR0…を介して印加されるアドレスに対応する記憶領域へ、上記データ端子Ｐ３_DAT0〜Ｐ３_DAT15を介して入力されたデータを書き込むことができる。なお、本実施形態では、ＳＲＡＭ３の一例として、２Ｍワードの記憶容量のＳＲＡＭが用いられており、上記アドレス信号の各ビットＡ₀〜Ａ₂₁は、アドレス端子Ｐ３_ADR0〜Ｐ３_ADR20を介し、一括して印加される。また、本実施形態では、上記端子Ｐ３_OEを接地するなどして、端子Ｐ３_OEが常時アクティブ状態に保たれている。

さらに、非アクティブを示すチップセレクト信号ＣＳが上記チップセレクト端子Ｐ３_CSへ入力されている期間中、上記ＳＲＡＭ３は、上記各端子Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_DAT0〜Ｐ３_DAT15、Ｐ３_WRおよびＰ３_OEに印加される信号に拘わりなく、記憶内容を保持すると共に、端子Ｐ３_DAT0〜Ｐ３_DAT15をハイインピーダンスに保つことができる。

一方、本実施形態に係るコントローラチップ４は、ＳＲＡＭ３の各端子Ｐ３_CS、Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_DAT0〜Ｐ３_DAT15およびＰ３_WRへ、それぞれ接続されている端子Ｐ４_CS3、Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_DAT0〜Ｐ４_DAT15およびＰ４_WRを備えている。

さらに、これらの端子群のうち、チップセレクト端子Ｐ３_CSが非アクティブの間中、ＳＲＡＭ３が使用しない端子に接続されている端子（端子Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_DAT0〜Ｐ３_DAT15およびＰ３_WRに接続されている端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_DAT0〜Ｐ４_DAT15およびＰ４_WR）は、チップセレクト端子Ｐ２_CSが非アクティブの間中、ＳＤＲＡＭ２が使用しない端子（端子Ｐ２_ADR0〜Ｐ２_ADR12、Ｐ２_DQM1、Ｐ２_DQM0、Ｐ２_RAS、Ｐ２_CAS、Ｐ２_DAT0〜Ｐ２_DAT15およびＰ２_WE）にも接続されている。また、コントローラチップ４には、これらの端子に加えて、ＳＤＲＡＭ２のみに接続される端子として、チップセレクト端子Ｐ２_CSおよびＰ２_CLKに接続された端子Ｐ４_CS2およびＰ４_CLKが設けられている。なお、この例では、端子Ｐ４_ADR0〜Ｐ４_ADR20・Ｐ４_WRが特許請求の範囲に記載の共用の外部端子に対応している。

上記外部端子のうち、双方に接続された外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15は、上述したマルチプレクサ１３を介して、ＳＲＡＭコントローラ部１２の内部端子Ｔ１２_ADR0〜Ｔ１２_ADR20、Ｔ１２_WRおよびＴ１２_DAT0〜Ｔ１２_DAT15に接続されており、マルチプレクサ１３がＳＲＡＭコントローラ部１２側を選択している間、ＳＲＡＭコントローラ部１２は、マルチプレクサ１３および各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15を介して、アドレス信号、制御信号ＷＲ＿Ｌおよびデータ信号を、ＳＲＡＭ３へ入力したり、外部端子Ｐ４_DAT0〜Ｐ４_DAT15およびマルチプレクサ１３を介して、ＳＲＡＭ３からのデータ信号を受け取ることができる。

さらに、上記各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15は、上記マルチプレクサ１３を介して、ＤＲＡＭコントローラ部１１の内部端子Ｔ１１_ADR0〜Ｔ１１_ADR12、Ｔ１１_DQM1、Ｔ１１_DQM0、Ｔ１１_RAS、Ｔ１１_CAS、Ｔ１１_WEおよびＴ１１_DAT0〜Ｔ１１_DAT15にも接続されている。これにより、マルチプレクサ１３がＤＲＡＭコントローラ部１１側を選択している間、ＤＲＡＭコントローラ部１１は、マルチプレクサ１３と、外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15とを介して、アドレス信号、制御信号ＤＱＭ１・ＤＱＭ１・ＲＡＳ＿Ｌ・ＣＡＳ＿Ｌ・ＷＥ＿Ｌおよびデータ信号を、ＳＤＲＡＭ２へ入力したり、外部端子Ｐ４_DAT0〜Ｐ４_DAT15およびマルチプレクサ１３を介して、ＳＤＲＡＭ２からのデータ信号を受け取ることができる。

また、ＳＤＲＡＭ２のみに接続された外部端子のうち、クロック端子Ｐ４_CLKは、ＤＲＡＭコントローラ部１１のクロック端子Ｔ１１_CLKに接続されており、マルチプレクサ１３がいずれを選択している場合であっても、クロック信号ＣＬＫをＳＤＲＡＭ２へ入力できる。

さらに、本実施形態に係るコントローラチップ４は、ＣＰＵ５からのアドレス信号に基づいて、アクセス対象となるアドレスが、ＳＤＲＡＭ２に割り当てられたアドレス領域ＡＡ２に含まれているか否か、および、ＳＲＡＭ３に割り当てられたアドレス領域ＡＡ３に含まれているか否かを判定するアドレスデコーダ１４が設けられており、上記マルチプレクサ１３は、当該アドレスデコーダ１４が上記アドレス領域ＡＡ３に含まれていると判定している場合、ＳＲＡＭコントローラ部１２側を選択し、上記アドレス領域ＡＡ２に含まれていると判定している場合、ＤＲＡＭコントローラ部１１側を選択する。

本実施形態では、アドレスデコーダ１４は、上記アドレス領域ＡＡ２に含まれているか否かを示す制御信号ＣＳ２＿Ｌおよびアドレス領域ＡＡ３に含まれているか否かを示す制御信号ＣＳ３＿Ｌを出力しており、上記両制御信号ＣＳ２＿ＬおよびＣＳ３＿Ｌは、それぞれ、上記外部端子Ｐ４_CS2またはＰ４_CS3を介して、ＳＤＲＡＭ２またはＳＲＡＭ３にそれぞれ接続されている。

また、上記マルチプレクサ１３は、上記制御信号の一方（例えば、ＣＳ３＿Ｌ）がアクティブの場合、当該制御信号に対応するメモリのコントローラ部（この場合は、ＳＲＡＭコントローラ部１２）を選択し、非アクティブの場合、他方のメモリのコントローラ部（この場合は、ＤＲＡＭコントローラ部１１）を選択している。

さらに、本実施形態では、メモリの一方（ＳＤＲＡＭ２）がクロック信号ＣＬＫに同期して動作する一方、他方（ＳＲＡＭ３）が非同期動作しているので、本実施形態に係るマルチプレクサ１３は、クロック信号ＣＬＫに同期して、両コントローラ部１１・１２を切り換えている。

上記構成では、ＣＰＵ５が、ＳＤＲＡＭ２へアクセスしようとして、両コントローラ部１１・１２およびアドレスデコーダ１４へ、ＳＤＲＡＭ２に割り当てられたアドレス領域ＡＡ２に含まれるアドレス信号を出力すると、アドレスデコーダ１４は、アクティブを示すチップセレクト信号ＣＳ２＿Ｌを、外部端子Ｐ４_CS2を介してＳＤＲＡＭ２へ出力する。また、アドレスデコーダ１４の出力がアドレス領域ＡＡ２へのアクセスを示しているので、マルチプレクサ１３は、共用されている各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15とＤＲＡＭコントローラ部１１とを接続する。

これにより、ＤＲＡＭコントローラ部１１は、ＳＤＲＡＭ２を制御して、ＣＰＵ５から書き込みを指示されたアドレスのデータを指示されたように変更したり、ＣＰＵ５から読み取りを指示されたアドレスのデータを読み出して、当該データをＣＰＵ５へ伝えたりすることができる。

なお、この場合、アドレスデコーダ１４は、ＳＲＡＭ３には、外部端子Ｐ４_CS3を介して、非アクティブのチップセレクト信号ＣＳ３＿Ｌを印加している。したがって、ＳＲＡＭ３は、入力端子Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_WRおよびＰ３_DAT0〜Ｐ４_DAT15が、上記各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15に接続され、ＤＲＡＭコントローラ部１１からの信号が印加されているにも拘わらず、記憶されているデータを保持し続けることができる。また、上記チップセレクト信号ＣＳ３＿Ｌが非アクティブなので、ＳＲＡＭ３の外部端子Ｐ３_DAT0〜Ｐ３_DAT15は、ハイインピーダンスに保たれている。したがって、これらの端子Ｐ３_DAT0〜Ｐ３_DAT15に接続されたコントローラチップ４の外部端子Ｐ４_DAT0〜Ｐ４_DAT15は、何ら支障なく、ＳＤＲＡＭ２との間でデータを伝送できる。

これとは逆に、ＣＰＵ５が、ＳＲＡＭ３へアクセスしようとして、両コントローラ部１１・１２およびアドレスデコーダ１４へ、ＳＲＡＭ３に割り当てられたアドレス領域ＡＡ３に含まれるアドレス信号を出力すると、アドレスデコーダ１４は、アクティブを示すチップセレクト信号ＣＳ３＿Ｌを、外部端子Ｐ４_CS3を介してＳＲＡＭ３へ出力する。また、アドレスデコーダ１４の出力がアドレス領域ＡＡ３へのアクセスを示しているので、マルチプレクサ１３は、共用されている各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15とＳＲＡＭコントローラ部１２とを接続する。

これにより、ＳＲＡＭコントローラ部１２は、ＳＲＡＭ３を制御して、ＣＰＵ５から書き込みを指示されたアドレスのデータを指示されたように変更したり、ＣＰＵ５から読み取りを指示されたアドレスのデータを読み出して、当該データをＣＰＵ５へ伝えたりすることができる。なお、この場合も、ＳＤＲＡＭ２へ非アクティブのチップセレクト信号ＣＳ２＿Ｌが印加されているので、ＳＤＲＡＭ２は、外部端子Ｐ４_DAT0〜Ｐ４_DAT15を介するデータ伝送を妨げることがなく、しかも、記憶されているデータを保持できる。

このように、本実施形態に係るコントローラチップ４では、上記両コントローラ部１１・１２と外部端子Ｐ４…との間に設けられたマルチプレクサ１３が、アクセス対象となるアドレスに応じて、上記両コントローラ部１１・１２の各端子と外部端子Ｐ４…との接続関係を変更することによって、上記ＤＲＡＭコントローラ部１１とＳＤＲＡＭ２との間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、上記ＳＲＡＭコントローラ部１２とＳＲＡＭ３との間を接続する外部端子と共用している。

これにより、コントローラチップ４に接続されるメモリ（ＳＤＲＡＭ２およびＳＲＡＭ３）の端子および当該端子の使用方法が変更されていないにも拘わらず、上記各外部端子を共用しない場合と比較して、コントローラチップ４の外部端子数を削減できる。

例えば、図２のように、各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRを共用せず、データ端子Ｐ４_DAT0〜Ｐ４_DAT15のみを共用する構成では、ＳＤＲＡＭ２へのアドレス信号、制御信号ＣＳ２＿Ｌ・ＤＱＭ１・ＤＱＭ０・ＲＡＳ＿Ｌ・ＣＡＳ＿Ｌ・ＷＥ＿Ｌと、ＳＲＡＭ３へのアドレス信号、制御信号ＣＳ２＿Ｌ・ＷＲ＿Ｌとを伝送するために、４３個の外部端子が必要である。

これに対して、図１の構成では、各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRが共用されている。したがって、これらの各信号を伝送するために必要な外部端子の数は、２５個と大幅に削減されている。

なお、本実施形態では、互いに異なる制御方法で制御される複数種類のメモリが、ＳＤＲＡＭ２およびＳＲＡＭ３である場合を例にして説明したが、これに限るものではない。例えば、ＳＲＡＭ３に代えて、ＦｌａｓｈＲＯＭを用いてもよいし、ＳＤＲＡＭ２に代えて、非同期のＤＲＡＭを設けてもよい。

いずれの場合であっても、コントローラチップ４が、互いに異なる制御方法で制御される複数種類のメモリを、それぞれ制御するためのコントローラ部と、これらのコントローラ部と外部端子との間に設けられたマルチプレクサとを備え、当該マルチプレクサが、アクセス対象となるアドレスに応じて、各コントローラ部の各端子と外部端子との接続関係を変更することによって、あるコントローラ部と、それによって制御されるメモリとの間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、他のコントローラ部と、それによって制御されるメモリとの間を接続する外部端子と共用する構成であれば、同様の効果が得られる。

また、上記では、ＣＰＵ５がコントローラチップ４に内蔵されている場合を例にして説明したが、ＣＰＵ５は、別体であってもよい。ただし、本実施形態のように、ＣＰＵ５がコントローラチップ４に内蔵されている場合は、ＣＰＵ５と各コントローラ部とを接続するための端子を外部に設ける必要がないため、さらに、外部端子数を削減できる。

さらに、本実施形態では、メモリへアクセスする回路がＣＰＵ５の場合を例にして説明したが、アドレス信号によってアクセス対象を特定できる回路であれば、例えば、ＤＭＡ（Direct Memory Access）コントローラなど、他の回路でも同様の効果が得られる。

なお、上記では、各コントローラ部１１・１２とＣＰＵ５との間でデータ信号がやり取りされる場合を例にして説明したが、これに限るものではなく、ＣＰＵ５のデータ端子が、コントローラチップ４のデータ端子Ｐ４_DAT0〜Ｐ４_DAT15に直接接続されていてもよい。また、本実施形態では、コントローラチップ４のアドレスデコーダ１４がＳＤＲＡＭ２およびＳＲＡＭ３へのチップセレクト信号を出力する場合を例にして説明したが、これに限るものではない。コントローラチップ４とは別に設けられた、ＣＰＵ５などのアクセス元から出力されるアドレス信号やコントローラチップ４から常時出力されるアドレス信号に基づいて、コントローラチップ４の外部に設けられた回路が、アドレスデコーダ１４と同一内容のチップセレクト信号を生成できる場合は、アドレスデコーダ１４は、マルチプレクサ１３を切り換えるための信号のみを出力し、外部にチップセレクト信号を出力しなくてもよい。

ただし、本実施形態のように、コントローラチップ４のアドレスデコーダ１４がチップセレクト信号を出力する場合は、外部回路でチップセレクト信号を生成する場合よりも、プロセッサシステム１全体の回路規模を削減できる。また、外部回路で生成する場合と異なり、アドレス信号を出力するための外部端子が制御信号の出力にも使用される場合や、アドレス信号を出力するアクセス元の回路が、各メモリへアドレス信号を出力していない場合であっても、何ら支障なく、チップセレクト信号を出力できる。

また、上記では、各コントローラ部１１・１２が信号を出力する端子を共用する場合を例にして説明したが、これに限るものではない。各コントローラ部１１・１２へ信号を入力する端子であっても、以下のメモリの出力端子、すなわち、チップセレクト信号が非選択を示している期間は、メモリが信号を出力せず、当該出力端子に接続された信号線を介する他の素子の信号伝送を阻害しないように構成されている出力端子と接続するための端子であれば、他のコントローラ部用の外部端子と共用でき、コントローラチップ４の外部端子数を削減できる。

少ない外部端子数で、互いに異なる制御方法で制御される複数種類のメモリを制御できるので、サイズや製造コストの削減が求められる用途に好適に使用できる。

本発明の実施形態を示すものであり、プロセッサシステムの要部構成を示すブロック図である。従来技術を示すものであり、プロセッサシステムの要部構成を示すブロック図である。

符号の説明

２ＳＤＲＡＭ（メモリ）
３ＳＲＡＭ（メモリ）
４コントローラチップ（メモリコントローラ）
１１ＤＲＡＭコントローラ部（コントローラ部）
１２ＳＲＡＭコントローラ部（コントローラ部）
１３マルチプレクサ
１４アドレスデコーダ
ＣＳ２＿Ｌ・ＣＳ３＿Ｌチップセレクト信号（選択信号）
Ｐ２_ADR0〜Ｐ２_ADR12 端子（特定外部端子）
Ｐ２_DQM1・Ｐ２_DQM0・Ｐ２_RAS・Ｐ２_CAS・Ｐ２_WE 端子（特定外部端子）
Ｐ３_ADR0〜Ｐ３_ADR20・Ｐ３_WR 端子（特定外部端子）
Ｐ４_ADR0〜Ｐ４_ADR20・Ｐ４_WR 端子（共用の外部端子）

Claims

互いに異なるアクセス手順で制御されるメモリを、それぞれ制御するために設けられた複数のコントローラ部を有するメモリコントローラにおいて、
上記各コントローラ部が制御対象とする上記各メモリは、互いに異なるアドレス領域に割り当てられていると共に、アドレス信号および制御信号の少なくとも制御信号を伝送するために設けられたメモリの外部端子のうちの特定外部端子は、当該端子が入力端子の場合、選択信号が非選択を示している期間中に当該端子へ入力される信号がいずれの値であっても、当該メモリの記憶内容を変更しない端子であり、当該端子が出力端子の場合、選択信号が非選択を示している期間中に信号を出力しない端子であって、
上記メモリコントローラの外部端子のうち、上記メモリの特定外部端子と当該メモリを制御するコントローラ部の内部端子とを接続するための外部端子は、共用の外部端子として、上記複数のメモリの中の他のメモリを制御するコントローラ部の内部端子と当該メモリの特定外部端子と接続するための外部端子と共用されており、
さらに、アクセス元からのアドレス信号が、いずれのコントローラ部によって制御されているメモリへのアクセスを示しているかを判定するアドレスデコーダと、
当該アドレスデコーダの指示に基づいて、上記各コントローラ部のうち、アクセス対象となるメモリを制御するコントローラ部を選択して、上記共用の外部端子へ接続するマルチプレクサとを備えていることを特徴とするメモリコントローラ。
上記複数のコントローラ部には、クロック信号に同期して、対応するメモリを制御する同期型のコントローラ部と、対応するメモリを非同期に制御する非同期型のコントローラ部とが含まれており、
上記マルチプレクサは、上記クロック信号に同期して、選択されているコントローラ部を切り換えることを特徴とする請求項１記載のメモリコントローラ。
上記複数のコントローラ部には、アドレス信号を伝送するための外部端子の数が互いに異なるメモリを制御対象とするコントローラ部が含まれており、
上記共用の外部端子の少なくとも１つは、アドレス信号を伝送するための特定外部端子と接続するためと、制御信号を伝送するための特定外部端子へ接続するためとの双方に共用されていることを特徴とする請求項１または２記載のメモリコントローラ。