JP2005071491A - Memory circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory circuit having a writing circuit where sure data writing into a memory cell is guaranteed by a power voltage up to an extremely low voltage region. <P>SOLUTION: The circuit is provided with the memory cell, a pair of bit lines which are connected to the memory cell and kept to HIGH levels at the time of non-writing, a word line which is connected to the memory cell and kept to a LOW level at the time of non-selection and the writing circuit connected to a pair of the bit lines. The writing circuit is over-driven to a negative voltage level from a positive voltage or a level close to it via a GND level when the bit lines are changed from the HIGH levels to the LOW levels. When data are written, a voltage of not less than the power voltage VDD is applied between a gate and a source of a cell selection FET in the memory cell, and conduction resistance can be reduced even by the power voltage of an extremely low voltage. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体メモリ回路に係り、特に極低電圧で動作するスタティック型ランダムアクセスメモリ（ＳＲＡＭ）に適用して有効な書込回路を具備するメモリ回路に関するものである。   The present invention relates to a semiconductor memory circuit, and more particularly to a memory circuit including a writing circuit effective when applied to a static random access memory (SRAM) operating at an extremely low voltage.

ＳＲＡＭ内のメモリセルヘのデータ書き込みに関して、従来のメモリセル周辺の要部構成を図１１に示す。以下、図１１を参照して従来の書込回路について簡単に説明する。   FIG. 11 shows a main part configuration around a conventional memory cell with respect to data writing to the memory cell in the SRAM. Hereinafter, a conventional writing circuit will be briefly described with reference to FIG.

メモリセル４は、フリップフロップ（逆並列接続された一対のインバータ）を構成する一対の負荷用PchMOSFETＱ１，Ｑ２と一対の駆動用NchMOSFETＱ３，Ｑ４に、セル選択用NchMOSFETＱ５，Ｑ６を組み合わせて構成される。フリップフロップの回路節点Ｔ１，Ｔ２は何れか一方がHIGHレベル(VDD)、他方がLOWレベル(GND)となり、その状態の違いによってメモリセル４は１ビットのデータを記憶する。   The memory cell 4 is configured by combining a pair of load PchMOSFETs Q1 and Q2 and a pair of driving NchMOSFETs Q3 and Q4 constituting a flip-flop (a pair of inverters connected in reverse parallel) with cell selection NchMOSFETs Q5 and Q6. One of the flip-flop circuit nodes T1 and T2 is at a HIGH level (VDD) and the other is at a LOW level (GND), and the memory cell 4 stores 1-bit data depending on the state.

WLはメモリセル４の選択信号を伝送するワード線であり、選択時にはHIGHレベル、非選択時にはLOWレベルに制御される。BL，/BLは対となるビット線であり、入力データを差動信号の型でメモリセル４まで伝送する。なお、同図では書き込み対象のメモリセル４だけを図示しており、ビット線BL，/BLおよびワード線WLに接続されている非選択状態のメモリセルおよびメモリセルの選択機構については省略している。   WL is a word line for transmitting a selection signal of the memory cell 4, and is controlled to a HIGH level when selected and to a LOW level when not selected. BL and / BL are paired bit lines that transmit input data to the memory cell 4 in the form of differential signals. In the figure, only the memory cell 4 to be written is shown, and the memory cell in the non-selected state connected to the bit lines BL and / BL and the word line WL and the selection mechanism of the memory cell are omitted. Yes.

DINは入力データに対応した２値信号（HIGHまたはLOWレベル）を入力するデータ入力端子、/WEは書き込み制御のための２値信号を入力するライトイネーブル端子、１はメモリセル４ヘのデータの書き込みを制御する書込制御回路、２Ｂ，２Ｂ’はビット線BL，/BLをHIGHもしくはLOWレベルに制御する反転バッファである。これら書込制御回路１と反転バッファ２Ｂ，２Ｂ’は書込回路を構成している。   DIN is a data input terminal for inputting a binary signal (HIGH or LOW level) corresponding to the input data, / WE is a write enable terminal for inputting a binary signal for write control, and 1 is the data of the memory cell 4 Write control circuits 2B and 2B ′ for controlling writing are inversion buffers for controlling the bit lines BL and / BL to HIGH or LOW level. These write control circuit 1 and inversion buffers 2B and 2B 'constitute a write circuit.

さて、ビット線BL，/BLは、定常状態では反転バッファ２Ｂ，２Ｂ’の出力により共にHIGHレベルである。メモリセル４にデータを書き込む際は、ライトイネーブル端子/WEをLOWレベルに制御することで、書込制御回路１の機能および反転バッファ２Ｂ，２Ｂ’により、データ入力端子DINに入力したデータに応じてビット線BL，/BLの何れか一方だけがLOWレベルに制御され、他方のビット線はHIGHレベルを維持する。   The bit lines BL and / BL are both at the high level in the steady state due to the outputs of the inversion buffers 2B and 2B '. When data is written to the memory cell 4, the write enable terminal / WE is controlled to a LOW level so that the function of the write control circuit 1 and the data input to the data input terminal DIN by the inverting buffers 2B and 2B ′ Thus, only one of the bit lines BL and / BL is controlled to the LOW level, and the other bit line is maintained at the HIGH level.

メモリセル４内の回路節点Ｔ１がHIGHレベル、節点Ｔ２がLOWレベルになるようなデータがそのメモリセル４に記憶されているとして、データ入力端子DINから前記と逆のデータをメモリセルヘ書き込む動作を以下に説明する。   Assuming that data such that the circuit node T1 in the memory cell 4 is at the HIGH level and the node T2 is at the LOW level is stored in the memory cell 4, an operation of writing the opposite data to the memory cell from the data input terminal DIN is as follows. Explained.

初期状態では、ワード線WLはLOWレベル（非選択状態）、ライトイネーブル端子/WEはHIGHレベル（非書き込み状態）である。ビット線BL側の反転バッファ２Ｂの入力とビット線/BL側の反転バッファ２Ｂ’の入力は共にLOWレベルであり、一対のビット線BL，/BLは、VDDもしくはVDD近傍の高いレベル（HIGHレベル）に設定されている。   In the initial state, the word line WL is at a low level (non-selected state), and the write enable terminal / WE is at a high level (non-written state). Both the input of the inversion buffer 2B on the bit line BL side and the input of the inversion buffer 2B 'on the bit line / BL side are at the LOW level, and the pair of bit lines BL and / BL are at a high level (high level) near VDD or VDD. ) Is set.

ワード線WLをHIGHレベルに制御し、ライトイネーブル端子/WEをLOWレベルに制御することで、メモリセル４ヘの書き込み動作が開始する。具体的には、書込制御回路１の動作により、ビット線BL側の反転バッファ２Ｂに対してその入力端子INがHIGHレベルに制御される。ビット線/BL側の反転バッファ２Ｂ’については、その入力端子INはLOWレベルを維持する。その結果、ビット線BLは反転バッファ２Ｂの動作によってLOWレベルにドライブされ、ビット線/BLはHIGHレベルを維持する。ビット線BLの電圧の低下と共に、FETＱ５のゲートとソース（BL側回路節点）間には十分大きな電圧が印加されることになり、そのFETＱ５は導通状態になる。その結果、回路節点Ｔ１のレベルが低下し、FETＱ２，Ｑ４で構成されるインバータの論理閾値電圧を下回ると、フリップフロップの状態は反転し、回路節点Ｔ１がLOWレベル、Ｔ２がHIGHレベルに変化して、メモリセル４は更新データを保持可能になる。しかる後、ワード線WLをLOWレベル（非選択状態）に制御し、ライトイネーブル端子/WEをHIGHレベルに復帰させる。これにより、書込制御回路１はBL側および/BL側の反転バッファ２Ｂ，２Ｂ’の入力端子INを共にLOWレベルに制御するので、反転バッファ２Ｂの動作によってビット線BLは、初期のHIGHレベルまで回復する。ワード線WLをLOWレベル（非活性状態）に制御するタイミングについては、メモリセル４内のフリップフロップの状態が反転した後であれば、特に制約はない。   By controlling the word line WL to a high level and the write enable terminal / WE to a low level, a write operation to the memory cell 4 is started. Specifically, the operation of the write control circuit 1 controls the input terminal IN to the HIGH level with respect to the inversion buffer 2B on the bit line BL side. As for the inversion buffer 2B 'on the bit line / BL side, the input terminal IN maintains the LOW level. As a result, the bit line BL is driven to the LOW level by the operation of the inversion buffer 2B, and the bit line / BL maintains the HIGH level. As the voltage of the bit line BL decreases, a sufficiently large voltage is applied between the gate and source (BL side circuit node) of the FET Q5, and the FET Q5 becomes conductive. As a result, when the level of the circuit node T1 decreases and falls below the logic threshold voltage of the inverter constituted by the FETs Q2 and Q4, the state of the flip-flop is inverted, and the circuit node T1 changes to the LOW level and T2 changes to the HIGH level. Thus, the memory cell 4 can hold the update data. Thereafter, the word line WL is controlled to the LOW level (non-selected state), and the write enable terminal / WE is returned to the HIGH level. As a result, the write control circuit 1 controls both the input terminals IN of the inversion buffers 2B and 2B ′ on the BL side and the / BL side to the LOW level, so that the bit line BL is set to the initial HIGH level by the operation of the inversion buffer 2B. Recover until. The timing for controlling the word line WL to the LOW level (inactive state) is not particularly limited as long as the state of the flip-flop in the memory cell 4 is inverted.

図１２(a)、(b)に反転バッファ２Ｂ，２Ｂ’の従来の回路構成を示す。図１２(a)は、PchMOSFETＱ１６とNchMOSFETＱ１７よりなる簡単なＣＭＯＳインバータで構成した例である。入力端子INをHIGHレベルに制御すると、FETＱ１６は非導通状態、FETＱ１７は導通状態になり、出力端子OUT（ビット線）をGNDレベルまでドライブする。入力端子INをLOWレベルに制御すると、FETＱ１６は導通状態、FETＱ１７は非導通状態になり、出力端子OUT（ビット線）をVDDレベルまでドライブする。   12 (a) and 12 (b) show conventional circuit configurations of the inverting buffers 2B and 2B '. FIG. 12A shows an example of a simple CMOS inverter composed of a Pch MOSFET Q16 and an Nch MOSFET Q17. When the input terminal IN is controlled to the HIGH level, the FET Q16 is turned off and the FET Q17 is turned on to drive the output terminal OUT (bit line) to the GND level. When the input terminal IN is controlled to the LOW level, the FET Q16 is turned on and the FET Q17 is turned off to drive the output terminal OUT (bit line) to the VDD level.

図１２(b)は、図１２(a)の回路構成にHIGH出力レベルをクランプするためのNchMOSFETＱ１８を付加した例である。基本動作は図１２(a)の回路構成と同じインバータ動作であり、出力端子OUTのHIGHレベルが（VDD−Vth）にクランプされることが異なる。VthはFETＱ１８の閾値電圧（＞０）である。ビット線は接続されるメモリセル数に比例して大きな寄生容量を有するので、その充放電による電力増を低減したい場合に、図１２(b)の反転バッファの回路構成が採用される。   FIG. 12B is an example in which an Nch MOSFET Q18 for clamping the HIGH output level is added to the circuit configuration of FIG. The basic operation is the same inverter operation as the circuit configuration of FIG. 12A, except that the HIGH level of the output terminal OUT is clamped to (VDD−Vth). Vth is the threshold voltage (> 0) of the FET Q18. Since the bit line has a large parasitic capacitance in proportion to the number of connected memory cells, the circuit configuration of the inverting buffer shown in FIG. 12B is employed when it is desired to reduce the increase in power due to charging / discharging.

上記した図１１のメモリ回路については、非特許文献１に記載がある。この文献の図２−７１の構成は、図１１で説明した構成とは若干異なるが、機能的には同等である。この図２−７１の回路では、非書込時にビット線をHIGHレベルに制御するためにプルアップトランジスタを設けているため、そのプルアップ動作を妨げないようにデータバッファをビット線から切り離すためのNchMOSFETを設けている。図１１で説明した構成では反転バッファ２Ｂ，２Ｂ’の出力を非書込時にHIGHレベルに制御することで、専用のプルアップトランジスタを不要にしている。
武石他監修、「ＭＯＳ集積回路の基礎」、近代科学社、６１−６６頁、１９９２年５月 The memory circuit shown in FIG. 11 is described in Non-Patent Document 1. The configuration of FIG. 2-71 in this document is slightly different from the configuration described in FIG. 11, but is functionally equivalent. In the circuit of FIG. 2-71, a pull-up transistor is provided to control the bit line to a high level during non-writing, so that the data buffer is separated from the bit line so as not to hinder the pull-up operation. NchMOSFET is provided. In the configuration described with reference to FIG. 11, a dedicated pull-up transistor is not required by controlling the outputs of the inverting buffers 2B and 2B ′ to the HIGH level when not writing.
Supervised by Takeishi et al., "Basics of MOS integrated circuits", Modern Science, 61-66, May 1992

ところが、図１１のメモリセル４内のセル選択用NchMOSFETＱ５，Ｑ６の導通抵抗は、ワード線選択時（WLがHIGHレベル時）のゲート電圧をVg、LOW側ビット線のソース電圧をVsとし、当該FETＱ５，Ｑ６のゲート・ソース間電圧をVgs、その閾値電圧をVthで表記すると、「Vgs−Vth」に強く依存する。Vgsの値は電源電圧VDD以下であり、電源電圧VDDの低下と共に、「Vgs−Vth」の値は零に近づく。特に、電源電圧VDDと閾値電圧Vthとの差分が小さくなる極低電圧領域（例えば０．５Ｖ等）では、FETＱ５，Ｑ６の導通抵抗の増大が著しく、書き込み時にビット線BL，/BLをGNDレベルまでドライブしても、メモリセル４内の回路節点Ｔ１（もしくはＴ２）のレベルが十分低下しないという現象が発生する。それ故、特に極低電圧領域において、メモリセル４ヘの確実なデータ書き込みを保証できないという問題があった。   However, the conduction resistances of the Nch MOSFETs Q5 and Q6 for cell selection in the memory cell 4 of FIG. 11 are Vg as the gate voltage when the word line is selected (when WL is at the HIGH level), and Vs as the source voltage of the LOW side bit line. When the gate-source voltage of the FETs Q5 and Q6 is expressed as Vgs and the threshold voltage is expressed as Vth, it strongly depends on “Vgs−Vth”. The value of Vgs is equal to or lower than the power supply voltage VDD, and the value of “Vgs−Vth” approaches zero as the power supply voltage VDD decreases. In particular, in an extremely low voltage region where the difference between the power supply voltage VDD and the threshold voltage Vth is small (for example, 0.5 V), the conduction resistance of the FETs Q5 and Q6 is remarkably increased, and the bit lines BL and / BL are set to the GND level during writing. Even if it is driven up to, the phenomenon that the level of the circuit node T1 (or T2) in the memory cell 4 is not sufficiently lowered occurs. Therefore, there is a problem that reliable data writing to the memory cell 4 cannot be guaranteed, particularly in an extremely low voltage region.

本発明の目的は、上述の問題点を解決するべく、メモリセルヘの確実なデータ書き込みを電源電圧が極低電圧領域まで保証可能な書込回路を有するメモリ回路を提供することにある。   An object of the present invention is to provide a memory circuit having a writing circuit capable of guaranteeing reliable data writing to a memory cell up to an extremely low voltage region in order to solve the above-described problems.

請求項１にかかる発明のメモリ回路は、メモリセルと、該メモリセルに接続され非書込時にHIGHレベルに保持される一対のビット線と、前記メモリセルに接続され非選択時にLOWレベルに保持されるワード線と、前記一対のビット線に接続された書込回路とを具備し、前記書込回路は、前記ビット線をHIGHレベルからLOWレベルに変化させるとき、正電圧もしくはその近傍のレベルからGNDレベルを経由して負電圧レベルまでオーバドライブすることを特徴とする。
請求項２にかかる発明は、請求項１に記載のメモリ回路において、前記書込回路は、一定の負電圧を発生する負電圧源回路と、該負電圧源回路の発生電圧を入力し、LOWレベルを出力すべきとき前記負電圧源回路で発生した負電圧レベルを出力するレベル変換型バッファとを具備することを特徴とする。
請求項３にかかる発明は、請求項１に記載のメモリ回路において、前記書込回路は、所定のタイミングで負電圧を発生する負電圧源回路と、該負電圧源回路の発生電圧を入力し、LOWレベルを出力すべきとき一旦所定時間だけGNDレベルを出力した後に前記負電圧源回路で発生した負電圧レベルを出力するレベル変換型バッファとを具備することを特徴とする。
請求項４にかかる発明のメモリ回路は、メモリセルと、該メモリセルに接続され非書込時にLOWレベルに保持される一対のビット線と、前記メモリセルに接続され非選択時にHIGHレベルに保持されるワード線と、前記一対のビット線に接続された書込回路とを具備し、前記書込回路は、前記ビット線をLOWレベルからHIGHレベルに変化させるとき、負電圧もしくはその近傍のレベルからGNDレベルを経由して正電圧レベルまでオーバドライブすることを特徴とする。
請求項５にかかる発明は、請求項４に記載のメモリ回路において、前記書込回路は、一定の正電圧を発生する正電圧源回路と、該正電圧源回路の発生電圧を入力し、HIGHレベルを出力すべきとき前記正電圧源回路で発生した正電圧レベルを出力するレベル変換型バッファとを具備することを特徴とする。
請求項６にかかる発明は、請求項４に記載のメモリ回路において、前記書込回路は、所定のタイミングで正電圧を発生する正電圧源回路と、該正電圧源回路の発生電圧を入力し、HIGHレベルを出力すべきとき一旦所定時間だけGNDレベルを出力した後に前記正電圧源回路で発生した正電圧レベルを出力するレベル変換型バッファとを具備することを特徴とする。 A memory circuit according to a first aspect of the present invention includes a memory cell, a pair of bit lines connected to the memory cell and held at a high level when not written, and a low level when connected to the memory cell and not selected. And a write circuit connected to the pair of bit lines, the write circuit changing a level of the bit line from HIGH level to LOW level to a positive voltage or a level near the positive voltage. It is characterized by overdriving from the GND level to the negative voltage level via the GND level.
According to a second aspect of the present invention, in the memory circuit according to the first aspect, the write circuit receives a negative voltage source circuit that generates a constant negative voltage, and a voltage generated by the negative voltage source circuit. And a level conversion buffer for outputting a negative voltage level generated by the negative voltage source circuit when the level is to be output.
According to a third aspect of the present invention, in the memory circuit according to the first aspect, the write circuit receives a negative voltage source circuit that generates a negative voltage at a predetermined timing, and a voltage generated by the negative voltage source circuit. And a level conversion buffer for outputting a negative voltage level generated in the negative voltage source circuit after outputting a GND level for a predetermined time once when a LOW level is to be output.
According to a fourth aspect of the present invention, there is provided a memory circuit, a memory cell, a pair of bit lines connected to the memory cell and held at a low level when not written, and connected to the memory cell and held at a high level when not selected. And a write circuit connected to the pair of bit lines, and the write circuit changes a negative voltage or a level near it when changing the bit line from a low level to a high level. It is characterized by overdriving from the GND level to the positive voltage level via the GND level.
According to a fifth aspect of the present invention, in the memory circuit according to the fourth aspect, the write circuit receives a positive voltage source circuit that generates a constant positive voltage, and a voltage generated by the positive voltage source circuit. And a level conversion buffer for outputting a positive voltage level generated by the positive voltage source circuit when the level is to be output.
According to a sixth aspect of the present invention, in the memory circuit according to the fourth aspect, the write circuit receives a positive voltage source circuit that generates a positive voltage at a predetermined timing, and a voltage generated by the positive voltage source circuit. And a level conversion buffer for outputting a positive voltage level generated by the positive voltage source circuit after outputting a GND level for a predetermined time when a HIGH level is to be output.

本発明のメモリ回路によれば、メモリセルに入力データを書き込む際にLOW側ビット線をGNDレベル以下の負電圧までオーバドライブでき、あるいはHIGH側ビット線をGNDレベル以上の正電位までオーバドライブできるため、電源電圧がMOSFETの閾値電圧に近づく極低電圧領域（例えば０．５Ｖ程度、あるいは−０．５Ｖ程度）で動作するメモリ回路が必要な際に、本発明のメモリ回路を適用すれば、入力データの確実な書き込みを保証でき効果大である。   According to the memory circuit of the present invention, when the input data is written to the memory cell, the LOW side bit line can be overdriven to a negative voltage below the GND level, or the HIGH side bit line can be overdriven to a positive potential above the GND level. Therefore, when a memory circuit that operates in an extremely low voltage region (for example, about 0.5 V or about −0.5 V) where the power supply voltage approaches the threshold voltage of the MOSFET is necessary, the memory circuit of the present invention is applied. Assures reliable writing of input data and is highly effective.

本発明は、データ書き込み時に、メモリセル内のセル選択用トランジスタのゲート・ソース間に電源電圧以上の電圧を印加できるようにして、極低電圧の電源電圧でも導通抵抗の低減を可能とし、確実なデータ書き込みを保証する。以下、詳しく説明する。   The present invention enables a voltage higher than the power supply voltage to be applied between the gate and the source of the cell selection transistor in the memory cell at the time of data writing, and can reduce the conduction resistance even with an extremely low power supply voltage. Guarantees correct data writing. This will be described in detail below.

図１に実施例１のメモリ回路の構成を示す。１はメモリセルへのデータの書き込みを制御する書込制御回路、２，２’はレベル変換型反転バッファ、３は一定の負電圧VNN（＜GND）を出力する負電圧源回路、４はメモリセルである。書込回路はこれら書込制御回路１と反転バッファ２，２’と負電圧源回路３で構成されており、供給電圧が負電圧VNNの負電圧源回路３を使用すること、およびデータ書き込み時のビット線のレベル制御にLOWレベル電圧をGNDレベルから上記VNNレベルに変換するレベル変換型反転バッファ２，２’を適用することが図１１に示したメモリ回路と異なる。   FIG. 1 shows the configuration of the memory circuit according to the first embodiment. 1 is a write control circuit for controlling the writing of data to the memory cell, 2 and 2 'are level conversion type inversion buffers, 3 is a negative voltage source circuit for outputting a constant negative voltage VNN (<GND), and 4 is a memory. It is a cell. The write circuit is composed of the write control circuit 1, the inverting buffers 2 and 2 ', and the negative voltage source circuit 3, and uses the negative voltage source circuit 3 whose supply voltage is the negative voltage VNN, and at the time of data writing 11 is different from the memory circuit shown in FIG. 11 in that level conversion type inversion buffers 2 and 2 ′ for converting the LOW level voltage from the GND level to the VNN level are applied to the level control of the bit line.

レベル変換型反転バッファ２，２’の回路構成を図２(a)〜(d)に示す。図中、５，５’はインバータである。図２の(a)と(c)については、例えば次の文献のfig,7に開示されている。ただし、この文献ではMOSFETの導電型（PchとNch）が逆になっている。入力端子INのHIGHレベルはVDD、LOWレベルはGNDである。出力端子OUTのHIGHレベルはVDD、LOWレベルはVNN（負電圧）である。図２(c)中のPchMOSFETＱ１２はクランパであり、インバータ５’の出力がLOWレベル（GND）の際に、導通状態のFETＱ９を介して負電圧VNNがGNDへ短絡されることを防止する（文献：N.Shibata,et a1.,“A 2-V 300-MHz 1-Mb current-sensed doub1e-density SRAM for 1ow-power 0.3-μm CMOS/SIMOX ASICs,”IEEE J.So1id-State Circuits,vo1.36,no.10,pp.1524-1537.Oct.2001.）   The circuit configuration of the level conversion type inverting buffers 2 and 2 'is shown in FIGS. In the figure, reference numerals 5 and 5 'denote inverters. (A) and (c) in FIG. 2 are disclosed, for example, in FIG. In this document, however, the MOSFET conductivity types (Pch and Nch) are reversed. The HIGH level of the input terminal IN is VDD, and the LOW level is GND. The HIGH level of the output terminal OUT is VDD, and the LOW level is VNN (negative voltage). A PchMOSFET Q12 in FIG. 2C is a clamper, and prevents the negative voltage VNN from being short-circuited to GND via the conducting FET Q9 when the output of the inverter 5 ′ is at the LOW level (GND) (references). : N. Shibata, et a1., “A 2-V 300-MHz 1-Mb current-sensed doub1e-density SRAM for 1ow-power 0.3-μm CMOS / SIMOX ASICs,” IEEE J. So1id-State Circuits, vo1. 36, no.10, pp.1524-1537.Oct.2001.)

図２(b)は図２(a)の構成において、図２(d)は図２(c)の構成において、それぞれHIGH出力レベルをクランプするためのNchMOSFETＱ１１をFETＱ８と出力端子OUTの間に付加した構成である。図１２(b)に示した従来例の反転バッファ同様、データ書き込み時のビット線の充放電による消費電力増を低減する効果がある。   2 (b) is the configuration shown in FIG. 2 (a), and FIG. 2 (d) is the configuration shown in FIG. 2 (c). An Nch MOSFET Q11 for clamping the HIGH output level is added between the FET Q8 and the output terminal OUT. This is the configuration. Similar to the conventional inversion buffer shown in FIG. 12B, there is an effect of reducing an increase in power consumption due to charging / discharging of the bit line during data writing.

以上により、実施例１のメモリ回路によれば、書き込み時にLOW側ビット線の電圧をGNDレベルを超えて負電圧VNNまでオーバドライブするので、メモリセル４内のセル選択FET（Ｑ５もしくはＱ６）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。   As described above, according to the memory circuit of the first embodiment, the voltage on the LOW side bit line is overdriven to the negative voltage VNN beyond the GND level at the time of writing, so that the cell selection FET (Q5 or Q6) in the memory cell 4 The gate-source voltage Vgs is increased and its conduction resistance is reduced. Therefore, it is possible to write reverse data to the memory cell even at an extremely low voltage.

図３に実施例２のメモリ回路の構成を示す。メモリセル４ヘのデータの書き込みを制御する書込制御回路１と、反転バッファ２，２’と、負電圧源回路３’で書込回路を構成している。実施例１とは、一定の負電圧VNNを出力する負電圧源回路３の代わりに、入力端子PINがHIGHレベルの時にのみ負電圧VNNを出力しそれ以外ではGNDレベルを出力するスイッチトキャパシタ型の負電圧源回路３’を使用することが異なる。   FIG. 3 shows the configuration of the memory circuit of the second embodiment. The write control circuit 1 for controlling the writing of data to the memory cell 4, the inverting buffers 2 and 2 ', and the negative voltage source circuit 3' constitute a write circuit. Instead of the negative voltage source circuit 3 that outputs a constant negative voltage VNN, the first embodiment is a switched capacitor type that outputs a negative voltage VNN only when the input terminal PIN is at a high level and outputs a GND level otherwise. The use of the negative voltage source circuit 3 ′ is different.

図４は代表的なスイッチトキャパシタ型の負電圧源回路３’の構成例である。図４中のインバータ５”の電源はVDDである。初期状態では、入力端子PINはLOWレベルであり、インバータ５”の出力はHIGHレベル（VDDレベル）である。この時、FETＱ１３，Ｑ１５は導通状態、Ｑ１４は非導通状態であり、キャパシタＣ１の充電が行われる（極性は、＋側が高電圧になる向き）。次に、PINをHIGHレベル（VDDレベル）に制御すると、インバータ５”の出力はLOWレベル（GNDレベル）になり、FETＱ１３，Ｑ１５は非導通状態、Ｑ１４は導通状態になる。FETＱ１５が非導通状態になることで、出力端子VNNがフローティング状態になるので、キャパシタＣ１に蓄積された電荷により出力端子VNNに負電圧VNNが現れる。   FIG. 4 is a configuration example of a typical switched capacitor type negative voltage source circuit 3 '. The power source of the inverter 5 ″ in FIG. 4 is VDD. In the initial state, the input terminal PIN is at the LOW level, and the output of the inverter 5 ″ is at the HIGH level (VDD level). At this time, the FETs Q13 and Q15 are in a conducting state and Q14 is in a non-conducting state, and the capacitor C1 is charged (the polarity is such that the + side becomes a high voltage). Next, when PIN is controlled to a HIGH level (VDD level), the output of the inverter 5 "becomes a LOW level (GND level), FETs Q13 and Q15 are in a non-conducting state, and Q14 is in a conducting state. FET Q15 is in a non-conducting state. Since the output terminal VNN is in a floating state, the negative voltage VNN appears at the output terminal VNN due to the charge accumulated in the capacitor C1.

電源電圧をVDD、出力端子VNNの負荷容量をＣ２（図４中には非表示）、その負荷容量Ｃ２が出力端子VNNに接続される前の初期電圧値をVDDとすると、ビット線等のような容量性の負荷を接続した際の出力電圧VNNは、電荷保存則から以下の式で与えられる。
VNN＝−VDD・（Ｃ１−Ｃ２）/（Ｃ１＋Ｃ２） (1)
出力端子VNNに負電圧を得るには（Ｃ１＞Ｃ２）の関係が必要であり、負荷容量Ｃ２が大きい場合にキャパシタＣ１の占有面積が大きくなる。しかし、負荷容量Ｃ２の初期電圧値をGNDレベルに設定する場合は
VNN＝−VDD・Ｃ１/（Ｃ１＋Ｃ２） (2)
であり、常に負電圧VNNが得られる。すなわち、負荷容量Ｃ２の初期電圧値をGNDレベルに設定する場合は、その初期電圧値をVDDに設定する場合に比べて、キャパシタＣ１の容量値を小さくできる利点がある。 Assuming that the power supply voltage is VDD, the load capacitance of the output terminal VNN is C2 (not shown in FIG. 4), and the initial voltage value before the load capacitance C2 is connected to the output terminal VNN is VDD, The output voltage VNN when a capacitive load is connected is given by the following equation from the law of conservation of charge.
VNN = −VDD ・ (C1-C2) / (C1 + C2) (1)
In order to obtain a negative voltage at the output terminal VNN, the relationship of (C1> C2) is necessary, and when the load capacitance C2 is large, the area occupied by the capacitor C1 increases. However, when setting the initial voltage value of the load capacitor C2 to the GND level,
VNN = −VDD ・ C1 / (C1 + C2) (2)
The negative voltage VNN is always obtained. That is, when the initial voltage value of the load capacitor C2 is set to the GND level, there is an advantage that the capacitance value of the capacitor C1 can be made smaller than when the initial voltage value is set to VDD.

実施例２に関して、レベル変換型反転バッファ２，２’として図２(a)又は(c)の回路構成を使用した場合の書き込み動作波形を図５に示す。IN，OUTはレベル変換型反転バッファ２，２’の入力端子IN、出力端子OUTの電圧である。PIN，VNNは図３中の負電圧源回路３’の入力端子PIN，出力端子VNNの電圧である。図５では、ビット線の寄生容量（Ｃ２に相当）の端子電圧（出力端子OUTの電圧）がGNDレベルなった時点で、入力端子PINをLOWからHIGHレベルに変化させており、(2)式の動作条件を実現している。   FIG. 5 shows a write operation waveform when the circuit configuration shown in FIG. 2A or 2C is used as the level conversion type inverting buffers 2 and 2 'in the second embodiment. IN and OUT are voltages of the input terminal IN and the output terminal OUT of the level conversion type inverting buffers 2 and 2 '. PIN and VNN are voltages of the input terminal PIN and the output terminal VNN of the negative voltage source circuit 3 'in FIG. In FIG. 5, when the terminal voltage (output terminal OUT voltage) of the parasitic capacitance (corresponding to C2) of the bit line becomes the GND level, the input terminal PIN is changed from LOW to HIGH level. The operating conditions are realized.

以上のように実施例２でも、実施例１と同様に、書き込み時にLOW側ビット線の電圧をGNDレベルを超えて負電圧VNNまでオーバドライブすることで、メモリセル４内のセル選択FET（Ｑ５もしくはＱ６）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。   As described above, in the second embodiment as well, as in the first embodiment, the cell selection FET (Q5) in the memory cell 4 is overdriven by overdriving the voltage on the LOW side bit line beyond the GND level to the negative voltage VNN. Alternatively, the gate-source voltage Vgs of Q6) is increased and its conduction resistance is reduced. Therefore, it is possible to write reverse data to the memory cell even at an extremely low voltage.

なお、レベル変換型反転バッファ２，２’として図２(b)又は(d)の構成を実施例２に適用する場合は、図５中の電圧OUTのHIGHレベルの値がVDDから「VDD−Vth」に置き換わるだけであり、動作波形は同様である。   When the configuration of FIG. 2B or 2D is applied to the second embodiment as the level conversion type inverting buffers 2 and 2 ′, the HIGH level value of the voltage OUT in FIG. The operation waveform is the same.

また、クロック等のタイミング信号を利用して書き込み動作に先立ってビット線をブリチャージする方式のＳＲＡＭに関しては、図２(a)〜(d)中のFETＱ８のゲート電極をプリチャージ信号で制御するように変更するだけで、本発明の書込回路を同様に適用可能であり、同等の効果を得る。   In addition, regarding an SRAM in which a bit line is precharged using a timing signal such as a clock, the gate electrode of the FET Q8 in FIGS. 2A to 2D is controlled by a precharge signal. The write circuit of the present invention can be applied in the same manner only by changing in this way, and an equivalent effect is obtained.

図６に実施例３のメモリ回路の構成を示す。この実施例３はHIGHレベルをGNDレベル、LOWレベルを−VDDレベルとする場合のものである。１Ａはメモリセルへのデータの書き込みを制御する書込制御回路、２Ａ，２Ａ’はレベル変換型反転バッファ、３Ａは一定の正電圧VPP（＞GND）を出力する正電圧源回路、４Ａはメモリセルである。ここで、メモリセル４Ａは、フリップフロップ（逆並列接続された一対のインバータ）を構成する一対の負荷用NchMOSFETＱ１’，Ｑ２’と一対の駆動用PchMOSFETＱ３’，Ｑ４’に、セル選択用PchMOSFETＱ５’，Ｑ６’を組み合わせて構成される。フリップフロップの回路節点Ｔ１，Ｔ２は何れか一方がHIGHレベル(GND)、他方がLOWレベル（−VDD)となり、その状態の違いによってメモリセル４Ａは１ビットのデータを記憶する。メモリセル４Ａの選択信号を伝送するワード線/WLは、選択時にはLOWレベル、非選択時にはHIGHレベルに制御される。   FIG. 6 shows the configuration of the memory circuit of the third embodiment. In the third embodiment, the HIGH level is set to the GND level, and the LOW level is set to the −VDD level. 1A is a write control circuit for controlling writing of data to the memory cell, 2A and 2A ′ are level conversion type inverting buffers, 3A is a positive voltage source circuit for outputting a constant positive voltage VPP (> GND), and 4A is a memory It is a cell. Here, the memory cell 4A includes a pair of load NchMOSFETs Q1 ′, Q2 ′ and a pair of driving PchMOSFETs Q3 ′, Q4 ′ that constitute a flip-flop (a pair of inverters connected in reverse parallel), a cell selection PchMOSFET Q5 ′, Q6 'is combined. One of the flip-flop circuit nodes T1 and T2 is at a HIGH level (GND) and the other is at a LOW level (−VDD), and the memory cell 4A stores 1-bit data depending on the state. The word line / WL for transmitting the selection signal of the memory cell 4A is controlled to the LOW level when selected and to the HIGH level when not selected.

図７(a)〜(d)に図６のレベル変換型反転バッファ２Ａ，２Ａ’回路構成を示す。前記した図２(a)〜(d)の構成とは電源の極性とFETの極性が異なっているのみである。   7A to 7D show the circuit structures of the level conversion type inverting buffers 2A and 2A 'shown in FIG. The configuration shown in FIGS. 2A to 2D is only different in the polarity of the power source and the polarity of the FET.

以上により、実施例３のメモリ回路によれば、書き込み時にHIGH側ビット線の電圧をGNDレベルを超えて正電圧VPPまでオーバドライブするので、メモリセル４Ａ内のセル選択FET（Ｑ５’もしくはＱ６’）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。   As described above, according to the memory circuit of the third embodiment, the voltage on the HIGH side bit line is overdriven to the positive voltage VPP exceeding the GND level at the time of writing, so the cell selection FET (Q5 ′ or Q6 ′ in the memory cell 4A). ), The gate-source voltage Vgs is increased and its conduction resistance is decreased. Therefore, it is possible to write reverse data to the memory cell even at an extremely low voltage.

図８に実施例４のメモリ回路の構成を示す。メモリセル４Ａヘのデータの書き込みを制御する書込制御回路１Ａと、反転バッファ２Ａ，２Ａ’と、負電圧源回路３Ａ’で書込回路を構成している。実施例３とは、一定の正電圧VPPを出力する正電圧源回路３Ａの代わりに、入力端子PINがLOWレベル（-VDD）の時にのみ正電圧VPPを出力し、それ以外ではGNDレベルを出力するスイッチトキャパシタ型の負電圧源回路３Ａ’を使用することが異なる。   FIG. 8 shows the configuration of the memory circuit of the fourth embodiment. A write control circuit 1A for controlling data writing to the memory cell 4A, inversion buffers 2A and 2A ', and a negative voltage source circuit 3A' constitute a write circuit. In the third embodiment, instead of the positive voltage source circuit 3A that outputs a constant positive voltage VPP, the positive voltage VPP is output only when the input terminal PIN is at the low level (−VDD), and the GND level is output otherwise. The difference is that a switched capacitor type negative voltage source circuit 3A ′ is used.

図９はこのスイッチトキャパシタ型の正電圧源回路３Ａ’の構成例である。図９中のインバータ５”の電源は−VDDである。初期状態では、入力端子PINはGNDレベルであり、インバータ５”の出力はLOWレベル（−VDDレベル）である。この時、FETＱ１３’，Ｑ１５’は導通状態、Ｑ１４’は非導通状態であり、キャパシタＣ１の充電が行われる（極性は、＋側が高電圧になる向き）。次に、PINをLOWレベル（−VDDレベル）に制御すると、インバータ５”の出力はHIGHレベル（GNDレベル）になり、FETＱ１３’，Ｑ１５’は非導通状態、Ｑ１４’は導通状態になる。FETＱ１５’が非導通状態になることで、出力端子VPPがフローティング状態になるので、キャパシタＣ１に蓄積された電荷により出力端子VPPに正電圧VPPが現れる。他は、図４の回路と類似であり、出力端子VPPに接続される負荷容量Ｃ２（図示せず）の初期電圧値をGNDレベルに設定する場合は、その初期電圧値を−VDDに設定する場合に比べて、キャパシタＣ１の容量値を小さくできる利点がある。   FIG. 9 shows a configuration example of this switched capacitor type positive voltage source circuit 3A '. The power supply of the inverter 5 ″ in FIG. 9 is −VDD. In the initial state, the input terminal PIN is at the GND level, and the output of the inverter 5 ″ is at the LOW level (−VDD level). At this time, the FETs Q13 'and Q15' are in a conducting state and the Q14 'is in a non-conducting state, and the capacitor C1 is charged (the polarity is such that the + side becomes a high voltage). Next, when PIN is controlled to the LOW level (−VDD level), the output of the inverter 5 ″ becomes the HIGH level (GND level), the FETs Q13 ′ and Q15 ′ become non-conductive, and the Q14 ′ becomes conductive. Since 'becomes non-conductive, the output terminal VPP is in a floating state, so that the positive voltage VPP appears at the output terminal VPP due to the electric charge accumulated in the capacitor C1. When the initial voltage value of a load capacitor C2 (not shown) connected to the output terminal VPP is set to the GND level, the capacitance value of the capacitor C1 is made smaller than when the initial voltage value is set to −VDD. There are advantages you can do.

実施例４に関して、レベル変換型反転バッファ２Ａ，２Ａ’として図７(a)又は(c)の回路構成を使用した場合の書き込み動作波形を図１０に示す。図５の波形図と比較すると、反転した波形となってる。図１０では、ビット線の寄生容量（Ｃ２に相当）の端子電圧（出力端子OUTの電圧）がGNDレベルなった時点で、入力端子PINをHIGHからLOWレベルに変化させており、初期電圧値を-VDDに設定する場合に比べて、キャパシタＣ１の容量値を小さくできる利点がある。   FIG. 10 shows a write operation waveform when the circuit configuration of FIG. 7A or 7C is used as the level conversion type inverting buffers 2A and 2A ′ in the fourth embodiment. Compared with the waveform diagram of FIG. 5, the waveform is inverted. In FIG. 10, when the terminal voltage of the parasitic capacitance (corresponding to C2) of the bit line (the voltage of the output terminal OUT) becomes the GND level, the input terminal PIN is changed from HIGH to LOW level, and the initial voltage value is changed. There is an advantage that the capacitance value of the capacitor C1 can be reduced as compared with the case of setting to -VDD.

以上のように実施例４でも、実施例３と同様に、書き込み時にHIGH側ビット線の電圧をGNDレベルを超えて正電圧VPPまでオーバドライブすることで、メモリセル４Ａ内のセル選択FET（Ｑ５’もしくはＱ６’）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。   As described above, in the fourth embodiment as well, in the same manner as in the third embodiment, the voltage on the HIGH side bit line is overdriven to the positive voltage VPP exceeding the GND level at the time of writing, so that the cell selection FET (Q5 in the memory cell 4A). 'Or Q6'), the gate-source voltage Vgs is increased and its conduction resistance is decreased. Therefore, it is possible to write reverse data to the memory cell even at an extremely low voltage.

なお、レベル変換型反転バッファ２Ａ，２Ａ’として図７(b)又は(d)の構成を実施例４に適用する場合は、図１０中の電圧OUTのLOWレベルの値が-VDDから「−VDD＋｜Vth｜」に置き換わるだけであり、動作波形は同様である。   When the configuration of FIG. 7B or FIG. 7D is applied to the fourth embodiment as the level conversion type inverting buffers 2A and 2A ′, the value of the low level of the voltage OUT in FIG. It is simply replaced with “VDD + | Vth |”, and the operation waveform is the same.

また、クロック等のタイミング信号を利用して書き込み動作に先立ってビット線をブリチャージする方式のＳＲＡＭに関しては、図７(a)〜(d)中のFETＱ８’のゲート電極をプリチャージ信号で制御するように変更するだけで、本発明の書込回路を同様に適用可能であり、同等の効果を得る。   In addition, regarding an SRAM in which a bit line is precharged using a timing signal such as a clock, the gate electrode of the FET Q8 'in FIGS. 7A to 7D is controlled by a precharge signal. Only by making such a change, the writing circuit of the present invention can be applied in the same manner, and an equivalent effect can be obtained.

実施例１のメモリ回路の回路図である。1 is a circuit diagram of a memory circuit according to Embodiment 1. FIG. (a)〜(d)は図１のメモリ回路のレベル変換型反転バッファの回路図である。(a)-(d) is a circuit diagram of the level conversion type inversion buffer of the memory circuit of FIG. 実施例２のメモリ回路の回路図である。6 is a circuit diagram of a memory circuit according to Embodiment 2. FIG. スイッチトキャパシタ型の負電圧源回路の回路図である。It is a circuit diagram of a switched capacitor type negative voltage source circuit. 実施例２のメモリ回路の書き込み動作の波形図である。7 is a waveform diagram of a write operation of the memory circuit of Example 2. FIG. 実施例３のメモリ回路の回路図である。6 is a circuit diagram of a memory circuit of Example 3. FIG. (a)〜(d)は図６のメモリ回路のレベル変換型反転バッファの回路図である。(a)-(d) is a circuit diagram of the level conversion type inversion buffer of the memory circuit of FIG. 実施例４のメモリ回路の回路図である。FIG. 10 is a circuit diagram of a memory circuit in Example 4. スイッチトキャパシタ型の正電圧源回路の回路図である。It is a circuit diagram of a switched capacitor type positive voltage source circuit. 実施例４のメモリ回路の書き込み動作の波形図である。10 is a waveform diagram of a write operation of the memory circuit of Example 4. FIG. 従来のメモリ回路の回路図である。It is a circuit diagram of a conventional memory circuit. (a)，(b)は従来の反転バッファの回路図である。(a), (b) is a circuit diagram of a conventional inversion buffer.

符号の説明Explanation of symbols

１，１Ａ：書込制御回路
２，２’，２Ａ，２Ａ’：レベル変換型反転バッファ
３，３’：負電圧源回路
３Ａ，３Ａ’：正電圧源回路
４，４Ａ：メモリセル
５，５’，５”：インバータ 1, 1A: Write control circuit 2, 2 ', 2A, 2A': Level conversion type inversion buffer 3, 3 ': Negative voltage source circuit 3A, 3A': Positive voltage source circuit 4, 4A: Memory cell 5, 5 ', 5 ”: Inverter

Claims (6)

メモリセルと、該メモリセルに接続され非書込時にHIGHレベルに保持される一対のビット線と、前記メモリセルに接続され非選択時にLOWレベルに保持されるワード線と、前記一対のビット線に接続された書込回路とを具備し、
前記書込回路は、前記ビット線をHIGHレベルからLOWレベルに変化させるとき、正電圧もしくはその近傍のレベルからGNDレベルを経由して負電圧レベルまでオーバドライブすることを特徴とするメモリ回路。 A memory cell; a pair of bit lines connected to the memory cell and held at a high level when not written; a word line connected to the memory cell and held at a low level when not selected; and the pair of bit lines And a writing circuit connected to
The memory circuit according to claim 1, wherein when the bit line is changed from a HIGH level to a LOW level, the write circuit overdrives from a positive voltage or a nearby level to a negative voltage level via a GND level. 請求項１に記載のメモリ回路において、
前記書込回路は、一定の負電圧を発生する負電圧源回路と、該負電圧源回路の発生電圧を入力し、LOWレベルを出力すべきとき前記負電圧源回路で発生した負電圧レベルを出力するレベル変換型バッファとを具備することを特徴とするメモリ回路。 The memory circuit of claim 1, wherein
The writing circuit receives a negative voltage source circuit that generates a constant negative voltage and a voltage generated by the negative voltage source circuit, and outputs a negative voltage level generated by the negative voltage source circuit when a low level is to be output. A memory circuit comprising a level conversion buffer for outputting. 請求項１に記載のメモリ回路において、
前記書込回路は、所定のタイミングで負電圧を発生する負電圧源回路と、該負電圧源回路の発生電圧を入力し、LOWレベルを出力すべきとき一旦所定時間だけGNDレベルを出力した後に前記負電圧源回路で発生した負電圧レベルを出力するレベル変換型バッファとを具備することを特徴とするメモリ回路。 The memory circuit of claim 1, wherein
The writing circuit receives a negative voltage source circuit that generates a negative voltage at a predetermined timing and a voltage generated by the negative voltage source circuit, and outputs a LOW level once after outputting a GND level for a predetermined time. A memory circuit comprising: a level conversion buffer for outputting a negative voltage level generated in the negative voltage source circuit. メモリセルと、該メモリセルに接続され非書込時にLOWレベルに保持される一対のビット線と、前記メモリセルに接続され非選択時にHIGHレベルに保持されるワード線と、前記一対のビット線に接続された書込回路とを具備し、
前記書込回路は、前記ビット線をLOWレベルからHIGHレベルに変化させるとき、負電圧もしくはその近傍のレベルからGNDレベルを経由して正電圧レベルまでオーバドライブすることを特徴とするメモリ回路。 A memory cell; a pair of bit lines connected to the memory cell and held at a low level when not written; a word line connected to the memory cell and held at a high level when not selected; and the pair of bit lines And a writing circuit connected to
The memory circuit according to claim 1, wherein when the bit line is changed from a low level to a high level, the write circuit overdrives from a negative voltage or a nearby level to a positive voltage level via a GND level. 請求項４に記載のメモリ回路において、
前記書込回路は、一定の正電圧を発生する正電圧源回路と、該正電圧源回路の発生電圧を入力し、HIGHレベルを出力すべきとき前記正電圧源回路で発生した正電圧レベルを出力するレベル変換型バッファとを具備することを特徴とするメモリ回路。 5. The memory circuit according to claim 4, wherein
The writing circuit receives a positive voltage source circuit that generates a constant positive voltage and a voltage generated by the positive voltage source circuit, and outputs a positive voltage level generated by the positive voltage source circuit when a HIGH level is to be output. A memory circuit comprising a level conversion buffer for outputting. 請求項４に記載のメモリ回路において、
前記書込回路は、所定のタイミングで正電圧を発生する正電圧源回路と、該正電圧源回路の発生電圧を入力し、HIGHレベルを出力すべきとき一旦所定時間だけGNDレベルを出力した後に前記正電圧源回路で発生した正電圧レベルを出力するレベル変換型バッファとを具備することを特徴とするメモリ回路。 5. The memory circuit according to claim 4, wherein
The writing circuit receives a positive voltage source circuit that generates a positive voltage at a predetermined timing, and a voltage generated by the positive voltage source circuit, and outputs a GND level for a predetermined time when a high level should be output. A memory circuit comprising: a level conversion type buffer for outputting a positive voltage level generated in the positive voltage source circuit.
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