JP2013143162A - Semiconductor memory and writing method of the same - Google Patents

Semiconductor memory and writing method of the same Download PDF

Info

Publication number
JP2013143162A
JP2013143162A JP2012002240A JP2012002240A JP2013143162A JP 2013143162 A JP2013143162 A JP 2013143162A JP 2012002240 A JP2012002240 A JP 2012002240A JP 2012002240 A JP2012002240 A JP 2012002240A JP 2013143162 A JP2013143162 A JP 2013143162A
Authority
JP
Japan
Prior art keywords
bit line
line pair
voltage
memory cell
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012002240A
Other languages
Japanese (ja)
Other versions
JP5867092B2 (en
Inventor
Akira Tanabe
亮 田辺
Tomoya Tsuruta
智也 鶴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012002240A priority Critical patent/JP5867092B2/en
Publication of JP2013143162A publication Critical patent/JP2013143162A/en
Application granted granted Critical
Publication of JP5867092B2 publication Critical patent/JP5867092B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory capable of improving a writing margin of a memory cell while suppressing increase of the area of a writing circuit, and a writing method of the same.SOLUTION: The semiconductor memory includes: a first pair of bit lines; a second pair of bit lines; a first switching circuit NT3 for controlling connection of respective ones of the first and second pairs of bit lines; a second switching circuit NT4 for controlling connection of the respective others of the first and second pair of bit lines; and a writing control circuit which applies a low level first voltage to ones of the first and second pairs of bit lines, applies a high level second voltage to the others of the first and second pairs of bit lines, disconnects the connection of respective ones of the first and second pairs of bit lines and the connection of the respective others of the first and second pair of bit lines, lowers a voltage of one of the second pair of bit lines capacitively coupled to the other of the second pair of bit lines by lowering a voltage of the other of the second pair of bit lines, and connects one of the second pair of bit lines to the other of the first pair of bit lines.

Description

本発明は、半導体記憶装置及びその書き込み方法に関する。   The present invention relates to a semiconductor memory device and a writing method thereof.

半導体記憶装置の大容量化・低電力化の要求に伴い、素子の微細化が進展している。しかしながら、近年のスケーリングの進展により、トランジスタの特性ばらつきが増大してＳＲＡＭの動作マージンが低下し、ひいては低電源電圧下において安定に書き込みを行うことが困難になっている。   With the demand for larger capacity and lower power consumption of semiconductor memory devices, miniaturization of elements is progressing. However, with the recent progress of scaling, the variation in transistor characteristics increases and the operation margin of the SRAM decreases, which makes it difficult to perform stable writing under a low power supply voltage.

ＳＲＡＭの書き込み動作を補助するための技術として、書き込み補助回路が積極的に用いられてきている。書き込み補助回路は、大別して２つの方式に分けられる。一方は、メモリセルの電源電圧を下げ、メモリセルのラッチ効果を弱めることでデータを反転しやすく、つまり書き込みやすくする方式である。他方は、書き込み時のゼロ書き込み側のビット線の電位を負電圧にすることでビット線間の電位幅を大きくし、書き込みやすくする方式である。動作電圧の低電圧化の要求に鑑みれば、後者の方式の方がメリットは大きい。   As a technique for assisting the write operation of the SRAM, a write assist circuit has been actively used. The write assist circuit is roughly divided into two systems. On the other hand, the power supply voltage of the memory cell is lowered to weaken the latch effect of the memory cell, thereby making it easier to invert data, that is, to make writing easier. The other is a method of making writing easier by increasing the potential width between the bit lines by setting the potential of the bit line on the zero writing side during writing to a negative voltage. In view of the demand for lower operating voltage, the latter method has more merit.

特開平１０−３２０９８０号公報Japanese Patent Laid-Open No. 10-320980 特開平１１−２５０６７０号公報JP-A-11-250670 特開２００９−１５１８４７号公報JP 2009-151847 A

書き込み時のゼロ書き込み側のビット線の電圧を負電圧にする方式は、ゼロ書き込み側のビット線に接続された容量素子の効果によってゼロ書き込み側のビット線の電位を０Ｖから負電圧にシフトするものである。しかしながら、この方式では、既存の書き込み回路に加えてビット線に連なる容量と同程度の容量素子をビット毎に追加する必要があり、周辺回路の面積増加が避けられなかった。また、負電圧を発生して印加するための追加の制御回路をもビット毎に準備する必要があり、これも周辺回路の面積増加の原因となっていた。   In the method of making the voltage of the bit line on the zero writing side negative at the time of writing, the potential of the bit line on the zero writing side is shifted from 0 V to a negative voltage by the effect of the capacitor connected to the bit line on the zero writing side Is. However, in this method, in addition to the existing write circuit, it is necessary to add a capacity element equivalent to the capacity connected to the bit line for each bit, and an increase in the area of the peripheral circuit is inevitable. Also, it is necessary to prepare an additional control circuit for generating and applying a negative voltage for each bit, which also causes an increase in the area of the peripheral circuit.

本発明の目的は、書き込み回路の面積や設計規模の増加を抑制しつつメモリセルの書き込みマージンを改善しうる半導体記憶装置及びその書き込み方法を提供することにある。   An object of the present invention is to provide a semiconductor memory device and a writing method thereof that can improve a write margin of a memory cell while suppressing an increase in the area and design scale of a write circuit.

実施形態の一観点によれば、第１のメモリセルと、前記第１のメモリセルに接続された第１のビット線対と、第２のメモリセルと、前記第２のメモリセルに接続された第２のビット線対と、前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第１の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧に降圧することにより前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧に降圧し、前記第１のスイッチ回路により前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧に降圧する書き込み制御回路とを有する半導体記憶装置が提供される。   According to one aspect of the embodiment, the first memory cell, the first bit line pair connected to the first memory cell, the second memory cell, and the second memory cell are connected. A second bit line pair, a first switch circuit for controlling connection between one of the first bit line pair and one of the second bit line pair, and the first bit line pair. A second switch circuit for controlling a connection between the other of the second bit line pair and the other of the second bit line pair, and the one of the first bit line pair and the one of the second bit line pair are low. A first voltage of a level is applied, a first voltage of a high level is applied to the other of the first bit line pair and the other of the second bit line pair, and the first switch circuit A connection between the one of the first bit line pair and the one of the second bit line pair; The second switch circuit disconnects the connection between the other of the first bit line pair and the other of the second bit line pair, and the second switch circuit disconnects the other of the second bit line pair. The voltage of the second bit line pair capacitively coupled to the other of the second bit line pairs is reduced by reducing the voltage to a third voltage lower than the second voltage. The first voltage is stepped down to a fourth voltage lower than the first voltage, and the first switch circuit connects the one of the second bit line pair and the one of the first bit line pair. And a write control circuit for stepping down the one voltage of the pair of bit lines to a fifth voltage lower than the first voltage.

また、実施形態の他の観点によれば、第１のメモリセルと、前記第１のメモリセルに接続された第１のビット線対と、第２のメモリセルと、前記第２のメモリセルに接続された第２のビット線対と、前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第１の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第１の電圧よりも高い第３の電圧に昇圧することにより前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧に昇圧し、前記第２のスイッチ回路により前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧に昇圧する書き込み制御回路とを有する半導体記憶装置が提供される。   According to another aspect of the embodiment, a first memory cell, a first bit line pair connected to the first memory cell, a second memory cell, and the second memory cell A first switch circuit for controlling a connection between the second bit line pair connected to the first bit line pair, one of the first bit line pair, and one of the second bit line pair; A second switch circuit for controlling a connection between the other of the bit line pair and the other of the second bit line pair; the one of the first bit line pair and the second bit line pair; A low level first voltage is applied to one side, a high level first voltage is applied to the other side of the first bit line pair and the other side of the second bit line pair, and the first A switch circuit connects between the one of the first bit line pair and the one of the second bit line pair. Disconnect the connection, disconnect the connection between the other of the first bit line pair and the other of the second bit line pair by the second switch circuit, and the other of the second bit line pair The second voltage of the second bit line pair capacitively coupled to the one of the second bit line pairs is boosted to a third voltage higher than the first voltage. The second voltage is boosted to a fourth voltage higher than the second voltage, and the second switch circuit connects the other of the second bit line pair to the other of the first bit line pair. There is provided a semiconductor memory device having a write control circuit for boosting the other voltage of one bit line pair to a fifth voltage higher than the second voltage.

また、実施形態の更に他の観点によれば、第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧にシフトすることにより、前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧にシフトし、前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより、前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧にシフトし、前記第１のビット線対の一方に印加された前記第５の電圧と、前記第１のビット線対の前記他方に印加された前記第２の電圧により、前記メモリセルへの書き込みを行う半導体記憶装置の書き込み方法が提供される。   According to still another aspect of the embodiment, a first bit line pair belonging to a first memory cell array block, a memory cell connected to the first bit line pair, and the first memory cell array A writing method of a semiconductor memory device having a second bit line pair belonging to a second memory cell block array adjacent to a block, wherein one of the first bit line pair and the second bit line pair A first voltage is applied to one side, a second voltage is applied to the other of the first bit line pair and the other of the second bit line pair, and the one of the first bit line pair and the one of the first bit line pair Disconnecting the connection between the one of the second bit line pair and the connection between the other of the first bit line pair and the other of the second bit line pair; The other voltage of the pair is more than the second voltage By shifting to the third voltage, the one voltage of the second bit line pair capacitively coupled to the other of the second bit line pair is reduced to a fourth voltage lower than the first voltage. The first voltage of the first bit line pair is shifted to the first bit line by connecting the one of the second bit line pair and the one of the first bit line pair. The fifth voltage applied to one of the first bit line pair and the second voltage applied to the other of the first bit line pair are shifted to a fifth voltage lower than the voltage. A writing method of a semiconductor memory device for writing to the memory cell by voltage is provided.

また、実施形態の更に他の観点によれば、第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも高い第３の電圧にシフトすることにより、前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧にシフトし、前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより、前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧にシフトし、前記第１のビット線対の一方に印加された前記第１の電圧と、前記第１のビット線対の前記他方に印加された前記第５の電圧により、前記メモリセルへの書き込みを行う半導体記憶装置の書き込み方法が提供される。   According to still another aspect of the embodiment, a first bit line pair belonging to a first memory cell array block, a memory cell connected to the first bit line pair, and the first memory cell array A writing method of a semiconductor memory device having a second bit line pair belonging to a second memory cell block array adjacent to a block, wherein one of the first bit line pair and the second bit line pair A first voltage is applied to one side, a second voltage is applied to the other of the first bit line pair and the other of the second bit line pair, and the one of the first bit line pair and the one of the first bit line pair Disconnecting the connection between the one of the second bit line pair and the connection between the other of the first bit line pair and the other of the second bit line pair; The one voltage of the pair is more than the first voltage By shifting to the third voltage, the other voltage of the second bit line pair capacitively coupled to the one of the second bit line pair is made higher than the second voltage. The second voltage of the first bit line pair is changed to the second voltage line by connecting the other of the second bit line pair and the other of the first bit line pair. The first voltage applied to one of the first bit line pair and the fifth voltage applied to the other of the first bit line pair are shifted to a fifth voltage higher than the voltage. A writing method of a semiconductor memory device for writing to the memory cell by voltage is provided.

開示の半導体記憶装置及びその書き込み方法によれば、書き込み回路の面積増加を抑制しつつ、メモリセルに接続されたビット線対に印加する書き込み電圧の電圧幅を広げ、書き込みマージンを改善することができる。   According to the disclosed semiconductor memory device and the writing method thereof, it is possible to widen the voltage width of the write voltage applied to the bit line pair connected to the memory cell and improve the write margin while suppressing an increase in the area of the write circuit. it can.

図１は、第１実施形態による半導体記憶装置の構造を示す回路図である。FIG. 1 is a circuit diagram showing the structure of the semiconductor memory device according to the first embodiment. 図２は、第１実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。FIG. 2 is a circuit diagram showing the structure of the memory cell of the semiconductor memory device according to the first embodiment. 図３は、第１実施形態による半導体記憶装置の書き込み補助回路の構造を示す回路図である。FIG. 3 is a circuit diagram showing a structure of a write assist circuit of the semiconductor memory device according to the first embodiment. 図４は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図（その１）である。FIG. 4 is a circuit diagram (part 1) showing the structure of the write control circuit of the semiconductor memory device according to the first embodiment. 図５は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図（その２）である。FIG. 5 is a circuit diagram (part 2) illustrating the structure of the write control circuit of the semiconductor memory device according to the first embodiment. 図６は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図（その３）である。FIG. 6 is a circuit diagram (part 3) illustrating the structure of the write control circuit of the semiconductor memory device according to the first embodiment. 図７は、第１実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。FIG. 7 is a time chart showing the writing method of the semiconductor memory device according to the first embodiment. 図８は、ビット線間の寄生容量とビット線の電圧シフト量との関係を示すグラフである。FIG. 8 is a graph showing the relationship between the parasitic capacitance between the bit lines and the voltage shift amount of the bit lines. 図９は、第２実施形態による半導体記憶装置の書き込み補助回路の構造を示す回路図である。FIG. 9 is a circuit diagram showing a structure of a write assist circuit of the semiconductor memory device according to the second embodiment. 図１０は、第２実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。FIG. 10 is a time chart showing the method for writing into the semiconductor memory device according to the second embodiment. 図１１は、参考例による半導体記憶装置の書き込み補助回路の構造を示す回路図である。FIG. 11 is a circuit diagram showing a structure of a write assist circuit of a semiconductor memory device according to a reference example. 図１２は、参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図（その１）である。FIG. 12 is a circuit diagram (part 1) illustrating the structure of the write control circuit of the semiconductor memory device according to the reference example. 図１３は、参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図（その２）である。FIG. 13 is a circuit diagram (part 2) illustrating the structure of the write control circuit of the semiconductor memory device according to the reference example. 図１４は、参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図（その３）である。FIG. 14 is a circuit diagram (part 3) illustrating the structure of the write control circuit of the semiconductor memory device according to the reference example. 図１５は、参考例による半導体記憶装置の書き込み方法を示すタイムチャートである。FIG. 15 is a time chart showing a writing method of the semiconductor memory device according to the reference example.

［第１実施形態］
第１実施形態による半導体記憶装置及びその書き込み方法について図１乃至図８を用いて説明する。 [First Embodiment]
The semiconductor memory device and the writing method thereof according to the first embodiment will be described with reference to FIGS.

図１は、本実施形態による半導体記憶装置の構造を示す回路図である。図２は、本実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。図３は、本実施形態による半導体記憶装置の書き込み補助回路の構造を示す回路図である。図４乃至図６は、本実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図である。図７は、本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。図８は、ビット線間の寄生容量とビット線の電圧シフト量との関係を示すグラフである。   FIG. 1 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment. FIG. 2 is a circuit diagram showing the structure of the memory cell of the semiconductor memory device according to the present embodiment. FIG. 3 is a circuit diagram showing the structure of the write assist circuit of the semiconductor memory device according to the present embodiment. 4 to 6 are circuit diagrams showing the structure of the write control circuit of the semiconductor memory device according to the present embodiment. FIG. 7 is a time chart showing the writing method of the semiconductor memory device according to the present embodiment. FIG. 8 is a graph showing the relationship between the parasitic capacitance between the bit lines and the voltage shift amount of the bit lines.

はじめに、本実施形態による半導体記憶装置の構造について図１乃至図７を用いて説明する。   First, the structure of the semiconductor memory device according to the present embodiment will be explained with reference to FIGS.

本実施形態による半導体記憶装置は、図１に示すように、メモリセルＭＣが行方向及び列方向に配列された複数のメモリセルアレイブロック１０Ａ，１０Ｂを有している。メモリセルアレイブロック１０Ａ，１０Ｂは、列方向に隣接して配置されている。メモリセルアレイブロック１０Ａ，１０Ｂには、それぞれ、行方向に延在する複数のワード線ＷＬと、列方向に延在する複数のビット線ＢＬとが設けられている。メモリセルアレイブロック１０Ａには、列方向に隣接して配置された例えばｍ本のワード線ＷＬＡ０〜ＷＬＡｍと、行方向に隣接して配置された例えばｎ組のビット線対ＢＬＡ０，／ＢＬＡ０〜ＢＬＡｎ，／ＢＬＡｎとが設けられている。また、メモリセルアレイブロック１０Ｂには、列方向に隣接して配置された例えばｍ本のワード線ＷＬＢ０〜ＷＬＢｍと、行方向に隣接して配置された例えばｎ組のビット線対ＢＬＢ０，／ＢＬＢ０〜ＢＬＢｎ，／ＢＬＢｎとが設けられている。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの各交差部に、それぞれ設けられている。ワード線ＷＬＡ０〜ＷＬＡｍ，ＷＬＢ０〜ＷＬＢｍの一端部には、行選択回路１２が接続されている。メモリセルアレイブロック１０Ａに形成された各ビット線対ＢＬＡ０，／ＢＬＡ０〜ＢＬＡｎ，／ＢＬＡｎと、メモリセルアレイブロック１０Ｂに形成された各ビット線対ＢＬＢ０，／ＢＬＢ０〜ＢＬＢｎ，／ＢＬＢｎとの間には、書き込み補助回路１４０〜１４ｎが、それぞれ接続されている。書き込み補助回路１４０〜１４ｎには、書き込み制御回路１６が接続されている。 As shown in FIG. 1, the semiconductor memory device according to the present embodiment includes a plurality of memory cell array blocks 10A and 10B in which memory cells MC are arranged in a row direction and a column direction. Memory cell array blocks 10A and 10B are arranged adjacent to each other in the column direction. Each of the memory cell array blocks 10A and 10B is provided with a plurality of word lines WL extending in the row direction and a plurality of bit lines BL extending in the column direction. In the memory cell array block 10A, for example, m word lines WL A0 to WL Am arranged adjacent to each other in the column direction and, for example, n sets of bit line pairs BL A0 , / BL arranged adjacent to each other in the row direction. A0 to BL An and / BL An are provided. The memory cell array block 10B includes, for example, m word lines WL B0 to WL Bm arranged adjacent to each other in the column direction, and, for example, n sets of bit line pairs BL B0 , arranged adjacent to each other in the row direction. / BL B0 to BL Bn , / BL Bn are provided. The memory cell MC is provided at each intersection of the word line WL and the bit line pair BL, / BL. A row selection circuit 12 is connected to one end of the word lines WL A0 to WL Am and WL B0 to WL Bm . Each bit line pair BL A0 , / BL A0 to BL An , / BL An formed in the memory cell array block 10A, and each bit line pair BL B0 , / BL B0 to BL Bn , / formed in the memory cell array block 10B Write auxiliary circuits 14 0 to 14 n are connected to BL Bn , respectively. A write control circuit 16 is connected to the write auxiliary circuits 14 0 to 14 n .

メモリセルＭＣは、例えば図２に示すようなフルＣＭＯＳ ＳＲＡＭセルである。メモリセルＭＣは、セル電源線ＶＤＬに接続されたハイ側電源ノードＶＨとストレージノードＮＤ１との間に接続されたＰチャネルＭＯＳトランジスタＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ１とを有している。また、ハイ側電源ノードＶＨとストレージノードＮＤ２との間に接続されたＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ２とを有している。ＰチャネルＭＯＳトランジスタＰＱ１のゲート電極及びＮチャネルＭＯＳトランジスタＮＱ１のゲート電極は、ストレージノードＮＤ２に接続されている。ＰチャネルＭＯＳトランジスタＰＱ２のゲート電極及びＮチャネルＭＯＳトランジスタＮＱ２のゲート電極は、ストレージノードＮＤ１に接続されている。ストレージノードＮＤ１は、ＮチャネルＭＯＳトランジスタＮＱ３を介してビット線ＢＬに接続されている。ストレージノードＮＤ２は、ＮチャネルＭＯＳトランジスタＮＱ４を介してビット線／ＢＬに接続されている。ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４のゲート電極は、ワード線ＷＬに接続されている。   The memory cell MC is, for example, a full CMOS SRAM cell as shown in FIG. Memory cell MC is connected between P-channel MOS transistor PQ1 connected between high-side power supply node VH connected to cell power supply line VDL and storage node ND1, and between storage node ND1 and low-side power supply node VL. N channel MOS transistor NQ1. Further, P channel MOS transistor PQ2 connected between high side power supply node VH and storage node ND2, and N channel MOS transistor NQ2 connected between storage node ND2 and low side power supply node VL are provided. ing. The gate electrode of P channel MOS transistor PQ1 and the gate electrode of N channel MOS transistor NQ1 are connected to storage node ND2. The gate electrode of P channel MOS transistor PQ2 and the gate electrode of N channel MOS transistor NQ2 are connected to storage node ND1. Storage node ND1 is connected to bit line BL via N-channel MOS transistor NQ3. Storage node ND2 is connected to bit line / BL via N-channel MOS transistor NQ4. The gate electrodes of N channel MOS transistors NQ3 and NQ4 are connected to word line WL.

ＮチャネルＭＯＳトランジスタＮＱ１及びＰチャネルＭＯＳトランジスタＰＱ１、ＮチャネルＭＯＳトランジスタＮＱ２及びＰチャネルＭＯＳトランジスタＰＱ２は、それぞれがＣＭＯＳインバータを構成する。これらＣＭＯＳインバータの入力及び出力が交差接続されてフリップフロップを構成し、ストレージノードＮＤ１及びＮＤ２には互いに相補なデータが保持される。   N channel MOS transistor NQ1 and P channel MOS transistor PQ1, N channel MOS transistor NQ2 and P channel MOS transistor PQ2 each constitute a CMOS inverter. The inputs and outputs of these CMOS inverters are cross-connected to form a flip-flop, and the storage nodes ND1 and ND2 hold complementary data.

書き込み補助回路１４は、図３に示すように、ビット線ＢＬＡに接続されたＮチャネルＭＯＳトランジスタＮＴ１Ａと、ビット線／ＢＬＡに接続されたＮチャネルＭＯＳトランジスタＮＴ２Ａとを有している。また、ビット線ＢＬＢに接続されたＮチャネルＭＯＳトランジスタＮＴ１Ｂと、ビット線／ＢＬＢに接続されたＮチャネルＭＯＳトランジスタＮＴ２Ｂとを有している。また、ＮチャネルＭＯＳトランジスタＮＴ１ＡとＮチャネルＭＯＳトランジスタＮＴ１Ｂとの間に接続されたＮチャネルＭＯＳトランジスタＮＴ３と、ＮチャネルＭＯＳトランジスタＮＴ２ＡとＮチャネルＭＯＳトランジスタＮＴ２Ｂとの間に接続されたＮチャネルＭＯＳトランジスタＮＴ４とを有している。 The write auxiliary circuit 14, as shown in FIG. 3, has a N-channel MOS transistor NT1 A connected to the bit line BL A, an N-channel MOS transistor NT2 A connected to the bit line / BL A . Also it has an N-channel MOS transistor NT1 B connected to the bit line BL B, and N channel MOS transistor NT2 B connected to the bit line / BL B. Further, N channel MOS transistor NT3 connected between N channel MOS transistor NT1 A and N channel MOS transistor NT1 B, and N connected between N channel MOS transistor NT2 A and N channel MOS transistor NT2 B. It has a channel MOS transistor NT4.

ＮチャネルＭＯＳトランジスタＮＴ１Ａのゲート電極とＮチャネルＭＯＳトランジスタＮＴ２Ａのゲート電極とは、互いに接続され、書き込み制御回路１６からのカラム選択信号線ＣＳＷＡに接続されている。同様に、ＮチャネルＭＯＳトランジスタＮＴ１Ｂのゲート電極とＮチャネルＭＯＳトランジスタＮＴ２Ｂのゲート電極とは、互いに接続され、書き込み制御回路１６からのカラム選択信号線ＣＳＷＢに接続されている。ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａ及びＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２ＡＢは、カラム選択回路を形成するトランジスタである。 The gate electrode of the N-channel MOS transistor NT1 A and the gate electrode of the N-channel MOS transistor NT2 A are connected to each other and connected to the column selection signal line CSW A from the write control circuit 16. Similarly, the gate electrode of the N-channel MOS transistor NT1 B and the gate electrode of the N-channel MOS transistor NT2 B are connected to each other and to the column selection signal line CSW B from the write control circuit 16. N-channel MOS transistors NT1 A and NT2 A and N-channel MOS transistors NT1 B and NT2 AB are transistors that form a column selection circuit.

ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極は、ＮチャネルＭＯＳトランジスタＮＴ２ＡとＮチャネルＭＯＳトランジスタＮＴ２Ｂとの間の接続ノードに接続されている。また、ＮチャネルＭＯＳトランジスタＮＴ４のゲート電極は、ＮチャネルＭＯＳトランジスタＮＴ１ＡとＮチャネルＭＯＳトランジスタＮＴ１Ｂとの間の接続ノードに接続されている。ＮチャネルＭＯＳトランジスタＮＴ３及びＮチャネルＭＯＳトランジスタＮＴ４は、隣接するメモリセルアレイブロック１０Ａのビット線対ＢＬＡ，／ＢＬＡとメモリセルアレイブロック１０Ｂのビット線対ＢＬＢ，／ＢＬＢとの間の接続を制御するためのスイッチ回路である。 The gate electrode of the N-channel MOS transistor NT3 is connected to a connection node between the N-channel MOS transistor NT2 A and N-channel MOS transistor NT2 B. The gate electrode of the N channel MOS transistor NT4 is connected to a connection node between the N-channel MOS transistor NT1 A and N-channel MOS transistor NT1 B. N channel MOS transistor NT3 and N channel MOS transistor NT4 establish a connection between bit line pair BL A , / BL A of adjacent memory cell array block 10A and bit line pair BL B , / BL B of memory cell array block 10B. It is a switch circuit for controlling.

ビット線ＢＬＡには、ＮチャネルＭＯＳトランジスタＮＴ１Ａを介してデータ線ＷＡＡが接続されている。また、ビット線／ＢＬＡには、ＮチャネルＭＯＳトランジスタＮＴ２Ａを介してデータ線ＷＡＸＡが接続されている。同様に、ビット線ＢＬＢには、ＮチャネルＭＯＳトランジスタＮＴ１Ｂを介してデータ線ＷＡＢが接続されている。また、ビット線／ＢＬＢには、ＮチャネルＭＯＳトランジスタＮＴ２Ｂを介してデータ線ＷＡＸＢが接続されている。 A data line WA A is connected to the bit line BL A via an N-channel MOS transistor NT1 A. Further, the data line WAX A is connected to the bit line / BL A via the N-channel MOS transistor NT2 A. Similarly, a data line WA B is connected to the bit line BL B via an N-channel MOS transistor NT1 B. Further, the data line WAX B is connected to the bit line / BL B via the N channel MOS transistor NT2 B.

なお、図３において、ビット線ＢＬＢとビット線／ＢＬＢとの間に接続するように描かれた容量素子Ｃは、ビット線ＢＬＢとビット線／ＢＬＢとの間の寄生容量である。図３には示していないが、ビット線ＢＬＡとビット線／ＢＬＡとの間にも、同様の寄生容量が存在する。 In FIG. 3, the capacitor C which is drawn to connect between the bit line BL B and the bit line / BL B is the parasitic capacitance between the bit line BL B and the bit line / BL B . Although not shown in FIG. 3, a similar parasitic capacitance exists also between the bit line BL A and the bit line / BL A.

書き込み制御回路１６は、書き込み補助回路１４０〜１４ｎに対してそれぞれ、図４乃至図６に示す制御信号生成回路を含む。 The write control circuit 16 includes control signal generation circuits shown in FIGS. 4 to 6 for the write auxiliary circuits 14 0 to 14 n , respectively.

図４に示す制御信号生成回路は、ライトイネーブル信号ＷＥＰに基づき書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３を生成する書き込み制御信号生成回路２０である。書き込み制御信号生成回路２０は、図７に示すように、ライトイネーブル信号ＷＥＰがハイレベルの間に順番に立ち上がっては立ち下がる書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３を生成する。   The control signal generation circuit shown in FIG. 4 is a write control signal generation circuit 20 that generates write control signals WEP1, WEP2, and WEP3 based on the write enable signal WEP. As shown in FIG. 7, the write control signal generation circuit 20 generates write control signals WEP1, WEP2, and WEP3 that rise and fall sequentially in sequence while the write enable signal WEP is at a high level.

書き込み制御信号生成回路２０は、特に限定されるものではないが、例えば図４に示すように、奇数個（例えば３個）のＮＯＴゲートを直列に接続した遅延回路２２と、ＡＮＤゲートＡＧ１と、偶数個（例えば４個）のＮＯＴゲートを直列に接続した遅延回路２４，２６とにより構成することができる。この例では、書き込み制御信号ＷＥＰ１は、ライトイネーブル信号ＷＥＰを遅延回路２２により反転且つ遅延した信号とライトイネーブル信号ＷＥＰとをＡＮＤゲートＡＧ１により論理演算することによって得られる。書き込み制御信号ＷＥＰ２は、書き込み制御信号ＷＥＰ１を遅延回路２４により遅延することによって得られる。書き込み制御信号ＷＥＰ３は、書き込み制御信号ＷＥＰ２を遅延回路２６により遅延することによって得られる。   Although the write control signal generation circuit 20 is not particularly limited, for example, as shown in FIG. 4, a delay circuit 22 in which an odd number (for example, three) NOT gates are connected in series, an AND gate AG1, An even number (for example, four) NOT gates can be configured by delay circuits 24 and 26 connected in series. In this example, the write control signal WEP1 is obtained by performing a logical operation on the signal obtained by inverting and delaying the write enable signal WEP by the delay circuit 22 and the write enable signal WEP by the AND gate AG1. The write control signal WEP2 is obtained by delaying the write control signal WEP1 by the delay circuit 24. The write control signal WEP3 is obtained by delaying the write control signal WEP2 by the delay circuit 26.

図５に示す制御信号生成回路は、書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒに基づきカラム選択信号を生成するカラム制御信号生成回路である。アドレス選択信号ＡＤＲｎは選択するカラムを指定する信号であり、アドレス選択信号ＡＤＲ＿ｏｗｎ、ＡＤＲ＿ｏｔｈｅｒは選択するメモリセルアレイブロックを指定する信号である。   The control signal generation circuit shown in FIG. 5 is a column control signal generation circuit that generates a column selection signal based on the write control signals WEP1, WEP2, and WEP3 and the address selection signals ADRn, ADR_own, and ADR_other. The address selection signal ADRn is a signal that specifies a column to be selected, and the address selection signals ADR_own and ADR_other are signals that specify a memory cell array block to be selected.

図５（ａ）は、同じ書き込み補助回路１４に接続されるビット線対ＢＬＡ，／ＢＬＡ及びビット線対ＢＬＢ，／ＢＬＢのうち、書き込み対象のメモリセルＭＣが接続されたビット線対を選択するためのカラム選択信号ＣＳＷ＿ｏｗｎを生成するカラム制御信号生成回路３０Ａである。図５（ｂ）は、同じ書き込み補助回路１４に接続されるビット線対ＢＬＡ，／ＢＬＡ及びビット線対ＢＬＢ，／ＢＬＢのうち、書き込み対象のメモリセルＭＣが接続されていないビット線対を選択するためのカラム選択信号ＣＳＷ＿ｏｔｈｅｒを生成するカラム制御信号生成回路３０Ｂである。 FIG. 5A shows a bit line to which a write target memory cell MC is connected among the bit line pair BL A , / BL A and the bit line pair BL B , / BL B connected to the same write assist circuit 14. This is a column control signal generation circuit 30A that generates a column selection signal CSW_own for selecting a pair. FIG. 5B shows a bit of the bit line pair BL A , / BL A and the bit line pair BL B , / BL B connected to the same write assist circuit 14 to which the write target memory cell MC is not connected. A column control signal generation circuit 30B that generates a column selection signal CSW_other for selecting a line pair.

カラム制御信号生成回路３０Ａは、図７に示すように、書き込み制御信号ＷＥＰ１，ＷＥＰ３がハイレベルのときだけハイレベルとなるカラム選択信号ＣＳＷ＿ｏｗｎを生成する。なお、本明細書において、信号の識別符号に付される「ｏｗｎ」は、書き込み対象のメモリセルＭＣが接続された側のメモリセルアレイブロック１０用の制御信号であることを意味する。   As shown in FIG. 7, the column control signal generation circuit 30A generates a column selection signal CSW_own that becomes a high level only when the write control signals WEP1 and WEP3 are at a high level. In this specification, “down” added to a signal identification code means a control signal for the memory cell array block 10 on the side to which the memory cell MC to be written is connected.

カラム制御信号生成回路３０Ａは、特に限定されるものではないが、例えば図５（ａ）に示すような回路により構成することができる。この例では、まず、書き込み制御信号ＷＥＰ１を、ＮＯＴゲートＮＧ１Ａにより反転する。また、アドレス選択信号ＡＤＲ＿ｏｗｎと書き込み制御信号ＷＥＰ３とを、ＮＡＮＤゲートＮＡＧ１Ａにより論理演算する。また、アドレス選択信号ＡＤＲ＿ｏｔｈｅｒと書き込み制御信号ＷＥＰ２とを、ＮＡＮＤゲートＮＡＧ２Ａにより論理演算する。次いで、ＮＯＴゲートＮＧ１Ａの出力信号と、ＮＡＮＤゲートＮＡＧ１Ａの出力信号と、ＮＡＮＤゲートＮＡＧ２Ａの出力信号とを、ＮＡＮＤゲートＮＡＧ３Ａにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ３Ａの出力信号と、アドレス選択信号ＡＤＲｎとを、ＮＡＮＤゲートＮＡＧ４Ａにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ４Ａの出力信号をＮＯＴゲートＮＧ２Ａにより反転することにより、カラム選択信号ＣＳＷ＿ｏｗｎが得られる。 The column control signal generation circuit 30A is not particularly limited, but can be configured by a circuit as shown in FIG. In this example, first, a write control signal WEP1, inverted by the NOT gate NG1 A. Also, an address selection signal ADR_own and write control signals WEP3, a logical operation by the NAND gate NAG1 A. Also, an address selection signal ADR_other and the write control signal WEP2, a logical operation by the NAND gate NAG2 A. Then, an output signal of the NOT gate NG1 A, the output signal of the NAND gate NAG1 A, the output signal of NAND gate NAG2 A, a logical operation by the NAND gate NAG3 A. Then, an output signal of the NAND gate NAG3 A, an address selection signal ADRn, a logical operation by the NAND gate NAG4 A. Next, the column selection signal CSW_own is obtained by inverting the output signal of the NAND gate NAG4 A by the NOT gate NG2 A.

カラム制御信号生成回路３０Ｂは、図７に示すように、書き込み制御信号ＷＥＰ１の立ち上がりから書き込み制御信号ＷＥＰ２の立ち下がりまでの間だけハイレベルとなるカラム選択信号ＣＳＷ＿ｏｔｈｅｒを生成する。なお、本明細書において、信号の識別符号に付される「ｏｔｈｅｒ」は、書き込み対象のメモリセルＭＣが接続されていない側のメモリセルアレイブロック１０用の制御信号であることを意味する。   As shown in FIG. 7, the column control signal generation circuit 30B generates a column selection signal CSW_other that is at a high level only from the rise of the write control signal WEP1 to the fall of the write control signal WEP2. In this specification, “other” added to the signal identification code means a control signal for the memory cell array block 10 on the side to which the memory cell MC to be written is not connected.

カラム制御信号生成回路３０Ｂは、特に限定されるものではないが、例えば図５（ｂ）に示すような回路により構成することができる。この例では、まず、書き込み制御信号ＷＥＰ１を、ＮＯＴゲートＮＧ１Ｂにより反転する。また、アドレス選択信号ＡＤＲ＿ｏｔｈｅｒと書き込み制御信号ＷＥＰ３とを、ＮＡＮＤゲートＮＡＧ１Ｂにより論理演算する。また、アドレス選択信号ＡＤＲ＿ｏｗｎと書き込み制御信号ＷＥＰ２とを、ＮＡＮＤゲートＮＡＧ２Ｂにより論理演算する。次いで、ＮＯＴゲートＮＧ１Ｂの出力信号と、ＮＡＮＤゲートＮＡＧ１Ｂの出力信号と、ＮＡＮＤゲートＮＡＧ２Ｂの出力信号とを、ＮＡＮＤゲートＮＡＧ３Ｂにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ３Ｂの出力信号と、アドレス選択信号ＡＤＲｎとを、ＮＡＮＤゲートＮＡＧ４Ｂにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ４Ｂの出力信号をＮＯＴゲートＮＧ２Ｂにより反転することにより、カラム選択信号ＣＳＷ＿ｏｗｎが得られる。 The column control signal generation circuit 30B is not particularly limited, but can be configured by a circuit as shown in FIG. 5B, for example. In this example, first, a write control signal WEP1, inverted by the NOT gate NG1 B. Also, an address selection signal ADR_other and write control signals WEP3, a logical operation by the NAND gate NAG1 B. Also, an address selection signal ADR_own and the write control signal WEP2, a logical operation by the NAND gate NAG2 B. Then, an output signal of the NOT gate NG1 B, the output signal of the NAND gate NAG1 B, the output signal of NAND gate NAG2 B, a logical operation by the NAND gate NAG3 B. Then, an output signal of the NAND gate NAG3 B, and an address selection signal ADRn, a logical operation by the NAND gate NAG4 B. Next, the column selection signal CSW_own is obtained by inverting the output signal of the NAND gate NAG4 B by the NOT gate NG2 B.

図６に示す制御信号生成回路は、ライトイネーブル信号ＷＥＰ、書き込み制御信号ＷＥＰ１，ＷＥＰ２及び書き込みデータ信号ＷＤ，ＷＤＸに基づき、データ線ＷＡＡ，ＷＡＢ，ＷＡＸＡ，ＷＡＸＢに入力されるデータ信号を生成するデータ信号生成回路４０である。書き込み制御回路１６には、ビット線ＢＬ側にデータ信号ＷＡ＿ｏｗｎ、ＷＡ＿ｏｔｈｅｒを出力するデータ信号生成回路４０と、ビット線／ＢＬ側にデータ信号ＷＡＸ＿ｏｗｎ、ＷＡＸ＿ｏｔｈｅｒを出力するデータ信号生成回路４０とが設けられている。 The control signal generation circuit shown in FIG. 6 is a data signal input to the data lines WA A , WA B , WAX A , WAX B based on the write enable signal WEP, the write control signals WEP1, WEP2, and the write data signals WD, WDX. Is a data signal generation circuit 40 for generating. The write control circuit 16 includes a data signal generation circuit 40 that outputs data signals WA_own and WA_other on the bit line BL side, and a data signal generation circuit 40 that outputs data signals WAX_own and WAX_other on the bit line / BL side. ing.

データ信号生成回路４０は、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズ、書き込み制御信号ＷＥＰ３がハイレベルである第３のフェーズのそれぞれにおいて、特定のデータ信号を生成する。   The data signal generation circuit 40 includes a first phase in which the write control signal WEP1 is at a high level, a second phase in which the write control signal WEP2 is at a high level, and a third phase in which the write control signal WEP3 is at a high level. A specific data signal is generated.

書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。   When the data signal WD to be written is at a high level and the inverted data signal WDX is at a low level, a high level data signal is output to the data line WA (or the data line WAX) in the first phase. In the second phase, a low level data signal is output to the data line WA (or the data line WAX). In the third phase, a high-level data signal is output to the data line WA (or the data line WAX).

逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。   On the other hand, when the data signal WD to be written is at a low level and the data signal WDX which is an inverted signal thereof is at a high level, in the first phase, a low level data signal is applied to the data line WA (or the data line WAX). Output. In the second phase, the data line WA (or the data line WAX) is set in a floating state. In the third phase, the data line WA (or the data line WAX) is set in a floating state.

例えば、ビット線ＢＬＡに書き込むべきデータ信号ＷＤがローレベルの場合、データ信号線ＷＡＡ，ＷＡＢには、第１のフェーズにおいて、ローレベルのデータ信号が出力される。また、第２のフェーズ及び第３のフェーズにおいて、データ線ＷＡＡ，ＷＡＢはフローティング状態となる。 For example, when the data signal WD to be written to the bit line BL A is at a low level, a low level data signal is output to the data signal lines WA A and WA B in the first phase. In the second phase and the third phase, the data lines WA A and WA B are in a floating state.

また、例えば、ビット線／ＢＬＡに書き込むべきデータ信号ＷＤがハイレベルの場合、データ信号線ＷＡＸＡ，ＷＡＸＢには、第１のフェーズにおいて、ハイレベルのデータ信号が出力される。また、第２のフェーズにおいて、ローレベルのデータ信号が出力される。また、第３のフェーズにおいて、ハイレベルのデータ信号が出力される。 For example, when the data signal WD to be written to the bit line / BL A is at a high level, a high level data signal is output to the data signal lines WAX A and WAX B in the first phase. In the second phase, a low level data signal is output. In the third phase, a high level data signal is output.

データ信号生成回路４０は、特に限定されるものではないが、例えば図６に示すような回路により構成することができる。この例では、まず、データ信号ＷＤＸとライトイネーブル信号ＷＥＰとを、ＮＡＮＤゲートＮＡＧ５により論理演算する。また、書き込み制御信号ＷＥＰ２を、ＮＯＴゲートＮＧ３により反転する。また、データ信号ＷＤＸと書き込み制御信号ＷＥＰ１とを、ＮＡＮＤゲートＮＡＧ６により論理演算する。また、データ信号ＷＤと書き込み制御信号ＷＥＰ２とを、ＮＡＮＤゲートＮＡＧ７により論理演算する。次いで、ＮＡＮＤゲートＮＡＧ５の出力信号とＮＯＴゲートＮＧ３の出力信号とを、ＮＡＮＤゲートＮＡＧ８により論理演算する。また、ＮＡＮＤゲートＮＡＧ６の出力信号とＮＡＮＤゲートＮＡＧ７の出力信号とを、ＮＡＮＤゲートＮＡＧ９により論理演算する。   The data signal generation circuit 40 is not particularly limited, but can be configured by, for example, a circuit as shown in FIG. In this example, first, the logical operation of the data signal WDX and the write enable signal WEP is performed by the NAND gate NAG5. Further, the write control signal WEP2 is inverted by the NOT gate NG3. Further, the logical operation of the data signal WDX and the write control signal WEP1 is performed by the NAND gate NAG6. Further, the logical operation of the data signal WD and the write control signal WEP2 is performed by the NAND gate NAG7. Next, the NAND gate NAG8 performs a logical operation on the output signal of the NAND gate NAG5 and the output signal of the NOT gate NG3. Further, the NAND gate NAG9 performs a logical operation on the output signal of the NAND gate NAG6 and the output signal of the NAND gate NAG7.

ＮＡＮＤゲートＮＡＧ８の出力信号は、ＰチャネルＭＯＳトランジスタＰＴ１のゲート電極に入力される。ＮＡＮＤゲートＮＡＧ９の出力信号は、ＮチャネルＭＯＳトランジスタＮＴ５のゲート電極に入力される。ＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ５とは直列に接続されており、ＰチャネルＭＯＳトランジスタＰＴ１側の端部に電源電圧が接続され、ＮチャネルＭＯＳトランジスタＮＴ５側の端部に基準電圧が接続されている。データ信号ＷＡ＿ｏｗｎは、ＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ５との接続ノードから出力される。また、ＮＡＮＤゲートＮＡＧ８の出力信号は、ＰチャネルＭＯＳトランジスタＰＴ２のゲート電極に入力される。ＮＡＮＤゲートＮＡＧ９の出力信号は、ＮチャネルＭＯＳトランジスタＮＴ６のゲート電極に入力される。ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ６とは直列に接続されており、ＰチャネルＭＯＳトランジスタＰＴ２側の端部に電源電圧が接続され、ＮチャネルＭＯＳトランジスタＮＴ６側の端部に基準電圧が接続されている。データ信号ＷＡ＿ｏｔｈｅｒは、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ６との接続ノードから出力される。   The output signal of NAND gate NAG8 is input to the gate electrode of P channel MOS transistor PT1. The output signal of NAND gate NAG9 is input to the gate electrode of N channel MOS transistor NT5. P-channel MOS transistor PT1 and N-channel MOS transistor NT5 are connected in series, the power supply voltage is connected to the end on the P-channel MOS transistor PT1 side, and the reference voltage is connected to the end on the N-channel MOS transistor NT5 side Has been. Data signal WA_own is output from a connection node between P channel MOS transistor PT1 and N channel MOS transistor NT5. The output signal of NAND gate NAG8 is input to the gate electrode of P channel MOS transistor PT2. The output signal of NAND gate NAG9 is input to the gate electrode of N channel MOS transistor NT6. P-channel MOS transistor PT2 and N-channel MOS transistor NT6 are connected in series, the power supply voltage is connected to the end on the P-channel MOS transistor PT2 side, and the reference voltage is connected to the end on the N-channel MOS transistor NT6 side Has been. Data signal WA_other is output from a connection node between P channel MOS transistor PT2 and N channel MOS transistor NT6.

次に、本実施形態による半導体記憶装置の書き込み方法について図１乃至図８を用いて説明する。   Next, the writing method of the semiconductor memory device according to the present embodiment will be explained with reference to FIGS.

メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベル（基準電圧Ｖｓｓ、例えば、接地電位の０Ｖ）に保持されている。また、ライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒは、ローレベルに保持されている。これらから生成される書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３及びカラム選択信号ＣＳＷ＿ｏｗｎ、ＣＳＷ＿ｏｔｈｅｒも、ローレベルに保持されている。   When the memory cell MC is in a standby state, the word line WL is held at a low level (reference voltage Vss, for example, 0 V of the ground potential). The write enable signal WEP and the address selection signals ADRn, ADR_own, ADR_other are held at a low level. Write control signals WEP1, WEP2, WEP3 and column selection signals CSW_own, CSW_other generated from these are also held at a low level.

まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたカラムに対応するビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをハイレベル（電源電圧Ｖｄｄ）にプリチャージする。これにより、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ１１）。 First, as an initial stage of writing, the bit lines BL A , / BL A , BL B , / BL B corresponding to the column to which the memory cell MC to be written is connected are precharged to a high level (power supply voltage Vdd). As a result, the voltages of the bit lines BL A , / BL A , BL B , / BL B are boosted to the high-side voltage Vdd (step S11).

次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベル（電圧Ｖｄｄ）の信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み補助回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎと、ローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとを出力する。   Next, a high level (voltage Vdd) signal is output to the word line WL to which the memory cell MC to be written is connected, and the selection transistors (N channel MOS transistors NQ3 and NQ4) of the memory cell MC to be written are turned on. . The write control circuit 16 outputs a high level write enable signal WEP, address selection signals ADRr and ADR_own, and a low level address selection signal ADR_other to the write auxiliary circuit 14 to which the write target memory cell MC is connected. To do.

ここでは、ビット線ＢＬＡ，／ＢＬＡに接続されたメモリセルＭＣに書き込みを行うものとする。また、ビット線ＢＬＡが“０”書き込み側のビット線であり、ビット線／ＢＬＡが“１”書き込み側のビット線である場合を想定する。 Here, it is assumed that writing is performed on the memory cells MC connected to the bit lines BL A and / BL A. Further, it is assumed that the bit line BL A is a bit line on the “0” write side and the bit line / BL A is a bit line on the “1” write side.

ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎとローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとが入力されると、書き込み制御信号生成回路２０により、ハイレベルの書き込み制御信号ＷＥＰ１と、ローレベルの書き込み制御信号ＷＥＰ２，ＷＥＰ３が出力される。   When the high level write enable signal WEP, the address selection signals ADRr, ADR_own and the low level address selection signal ADR_other are input, the write control signal generation circuit 20 causes the high level write control signal WEP1 and the low level write to occur. Control signals WEP2 and WEP3 are output.

すると、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０から、データ線ＷＡＡ，ＷＡＢにローレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力される。また、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０から、データ線ＷＡＸＡ，ＷＡＸＢにハイレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンになり、ＮチャネルＭＯＳトランジスタＮＴ４がオフになる。 Then, the data line WA A, from the connected data signal generating circuit 40 to WA B, the data line WA A, the data signal of a low level to WA B WA_own, WA_other is output. Further, the data line WAX A, from the connected data signal generating circuit 40 to the WAX B, the data line WAX A, the data signal of high level to the WAX B WAX_own, WAX_other is output. Thereby, N channel MOS transistor NT3 is turned on, and N channel MOS transistor NT4 is turned off.

また、カラム制御信号生成回路３０Ａ，３０Ｂから、ハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎ，ＣＳＷ＿ｏｔｈｅｒが、それぞれカラム選択信号線ＣＳＷＡ，ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ１Ｂ，ＮＴ２Ａ，ＮＴ２Ｂがオンになり、データ線ＷＡＡ，ＷＡＢ，ＷＡＸＡ，ＷＡＸＢが、それぞれビット線ＢＬＡ，ＢＬＢ，／ＢＬＡ，／ＢＬＢに接続される。これにより、ビット線ＢＬＡ，ＢＬＢがローレベルにディスチャージされ、ビット線／ＢＬＡ，／ＢＬＢはハイレベルのまま保持される（ステップＳ１２）。 Further, the column control signal generation circuits 30A and 30B output high level column selection signals CSW_own and CSW_other to the column selection signal lines CSW A and CSW B , respectively. As a result, the N-channel MOS transistors NT1 A , NT1 B , NT2 A , NT2 B are turned on, and the data lines WA A , WA B , WAX A , WAX B are respectively connected to the bit lines BL A , BL B , / BL A , / BL B. As a result, the bit lines BL A and BL B are discharged to a low level, and the bit lines / BL A and / BL B are held at a high level (step S12).

ビット線ＢＬＡ，ＢＬＢがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ１がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ２がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ３は、ローレベルのままである。 After the bit lines BL A and BL B are sufficiently discharged to the low level, the write control signal WEP1 falls to the low level, and subsequently, the write control signal WEP2 rises to the high level. The write control signal WEP3 remains at a low level.

すると、カラム制御信号生成回路３０Ａからはローレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからはハイレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａがオフになり、ビット線ＢＬＡとビット線ＢＬＢとが切断され、ビット線／ＢＬＡとビット線／ＢＬＢとが切断される。ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂはオンのままである。 Then, the column control signal generation circuit 30A outputs the low level column selection signal CSW_own to the column selection signal line CSW A , and the column control signal generation circuit 30B outputs the high level column selection signal CSW_other to the column selection signal line CSW B. Is output. Thereby, N-channel MOS transistors NT1 A and NT2 A are turned off, bit line BL A and bit line BL B are disconnected, and bit line / BL A and bit line / BL B are disconnected. N-channel MOS transistors NT1 B and NT2 B remain on.

また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＡ，ＷＡＢがフローティング状態となり、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＸＡ，ＷＡＸＢにローレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオフになる。また、データ線ＷＡＢにＮチャネルＭＯＳトランジスタＮＴ１Ｂを介して接続されたビット線ＢＬＢは、フローティング状態となる。 The data lines WA A and WA B are brought into a floating state by the data signal generation circuit 40 connected to the data lines WA A and WA B , and the data signal generation circuit 40 connected to the data lines WAX A and WAX B receives data. Low level data signals WAX_own and WAX_other are output to the lines WAX A and WAX B. Thereby, N channel MOS transistor NT3 is turned off. The bit lines BL B connected via the N-channel MOS transistor NT1 B to the data line WA B is in a floating state.

また、データ線ＷＡＸＢに出力されたローレベルのデータ信号ＷＡＸ＿ｏｔｈｅｒにより、ビット線／ＢＬＢがローレベルにディスチャージされる。なお、ＮチャネルＭＯＳトランジスタＮＴ２Ａ，ＮＴ４はオフのため、ビット線／ＢＬＡはハイレベルのままである。 Further, the bit line / BL B is discharged to the low level by the low level data signal WAX_other outputted to the data line WAX B. Since N-channel MOS transistors NT2 A and NT4 are off, bit line / BL A remains at the high level.

このとき、ビット線／ＢＬＢとビット線ＢＬＢとは寄生容量Ｃによって容量結合されているため、ビット線／ＢＬＢの電圧が下がることによってフローティング状態のビット線ＢＬＢの電位が引き下げられる。これにより、ビット線ＢＬＢの電圧がマイナス側にシフトする。また、ＮチャネルＭＯＳトランジスタＮＴ１Ｂはオンのため、ビット線ＢＬＢに接続されたデータ線ＷＡＢの電圧も、マイナス側にシフトする（ステップＳ１３）。 At this time, the bit line / BL B and the bit line BL B because it is capacitively coupled by the parasitic capacitance C, the potential of the bit line BL B floating is pulled down by the voltage of the bit line / BL B decreases. Thus, the voltage of the bit line BL B is shifted to the minus side. Further, since the N-channel MOS transistor NT1 B is on, the voltage of the data line WA B connected to the bit line BL B is also shifted to the negative side (step S13).

ビット線／ＢＬＢがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ２がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ３がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ１は、ローレベルのままである。 After the bit line / BL B is sufficiently discharged to the low level, the write control signal WEP2 falls to the low level, and subsequently, the write control signal WEP3 rises to the high level. The write control signal WEP1 remains at a low level.

すると、カラム制御信号生成回路３０Ａからハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからローレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。 Then, the column control signal generation circuit 30A outputs a high level column selection signal CSW_own to the column selection signal line CSW A , and the column control signal generation circuit 30B outputs a low level column selection signal CSW_other to the column selection signal line CSW B. Is done.

また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＡ，ＷＡＢがフローティング状態となり、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＸＡ，ＷＡＸＢにハイレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。 The data lines WA A and WA B are brought into a floating state by the data signal generation circuit 40 connected to the data lines WA A and WA B , and the data signal generation circuit 40 connected to the data lines WAX A and WAX B receives data. High level data signals WAX_own and WAX_other are output to the lines WAX A and WAX B.

これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂがオフになり、データ線ＷＡＡ，ＷＡＢがビット線ＢＬＢから切断される。また、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａ，ＮＴ３がオンになり、ビット線ＢＬＡとデータ線ＷＡＡ，ＷＡＢとが接続され、ビット線ＢＬＡの電圧がマイナス側にシフトする。また、ビット線／ＢＬＡにはデータ線ＷＡＸＡからハイレベルのデータ信号ＷＡＸ＿ｏｗｎが入力されるため、ビット線／ＢＬＡはハイレベルにクランプされる。 As a result, N channel MOS transistors NT1 B and NT2 B are turned off, and data lines WA A and WA B are disconnected from bit line BL B. Further, the N-channel MOS transistors NT1 A , NT2 A and NT3 are turned on, the bit line BL A and the data lines WA A and WA B are connected, and the voltage of the bit line BL A is shifted to the negative side. Further, the bit line / BL A for data signals WAX_own the high level from the data line WAX A is input, the bit line / BL A is clamped at the high level.

この結果、ビット線ＢＬＡとビット線／ＢＬＡとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなる。すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなり、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ１４）。 As a result, the potential width between the bit lines BL A and the bit line / BL A is greater than the difference between the voltage Vdd and the voltage Vss. That is, the write voltage to the memory cell MC becomes relatively large, and the write characteristics to the memory cell MC can be improved (step S14).

この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ１５）。 Thereafter, the word line WL is returned to the low level, the N-channel MOS transistors NQ3 and NQ4 are turned off, and the writing to the memory cell MC is completed. Further, the bit lines BL A , / BL A , BL B , / BL B are precharged to prepare for the next memory cell MC write (step S15).

このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイブロック１０Ａ，１０Ｂへの書き込みを完了する。   Such writing is repeated by changing the row address and the column address, and the writing to the memory cell array blocks 10A and 10B is completed.

図８は、ビット線ＢＬＢとビット線／ＢＬＢとの間の寄生容量Ｃと、ビット線ＢＬＡの電圧シフト量との関係をシミュレーションにより求めた結果を示すグラフである。図中、◆印のプロットは、２５℃の条件でビット線／ＢＬＢの電圧を１．２Ｖから０Ｖに下げた場合の計算例である。■印のプロットは、１２５℃の条件でビット線／ＢＬＢの電圧を１．４Ｖから０Ｖに下げた場合の計算例である。▲印のプロットは、−４０℃の条件でビット線／ＢＬＢの電圧を１．０Ｖから０Ｖに下げた場合の計算例である。本シミュレーションでは、各ビット線ＢＬに１２８個のメモリセルが接続された場合を想定した。 Figure 8 is a graph showing the results obtained by the simulation and the parasitic capacitance C between the bit line BL B and the bit line / BL B, the relationship between the voltage shift of the bit line BL A. In the figure, the mark ◆ plotted is the calculation example in the case of lowered to 0V the voltage of the bit line / BL B from 1.2V under conditions of 25 ° C.. ■ mark plots are calculated example in which lowered to 0V the voltage of the bit line / BL B from 1.4V under the conditions of 125 ° C.. ▲ mark plots are calculated example in which lowered to 0V the voltage of the bit line / BL B from 1.0V under the condition of -40 ° C.. In this simulation, it is assumed that 128 memory cells are connected to each bit line BL.

図８に示すように、何れの条件の場合にも、ビット線／ＢＬＢの電圧を下げることによってビット線ＢＬＡの電圧をマイナス側にシフトできることを確認できた。ビット線ＢＬＡの電圧シフト量は、ビット線間の寄生容量Ｃの値にもよるが、最大でビット線／ＢＬＢの電圧降下量に対して半分程度であった。 As shown in FIG. 8, in either case conditions, was confirmed to be able to shift the voltage of the bit line BL A to the negative side by lowering the voltage of the bit line / BL B. Voltage shift of the bit line BL A, depending on the value of the parasitic capacitance C between the bit line, was about half of the voltage drop of the bit line / BL B at maximum.

ビット線ＢＬの電圧シフト量は、ビット線ＢＬ間の寄生容量Ｃを大きくするほどに、大きくすることができる。その一方、ビット線ＢＬ間の寄生容量Ｃが大きくなると、動作速度が低下する。寄生容量Ｃの値は、要求される書き込みアシスト効果と動作速度との兼ね合いから、適宜設定することが望ましい。   The voltage shift amount of the bit line BL can be increased as the parasitic capacitance C between the bit lines BL is increased. On the other hand, when the parasitic capacitance C between the bit lines BL increases, the operation speed decreases. The value of the parasitic capacitance C is desirably set as appropriate in consideration of the required write assist effect and operation speed.

本実施形態による半導体記憶装置の書き込み方法では、ビット線ＢＬの電位をＶｓｓからマイナスの電圧にシフトする際に、書き込み対象のメモリセルＭＣが属するメモリセルアレイブロック１０Ａに隣接するメモリセルアレイブロック１０Ｂのビット線間の寄生容量を用いる。この寄生容量Ｃは、複数のビット線を平行に配置する一般的なセルレイアウトでは不可避的に形成されるものであり、容量を形成するための面積的なペナルティは発生しない。この点で、本実施形態による半導体記憶装置は、ビット線ＢＬの電位をＶｓｓからマイナスの電圧にシフトするために用いる容量素子を別途設ける場合と比較して、周辺回路面積を縮小することができ、集積化の面で有利である。   In the writing method of the semiconductor memory device according to the present embodiment, when the potential of the bit line BL is shifted from Vss to a negative voltage, the bit of the memory cell array block 10B adjacent to the memory cell array block 10A to which the memory cell MC to be written belongs belongs. Use parasitic capacitance between lines. The parasitic capacitance C is inevitably formed in a general cell layout in which a plurality of bit lines are arranged in parallel, and an area penalty for forming the capacitance does not occur. In this respect, the semiconductor memory device according to the present embodiment can reduce the peripheral circuit area as compared with the case where a capacitive element used for shifting the potential of the bit line BL from Vss to a negative voltage is separately provided. This is advantageous in terms of integration.

また、後述する参考例に示すように、一種類の容量素子で様々な構成・規模のＳＲＡＭを制御する場合、ビット線に連なるメモリセル数に関わらず固定の容量値となるため、ＳＲＡＭ構成の違いによるアシスト特性に依存性が生じる。一般的には、安全側の設計となり、構成が大きなＳＲＡＭにおいては補助効果が小さくなる。また逆に、ＳＲＡＭ構成に応じて容量素子を配置する場合、設計する規模が非常に大きくなり、設計コストが増大する。   Further, as shown in a reference example to be described later, when controlling SRAMs of various configurations and scales with one type of capacitive element, the capacitance value is fixed regardless of the number of memory cells connected to the bit line. Dependency arises in assist characteristics due to differences. Generally, the design is on the safe side, and the auxiliary effect is small in an SRAM having a large configuration. Conversely, when a capacitive element is arranged according to the SRAM configuration, the design scale becomes very large and the design cost increases.

この点、本実施形態による半導体記憶装置では、Ｒｏｗ数（駆動するセル数）に比例した容量が付加されるため、ＳＲＡＭ構成（規模）に関わらず一定の高い書き込みアシスト効果を得ることができる。   In this regard, in the semiconductor memory device according to the present embodiment, since a capacity proportional to the number of Rows (number of cells to be driven) is added, a constant high write assist effect can be obtained regardless of the SRAM configuration (scale).

このように、本実施形態によれば、書き込み対象のメモリセルが属するメモリセルアレイブロックに隣接する他のメモリセルアレイブロックに属するビット線対間の寄生容量を利用して、ローレベルを印加する側のビット線の電圧を降圧して書き込みを行うので、メモリセルへの書き込み動作を助長し、書き込みマージンを改善することができる。また、ビット線電圧を降圧するために用いる容量はビット線間の寄生容量であるため、回路面積の増加を大幅に抑えることができる。また、Ｒｏｗ数に比例した容量が付加されるため、ＳＲＡＭ構成に関わらず、一定の高い書き込みアシスト効果を得ることができる。   As described above, according to the present embodiment, the parasitic capacitance between the bit line pairs belonging to another memory cell array block adjacent to the memory cell array block to which the memory cell to be written belongs belongs, and the low level is applied. Since writing is performed by lowering the voltage of the bit line, the writing operation to the memory cell can be facilitated and the writing margin can be improved. Further, since the capacitance used for stepping down the bit line voltage is a parasitic capacitance between the bit lines, an increase in circuit area can be significantly suppressed. Further, since a capacity proportional to the number of rows is added, a constant high write assist effect can be obtained regardless of the SRAM configuration.

［第２実施形態］
第２実施形態による半導体記憶装置及びその書き込み方法について図９及び図１０を用いて説明する。図１乃至図８に示す第１実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Second Embodiment]
A semiconductor memory device and a writing method thereof according to the second embodiment will be described with reference to FIGS. The same components as those of the semiconductor memory device and the writing method thereof according to the first embodiment shown in FIGS. 1 to 8 are denoted by the same reference numerals, and description thereof is omitted or simplified.

図９は、本実施形態による半導体記憶装置の書き込み回路の構造を示す回路図である。図１０は、本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。   FIG. 9 is a circuit diagram showing the structure of the write circuit of the semiconductor memory device according to the present embodiment. FIG. 10 is a time chart showing the writing method of the semiconductor memory device according to the present embodiment.

第１実施形態による半導体記憶装置及びその書き込み方法では、隣接するメモリセルアレイブロックのビット線間の寄生容量を利用して“０”書き込み側のビット線の電圧をマイナス側にシフトすることにより、メモリセルＭＣへの書き込み電圧幅を増加した。本実施形態では、同様の手法を用い、“１”書き込み側のビット線の電圧をプラス側にシフトすることによってメモリセルＭＣへの書き込み電圧幅を増加しうる半導体記憶装置及びその書き込み方法を説明する。   In the semiconductor memory device and the writing method thereof according to the first embodiment, the voltage of the bit line on the “0” write side is shifted to the negative side by utilizing the parasitic capacitance between the bit lines of the adjacent memory cell array blocks. The write voltage width to the cell MC is increased. In the present embodiment, a semiconductor memory device that can increase the write voltage width to the memory cell MC by shifting the voltage of the bit line on the “1” write side to the plus side by using the same technique and the write method thereof will be described. To do.

はじめに、本実施形態による半導体記憶装置の構造について図９及び図１０を用いて説明する。   First, the structure of the semiconductor memory device according to the present embodiment will be explained with reference to FIGS.

本実施形態による半導体記憶装置は、書き込み補助回路１４及びデータ信号生成回路４０の回路構成が異なるほかは、第１実施形態による半導体記憶装置と同様である。   The semiconductor memory device according to the present embodiment is the same as the semiconductor memory device according to the first embodiment, except that the circuit configuration of the write assist circuit 14 and the data signal generation circuit 40 is different.

本実施形態による半導体記憶装置の書き込み補助回路１４は、図９に示すように、図３の書き込み補助回路１４において、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４の代わりにＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２を用いたものである。   As shown in FIG. 9, the write assist circuit 14 of the semiconductor memory device according to the present embodiment uses P channel MOS transistors PT1, PT2 instead of the N channel MOS transistors NT3, NT4 in the write assist circuit 14 of FIG. Is.

本実施形態による半導体記憶装置のデータ信号生成回路４０は、ここでは具体的な回路構成は省略するが、第１実施形態の場合と同様、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズ、書き込み制御信号ＷＥＰ３がハイレベルである第３のフェーズのそれぞれにおいて、以下のようなデータ信号を生成する回路である。   The data signal generation circuit 40 of the semiconductor memory device according to the present embodiment omits a specific circuit configuration here, but as in the first embodiment, the first phase in which the write control signal WEP1 is at a high level, In each of the second phase in which the write control signal WEP2 is at a high level and the third phase in which the write control signal WEP3 is at a high level, the circuit generates a data signal as follows.

すなわち、書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。   That is, if the data signal WD to be written is at a high level and the inverted data signal WDX is at a low level, a high level data signal is output to the data line WA (or the data line WAX) in the first phase. To do. In the second phase, the data line WA (or the data line WAX) is set in a floating state. In the third phase, the data line WA (or the data line WAX) is set in a floating state.

逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。   On the other hand, when the data signal WD to be written is at a low level and the data signal WDX which is an inverted signal thereof is at a high level, in the first phase, a low level data signal is applied to the data line WA (or the data line WAX). Output. In the second phase, a high level data signal is output to the data line WA (or the data line WAX). In the third phase, a low level data signal is output to the data line WA (or the data line WAX).

例えば、ビット線ＢＬＡに書き込むべきデータ信号ＷＤがローレベルの場合、データ信号線ＷＡＡ，ＷＡＢには、第１のフェーズにおいて、ローレベルのデータ信号が出力される。また、第２のフェーズにおいて、ハイレベルのデータ信号が出力される。また、第３のフェーズにおいて、ローレベルのデータ信号が出力される。 For example, when the data signal WD to be written to the bit line BL A is at a low level, a low level data signal is output to the data signal lines WA A and WA B in the first phase. In the second phase, a high level data signal is output. In the third phase, a low level data signal is output.

また、例えば、ビット線／ＢＬＡに書き込むべきデータ信号ＷＤがハイレベルの場合、データ信号線ＷＡＸＡ，ＷＡＸＢには、第１のフェーズにおいて、ハイレベルの電圧が出力される。また、第２のフェーズ及び第３のフェーズにおいて、データ線ＷＡＡ，ＷＡＢはフローティング状態とする。 For example, when the data signal WD to be written to the bit line / BL A is at a high level, a high level voltage is output to the data signal lines WAX A and WAX B in the first phase. In the second phase and the third phase, the data lines WA A and WA B are in a floating state.

次に、本実施形態による半導体記憶装置の書き込み方法について図９及び図１０を用いて説明する。   Next, the writing method of the semiconductor memory device according to the present embodiment will be explained with reference to FIGS.

メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベルに保持されている。また、ライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒは、ローレベルに保持されている。これらから生成される書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３及びカラム選択信号ＣＳＷ＿ｏｗｎ、ＣＳＷ＿ｏｔｈｅｒも、ローレベルに保持されている。   When the memory cell MC is in a standby state, the word line WL is held at a low level. The write enable signal WEP and the address selection signals ADRn, ADR_own, ADR_other are held at a low level. Write control signals WEP1, WEP2, WEP3 and column selection signals CSW_own, CSW_other generated from these are also held at a low level.

まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたカラムに対応するビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをハイレベル（電源電圧Ｖｄｄ）にプリチャージする。これにより、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ２１）。 First, as an initial stage of writing, the bit lines BL A , / BL A , BL B , / BL B corresponding to the column to which the memory cell MC to be written is connected are precharged to a high level (power supply voltage Vdd). As a result, the voltages of the bit lines BL A , / BL A , BL B , / BL B are boosted to the high side voltage Vdd (step S21).

次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベルの信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み補助回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎと、ローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとを出力する。   Next, a high level signal is output to the word line WL to which the write target memory cell MC is connected, and the selection transistors (N channel MOS transistors NQ3 and NQ4) of the write target memory cell MC are turned on. The write control circuit 16 outputs a high level write enable signal WEP, address selection signals ADRr and ADR_own, and a low level address selection signal ADR_other to the write auxiliary circuit 14 to which the write target memory cell MC is connected. To do.

ここでは、ビット線ＢＬＡ，／ＢＬＡに接続されたメモリセルＭＣに書き込みを行うものとする。また、ビット線ＢＬＡが“０”書き込み側のビット線であり、ビット線／ＢＬＡが“１”書き込み側のビット線である場合を想定する。 Here, it is assumed that writing is performed on the memory cells MC connected to the bit lines BL A and / BL A. Further, it is assumed that the bit line BL A is a bit line on the “0” write side and the bit line / BL A is a bit line on the “1” write side.

ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎとローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとが入力されると、書き込み制御信号生成回路２０により、ハイレベルの書き込み制御信号ＷＥＰ１と、ローレベルの書き込み制御信号ＷＥＰ２，ＷＥＰ３が出力される。   When the high level write enable signal WEP, the address selection signals ADRr, ADR_own and the low level address selection signal ADR_other are input, the write control signal generation circuit 20 causes the high level write control signal WEP1 and the low level write to occur. Control signals WEP2 and WEP3 are output.

すると、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０から、データ線ＷＡＡ，ＷＡＢにローレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力され、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０からデータ線ＷＡＸＡ，ＷＡＸＢにハイレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。これにより、ＰチャネルＭＯＳトランジスタＰＴ１がオフになり、ＰチャネルＭＯＳトランジスタＰＴ２がオンになる。 Then, the data line WA A, from the data signal generation circuit 40 connected to the WA B, the data line WA A, WA B to the low level of the data signal WA_own, WA_other is output, connected data line WAX A, the WAX B The high-level data signals WAX_own and WAX_other are output from the data signal generation circuit 40 to the data lines WAX A and WAX B. Thereby, P channel MOS transistor PT1 is turned off and P channel MOS transistor PT2 is turned on.

また、カラム制御信号生成回路３０Ａ，３０Ｂから、ハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎ，ＣＳＷ＿ｏｔｈｅｒが、それぞれカラム選択信号線ＣＳＷＡ，ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ１Ｂ，ＮＴ２Ａ，ＮＴ２Ｂがオンになり、データ線ＷＡＡ，ＷＡＢ，ＷＡＸＡ，ＷＡＸＢが、それぞれビット線ＢＬＡ，ＢＬＢ，／ＢＬＡ，／ＢＬＢに接続される。これにより、ビット線ＢＬＡ，ＢＬＢがローレベルにディスチャージされ、ビット線／ＢＬＡ，／ＢＬＢはハイレベルのまま保持される（ステップＳ２２）。 Further, the column control signal generation circuits 30A and 30B output high level column selection signals CSW_own and CSW_other to the column selection signal lines CSW A and CSW B , respectively. As a result, the N-channel MOS transistors NT1 A , NT1 B , NT2 A , NT2 B are turned on, and the data lines WA A , WA B , WAX A , WAX B are respectively connected to the bit lines BL A , BL B , / BL A. , / BL B. As a result, the bit lines BL A and BL B are discharged to a low level, and the bit lines / BL A and / BL B are held at a high level (step S22).

ビット線ＢＬＡ，ＢＬＢがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ１がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ２がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ３は、ローレベルのままである。 After the bit lines BL A and BL B are sufficiently discharged to the low level, the write control signal WEP1 falls to the low level, and subsequently, the write control signal WEP2 rises to the high level. The write control signal WEP3 remains at a low level.

すると、カラム制御信号生成回路３０Ａからはローレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからはハイレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａがオフになり、ビット線ＢＬＡとビット線ＢＬＢとが切断され、ビット線／ＢＬＡとビット線／ＢＬＢとが切断される。ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂはオンのままである。 Then, the column control signal generation circuit 30A outputs the low level column selection signal CSW_own to the column selection signal line CSW A , and the column control signal generation circuit 30B outputs the high level column selection signal CSW_other to the column selection signal line CSW B. Is output. Thereby, N-channel MOS transistors NT1 A and NT2 A are turned off, bit line BL A and bit line BL B are disconnected, and bit line / BL A and bit line / BL B are disconnected. N-channel MOS transistors NT1 B and NT2 B remain on.

また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＡ，ＷＡＢにハイレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力され、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＸＡ，ＷＡＸＢがフローティング状態となる。これにより、ＰチャネルＭＯＳトランジスタＰＴ２がオフになる。また、データ線ＷＡＸＢにＮチャネルＭＯＳトランジスタＮＴ２Ｂを介して接続されたビット線／ＢＬＢは、フローティング状態となる。 Further, the data lines WA A, WA B connected to the data line WA A from the data signal generation circuit 40, WA B to the high level of the data signal WA_own, WA_other is output, connected data line WAX A, the WAX B The data lines WAX A and WAX B are brought into a floating state by the data signal generation circuit 40. Thereby, P channel MOS transistor PT2 is turned off. Further, connected through the N-channel MOS transistor NT2 B to the data line WAX B bit line / BL B is in a floating state.

また、データ線ＷＡＢに出力されたハイレベルのデータ信号ＷＡ＿ｏｔｈｅｒにより、ビット線ＢＬＢがハイレベルになる。なお、ＮチャネルＭＯＳトランジスタＮＴ２Ａ及びＰチャネルＭＯＳトランジスタＰＴ１はオフのため、ビット線ＢＬＡはローレベルのままである。 Moreover, the high level of the data signal WA_other output to the data line WA B, the bit line BL B becomes high level. Incidentally, N-channel MOS transistor NT2 A and P-channel MOS transistor PT1 is for off, the bit line BL A remains at a low level.

このとき、ビット線ＢＬＢとビット線／ＢＬＢとは寄生容量Ｃによって容量結合されているため、ビット線ＢＬＢの電圧が上がることによってフローティング状態のビット線／ＢＬＢの電位が引き上げられる。これにより、ビット線／ＢＬＢの電圧がプラス側にシフトする。また、ＮチャネルＭＯＳトランジスタＮＴ２Ｂはオンのため、ビット線／ＢＬＢに接続されたデータ線ＷＡＸＢの電圧も、プラス側にシフトする（ステップＳ２３）。 At this time, the bit line BL B and the bit line / BL B because it is capacitively coupled by the parasitic capacitance C, the potential of the bit line / BL B floating is pulled up by the voltage of the bit line BL B increases. Thus, the voltage of the bit line / BL B is shifted to the positive side. Since N channel MOS transistor NT2 B is on, the voltage of data line WAX B connected to bit line / BL B is also shifted to the plus side (step S23).

ビット線ＢＬＢが十分にハイレベルになった後、書き込み制御信号ＷＥＰ２がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ３がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ１は、ローレベルのままである。 After the bit line BL B becomes sufficiently high, it falls to a low level write control signal WEP2, following which the write control signal WEP3 rises to the high level. The write control signal WEP1 remains at a low level.

これにより、カラム制御信号生成回路３０Ａからハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからローレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。 As a result, a high level column selection signal CSW_own is output from the column control signal generation circuit 30A to the column selection signal line CSW A , and a low level column selection signal CSW_other is output from the column control signal generation circuit 30B to the column selection signal line CSW B. Is output.

また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＡ，ＷＡＢにローレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力され、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＸＡ，ＷＡＸＢがフローティング状態となる。 Further, the data lines WA A, WA B to the connected from the data signal generation circuit 40 data lines WA A, WA B to the low level of the data signal WA_own, WA_other is output, connected data line WAX A, the WAX B The data lines WAX A and WAX B are brought into a floating state by the data signal generation circuit 40.

これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂがオフになり、データ線ＷＡＡ，ＷＡＢがビット線ＢＬＢから切断される。また、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａ及びＰチャネルＭＯＳトランジスタＰＴ２がオンになり、ビット線／ＢＬＡにデータ線ＷＡＸＡ，ＷＡＸＢが接続され、ビット線／ＢＬＡの電圧がプラス側にシフトする。また、ビット線ＢＬＡにはデータ線ＷＡＸＡからローレベルのデータ信号ＷＡ＿ｏｗｎが入力されるため、ビット線ＢＬＡはローレベルにクランプされる。 As a result, N channel MOS transistors NT1 B and NT2 B are turned off, and data lines WA A and WA B are disconnected from bit line BL B. Also, N-channel MOS transistor NT1 A, NT2 A and P-channel MOS transistor PT2 is turned on, the bit line / BL A data line WAX A, WAX B are connected, the voltage of the bit line / BL A is the positive side shift. Further, the bit line BL A for data signals WA_own low level from the data line WAX A is input, the bit line BL A is clamped to a low level.

この結果、ビット線ＢＬＡとビット線／ＢＬＡとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなる。すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなり、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ２４）。 As a result, the potential width between the bit lines BL A and the bit line / BL A is greater than the difference between the voltage Vdd and the voltage Vss. That is, the write voltage to the memory cell MC becomes relatively large, and the write characteristics to the memory cell MC can be improved (step S24).

この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ２５）。 Thereafter, the word line WL is returned to the low level, the N-channel MOS transistors NQ3 and NQ4 are turned off, and the writing to the memory cell MC is completed. Further, the bit lines BL A , / BL A , BL B , / BL B are precharged to prepare for the next memory cell MC write (step S25).

このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイブロック１０Ａ，１０Ｂへの書き込みを完了する。   Such writing is repeated by changing the row address and the column address, and the writing to the memory cell array blocks 10A and 10B is completed.

このように、本実施形態によれば、書き込み対象のメモリセルが属するメモリセルアレイブロックに隣接する他のメモリセルアレイブロックに属するビット線対間の寄生容量を利用して、ハイレベルを印加する側のビット線の電圧を昇圧して書き込みを行うので、メモリセルへの書き込み動作を助長し、書き込みマージンを改善することができる。また、ビット線電圧を昇圧するために用いる容量はビット線間の寄生容量であるため、回路面積の増加を大幅に抑えることができる。また、Ｒｏｗ数に比例した容量が付加されるため、ＳＲＡＭ構成に関わらず、一定の高い書き込みアシスト効果を得ることができる。   As described above, according to the present embodiment, the parasitic capacitance between the bit line pairs belonging to other memory cell array blocks adjacent to the memory cell array block to which the memory cell to be written belongs is utilized to apply the high level. Since writing is performed by boosting the voltage of the bit line, the writing operation to the memory cell can be facilitated and the writing margin can be improved. Further, since the capacitance used for boosting the bit line voltage is a parasitic capacitance between the bit lines, an increase in circuit area can be significantly suppressed. Further, since a capacity proportional to the number of rows is added, a constant high write assist effect can be obtained regardless of the SRAM configuration.

［参考例］
参考例による半導体記憶装置及びその書き込み方法について図１１乃至図１５を用いて説明する。図１乃至図１０に示す第１及び第２実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。 [Reference example]
A semiconductor memory device and a writing method thereof according to a reference example will be described with reference to FIGS. The same constituent elements as those of the semiconductor memory device and the writing method thereof according to the first and second embodiments shown in FIGS.

図１１は、本参考例による半導体記憶装置の書き込み補助回路の構造を示す回路図である。図１２乃至図１４は、本参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図である。図１５は、本参考例による半導体記憶装置の書き込み方法を示すタイムチャートである。   FIG. 11 is a circuit diagram showing a structure of a write assist circuit of the semiconductor memory device according to this reference example. 12 to 14 are circuit diagrams showing the structure of the write control circuit of the semiconductor memory device according to this reference example. FIG. 15 is a time chart showing a writing method of the semiconductor memory device according to this reference example.

はじめに、本参考例による半導体記憶装置の構造について図１１乃至図１５を用いて説明する。   First, the structure of the semiconductor memory device according to this reference example will be described with reference to FIGS.

図１１に示すように、ビット線ＢＬＡとビット線ＢＬＢとは、ＮチャネルＭＯＳトランジスタＮＴ１Ａ及びＮチャネルＭＯＳトランジスタＮＴ１Ｂを介して接続されている。また、ビット線／ＢＬＡとビット線／ＢＬＢとは、ＮチャネルＭＯＳトランジスタＮＴ２Ａ及びＮチャネルＭＯＳトランジスタＮＴ２Ｂを介して接続されている。 As shown in FIG. 11, bit line BL A and bit line BL B are connected via an N channel MOS transistor NT1 A and an N channel MOS transistor NT1 B. Bit line / BL A and bit line / BL B are connected via N channel MOS transistor NT2 A and N channel MOS transistor NT2 B.

ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａのゲート電極には、カラム選択信号線ＣＳＷＡが接続されている。ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂのゲート電極には、カラム選択信号線ＣＳＷＢが接続されている。 A column selection signal line CSW A is connected to the gate electrodes of the N-channel MOS transistors NT1 A and NT2 A. A column selection signal line CSW B is connected to the gate electrodes of the N channel MOS transistors NT1 B and NT2 B.

カラム選択信号線ＣＳＷＡ，ＣＳＷＢには、図１２に示す回路により生成されるカラム選択信号ＣＳＷ＿ｏｗｎ，ＣＳＷ＿ｏｔｈｅｒが入力される。図１２（ａ）がカラム選択信号ＣＳＷ＿ｏｗｎを生成するカラム制御信号生成回路３０Ａであり、図１２（ｂ）がカラム選択信号ＣＳＷ＿ｏｔｈｅｒを生成するカラム制御信号生成回路３０Ｂである。 Column selection signals CSW_own and CSW_other generated by the circuit shown in FIG. 12 are input to the column selection signal lines CSW A and CSW B. 12A shows a column control signal generation circuit 30A that generates a column selection signal CSW_own, and FIG. 12B shows a column control signal generation circuit 30B that generates a column selection signal CSW_other.

ＮチャネルＭＯＳトランジスタＮＴ１ＡとＮチャネルＭＯＳトランジスタＮＴ１Ｂとの接続ノードには、データ線ＷＡが接続されている。また、容量素子Ｃ１を介してデータ線ＷＡ２が接続されている。ＮチャネルＭＯＳトランジスタＮＴ２ＡとＮチャネルＭＯＳトランジスタＮＴ２Ｂとの接続ノードには、データ線ＷＡＸが接続されている。また、容量素子Ｃ２を介してデータ線ＷＡ２Ｘが接続されている。 The N-channel MOS transistor NT1 A and N connection node between channel MOS transistor NT1 B, the data line WA is connected. Further, the data line WA2 is connected through the capacitive element C1. A data line WAX is connected to a connection node between N channel MOS transistor NT2 A and N channel MOS transistor NT2 B. Further, the data line WA2X is connected via the capacitive element C2.

データ線ＷＡ，ＷＡＸには、図１３に示すデータ信号生成回路４０Ａにより生成されるデータ信号が入力される。また、データ線ＷＡ２，ＷＡ２Ｘには、図１４に示すデータ信号生成回路４０Ｂにより生成されるデータ信号が入力される。   Data signals generated by the data signal generation circuit 40A shown in FIG. 13 are input to the data lines WA and WAX. The data signals generated by the data signal generation circuit 40B shown in FIG. 14 are input to the data lines WA2 and WA2X.

書き込み制御信号ＷＥＰ１，ＷＥＰ２は、図４と同様の制御信号生成回路により生成される。書き込み制御信号ＷＥＰ１，ＷＥＰ２は、図１５に示すように、ライトイネーブル信号ＷＥＰがハイレベルの間に順番に立ち上がっては立ち下がる信号である。   Write control signals WEP1 and WEP2 are generated by a control signal generation circuit similar to that shown in FIG. As shown in FIG. 15, the write control signals WEP1 and WEP2 are signals that sequentially rise and fall while the write enable signal WEP is at a high level.

図１３に示すデータ信号生成回路４０Ａは、ライトイネーブル信号ＷＥＰ、書き込み制御信号ＷＥＰ１，ＷＥＰ２及び書き込みデータ信号ＷＤに基づき、データ線ＷＡ，ＷＡＸに入力されるデータ信号を生成する。   The data signal generation circuit 40A shown in FIG. 13 generates data signals to be input to the data lines WA and WAX based on the write enable signal WEP, the write control signals WEP1 and WEP2, and the write data signal WD.

データ信号生成回路４０Ａは、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズのそれぞれにおいて、特定のデータ信号を生成する。データ信号生成回路４０Ａは、データ線ＷＡ及びデータ線ＷＡＸのそれぞれに接続して設けられている。   The data signal generation circuit 40A generates a specific data signal in each of the first phase in which the write control signal WEP1 is at a high level and the second phase in which the write control signal WEP2 is at a high level. The data signal generation circuit 40A is connected to each of the data line WA and the data line WAX.

書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。   When the data signal WD to be written is at a high level and the inverted data signal WDX is at a low level, a high level data signal is output to the data line WA (or the data line WAX) in the first phase. In the second phase, a high level data signal is output to the data line WA (or the data line WAX).

逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。   On the other hand, when the data signal WD to be written is at a low level and the data signal WDX which is an inverted signal thereof is at a high level, in the first phase, a low level data signal is applied to the data line WA (or the data line WAX). Output. In the second phase, the data line WA (or the data line WAX) is set in a floating state.

図１４に示すデータ信号生成回路４０Ｂは、書き込み制御信号ＷＥＰ１，ＷＥＰ２及び書き込みデータ信号ＷＤに基づき、データ線ＷＡ２，ＷＡＸ２に入力されるデータ信号を生成する。   The data signal generation circuit 40B shown in FIG. 14 generates data signals input to the data lines WA2 and WAX2 based on the write control signals WEP1 and WEP2 and the write data signal WD.

データ信号生成回路４０Ｂは、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズのそれぞれにおいて、特定のデータ信号を生成する。データ信号生成回路６０は、データ線ＷＡ２及びデータ線ＷＡＸ２のそれぞれに接続して設けられている。   The data signal generation circuit 40B generates a specific data signal in each of the first phase in which the write control signal WEP1 is at a high level and the second phase in which the write control signal WEP2 is at a high level. The data signal generation circuit 60 is provided so as to be connected to each of the data line WA2 and the data line WAX2.

書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。   When the data signal WD to be written is at a high level and the inverted data signal WDX is at a low level, a high level data signal is output to the data line WA (or the data line WAX) in the first phase. In the second phase, a low level data signal is output to the data line WA (or the data line WAX).

逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。   Conversely, when the data signal WD to be written is at a low level and the inverted data signal WDX is at a high level, in the first phase, a high level data signal is applied to the data line WA (or the data line WAX). Output. In the second phase, a high level data signal is output to the data line WA (or the data line WAX).

次に、本実施形態による半導体記憶装置の書き込み方法について図１１乃至図１５を用いて説明する。   Next, the writing method of the semiconductor memory device according to the present embodiment will be explained with reference to FIGS.

メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベルに保持されている。また、ライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒは、ローレベルに保持されている。これらから生成される書き込み制御信号ＷＥＰ１，ＷＥＰ２及びカラム選択信号ＣＳＷ＿ｏｗｎ、ＣＳＷ＿ｏｔｈｅｒも、ローレベルに保持されている。   When the memory cell MC is in a standby state, the word line WL is held at a low level. The write enable signal WEP and the address selection signals ADRn, ADR_own, ADR_other are held at a low level. Write control signals WEP1 and WEP2 and column selection signals CSW_own and CSW_other generated from these are also held at a low level.

まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたカラムに対応するビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをハイレベルにプリチャージする。これにより、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ３１）。 First, as an initial stage of writing, the bit lines BL A , / BL A , BL B , / BL B corresponding to the column to which the memory cell MC to be written is connected are precharged to a high level. As a result, the voltages of the bit lines BL A , / BL A , BL B , / BL B are boosted to the high-side voltage Vdd (step S31).

次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベルの信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み補助回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎと、ローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとを出力する。   Next, a high level signal is output to the word line WL to which the write target memory cell MC is connected, and the selection transistors (N channel MOS transistors NQ3 and NQ4) of the write target memory cell MC are turned on. The write control circuit 16 outputs a high level write enable signal WEP, address selection signals ADRr and ADR_own, and a low level address selection signal ADR_other to the write auxiliary circuit 14 to which the write target memory cell MC is connected. To do.

ここでは、ビット線ＢＬＡ，／ＢＬＡに接続されたメモリセルＭＣに書き込みを行うものとする。また、ビット線ＢＬＡが“０”書き込み側のビット線であり、ビット線／ＢＬＡが“１”書き込み側のビット線である場合を想定する。 Here, it is assumed that writing is performed on the memory cells MC connected to the bit lines BL A and / BL A. Further, it is assumed that the bit line BL A is a bit line on the “0” write side and the bit line / BL A is a bit line on the “1” write side.

ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎとローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとが入力されると、ハイレベルの書き込み制御信号ＷＥＰ１と、ローレベルの書き込み制御信号ＷＥＰ２とが出力される。   When the high level write enable signal WEP, the address selection signals ADRr and ADR_own and the low level address selection signal ADR_other are input, the high level write control signal WEP1 and the low level write control signal WEP2 are output. .

すると、データ信号生成回路４０Ａから、データ線ＷＡにローレベルのデータ信号が出力され、データ線ＷＡＸにハイレベルのデータ信号が出力される。また、データ信号生成回路４０Ｂから、データ線ＷＡ２にハイレベルのデータ信号が出力され、データ線ＷＡ２Ｘにハイレベルのデータ信号が出力される（ステップＳ３２）。   Then, a low level data signal is output from the data signal generation circuit 40A to the data line WA, and a high level data signal is output to the data line WAX. Further, a high level data signal is output from the data signal generation circuit 40B to the data line WA2, and a high level data signal is output to the data line WA2X (step S32).

ビット線ＢＬＡがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ１がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ２がハイレベルに立ち上がる。 After the bit line BL A is sufficiently discharged to a low level, it falls to a low level write control signal WEP1, following which the write control signal WEP2 rises to the high level.

すると、データ信号生成回路４０Ａによってデータ線ＷＡがフローティング状態となり、データ線ＷＡＸにはデータ信号生成回路４０Ａからハイレベルのデータ信号が出力される。また、データ信号生成回路４０Ｂから、データ線ＷＡ２にローレベルのデータ信号が出力され、データ線ＷＡ２Ｘにハイレベルのデータ信号が出力される。   Then, the data line WA is brought into a floating state by the data signal generation circuit 40A, and a high level data signal is output from the data signal generation circuit 40A to the data line WAX. Further, the data signal generation circuit 40B outputs a low level data signal to the data line WA2, and outputs a high level data signal to the data line WA2X.

このとき、データ線ＷＡ２とデータ線ＷＡとは容量素子Ｃ１によって容量結合されているため、データ線ＷＡ２の電圧が下がることによってフローティング状態のデータ線ＷＡの電圧が引き下げられる。これにより、データ線ＷＡの電圧がマイナス側にシフトする。同時に、データ線ＷＡに接続されたビット線ＢＬＡの電圧がマイナス側にシフトする。 At this time, since the data line WA2 and the data line WA are capacitively coupled by the capacitive element C1, the voltage of the data line WA in the floating state is lowered when the voltage of the data line WA2 decreases. As a result, the voltage of the data line WA is shifted to the negative side. At the same time, the voltage of the bit line BL A connected to the data line WA is shifted to the minus side.

この結果、ビット線ＢＬＡとビット線／ＢＬＡとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなる。すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなり、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ３３）。 As a result, the potential width between the bit lines BL A and the bit line / BL A is greater than the difference between the voltage Vdd and the voltage Vss. That is, the write voltage to the memory cell MC becomes relatively large, and the write characteristics to the memory cell MC can be improved (step S33).

この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ３４）。 Thereafter, the word line WL is returned to the low level, the N-channel MOS transistors NQ3 and NQ4 are turned off, and the writing to the memory cell MC is completed. Further, the bit lines BL A , / BL A , BL B , / BL B are precharged to prepare for the next writing of the memory cell MC (step S34).

このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイブロック１０Ａ，１０Ｂへの書き込みを完了する。   Such writing is repeated by changing the row address and the column address, and the writing to the memory cell array blocks 10A and 10B is completed.

本参考例による半導体記憶装置の書き込み方法では、書き込み時に用いる負の電圧を発生させるために、各ビット線対に接続して容量素子Ｃ１，Ｃ２を設ける必要があり、大きな面積増加になる。   In the writing method of the semiconductor memory device according to this reference example, in order to generate a negative voltage used at the time of writing, it is necessary to provide the capacitive elements C1 and C2 connected to each bit line pair, resulting in a large area increase.

また、容量素子の容量値が大きすぎると、ビット線の電位が下がりすぎてしまい、ワード線がオフしているはずのメモリセルのトランスファーにゲートソース間電圧が生じて非選択セルへの書き込み電流が生じるなど、誤動作の原因になる。また、逆に小さすぎれば十分な書き込み補助効果が得られない。そのため、様々なワード数のレイアウトを展開作成するとき、ビット線の長さに応じて容量素子のサイズをチューニングする必要があり、れーアウトデータを作成しにくいのと同時に設計コストが増大する。   If the capacitance value of the capacitive element is too large, the potential of the bit line will drop too much, and a gate-source voltage will be generated in the transfer of the memory cell where the word line should have been turned off. Cause malfunctions. On the other hand, if it is too small, a sufficient writing assist effect cannot be obtained. For this reason, when developing and creating layouts with various numbers of words, it is necessary to tune the size of the capacitive element in accordance with the length of the bit line, which makes it difficult to create layout data and at the same time increases design cost.

［変形実施形態］
以上、半導体記憶装置及びその書き込み方法の実施形態を説明してきたが、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変形、追加、置換等が可能である。 [Modified Embodiment]
Although the embodiments of the semiconductor memory device and the writing method thereof have been described above, the present invention is not limited to the above-described embodiments, and various modifications, additions, replacements, and the like are possible without departing from the spirit of the invention. .

１０Ａ，１０Ｂ…メモリセルアレイブロック
１２…行選択回路
１４…書き込み補助回路
１６…書き込み制御回路
２０…書き込み制御信号生成回路
２２，２４，２６…遅延回路
３０Ａ，３０Ｂ…カラム制御信号生成回路
４０，４０Ａ，４０Ｂ…データ信号生成回路
10A, 10B ... Memory cell array block 12 ... Row selection circuit 14 ... Write auxiliary circuit 16 ... Write control circuit 20 ... Write control signal generation circuits 22, 24, 26 ... Delay circuits 30A, 30B ... Column control signal generation circuits 40, 40A, 40B ... Data signal generation circuit

Claims (10)

第１のメモリセルと、
前記第１のメモリセルに接続された第１のビット線対と、
第２のメモリセルと、
前記第２のメモリセルに接続された第２のビット線対と、
前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、
前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、
前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第１の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧に降圧することにより前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧に降圧し、前記第１のスイッチ回路により前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧に降圧する書き込み制御回路と
を有することを特徴とする半導体記憶装置。 A first memory cell;
A first bit line pair connected to the first memory cell;
A second memory cell;
A second bit line pair connected to the second memory cell;
A first switch circuit for controlling a connection between one of the first bit line pair and one of the second bit line pair;
A second switch circuit for controlling a connection between the other of the first bit line pair and the other of the second bit line pair;
A low level first voltage is applied to the one of the first bit line pair and the one of the second bit line pair, and the other of the first bit line pair and the second bit line. A first voltage of a high level is applied to the other of the pair, and the connection between the one of the first bit line pair and the one of the second bit line pair is established by the first switch circuit. The second switch circuit disconnects the connection between the other of the first bit line pair and the other of the second bit line pair, and the second voltage of the second bit line pair is disconnected. Is reduced to a third voltage lower than the second voltage, whereby the one voltage of the second bit line pair capacitively coupled to the other of the second bit line pair is reduced to the first voltage. Stepping down to a fourth voltage lower than the voltage, the first switch circuit By connecting the one of the second bit line pairs and the one of the first bit line pairs, the one voltage of the first bit line pair is made lower than the first voltage. And a write control circuit for stepping down to a voltage of 5. A semiconductor memory device comprising: 請求項１記載の半導体記憶装置において、
前記第１のスイッチ回路は、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間に接続され、ゲート電極が前記第１のビット線対の前記他方に接続された第１のＮチャネルＭＯＳトランジスタであり、
前記第２のスイッチ回路は、前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間に接続され、ゲート電極が前記第２のビット線対の前記一方に接続された第２のＮチャネルＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1.
The first switch circuit is connected between the one of the first bit line pair and the one of the second bit line pair, and a gate electrode is connected to the other of the first bit line pair. A first N-channel MOS transistor connected;
The second switch circuit is connected between the other of the first bit line pair and the other of the second bit line pair, and a gate electrode is connected to the one of the second bit line pair. A semiconductor memory device, wherein the second N-channel MOS transistor is connected. 請求項１又は２記載の半導体記憶装置において、
前記第１のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第１のカラム選択回路と、
前記第２のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第２のカラム選択回路とを更に有する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1 or 2,
A first column selection circuit connected between the first bit line pair and the first switch circuit and the second switch circuit;
A semiconductor memory device, further comprising: a second column selection circuit connected between the second bit line pair, the first switch circuit, and the second switch circuit. 第１のメモリセルと、
前記第１のメモリセルに接続された第１のビット線対と、
第２のメモリセルと、
前記第２のメモリセルに接続された第２のビット線対と、
前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、
前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、
前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第１の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第１の電圧よりも高い第３の電圧に昇圧することにより前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧に昇圧し、前記第２のスイッチ回路により前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧に昇圧する書き込み制御回路と
を有することを特徴とする半導体記憶装置。 A first memory cell;
A first bit line pair connected to the first memory cell;
A second memory cell;
A second bit line pair connected to the second memory cell;
A first switch circuit for controlling a connection between one of the first bit line pair and one of the second bit line pair;
A second switch circuit for controlling a connection between the other of the first bit line pair and the other of the second bit line pair;
A low level first voltage is applied to the one of the first bit line pair and the one of the second bit line pair, and the other of the first bit line pair and the second bit line. A first voltage of a high level is applied to the other of the pair, and the connection between the one of the first bit line pair and the one of the second bit line pair is established by the first switch circuit. The second switch circuit disconnects the connection between the other of the first bit line pair and the other of the second bit line pair, and the second voltage of the second bit line pair is disconnected. Is boosted to a third voltage higher than the first voltage, and the other voltage of the second bit line pair capacitively coupled to the one of the second bit line pair is set to the second voltage. The second switch circuit boosts the voltage to a fourth voltage higher than the voltage. By connecting the other of the second bit line pair and the other of the first bit line pair, the other voltage of the first bit line pair is set higher than the second voltage. And a write control circuit that boosts the voltage to 5. 請求項４記載の半導体記憶装置において、
前記第１のスイッチ回路は、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間に接続され、ゲート電極が前記第１のビット線対の前記他方に接続された第１のＰチャネルＭＯＳトランジスタであり、
前記第２のスイッチ回路は、前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間に接続され、ゲート電極が前記第２のビット線対の前記一方に接続された第２のＰチャネルＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 4.
The first switch circuit is connected between the one of the first bit line pair and the one of the second bit line pair, and a gate electrode is connected to the other of the first bit line pair. A first P-channel MOS transistor connected;
The second switch circuit is connected between the other of the first bit line pair and the other of the second bit line pair, and a gate electrode is connected to the one of the second bit line pair. A semiconductor memory device, wherein the second P-channel MOS transistor is connected. 請求項４又は５記載の半導体記憶装置において、
前記第１のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第１のカラム選択回路と、
前記第２のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第２のカラム選択回路とを更に有する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 4 or 5,
A first column selection circuit connected between the first bit line pair and the first switch circuit and the second switch circuit;
A semiconductor memory device, further comprising: a second column selection circuit connected between the second bit line pair, the first switch circuit, and the second switch circuit. 請求項１乃至６のいずれか１項に記載の半導体記憶装置において、
前記第１のメモリセル及び前記第１のビット線対は、第１のメモリセルアレイブロックに属し、
前記第２のメモリセル及び前記第２のビット線対は、前記第１のメモリセルブロックアレイに隣接する第２のメモリセルアレイブロックに属する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
The first memory cell and the first bit line pair belong to a first memory cell array block,
The semiconductor memory device, wherein the second memory cell and the second bit line pair belong to a second memory cell array block adjacent to the first memory cell block array. 請求項７記載の半導体記憶装置において、
前記第１のメモリセルアレイブロックは、複数の前記第１のビット線対と、複数の前記第１のビット線のそれぞれに接続された複数の前記メモリセルを有し、
前記第２のメモリセルアレイブロックは、複数の前記第２のビット線対と、複数の前記第２のビット線のそれぞれに接続された複数の前記メモリセルを有する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 7.
The first memory cell array block includes a plurality of the first bit line pairs and a plurality of the memory cells connected to the plurality of first bit lines,
The second memory cell array block includes a plurality of the second bit line pairs and a plurality of the memory cells connected to each of the plurality of second bit lines. 第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、
前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、
前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、
前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧にシフトすることにより、前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧にシフトし、
前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより、前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧にシフトし、
前記第１のビット線対の一方に印加された前記第５の電圧と、前記第１のビット線対の前記他方に印加された前記第２の電圧により、前記メモリセルへの書き込みを行う
ことを特徴とする半導体記憶装置の書き込み方法。 A first bit line pair belonging to the first memory cell array block, a memory cell connected to the first bit line pair, and a second memory cell block array adjacent to the first memory cell array block A writing method of a semiconductor memory device having a second bit line pair,
A first voltage is applied to one of the first bit line pair and one of the second bit line pair, and a second voltage is applied to the other of the first bit line pair and the other of the second bit line pair. Apply a voltage of
The connection between the one of the first bit line pair and the one of the second bit line pair, and the other of the first bit line pair and the other of the second bit line pair. Disconnect the connection between
The second voltage of the second bit line pair is capacitively coupled to the other of the second bit line pair by shifting the other voltage of the second bit line pair to a third voltage lower than the second voltage. Shifting the one voltage of the bit line pair to a fourth voltage lower than the first voltage;
By connecting the one of the second bit line pair and the one of the first bit line pair, the one voltage of the first bit line pair is made lower than the first voltage. Shift to a voltage of 5,
Writing to the memory cell by the fifth voltage applied to one of the first bit line pair and the second voltage applied to the other of the first bit line pair; A writing method for a semiconductor memory device. 第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、
前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、
前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、
前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも高い第３の電圧にシフトすることにより、前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧にシフトし、
前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより、前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧にシフトし、
前記第１のビット線対の一方に印加された前記第１の電圧と、前記第１のビット線対の前記他方に印加された前記第５の電圧により、前記メモリセルへの書き込みを行う
ことを特徴とする半導体記憶装置の書き込み方法。
A first bit line pair belonging to the first memory cell array block, a memory cell connected to the first bit line pair, and a second memory cell block array adjacent to the first memory cell array block A writing method of a semiconductor memory device having a second bit line pair,
A first voltage is applied to one of the first bit line pair and one of the second bit line pair, and a second voltage is applied to the other of the first bit line pair and the other of the second bit line pair. Apply a voltage of
The connection between the one of the first bit line pair and the one of the second bit line pair, and the other of the first bit line pair and the other of the second bit line pair. Disconnect the connection between
The second voltage line coupled to the one of the second bit line pair is shifted by shifting the one voltage of the second bit line pair to a third voltage higher than the first voltage. Shifting the other voltage of the bit line pair to a fourth voltage higher than the second voltage;
By connecting the other of the second bit line pair and the other of the first bit line pair, the other voltage of the first bit line pair is made higher than the second voltage. Shift to a voltage of 5,
Writing to the memory cell by the first voltage applied to one of the first bit line pair and the fifth voltage applied to the other of the first bit line pair; A writing method for a semiconductor memory device.
JP2012002240A 2012-01-10 2012-01-10 Semiconductor memory device and writing method thereof Active JP5867092B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012002240A JP5867092B2 (en) 2012-01-10 2012-01-10 Semiconductor memory device and writing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012002240A JP5867092B2 (en) 2012-01-10 2012-01-10 Semiconductor memory device and writing method thereof

Publications (2)

Publication Number Publication Date
JP2013143162A true JP2013143162A (en) 2013-07-22
JP5867092B2 JP5867092B2 (en) 2016-02-24

Family

ID=49039648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012002240A Active JP5867092B2 (en) 2012-01-10 2012-01-10 Semiconductor memory device and writing method thereof

Country Status (1)

Country Link
JP (1) JP5867092B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI782152B (en) * 2017-12-20 2022-11-01 日商瑞薩電子股份有限公司 Semiconductor memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002298586A (en) * 2001-04-02 2002-10-11 Nec Corp Data write-in method for semiconductor memory, and semiconductor memory
JP2005071491A (en) * 2003-08-26 2005-03-17 Nippon Telegr & Teleph Corp <Ntt> Memory circuit
US20080130378A1 (en) * 2006-11-30 2008-06-05 Arm Limited Memory device and method for performing write operations in such a memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002298586A (en) * 2001-04-02 2002-10-11 Nec Corp Data write-in method for semiconductor memory, and semiconductor memory
JP2005071491A (en) * 2003-08-26 2005-03-17 Nippon Telegr & Teleph Corp <Ntt> Memory circuit
US20080130378A1 (en) * 2006-11-30 2008-06-05 Arm Limited Memory device and method for performing write operations in such a memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI782152B (en) * 2017-12-20 2022-11-01 日商瑞薩電子股份有限公司 Semiconductor memory device

Also Published As

Publication number Publication date
JP5867092B2 (en) 2016-02-24

Similar Documents

Publication Publication Date Title
JP5867091B2 (en) Semiconductor memory device and writing method thereof
US9697911B2 (en) Semiconductor storage device and test method thereof using a common bit line
TWI628655B (en) Semiconductor device
JP2015185194A (en) Semiconductor storage device
CN100520958C (en) Semiconductor memory device
JP2007317316A (en) Semiconductor storage device
JP2002298586A (en) Data write-in method for semiconductor memory, and semiconductor memory
WO2011145274A1 (en) Semiconductor memory unit
JP2012069214A (en) Bit line negative potential circuit and semiconductor memory device
JP2014078305A (en) Semiconductor storage device
JP5438851B2 (en) Semiconductor device
JP2001344979A (en) Semiconductor memory, semiconductor integrated circuit device, and portable device
US8400850B2 (en) Semiconductor storage device and its cell activation method
US8223581B2 (en) Semiconductor storage device
JP5867092B2 (en) Semiconductor memory device and writing method thereof
KR101791728B1 (en) Memory architecture
JP2021090143A (en) Output circuit
TWI699764B (en) Memory write operation apparatus and method
US8842489B2 (en) Fast-switching word line driver
JP2018092698A (en) Semiconductor memory device
JP2013232265A (en) Semiconductor memory device and its data writing method
US11289155B2 (en) Semiconductor memory device with write assist control
CN112786090B (en) Memory writing device and method
JP5073541B2 (en) Semiconductor memory device
JP2019133737A (en) Dual-port sram

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141001

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150901

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151221

R150 Certificate of patent or registration of utility model

Ref document number: 5867092

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150