JP2005057923A - スイッチング電源回路 - Google Patents

Abstract

【課題】複数の二次側直流出力電圧を出力する複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立を図る。
【解決手段】複合共振形コンバータの複数の二次側整流回路のうち、少なくとも１つを、巻線電圧検出方式の同期整流回路にインダクタＬ11，L12を追加することで倍電流整流回路を組み合わた倍電流／同期整流回路とする。また、絶縁コンバータトランスＰＩＴのギャップ長を1.5mm程度として結合係数を0.8程度にまで低下させると共に、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルが2V/Tとなるように一次巻線Ｎ1、二次巻線Ｎ2,Ｎ3,Ｎ4のターン数を設定することで、重負荷の条件でも二次側整流電流を連続モードとする。各同期整流回路の直流出力については、直交型制御トランスにより整流電流経路に挿入したインダクタンスを可変制御して定電圧化する構成とする。
【選択図】図１

Description

本発明は、各種電子機器に電源として備えられるスイッチング電源回路に関するものである。

スイッチング電源回路として、例えばフライバックコンバータやフォワードコンバータなどの形式のスイッチングコンバータを採用したものが広く知られている。これらのスイッチングコンバータはスイッチング動作波形が矩形波状であることから、スイッチングノイズの抑制には限界がある。また、その動作特性上、電力変換効率の向上にも限界があることがわかっている。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。

図９の回路図は、従来としての、共振形コンバータを備えるスイッチング電源回路の一例を示している。この図に示す電源回路は、一次側の共振形コンバータとして、他励式による電流共振形コンバータを備え、さらにこの電流共振形コンバータに対して部分電圧共振回路を組み合わせて構成される。
また、近年は各種のデジタル機器が普及してきているが、このようなデジタル機器の特徴として、負荷が低電圧、大電流であることが挙げられる。また、機器によっては、電源電圧として単一レベルではなく、複数のレベルが必要とされる場合がある。つまり、多出力電圧が要求される場合がある。
この図９に示す電源回路は、上記したような負荷が定電圧、大電流で、かつ、多出力電圧とされる場合に対応した構成を採っている。

この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、整流ダイオードＤA，ＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，Ｃｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。

この図９に示す電源回路のように、例えば多出力電圧であることで、負荷側で比較的大きな電流量を必要とする条件では、一次側スイッチングコンバータ側の回路に流れる電流レベルも増加する。これにより、スイッチング損失などが増加して電力変換効率が低下する。そこで、このようにして、直流入力電圧を生成する整流回路系について倍電圧整流回路とすることで、例えば通常の全波整流により交流入力電圧ＶACの等倍に対応するレベルの整流平滑電圧Ｅｉを供給する場合よりも、一次側スイッチングコンバータの回路内に流れる電流レベルを約１／２とすることができる。これにより、一次側スイッチングコンバータにおける電力損失が低減されるようにしているものである。

上記直流入力電圧を入力してスイッチングする電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続している。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、図示する方向により、それぞれボディダイオードによるダンパーダイオードＤD1，ＤD2が並列に接続される。

また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。

この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、例えば汎用のＩＣによる発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路回路を有している。そして、発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。

絶縁コンバータトランスＰＩＴはスイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送する。この絶縁トランスＰＩＴの一次巻線Ｎ１の一端は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。

上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。

ここでの図示による説明は省略するが、絶縁コンバータトランスＰＩＴの構造としては、例えばフェライト材によるＥ型コアを組み合わせたＥＥ型コアを備える。そして、一次側と二次側とで巻装部位を分割したうえで、一次巻線Ｎ1と、次に説明する二次巻線（Ｎ2A，Ｎ2B，Ｎ3A，Ｎ3B，Ｎ4A，Ｎ4B）を、ＥＥ型コアの中央磁脚に対して巻装している。

この場合の絶縁コンバータトランスＰＩＴの二次巻線としては、二次巻線［Ｎ2A，Ｎ2B］、二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］の３組が巻装される。
二次巻線［Ｎ2A，Ｎ2B］の組は、例えば二次巻線Ｎ2A，Ｎ2Bの各一方の端部をセンタータップで接続して成る。二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］の各組もそれぞれ同様にして、各巻線をセンタータップにより接続して成るものである。
これら二次巻線［Ｎ2A，Ｎ2B］、二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］には、一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。これらの二次巻線には、以降説明するようにして、全波整流回路が備えられる。図９に示す回路のように、一次側が電流共振形コンバータとされてプッシュプル的なスイッチング動作を行う場合、二次側を全波整流回路とすればより多くの電流容量を得ることができて有利となる。

この場合、二次巻線［Ｎ2A，Ｎ2B］の組に対しては、二次側整流回路として、いわゆる巻線電圧検出方式による全波整流の同期整流回路が備えられる。
この同期整流回路は、二次巻線［Ｎ2A，Ｎ2B］の組に対して、図示するようにしてＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4及び平滑コンデンサＣｏを接続することで、ＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4をそれぞれ整流素子とする、全波整流のための整流電流経路を形成する。
そして、ゲート抵抗Ｒg1，抵抗Ｒ11によりＭＯＳ−ＦＥＴＱ3をオン／オフ駆動するための駆動回路を形成し、ゲート抵抗Ｒg2，抵抗Ｒ12によりＭＯＳ−ＦＥＴＱ4をオン／オフ駆動するための駆動回路を形成する。
なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4を備える。

このようにして構成される巻線電圧検出方式の同期整流回路では、上記駆動回路が二次巻線電圧Ｖ2を検出して、ＭＯＳ−ＦＥＴＱ3，Ｑ4が平滑コンデンサＣに充電電流を流すべきタイミングでオンとなるようにして動作する。これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4が二次巻線電圧Ｖ2が正／負となる半波の期間で交互にオン／オフするようにして整流電流を平滑コンデンサＣｏに流す全波整流動作が得られ、平滑コンデンサＣｏの両端電圧として二次側直流出力電圧Ｅｏが得られることになる。

ＭＯＳ−ＦＥＴがオンとなったときのドレイン−ソース間のオン抵抗は非常に小さいことから、その導通損は、例えばショットキーダイオードなどと比較すると非常に少ないものとなる。そこで、整流素子をショットキーダイオードに代えて、ＭＯＳ−ＦＥＴとすれば、整流素子における導通損が低減される分、電力変換効率を高くすることができる。
ただし、ＭＯＳ−ＦＥＴがオンとなったときのドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。従って、ＭＯＳ−ＦＥＴを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記したＭＯＳ−ＦＥＴＱ3，Ｑ4のための駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、ドレイン→ソース方向）にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。

上記構成による同期整流回路により生成される二次側直流出力電圧Ｅｏは、ここでは図示しない負荷としての所定の機能回路部に供給される。また、この二次側直流出力電圧Ｅｏは、次に説明する制御回路１のための検出電圧としても分岐して入力される。

制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。このようにしてスイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、二次巻線Ｎ2A，Ｎ2Bに励起される交番電圧から生成される二次側直流出力電圧Ｅｏのレベルが安定化されることになる。

また、絶縁コンバータトランスＰＩＴの二次巻線［Ｎ3A，Ｎ3B］の組に対しては、次のようにして、磁気増幅器による安定化回路系を備えた全波整流回路が備えられる。
先ず、全波整流回路の基本的な構成として、二次巻線［Ｎ3A，Ｎ3B］のセンタータップを二次側アースに接続したうえで、図示するようにして整流ダイオードＤo1，Ｄo2、及び平滑コンデンサＣo1を接続することで全波整流回路を形成している。そして、平滑コンデンサＣo1の両端電圧として、二次側直流出力電圧Ｅo1が生成される。

そのうえで、この全波整流回路においては、磁気増幅器を備えることによる定電圧回路（磁気増幅器定電圧回路）の構成が次のようにして組み合わされる。
二次巻線Ｎ3A側の端部と整流ダイオードＤo1のアノードとの間に可飽和インダクタ（チョークコイル）ＳＲ１を挿入し、二次巻線Ｎ3B側の端部と整流ダイオードＤo2のアノードとの間に可飽和インダクタＳＲ2を挿入する。また、リセット電圧可変用のダイオードＤV1のカソードを整流ダイオードＤo1のアノードに接続し、リセット電圧可変用のダイオードＤV2のカソードを整流ダイオードＤo2のアノードに接続する。ダイオードＤV1，ＤV2の各アノードは、ＰＮＰのトランジスタＱ5のコレクタと接続される。トランジスタＱ5のエミッタは二次側直流出力電圧Ｅo1の正極ラインと接続される。

また、二次側直流出力電圧Ｅo1の正極ラインは、分岐して制御回路３−１に対しても検出電圧として入力される。制御回路３−１は、二次側直流出力電圧Ｅo1の安定化のために、可飽和インダクタＳＲ1，ＳＲ2の磁束を制御する。
制御回路３−１は、シャントレギュレータ等を備えた誤差増幅器として形成され、入力された二次側直流出力電圧Ｅo1のレベルに応じて、トランジスタＱ5のベース電流レベルを可変制御する。これに応じて、トランジスタＱ5のコレクタ電流レベルが可変されることになる。トランジスタＱ5のコレクタは、リセット電圧可変用のダイオードＤV1，ＤV2のアノードの接続点に接続されているから、コレクタ電流レベルが可変されることによっては、可飽和インダクタＳＲ1，ＳＲ2における磁束のリセット電圧を可変するためのコントロール電圧が可変されることとなる。

ここで、上記した可飽和インダクタＳＲ（ＳＲ１，ＳＲ２）は、例えば図１０に示すようにして、円形のトロイダルコアｔＣＲに対して、単線の巻線Ｌｎを所要の巻数により巻装して構成される。

また、図１１は、上記のようにして構成される可飽和インダクタＳＲのコアの材質として、コバルト系アモルファスが選定されている場合のＢ−Ｈ曲線図を示している。この可飽和インダクタＳＲのＢ−Ｈ特性は、この図からもわかるように、ヒステリシス特性として、角形比が大きいものとなっている。
そして、このような可飽和インダクタＳＲを備えた磁気増幅器の動作としては、図１２に示すものとなる。図１２において、電圧Ｖ3は、図９に示される可飽和インダクタＳＲ1と二次巻線Ｎ3Aの端部の接続点と、二次巻線Ｎ2Aのセンタータップとの間の電位を示す。また、電圧ＶL1は、可飽和インダクタＳＲ1の両端電圧を示す。電流ＩD1は、整流ダイオードＤo1に流入する整流電流を示す。

期間ｔ0〜ｔ1に対応しては電圧Ｖ3は正極性の状態となっているが、このとき、可飽和インダクタＳＲ１は、不飽和状態（Ｂ0＞Ｂ＞Ｂ1）である。このときには、電圧Ｖ3，ＶL1との関係は、Ｖ3≒ＶL1となるので、整流ダイオードＤo1には、整流電流ＩD1は流れていない。
次の期間ｔ１〜ｔ2においては、可飽和インダクタＳＲ１は、飽和状態（Ｂ＝Ｂ1）となるので、電圧ＶL1は、ほぼ０レベルとなる。これにより、電圧Ｖ3，ＶL1との関係は、Ｖ3＞ＶL1となるので、整流ダイオードＤo1に整流電流ＩD1が流れはじめることになる。

そして、次の期間ｔ２〜ｔ３では、図１３において等化的に示す出力電圧調整回路１１が動作する。この出力電圧調整回路１１は、図９では、二次側直流出力電圧Ｅo1が入力される制御回路３となる。この図１３からも分かるように、制御回路３としては、誤差増幅器としての構成を採っていること分かる。つまり、分圧抵抗Ｒo1，Ｒo2により分圧した二次側直流出力電圧Ｅo1のレベルを、基準電圧Ｖｒｅｆと比較し、その誤差を、オペアンプＯＰ及び帰還回路（Ｃａ，Ｒａ）から成る増幅回路により増幅して、抵抗Ｒｂを介して出力しているものである。
そして、上記のようにして得られる出力電圧調整回路１１からの出力に応じて、リセット回路１０が、可飽和インダクタＳＲ１に対してリセット電流を流すことになる。このリセット回路１０は、図９におけるトランジスタＱ5、ダイオードＤV1，ＤV2、及び可飽和インダクタＳＲ１，ＳＲ２から成るリセット回路としての機能を等化的に示している。なお、図９に示す回路の実際としても、図１３のリセット回路１０に示すようにして、トランジスタＱ5のコレクタとダイオードＤV1，ＤV2のアノード間に対して、必要に応じて抵抗Ｒc1，Ｒc2を挿入した構成として良い。
このときにおけるリセット回路１０におけるリセット電流の供給動作は、出力電圧調整回路１１からの出力レベルに応じたレベルの電流を、抵抗Ｒｃ→トランジスタＱ5→ダイオードＤV1を介して、可飽和インダクタＳＲ１に流すことで得られる。このリセット電流によって、可飽和インダクタＳＲ１では、磁束密度をＢ0に戻すようにしてリセットが行われる。

上記期間ｔ２〜ｔ３におけるリセット量（リセット電流レベル）によって、可飽和インダクタＳＲ１が不飽和状態となる期間ｔ0〜ｔ1の時間長が決定される。
そこで、軽負荷の傾向となるのに応じて二次側直流出力電圧Ｅo1のレベルが上昇するのに対応して、リセット量を増加させるようにする。これにより、図１１に示すようにして、残留磁束密度Ｂ0は、Ｂ0Aとなるから、不飽和状態の期間である期間ｔ0〜ｔ1も、図１２に示すようにして、期間ｔ0A〜ｔ1Aとなるように長くすることができる。このようにして、不飽和状態の期間が長くなれば、整流電流ＩD1が流れないとされる期間も長くなるから、単位時間あたりの負荷への電力供給時間も短縮されて、二次側直流出力電圧Ｅo1のレベルもその分低下することになる。
そして、このような動作は、図１２に示す波形が１８０°の位相差を有するタイミングで以て、可飽和インダクタＳＲ2側においても行われることになる。
このようにして、図９に示す回路では、全波整流によって得られる二次側直流出力電圧Ｅo1の安定化を図るようにされる。

また、図９においては、二次巻線［Ｎ3A，Ｎ3B］に対しても、磁気増幅器定電圧回路が組み合わされた全波整流回路を接続して定電圧制御を行う構成が採られている。
つまり、二次側直流出力電圧Ｅo2を得るための基本構成としては、二次巻線Ｎ2に対して、整流ダイオードＤo3，Ｄo4及び平滑コンデンサＣo2から成る全波整流回路を接続し、平滑コンデンサＣo2の両端電圧として二次側直流出力電圧Ｅo2を得るようにされる。
そのうえで、この全波整流回路に対して、可飽和インダクタ（チョークコイル）ＳＲ３，ＳＲ４、リセット電圧可変用のダイオードＤV3，ＤV4、リセット電流出力用のトランジスタＱ6、制御回路３−２を図示するようにして接続して、磁気増幅器定電圧回路を形成するものである。

磁気増幅器定電圧回路による定電圧制御は、可飽和インダクタＳＲの飽和／不飽和状態となる期間を制御する方式であるが、この動作は、上記説明からも分かるように、二次巻線に得られる交番電圧（Ｖ3）の周期タイミングに応じたものとなっている。つまり、磁気増幅器定電圧回路を形成する可飽和インダクタＳＲ、リセット電圧可変用のダイオードＤV1，ＤV2、及びリセット電流出力用のトランジスタＱ5，Ｑ6などの動作は、一次側スイッチングコンバータのスイッチング周波数に同期したものとなっている。

例えばスイッチング周波数制御に依らず、二次側で完結するようにして二次側直流出力電圧の安定化を図る構成としては、磁気増幅器以外に、例えばシリーズレギュレータを備えることが広く行われる。また、二次側に降圧形コンバータを備える構成も知られている。
しかしながら、シリーズレギュレータ及び降圧形コンバータでは、電力損失がどうしても多くなる。このため、負荷側の条件として負荷電力変動が大きいような場合には、電力損失がさらに増加するので、シリーズレギュレータや降圧形コンバータに対して放熱板を設ける必要も生じ、例えば回路規模の拡大やコスト高にもつながってしまう。
また、降圧形コンバータは、スイッチング周波数は固定としたうえでＰＷＭ制御によってスイッチングパルス幅を可変することで安定化を行うようにされており、一次側のスイッチングコンバータとは独立して動作する。このようにして、１つの電源回路内において複数種のスイッチング周波数が混在すると、互いのスイッチング周波数が干渉し合い、発生するノイズレベルも高くなってしまう。このために、各種ノイズフィルタや、シールド板などのノイズ対策が必要となり、この点でも、回路規模の拡大やコスト高を招く。
そこで、上記したように、二次側で完結する定電圧制御の構成として、磁気増幅回路を備える構成とすれば、上記したような異なるスイッチング周波数間での干渉によるノイズ発生量増加の問題は解消される。また、シリーズレギュレータや降圧形コンバータと比較すれば、電力損失も低減される。

このようにして、図９に示す電源回路においては、３組の二次巻線［Ｎ2A，Ｎ2B］、二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］の組ごとに対応して二次側直流出力電圧（Ｅo，Ｅo1，Ｅo2）を生成する全波整流回路として、二次巻線Ｎ2［Ｎ2A，Ｎ2B］の組に対応しては巻線電圧検出方式の同期整流回路を備える。また、二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］の各組に対応しては、それぞれ磁気増幅器定電圧回路を備えることとしている。

これまでの説明からも理解されるように、このような整流回路系の構成は、主としては、電力変換効率の向上を目的として行われているものである。つまり、同期整流回路により整流素子をＭＯＳ−ＦＥＴとすることで、ショットキーダイオードを整流素子とした整流回路よりも導通損が低減される。また、磁気増幅器定電圧回路としていることで、例えば二次側で完結した定電圧動作として、シリーズレギュレータや降圧形コンバータよりも高い電力変換効率が得られる方式を採用しているものである。

このような構成を採る図９の電源回路についての動作波形を、図１４に示す。図１４に示す動作波形は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗの条件で測定を行って得られたものである。このような条件では、例えば低電圧大電流の状態として、二次側直流電圧Ｅo＝５Ｖ、Ｅｏ1＝１２Ｖ／５Ａ，Ｅｏ2＝３．３Ｖ／１０Ａで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態が得られる。

また、図１４に示す動作波形による実験結果を得るのにあたっては、次のようにして電源回路における部品素子等の選定を行っている。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、６Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝Ｎ4A＝Ｎ4B＝１Ｔ、二次巻線Ｎ3A＝Ｎ3B＝３Ｔ、一次巻線Ｎ1＝４５Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線（［Ｎ2A，Ｎ2B］，［Ｎ3A，Ｎ3B］，［Ｎ4A，Ｎ4B］）とで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０４７μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、二次側の同期整流回路を形成するＭＯＳ−ＦＥＴＱ3，Ｑ4については、３０Ａ／２０Ｖを選定しており、そのオン抵抗は５ｍΩである。また、二次巻線［Ｎ3A，Ｎ3B］，［Ｎ4A，Ｎ4B］の各組に対応する磁気増幅器低電圧回路におけるＰＮＰのトランジスタＱ5，Ｑ6は、５Ａ／５０Ｖを選定している。

図１４に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、ここでは図示していないが、スイッチング素子Ｑ1の両端電圧は、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となっている。

そして、ここでは図示していないが、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング素子Ｑ1，Ｑ2に流れる各スイッチング電流との合成波形に対応する、一次側直列共振回路（Ｃ1−Ｌ1）の共振電流としての正弦波成分と、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分とが合成された波形となる。

二次巻線Ｎ2A−Ｎ2Bに発生する二次巻線電圧Ｖ2は、図１４に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、例えば二次側直流出力電圧Ｅoの絶対値レベルでクランプされる正／負の矩形波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる波形として現れる。

ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性による二次側直流出力電圧Ｅoの絶対値レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図に示す二次巻線電圧（Ｖ2）が正極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。

これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4には、それぞれ、図示するようにして、期間ＤON1，ＤON2において、正極性の整流電流Ｉ1，Ｉ2が流れる。図示する二次巻線電圧Ｖ2が正／負でクランプされる期間に流れる整流電流Ｉ1，Ｉ2は、３５Ａｐであり、相当に高いレベルとなっている。
但し、前述したように、ＭＯＳ−ＦＥＴＱ3，Ｑ4は低オン抵抗であり、ショットキーダイオードを整流素子として用いた場合と比較すれば、整流電流の導通損は著しく低いものとすることができる。また、駆動回路が抵抗素子のみから成ることからも理解されるように、巻線電圧検出方式は、駆動回路系が簡単な構成であることもメリットとなっている。

また、二次巻線［Ｎ4A，Ｎ4B］に対して接続される全波整流回路においては、整流ダイオードＤo3を流れる整流電流Ｉ3と、整流ダイオードＤo4を流れる整流電流Ｉ4が、図示するようにして、それぞれ期間ＤON1内、期間ＤON2内にて、２２Ａｐのレベルにより流れる。
ここで、整流電流Ｉ3，Ｉ4は、先に図１１〜図１３により説明したように、磁気増幅器安定化回路の安定化動作によって、それぞれ、期間ＤON1内、期間ＤON2内における非導通期間が設定される。このために、整流電流Ｉ3，Ｉ4は、期間ＤON1内、期間ＤON2内の一部期間内において流れる波形となっているものである。
なお、二次巻線［Ｎ3A，Ｎ3B］に対して接続される全波整流回路においても、上記整流電流Ｉ3，Ｉ4として示されるのと同様の動作によって、整流ダイオードＤo1，Ｄo2に整流電流が流れる。

しかしながら、この図１４の動作波形の測定条件である重負荷（負荷電力Ｐｏ＝１２５Ｗ）のときには、図９に示す電源回路は、二次側整流電流が不連続モードとなる。これは、図１４において、二次巻線電圧Ｖ2が正／負でクランプされる期間の間に０レベルの期間が介在しており、これに応じて、整流電流Ｉ1，Ｉ2が平滑コンデンサＣｏに充電電流として流入する期間ＤON1，ＤON2が不連続であることにより示されている。

この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には、一次巻線Ｎ1の励磁インダクタンスにより生じる電流成分が、これまでと同じ方向に流れている。
このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは、８Ａｐと比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、整流回路軽全体としてみた場合の電力変換効率の有効な向上は図ることが難しいというのが現状である。

図１５の波形図は、同じ図９に示す電源回路についての軽負荷とされる条件での動作を示している。
先に説明したように、図９に示す電源回路では、スイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図１５に示すように、スイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1，Ｉ2，Ｉ3，Ｉ4としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図１４の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。

このことから、図９に示す電源回路では、二次巻線［Ｎ2A，Ｎ2B］に対して接続される巻線電圧検出方式による同期整流回路として、重負荷時における電力変換効率の低下が依然として問題となっているということがいえる。

そこで、上記図１４の波形図に示されるような、逆方向の整流電流による無効電力の発生の問題を解消する技術としては、整流電流検出方式による同期整流回路が知られている。この整流電流検出方式は、平滑コンデンサに充電される整流電流が０レベルになる前にＭＯＳ−ＦＥＴをオフさせる技術である。
この整流電流検出方式による同期整流回路の構成例を、図１６に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。

整流電流検出方式としては、二次巻線Ｎ2に流れる電流を検出するためにカレントトランスＴＲを設ける。カレントトランスの一次巻線Ｎａは、二次巻線Ｎ2の端部と、ＭＯＳ−ＦＥＴＱ4のドレインと接続される。ＭＯＳ−ＦＥＴＱ4のソースは、平滑コンデンサＣｏの負極端子に接続している。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。

上記図１６に示す構成による回路の動作を、図１７に示す。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図１７では、正極性により流れる整流電流Ｉｄとして示されている。

そして時間経過に応じて整流電流Ｉｄのレベルが低下し、これに応じて、電圧Ｖｎｂが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０は出力を反転させる。この反転出力がバッファ２１を介して出力されることで、ＭＯＳ−ＦＥＴＱ4のゲート容量を放電させて、ＭＯＳ−ＦＥＴＱ4をオフとする。なお、この時点で、残りの整流電流ＩｄはボディダイオードＤD4を経由して短時間のうちに流れる。

このような動作とされることで、ＭＯＳ−ＦＥＴＱ4は、整流電流Ｉｄが０レベルとなる前のタイミングでオフされることになる。これにより、図１４に示したように、整流電流が不連続となる期間において、ＭＯＳ−ＦＥＴに逆方向電流が流れることが無くなって無効電力が生じなくなり、その分の電力変換効率は高くなる。
例えば、図９に示した電源回路の二次側の構成を、上記図１６に示した構成に基づく、全波整流の整流電流検出方式による同期整流回路とした場合のAC→DC電力変換効率としては、交流入力電圧ＶAC＝１００Ｖ、最大負荷電力２１８Ｗの条件で測定を行ったところ、８８％程度にまで向上するという測定結果が得られた。

特開２００３−１１１４０１号公報

しかしながら、上記した整流電流検出方式の同期整流回路では、図１６からも分かるように、１つのＭＯＳ−ＦＥＴに対応して、少なくとも１組のカレントトランスと、このカレントトランスの出力によりＭＯＳ−ＦＥＴを駆動するための比較的複雑な駆動回路系が必要となる。これにより、回路構成が複雑になり、これが製造能率の低下、コストアップ、回路基板サイズの拡大などにつながるという不都合が生じることになる。
特に、図９に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には全波整流回路を備える必要がある。従って、上記したカレントトランス及び駆動回路系は、ＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして、巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
従って、同期整流回路を備える電源回路としては、できるだけ簡略な回路構成でありながら、かつ、無効電力による損失増加が解消されるような構成を採ることが求められている、ということになる。

そこで本発明は上記した課題を考慮して、スイッチング電源回路として次のように構成することとした。
つまり、入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、スイッチング素子をスイッチング駆動する駆動手段とを備える。
また、スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスを備える。
また、少なくとも、絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによってスイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路とを備える。
また、絶縁コンバータトランスの二次巻線に得られる交番電圧を入力して整流動作を行うことで二次側直流出力電圧を生成するように構成された、複数の二次側整流回路とを備えることとして、これら複数の二次側整流回路のうち、少なくとも１つは同期整流回路と倍電流整流回路とが組み合わされた倍電流／同期整流回路として、上記倍電流／同期整流回路以外の上記二次側整流回路を備える場合には、整流用ダイオード素子を備える整流回路とする。
そして、上記倍電流／同期整流回路は、絶縁コンバータトランスに巻装された１組の二次巻線の一方の端部と二次側アースとの間に直列接続される第１のＭＯＳ型トランジスタと、二次巻線の他方の端部と二次側アースとの間に直列接続される第２のＭＯＳ型トランジスタと、第１のＭＯＳ型トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、第１のＭＯＳ型トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、第２のＭＯＳ型トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、第２のＭＯＳ型トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、第１のインダクタと第２のインダクタとを直列接続して形成されるインダクタ直列回路であり、二次巻線に対して並列に接続されると共に、第１のインダクタと第２のインダクタの接続点が二次側平滑コンデンサの正極端子と接続されるインダクタ直列回路と、から形成する。
そして、絶縁コンバータトランスの磁束密度は、二次側直流電圧に接続される負荷条件の変動にかかわらず、全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定することとした。

上記構成によるスイッチング電源回路としては、一次側スイッチングコンバータとしては、共振形コンバータに対して部分電圧共振回路が組み合わされた複合共振形コンバータとしての構成を採り、二次側においては、複数の二次側整流回路を備えて複数の二次側直流出力電圧を生成するようにされる。
そして、これら複数の二次側整流回路のうち、少なくとも１つについては、巻線電圧検出方式による全波整流の同期整流回路と倍電流整流回路を組み合わせた倍電流／同期整流回路とし、同期整流回路以外の二次側整流回路を備えるのであれば、整流用素子としてダイオード素子を備える整流回路（つまり同期整流回路の構成を採らない整流回路）とする構成を採る。
そのうえで、絶縁コンバータトランスの磁束密度が所定以下となるようにしていることで、負荷変動にかかわらず、二次側整流電流が常に連続モードとなるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間においてＭＯＳ型トランジスタに逆方向電流が流れることに依る無効電力は生じないことになる。

このことから、本発明としては、二次側に巻線電圧検出方式の同期整流回路としての構成を含みながらも、二次側整流電流の不連続期間に対応した無効電力は生じないこととなり、これにより、例えば、整流電流検出方式による同期整流回路を備えた場合と同等程度にまで電力変換効率が向上することとなる。また、この同期整流回路としての回路構成自体は巻線電圧検出方式であることで、整流電流検出方式よりも簡易な構成を採ることができる。
さらに本発明においては、同期整流回路に対して倍電流整流回路が備えられて二次巻線電流を、整流電流レベルの１／２とすることができるので、これによる電力変換効率の向上も得られることになる。さらに、倍電流整流回路は、二次巻線にセンタータップを施さなくとも全波整流動作が得られる回路構成なので、二次巻線が巻装されるトランスの構造が簡単となり、また、回路設計も容易になるという利点も得られる。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、定電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。

図１は、本発明の第１の実施の形態としてのスイッチング電源回路の構成例を示している。この図に示す電源回路は、一次側の基本構成として、他励式によるハーフブリッジ結合方式による電流共振形コンバータに対して部分電圧共振回路が組み合わされた構成を採る。

この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、整流ダイオードＤA，ＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，Ｃｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。

この図に示す電源回路のように、負荷が比較的大きな電流を必要とする条件では、一次側スイッチングコンバータ側の回路に流れる電流レベルも増加する。これにより、スイッチング損失などが増加して電力変換効率が低下する。そこで、このようにして、直流入力電圧を生成する整流回路系について倍電圧整流回路とすることで、例えば通常の全波整流により交流入力電圧ＶACの等倍に対応するレベルの整流平滑電圧Ｅｉを供給する場合よりも、一次側スイッチングコンバータの回路内に流れる電流レベルを約１／２とすることができる。これにより、一次側スイッチングコンバータによるスイッチング損失が低減されるようにしているものである。

上記直流入力電圧を入力してスイッチング（断続）する電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、ダンパーダイオードＤD1，ＤD2が並列に接続される。ダンパーダイオードＤD1のアノード、カソードは、それぞれスイッチング素子Ｑ1のソース、ドレインと接続される。同様にして、ダンパーダイオードＤD2のアノード、カソードは、それぞれスイッチング素子Ｑ2のソース、ドレインと接続される。ダンパーダイオードＤD1，ＤD2は、それぞれスイッチング素子Ｑ1，Ｑ2が備えるボディダイオードとされる。

また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。

この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有しており、例えば汎用のＩＣを用いることができる。そして、この発振・ドライブ回路２内の発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。

絶縁コンバータトランスＰＩＴは、スイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送するために設けられる。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。

ここで、絶縁コンバータトランスＰＩＴは、後述する構造により、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1に所要のリーケージインダクタンスＬ１を生じさせる。そして、直列共振コンデンサＣ1のキャパシタンスと、上記リーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。

上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。

そして、本実施の形態において、絶縁コンバータトランスＰＩＴの二次側では、複数の二次側直流出力電圧を生成して出力することとしており、この場合には、それぞれの出力レベルが異なる二次側直流出力電圧Ｅo，Ｅo1，Ｅo2の３つを出力することとしている。また、後述する構成から分かるように、二次側直流出力電圧Ｅo，Ｅo1，Ｅo2については個々に安定化されるようになっている。
そして、このように３つの二次側直流出力電圧を得るために、図１に示す回路では、絶縁コンバータトランスＰＩＴの二次側において、二次巻線Ｎ2、二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］の３組を巻装することとしており、それぞれの組の二次巻線に励起される交番電圧から、上記二次側直流出力電圧Ｅo，Ｅo1，Ｅo2を生成するようにされる。
また、本実施の形態では、このようにして得られる二次側直流出力電圧Ｅo，Ｅo1，Ｅo2の各々について、それぞれ個々に定電圧制御が行われるように構成される。

先ず、二次巻線Ｎ2に対しては、倍電流整流回路或いは電流ダブラ整流回路などといわれる全波整流動作の整流回路が形成される。そしてさらに、この倍電流整流回路に対して、電圧検出方式による同期整流回路が組み合わされる。

二次巻線Ｎ2の一方の端部Ｐａは、ＮチャンネルのＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して二次側アース（平滑コンデンサＣｏの負極端子側）と接続される。このＭＯＳ−ＦＥＴＱ3に対しては、ドレイン→ソースに対して逆並列接続されるようにしてボディダイオードＤD3が接続される。
また、二次巻線Ｎ2の他方の端部Ｐｂは、同じくＮチャンネルのＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して二次側アースと接続される。このＭＯＳ−ＦＥＴＱ4に対しても、ドレイン→ソースに対して逆並列接続されるようにしてボディダイオードＤD4が接続される。
つまり、この場合には、二次側整流回路系の整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を平滑コンデンサＣｏの負極側に直列に挿入した構造となっている。
また、これらＭＯＳ−ＦＥＴＱ3，Ｑ4は、例えば低耐圧のトレンチ構造のものを選定することで、低オン抵抗を得るようにされる。

また、二次巻線Ｎ2の端部Ｐａと、ＭＯＳ−ＦＥＴＱ3のドレインとの接続点に対しては、インダクタＬ11の一端が接続され、インダクタＬ11の他端は二次側の平滑コンデンサＣｏの正極端子に接続される。
また、二次巻線Ｎ2の上記端部Ｐｂと、ＭＯＳ−ＦＥＴＱ4のドレインとの接続点に対しては、インダクタＬ12の一端が接続され、インダクタＬ12の他端も二次側の平滑コンデンサＣｏの正極端子に接続される。

そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2の端部Ｐｂ側と、ＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2の端部Ｐａ側と、ＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。

ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、ドレイン→ソース方向）にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。

また、上述のようにして、インダクタＬ11−L12の直列接続を、１組の二次巻線Ｎ2に対して並列接続し、なおかつ、インダクタＬ11−L12の接続点を平滑コンデンサＣｏの正極端子に接続している構成を付加することで、この巻線電圧検出方式による同期整流回路は、倍電流整流回路としての構成も有することになる。なお、以降において、このようにして倍電流整流回路と同期整流回路を組み合わせた構成については、倍電流／同期整流回路ともいうことにする。

上記した回路構成による倍電流／同期整流回路によっては、平滑コンデンサＣOに対して全波整流により整流して得られる整流電流を充電する動作が得られ、これにより、平滑コンデンサＣOの両端電圧として二次側直流出力電圧ＥOが得られる。この二次側直流出力電圧ＥOは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。

制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。スイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1から二次巻線Ｎ2A，Ｎ2B側に伝送される電力が変化するが、これにより二次側直流出力電圧Ｅｏのレベルを安定化させるように動作する。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。

また、二次巻線［Ｎ3A，Ｎ3B］の組においては、これら二次巻線Ｎ3A，Ｎ3Bの各一方の端部を接続してセンタータップを形成している。このセンタータップは二次側アースに対して接続する。
そして、二次巻線Ｎ3Aの他方の端部に対しては、直交型制御トランスＰＲＴ−１の被制御巻線ＮR1の直列接続を介して、整流ダイオードＤo1のアノードを接続する。また、二次巻線Ｎ3Bの他方の端部に対しては、直交型制御トランスＰＲＴ−１の被制御巻線ＮR2の直列接続を介して、整流ダイオードＤo2のアノードを接続する。整流ダイオードＤo1，Ｄo2の各カソードは、平滑コンデンサＣo1の正極端子と接続される。平滑コンデンサＣo1の負極端子は二次側アースに接続される。ここで、直交型制御トランスＰＲＴ−１における被制御巻線ＮR1については、巻始め端部を二次巻線Ｎ3A側と接続し、巻終わり端部を整流ダイオードＤo1側に接続するようにしている。これに対して、被制御巻線ＮR2については、巻終わり端部を二次巻線Ｎ3B2側と接続し，巻始め端部を整流ダイオードＤo2側に接続するようにしている。
このようにして形成される全波整流回路によって、平滑コンデンサＣo1の両端電圧として、二次側直流出力電圧Ｅo1が得られる。

後述するが、この二次側直流出力電圧Ｅo1に対する安定化は、制御回路３−１及び直交型制御トランスＰＲＴ−１から成る定電圧制御回路系によって行われる。

同様にして、二次巻線［Ｎ4A，Ｎ4B］の組も、これら二次巻線Ｎ4A，Ｎ4Bの各一方の端部を接続してセンタータップを形成している。このセンタータップは二次側アースに対して接続する。
そして、二次巻線Ｎ4Aの他方の端部に対しては、直交型制御トランスＰＲＴ−２の被制御巻線ＮR1の直列接続を介して、整流ダイオードＤo3のアノードを接続する。また、二次巻線Ｎ4Bの他方の端部に対しては、直交型制御トランスＰＲＴ−２の被制御巻線ＮR2の直列接続を介して、整流ダイオードＤo4のアノードを接続する。整流ダイオードＤo3，Ｄo4の各カソードは、平滑コンデンサＣo2の正極端子と接続される。平滑コンデンサＣo2の負極端子は二次側アースに接続される。また、直交型制御トランスＰＲＴ−２の被制御巻線ＮR1についても、巻始め端部を二次巻線Ｎ4A側と接続し、巻終わり端部を整流ダイオードＤo3側に接続するようにしている。これに対して、被制御巻線ＮR2については、巻終わり端部を二次巻線Ｎ4B2側と接続し，巻始め端部を整流ダイオードＤo4側に接続するようにしている。
このように、二次巻線［Ｎ4A，Ｎ4B］に対しても全波整流回路が接続されており、平滑コンデンサＣo2の両端電圧として、二次側直流出力電圧Ｅo2が得られるようにされている。
この二次側直流出力電圧Ｅo2に対する安定化は、制御回路３−２及び直交型制御トランスＰＲＴ−２から成る定電圧制御回路系によって行われる。

二次側直流出力電圧Ｅo1を安定化するための構成としては次のようになる。
先の説明からも分かるように、二次側直流出力電圧Ｅo1のための定電圧制御回路系は、直交型制御トランスＰＲＴ−１及び制御回路３−１を備えて成る。

ここで、直交型制御トランスＰＲＴ（ＰＲＴ−１）の構造について、図３を参照して説明しておく。
この図に示すようにして、直交型制御トランスＰＲＴとしては、４本の磁脚を有する２つのダブルコの字型コアＣＲ１１、ＣＲ１２の互いの磁脚の端部を接合するようにして、立体型のコアが形成される。この場合において、この立体型コアのサイズとしては、図示するようにして、例えば高さａ＝１５mm、奥行きｂ＝１５ｍｍ、幅ｃ＝２０ｍｍとなるように形成される。また、この場合においては、ダブルコの字形コアＣＲ１１、ＣＲ１２の互いの磁脚の接合部分については、ギャップは形成しないこととしている。

そして、この立体型のコアの所定の２本の磁脚に対して、被制御巻線ＮR1，ＮR2を巻装し、さらに、制御巻線ＮCを、被制御巻線ＮR1，ＮR2に対して直交する巻回方向となるようにして所定の２本の磁脚に対して巻装する。なお、このときには、図１に示されているように、被制御巻線ＮR1と被制御巻線ＮR2は、その巻方向が互いに逆となるようにして巻装される。
このような構造により、直交型制御トランスＰＲＴとしては制御巻線Ｎｃに流れる電流の増加により飽和状態となる、可飽和リアクトルとして構成される。
また、この場合における制御巻線ＮCと被制御巻線ＮR1，ＮR2とのターン数（巻線数）としては、ＮC＝１０００Ｔ、ＮR1＝ＮR2＝４Ｔとしている。

制御回路３−１では、検出電圧として入力された二次側直流出力電圧Ｅo1のレベルの誤差に応じて、直交型制御トランスＰＲＴ−１の制御巻線Ｎcに流すべき制御電流としての直流電流レベルを可変して出力するように構成される。
このようにして、直交型制御トランスＰＲＴ−１の制御巻線Ｎcに流れる制御電流レベルが可変されることに応じては、被制御巻線ＮR1，ＮR2の各インダクタンスが変化することになる。この場合には、制御巻線Ｎcに流れる制御電流レベルが大きくなるのに応じて、被制御巻線ＮR1，ＮR2の各インダクタンスは大きくなるようにして変化する。また、被制御巻線ＮR1，ＮR2の各インダクタンスは、被制御巻線ＮR1，ＮR2に流れる電流レベルの絶対値が大きくなるのに応じて小さくなるようにも変化する。

このようにして被制御巻線ＮR1，ＮR2のインダクタンスが変化するのに応じては、二次側直流出力電圧Ｅo2のための整流回路系を形成する整流ダイオードＤo3，Ｄo4のアノードと二次側アース間の電位を変化させるように動作する。このアノード電位が変化するということは、二次側直流出力電圧Ｅo1のレベルもこれに応じて変化することである。従って、上記のようにして、二次側直流出力電圧Ｅo1のレベル誤差に応じて被制御巻線ＮR1のインダクタンスを可変することによっては、二次側直流出力電圧Ｅo1のレベルが安定化されるように制御されるものである。

残る二次巻線［Ｎ4A，Ｎ4B］に対しても、整流ダイオードＤo3，Ｄo4及び平滑コンデンサＣｏ2から成る全波整流回路が接続されており、二次側直流出力電圧Ｅo2を生成するようにされている。そして、この二次側直流出力電圧Ｅo2のための定電圧制御回路系としても、直交型制御トランスＰＲＴ−２及び制御回路３−２が、上記した直交型制御トランスＰＲＴ−１及び制御回路３−１と同様の動作を行うことになる。これにより、二次側直流出力電圧Ｅo2についても、二次側直流出力電圧Ｅo1と同様にして安定化されることになる。
なお、直交型制御トランスＰＲＴ−２の構造としては、先に図３により説明した直交型制御トランスＰＲＴ−１と同様の構造とされればよい。

このようにして図１に示す電源回路では、複数の二次側直流出力電圧を生成して出力するようにされている。そして、例えば最も負荷電力が重いとされる二次側直流出力電圧Ｅoについては、スイッチング周波数制御方式により定電圧制御を行うこととし、残る二次側直流出力電圧Ｅo1，Ｅo2については、直交型制御トランスＰＲＴ−１，ＰＲＴ−２を備えて、整流電流経路に挿入した直交型制御トランスＰＲＴの被制御巻線ＮR1，ＮR2のインダクタンスを可変する、インダクタンス制御方式により安定化を図ることとしている。

図１に示す本実施の形態の電源回路は、例えば各種のデジタル機器などにおいて特徴となる負荷条件である、低電圧、大電流、及び多出力電圧に対応するものとして構成される。ここでは、多出力電圧対応として、二次側直流出力電圧Ｅｏ，Ｅｏ1，Ｅｏ2を出力することとしている。また、ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖ、Ｅｏ1＝１２Ｖ／５Ａ，Ｅｏ2＝３．３Ｖ／１０Ａで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態であるとする。

このような条件を前提として、図１に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図２に示す構造を採ることとしている。
この図に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コアを備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2，Ｎ3A，Ｎ3B，Ｎ4A，Ｎ4B）を巻装する。このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアのサイズは例えばＥＥＲ−４０としている。

ＥＥ型コアの中央磁脚に対しては、図のようにして、例えばギャップ長1.5mm程度のギャップＧを形成するようにしている。これによって、結合係数ｋとしては、例えばｋ＝０．８以下による疎結合の状態を得るようにしている。つまり、従来例として図９に示した電源回路の絶縁コンバータトランスＰＩＴよりも、さらに疎結合の状態としているものである。なお、ギャップＧは、Ｅ型コアＣＲ１，ＣＲ２の中央磁脚を、２本の外磁脚よりも短くすることで形成することが出来る。

そのうえで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、図９に示した電源回路よりも低くなるように、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻線数（ターン数）を設定する。例えば、一次巻線Ｎ1＝１３５Ｔ、二次巻線Ｎ2＝３Ｔ、二次巻線Ｎ3A＝Ｎ3B＝８Ｔ、二次巻線Ｎ4A＝Ｎ4B＝２Ｔ、とすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、２Ｖ／Ｔ以下としている。

このような絶縁コンバータトランスＰＩＴ及び一次巻線Ｎ1、二次巻線（Ｎ2，Ｎ3A，Ｎ3B，Ｎ4A，Ｎ4B）の巻線数設定とすることで、絶縁コンバータトランスＰＩＴのコアにおける磁束密度が低下して、図９に示す電源回路よりも、絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスは増加する。

また、一次側直列共振コンデンサＣ1には、０．０１８μＦを選定した。また、二次側の同期整流回路を形成するＭＯＳ−ＦＥＴＱ3，Ｑ4については、３０Ａ／２０Ｖを選定しており、そのオン抵抗は５ｍΩである。
さらに、インダクタＬ11，Ｌ12については、４７μＨを選定している。

このような構成による図１に示す電源回路の動作波形を、図４及び図５に示す。図４は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗのときの動作を示し、図５は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時の動作を示している。図１に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１２５Ｗは重負荷とされる条件であり、負荷電力Ｐｏ＝２５Ｗは軽負荷の条件となる。

図４に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、図示してはいないが、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。

そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2とが合成されたものとなる。これにより、図示するようにして、一次側直列共振電流Ｉｏは正弦波状となる。この波形を、図９に示した従来の電源回路の一次側直列共振電流Ｉｏの波形（図１４参照）と比較すると、本実施の形態の一次側直列共振電流Ｉｏとしては、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分がほとんど含まれていないことが分かる。これは、絶縁コンバータトランスＰＩＴの結合係数をより疎結合な状態としたことで、一次巻線Ｎ1のリーケージインダクタンスＬ１が増加した分、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。

そして、このような一次側直列共振電流Ｉｏの波形が得られるのに応じて、二次巻線Ｎ2の電圧Ｖ2としては、一次側直列共振電流Ｉｏが正極性／負極性で反転するのに応じて同様に反転し、二次側直流出力電圧Ｅｏに対応する絶対値レベルでクランプされた波形となる。
ここで、図１４に示す電圧Ｖ2と比較して分かるように、この図４に示す電圧Ｖ2は、０レベルの区間を挟むことなく正／負で反転する波形となっていることが分かる。

そして、二次側の倍電流／同期整流回路についての電圧検出方式による同期整流回路の動作としては、抵抗Ｒｇ1−Ｒ11、及び抵抗Ｒｇ2−Ｒ12から成る各駆動回路により上記電圧Ｖ2を検出し、それぞれＭＯＳ−ＦＥＴＱ3，Ｑ4に対してオンレベルのゲート電圧を出力することになる。これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4の各ゲート−ソース間に生じるゲート−ソース間電圧ＶGS3,ＶGS4は、それぞれ、電圧Ｖ2が正／負となるパルス期間に応じてオン電圧レベルを生じる。

ゲート−ソース間電圧ＶGS3は、二次巻線電圧Ｖ2について二次巻線Ｎ2の端部Ｐｂ側が正極性となったときに対応してオン電圧となり、ＭＯＳ−ＦＥＴＱ3をオンとさせる。このときに流れる整流電流Ｉ1は、ＭＯＳ−ＦＥＴＱ3のソース→ドレインからインダクタＬ11に流れる成分と、二次巻線Ｎ2の端部Ｐａ側から流入する成分とに分岐する。
整流電流Ｉ1として、インダクタＬ11に流れた成分は、そのまま平滑コンデンサＣｏの正極端子に充電電流として流入し、二次巻線Ｎ2の端部Ｐａ側から流入した成分はインダクタＬ12に流入した後に、平滑コンデンサＣｏの正極端子に充電電流として流入する。

これに対して、ゲート−ソース間電圧ＶGS4は、二次巻線電圧Ｖ2について二次巻線Ｎ2の端部Ｐa側が正極性となったときに対応してオン電圧となり、ＭＯＳ−ＦＥＴＱ4をオンとさせる。このときに流れる整流電流Ｉ2は、ＭＯＳ−ＦＥＴＱ4のソース→ドレインからインダクタＬ12に流れる成分と、二次巻線Ｎ2の端部Ｐｂ側から流入する成分とに分岐する。
整流電流Ｉ2として、インダクタＬ12に流れた成分は、そのまま平滑コンデンサＣｏの正極端子に充電電流として流入し、二次巻線Ｎ2の端部Ｐｂ側から流入した成分はインダクタＬ11に流入した後に、平滑コンデンサＣｏの正極端子に充電電流として流入する。
このようにして流れる整流電流Ｉ1，Ｉ2は、それぞれ、図示する波形により期間ＤON1，ＤON2において流れるものとなる。

このことから、整流動作としては、二次巻線電圧Ｖ2が正／負となる各半波の期間で平滑コンデンサＣｏに対して充電する全波整流動作が得られていることがわかる。
また、二次巻線電圧Ｖ2が正／負となる各半波の期間において流れる整流電流は、二次巻線Ｎ2と、インダクタＬ11又はインダクタＬ12とに分岐して流れるようにされている。インダクタＬ11及びインダクタＬ12には、定常的に同じ方向で平滑コンデンサＣｏへの充電電流が流れているようにされる。
つまり、平滑コンデンサＣｏへの充電電流量に対して、二次巻線Ｎ2に流れる電流量が１／２となる倍電流整流回路としての動作が得られていることが分かる。

そして、前述したように、二次巻線電圧Ｖ2が０レベルとなる期間を挟むことなく正／負で反転するのに応じて、ゲート−ソース間電圧ＶGS3，ＶGS4がそれぞれオン電圧として正極性となる期間も連続することになり、従って、平滑コンデンサＣｏに対する充電電流としての整流電流Ｉ1，Ｉ2も連続して流れることになる。
つまり、本実施の形態としては、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることになる。なお、この場合、整流電流Ｉ1，Ｉ2としては３０Ａｐとなっており、例えば従来の図１４に示した整流電流Ｉ1，Ｉ2よりも低減している。これは、例えば、同等のスイッチング周波数に対応する周期内において、整流電流の導通期間が従来よりも拡大したことに依るものである。

また、二次巻線［Ｎ4A，Ｎ4B］の組に対して接続される全波整流回路においても、整流電流Ｉ3，Ｉ4が、それぞれ、期間ＤON1，ＤON2において、整流ダイオードＤo3、Ｄo4を流れるようにされており、これらの整流電流Ｉ3，Ｉ4も連続モードとなる。また、整流電流Ｉ3，Ｉ4のピークレベルも１４Ａｐとされて、従来の図１１に示した整流電流Ｉ3，Ｉ4よりも低減している。
なお、二次巻線［Ｎ3A，Ｎ3B］に対して接続される全波整流回路においても、上記整流電流Ｉ3，Ｉ4として示されるのと同様の動作によって、整流ダイオードＤo1，Ｄo2に整流電流が流れる。

このようにして、重負荷の条件でも連続モードが得られているのは、これまでの説明から理解されるように、ギャップ長の設定により絶縁コンバータトランスＰＩＴの結合係数を０．８以下程度までに低下させることで、より疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と二次巻線（Ｎ2，Ｎ3A，Ｎ3B，Ｎ4A，Ｎ4B）の巻数（ターン数）を設定し、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことにより得られるものである。

また、図５には、図４と同一部位についての軽負荷時（Ｐｏ＝２５Ｗ時）の動作が示されている。ただし、スイッチング電流ＩDS1，ＩDS2の動作と、ゲート−ソース間電圧ＶGS3，ＶGS4の各動作は、図４の場合における期間Ｔ1，Ｔ2又は期間ＤON1，ＤON2におけるスイッチング電流ＩDS1，ＩDS2、ゲート−ソース間電圧ＶGS3，ＶGS4の動作と同じとなるので、ここでの図示は省略している。
図１に示す電源回路では、これまでの説明から理解されるように、二次側直流出力電圧Ｅoの安定化のために、スイッチング周波数制御による定電圧制御を行う。この定電圧制御は、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
このような軽負荷の状態では、図示するスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1，Ｉ2、及び整流電流Ｉ3，Ｉ4としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。

従来でも述べたように、同期整流回路は、低オン抵抗で低耐圧のＭＯＳ−ＦＥＴを整流用素子として用いるために、整流用素子にダイオード素子を用いる場合よりも導通損を低減することができる。
しかしながら、上記図４に示す重負荷時のようにして、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなってもＭＯＳ−ＦＥＴがオンを維持して逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。

これに対して本実施の形態では、重負荷時においても二次側整流電流を連続モードとしていることで、電圧検出方式による同期整流回路であっても、上記のような電流不連続期間の無効電力が生じることはない。
このようにして本実施の形態では、重負荷にかかわらず連続モードの動作を得た上で、複数の二次側直流出力電圧を生成するのにあたり、少なくとも１つの整流回路系については、同期整流回路として電圧検出方式による構成を採ることとしている。これにより、簡単な二次側整流回路系の回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになる。

さらに、二次巻線Ｎ2に対して接続される同期整流回路は、倍電流整流回路としての構成を基としている。倍電流整流回路では、絶縁コンバータトランスＰＩＴにより伝達される電流レベルとして、二次巻線Ｎ2側に得られる電流レベルが、平滑コンデンサＣｏへの充電電流レベルの１／２倍となるので、その分の、二次側巻線における損失を低減することができる。このために、本実施の形態としては、より向上された電力変換効率を得ることができる。
また、倍電流整流回路は、その回路構成上、全波整流回路の動作でありながら、二次巻線Ｎ2をセンタータップする必要がないので、その分のトランスの構造が簡単なものとなって、例えば製造効率も向上するという効果も得られる。

また、図１に示す電源回路では、先に説明したように、二次側直流出力電圧Ｅo1，Ｅo2については、直交型制御トランスＰＲＴ（ＰＲＴ−１，ＰＲＴ−２）を備えて、整流電流経路に挿入した被制御巻線ＮR（ＮR1，ＮR2）のインダクタンスを可変することで安定化を図ることとしている。

ここで、直交型制御トランスＰＲＴの被制御巻線ＮRにおける電力損失は少なく、被制御巻線ＮRのインダクタンス可変のために制御回路３−１，３−２等が必要とする制御電力は、例えば０．４Ｗ程度である。
また、前述しているように、可飽和インダクタＳＲのコアはアモルファスであるのに対して、直交型制御トランスＰＲＴのコアはフェライト材であるが、フェライト材のほうが高周波動作における鉄損が少ない。また、可飽和インダクタＳＲの巻線Ｌｎは単線であるのに対して、直交型制御トランスＰＲＴの線材は、リッツ線とされることから、リッツ線のほうが銅損が少ない。つまり、可飽和インダクタＳＲと直交型制御トランスＰＲＴとでは、それ自体における電力損失も、直交型制御トランスＰＲＴのほうが少ない。

このために、二次側直流出力電圧Ｅo1，Ｅo2の安定化するための回路構成として磁気増幅器安定化回路を備える場合と比較すると、電力損失をはるかに少なくすることができ、それだけ電力変換効率を向上させることが可能になる。

実際の測定結果として、交流入力電圧ＶAC＝１００Ｖ、最大負荷電力Ｐｏ＝２１８ＷでのAC→DC電力変換効率は、９１．１％が得られた。この値は、前述したように、二次側の構成を全波整流の整流電流検出方式による同期整流回路とした図９に示した電源回路のAC→DC電力変換効率に対して、３．１％増加しているものである。また、これに伴って交流入力電力は８．４Ｗの低減が図られた。

また、図９に示したような、磁気増幅器定電圧回路を形成するのにあたっては、可飽和インダクタＳＲとしてのトロイダルコアと、リセット電圧可変用のダイオード素子、及びリセット電流出力用のトランジスタなどの半導体素子が必要である。例えば実際においては、リセット電圧可変用のダイオード素子には、ショットキーダイオードが選定される。また、リセット電流出力用のトランジスタには、対応負荷に応じた耐電圧、耐電流のものが選定される。これらの半導体素子は比較的高価でもあるから、コスト的には不利である。
特に、図９に示す電源回路の構成を基礎とする場合には、この問題が拡大する。つまり、前述もしたように、一次側スイッチングコンバータの基本構成を電流共振形としていることに対応して、二次側直流出力電圧を生成する整流回路系としては全波整流回路としている。しかし、全波整流回路に対して磁気増幅器定電圧回路を付加する場合には、正／負の整流電流経路に対応して、可飽和インダクタＳＲ、及びリセット電圧可変用のダイオード素子については２組が必要となってしまう。

これに対して、図１に示す回路の場合、直交型制御トランスＰＲＴを備える二次側定電圧制御回路としては、対応する整流回路が全波整流回路であっても、１組の可変インダクタンス素子である直交型制御トランスＰＲＴと、１組の制御回路３により構成することが可能である。
例えば、直交型制御トランスＰＲＴは、磁気増幅器を形成する可飽和インダクタと比較すれば、非常に低コストである。また、図３により説明したように、その立体形状サイズも、１辺が約15mm〜20mm程度と小さい。また、１組の制御回路（３−１、又は３−２）の具体的回路構成としても、半導体としてはシャントレギュレータとトランジスタとを備え、あとはいくつかの抵抗素子などにより形成できる簡単な誤差増幅器でよい。
この結果、例えば定電圧制御回路系として、磁気増幅器定電圧回路を備える回路構成と比較した場合には、はるかに小型軽量で、低コストで構成することができる。実際において、図１に示す回路のインダクタンス制御による定電圧制御系は、図９に示す磁気増幅器安定化回路に対して、コストをほぼ１／２にまで抑えることが可能になる。

以上をまとめると次のようなことがいえる。つまり、本実施の形態の電源回路は、重負荷でも連続モードが得られるようにしている。そして、複数の二次側直流出力電圧を得るのにあたり、少なくとも１つについては、巻線電圧検出方式による同期整流回路を採用していることで、電流不連続期間に対応する無効電力を生じさせないようにしている。これにより、同期整流回路として、無効電力分をキャンセルするようにしての電力変換効率の向上と、回路の簡略化との両立を図っているものである。
また、残る二次側直流出力電圧については、インダクタンス制御方式による定電圧制御とすることで、磁気増幅器安定化回路よりも電力損失を少なくし、また、回路の小規模化及び低コスト化を図っているものである。
また、補足しておくと、直交型制御トランスＰＲＴの被制御巻線ＮRのインダクタンス可変は、制御巻線Ｎcに流す制御電流（直流電流レベル）を可変するという直流的制御によるものであって、スイッチング動作を伴わない。従って、この場合にも、一次側スイッチングコンバータと二次側整流回路とでのスイッチング周波数の干渉の問題は生じない。

図６は、本発明の第２の実施の形態としてのスイッチング電源回路の構成例を示している。なお、この図において、図１と同一部分には、同一符号を付して説明を省略する。
この場合、絶縁コンバータトランスＰＩＴの二次側としては、二次巻線Ｎ2，Ｎ3，Ｎ4の３組を備えることとしており、これら二次巻線Ｎ2，Ｎ3，Ｎ4に励起される交番電圧から、それぞれ個々に安定化されると共に、その安定化レベルが異なる二次側直流出力電圧Ｅｏ，Ｅo1，Ｅo2を生成して出力するようにされる。
なお、この場合にも、二次側直流出力電圧Ｅｏ，Ｅo1，Ｅo2の安定化レベルは、第１の実施の形態と同様に、二次側直流電圧Ｅo＝５Ｖ、Ｅｏ1＝１２Ｖ，Ｅｏ2＝３．３Ｖとする。
また、第１の実施の形態では、二次巻線のうち、二次巻線Ｎ2のみがセンタータップ無しの１本の巻線とされ、残る２組の二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］の組はセンタータップを形成していたのに対して、この第２の実施の形態では、３組の二次巻線Ｎ2，Ｎ3，Ｎ4のそれぞれが、センタータップを有さない１本の巻線として絶縁コンバータトランスＰＩＴに巻装される。これは、後述するようにして、二次巻線Ｎ2，Ｎ3，Ｎ4のそれぞれに対して、同様の構成の倍電流／同期整流回路が接続されることに対応している。

また、この図に示す電源回路としても、絶縁コンバータトランスＰＩＴについては、図２にて説明した構造としていることで、結合係数ｋとしては、ｋ＝０．８以下による疎結合の状態を得るようにしている。
また、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、２Ｖ／Ｔとなるように一次巻線Ｎ1と、二次巻線Ｎ2，Ｎ3，Ｎ4の各巻線数（ターン数）を設定している。この場合には、一次巻線Ｎ1＝１３５Ｔ、二次巻線Ｎ2＝３Ｔ、二次巻線Ｎ3＝８Ｔ、二次巻線Ｎ4＝２Ｔ、としている。つまり、この場合にも、絶縁コンバータトランスＰＩＴとしては、低磁束密度とすることで、重負荷時においても二次側整流電流が連続モードとなるようにしている。
また、一次側直列共振コンデンサＣ1には０．０１８μＦを選定している。ＭＯＳ−ＦＥＴＱ3，Ｑ4については、３０Ａ／２０Ｖを選定しており、そのオン抵抗は５ｍΩである。
なお、インダクタＬ11，Ｌ12のインダクタンスは、本実施の形態においては、後述するようにして、二次側直流出力電圧Ｅｏの安定化のために、可変制御されることになる。

この図６に示す電源回路の二次側整流回路の構成として、先ず、二次巻線Ｎ2に対応して設けられる整流回路系の構成について説明する。
ここで、第１の実施の形態における二次巻線Ｎ2に対応の二次側整流回路は、二次巻線電流を、二次巻線Ｎ2側とで分流させる経路を形成するインダクタＬ11，Ｌ12を備えると共に、整流用素子のＭＯＳ−ＦＥＴＱ3，Ｑ4と、これらを駆動する抵抗素子（［Ｒg1，Ｒ11］［Ｒg2，Ｒ12］）から成る駆動回路を備えて、倍電流／同期整流回路としての構成を採っていた。そして、平滑コンデンサＣｏの両端電圧として得られる二次側直流出力電圧Ｅoの安定化については、スイッチング周波数制御方式により行っていた。

本実施の形態としても、二次巻線Ｎ2に対応する整流回路系としては、第１の実施の形態と同様にして、倍電流／同期整流回路を備える。ただし、二次側直流出力電圧Ｅoの安定化のために、直交型制御トランスＰＲＴ−０を備えることとしている。つまり、先の第１の実施の形態において、二次巻線［Ｎ3A，Ｎ3B］、二次巻線［Ｎ4A，Ｎ4B］に対応の全波整流回路に対して備えられていた、インダクタンス制御方式による定電圧制御回路系の動作を、倍電流／同期整流回路に対して適用するものである。

この場合において、倍電流／同期整流回路を形成していたインダクタＬ11，L12は、図１と同様の接続形態を採ったうえで、それぞれ、直交型制御トランスＰＲＴ−０に対して被制御巻線ＮR1，ＮR2として巻装される。
直交型制御トランスＰＲＴ−０の構造としては、先に図３に示した直交型制御トランスＰＲＴと同様の構造でよいものとされる。この点については、後述する二次巻線Ｎ3，Ｎ4に対応して設けられる直交型制御トランスＰＲＴ−１，ＰＲＴ−２についても同様である。
また、この場合における制御巻線ＮCと被制御巻線ＮR1，ＮR2とのターン数（巻線数）は、ＮC＝１０００Ｔ、ＮR1＝ＮR2＝４Ｔとしている。

また、二次巻線Ｎ2に対応する二次側直流出力電圧Ｅｏのレベルを検出電圧として入力する制御回路１の出力は、直交型制御トランスＰＲＴ−０の制御巻線Ｎｃに対して供給されるようになっている。

この場合の制御回路１は、検出電圧として入力された二次側直流出力電圧Ｅoのレベルの誤差に応じて、直交型制御トランスＰＲＴ−０の制御巻線Ｎcに流すべき制御電流としての直流電流レベルを可変して出力するように構成される。
この場合にも、直交型制御トランスＰＲＴ−０の制御巻線Ｎcに流れる制御電流レベルが可変されることによって、被制御巻線ＮR1，ＮR2の各インダクタンスが変化することになる。
この場合にも、第１の実施の形態と同様にして、制御巻線Ｎcに流れる制御電流レベルが大きくなるのに応じては、被制御巻線ＮR1，ＮR2の各インダクタンスは大きくなるようにして変化する。また、被制御巻線ＮR1，ＮR2の各インダクタンスは、被制御巻線ＮR1，ＮR2に流れる電流レベルの絶対値が大きくなるのに応じて小さくなるようにも変化する。

このようにして被制御巻線ＮR1，ＮR2（インダクタＬ11，L12）のインダクタンスが変化するのに応じては、二次巻線Ｎ2に得られる交番電圧を整流する整流素子としてのＭＯＳ−ＦＥＴＱ4，Ｑ3の各ドレイン−ソース間電圧が変化する。ＭＯＳ−ＦＥＴＱ4，Ｑ3の各ドレイン−ソース間電圧が変化することによっては、二次側直流出力電圧Ｅoのレベルもこれに応じて変化することになる。このようにして、二次側直流出力電圧Ｅoのレベル誤差に応じて被制御巻線ＮR1，ＮR2のインダクタンスを可変することによっては、二次側直流出力電圧Ｅoのレベルが安定化されるように制御されることになる。
このようにして、二次側整流回路系として倍電流／同期整流回路の構成を採る場合にも、二次側で完結する定電圧制御として、インダクタンス制御方式を適用することができる。

また、二次巻線Ｎ3に対しても、上記二次巻線Ｎ2と同様の構成による倍電流／同期整流回路、及びインダクタンス制御方式による定電圧制御の構成が備えられる。
つまり、二次巻線Ｎ3に対して、直交型制御トランスＰＲＴ−１の被制御巻線ＮR1，ＮR2を倍電流整流回路のためのインダクタＬ11，Ｌ12として接続する。また、整流用素子であるＮチャンネルのＭＯＳ−ＦＥＴＱ5（及びボディダイオードＤD5），Ｑ6（及びボディダイオードＤD6）、抵抗Ｒｇ１，Ｒ11から成る駆動回路、抵抗Ｒg2，Ｒ12から成る駆動回路、及び平滑コンデンサＣｏ1を、二次巻線Ｎ2側のＭＯＳ−ＦＥＴＱ3，Ｑ4、抵抗Ｒｇ１，Ｒ11、抵抗Ｒg2，Ｒ12、及び平滑コンデンサＣｏと同様の接続形態により接続するものである。

また、二次巻線Ｎ4に対しても、直交型制御トランスＰＲＴ−２の被制御巻線ＮR1，ＮR2を倍電流整流回路のためのインダクタＬ11，Ｌ12とし、整流用素子としてのＮチャンネルのＭＯＳ−ＦＥＴＱ7（及びボディダイオードＤD7），Ｑ8（及びＤD8）、駆動回路（抵抗Ｒｇ１，Ｒ11）（抵抗Ｒg2，Ｒ12）、及び平滑コンデンサＣｏ1を、二次巻線Ｎ2側のＭＯＳ−ＦＥＴＱ3，Ｑ4、抵抗Ｒｇ１，Ｒ11、抵抗Ｒg2，Ｒ12、及び平滑コンデンサＣｏと同様の接続形態により接続する。これにより、二次巻線Ｎ4に対応した倍電流／同期整流回路、及びインダクタンス制御方式による定電圧制御回路が形成されることなる。
このような二次側の構成から分かるように、本実施の形態では、二次巻線Ｎ2，Ｎ3，Ｎ4ごとに対応して設けられる二次側整流回路により生成される二次側直流出力電圧Ｅｏ，Ｅo1，Ｅo2について、個々に二次側で完結するようにして安定化を図っているものである。そのための構成として、これら３つの整流回路系の全てについて、倍電流／同期整流回路に対して直交型制御トランスＰＲＴによるインダクタンス制御方式の定電圧制御回路を組み合わせている。

図７及び図８の波形図は、上記図６に示す構成による電源回路の動作を示している。図７は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗ（重負荷時）のときの動作を示し、図８は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時（軽負荷時）の動作を示している。

ここで、図７に示す重負荷時の各部の波形としては、先の第１の実施の形態に対応する図３の波形図における同一部位とほぼ同様の動作が示されていることから、ここでの詳しい説明は省略するが、この図７に示す波形によっても、図６に示す回路では、二次側整流電流が連続モードとなっていることが分かる。
また、第２の実施の形態では、二次巻線Ｎ3，Ｎ4に対応する整流回路系は、二次巻線Ｎ2に対応する整流回路系と同じ倍電流／同期整流回路の構成を採るので、整流ダイオードＤo1，Ｄo2の組、及び整流ダイオードＤo3，Ｄo4の組に流れる整流電流は、図７の整流電流Ｉ1，Ｉ2と同じ波形、タイミングで流れる。ただし、二次側直流出力電圧Ｅo1，Ｅo2の負荷条件などに応じて、整流電流のピークレベルはそれぞれ異なることになる。

また、図８の波形が示す動作からは、軽負荷の条件となったことに対応して各部に流れる電流のレベルが抑制されていることが分かる。
そして、上記したように、図６に示す電源回路では、スイッチング周波数制御による安定化を行わないことから、一次側スイッチングコンバータのスイッチング周波数は固定である。従って、図８に示した重負荷時の動作波形と、軽負荷時の図９の動作波形とでは、スイッチング周波数に対応する期間Ｔ１，Ｔ２、また期間ＤON1，ＤON2は、上記固定のスイッチング周波数に応じた同一の時間長となる。
なお、この図８においては、スイッチング電流ＩDS1，ＩDS2の動作と、ゲート−ソース間電圧ＶGS3，ＶGS4の各動作は、図７の場合における期間Ｔ1，Ｔ2又は期間ＤON1，ＤON2におけるスイッチング電流ＩDS1，ＩDS2、ゲート−ソース間電圧ＶGS3，ＶGS4の動作と同じとなるので、ここでの図示は省略している。

このような動作となる第２の実施の形態としての電源回路では、二次側整流回路が、全て倍電流／同期整流回路とされている。これにより、例えば図１に示した電源回路のように、複数の二次側整流回路について、倍電流／同期整流回路とダイオード素子を整流素子とした全波整流回路とする場合よりも、二次側整流回路における電力損失は低減することができる。もちろん、第２の実施の形態としても、第１の実施の形態と同様に、重負荷時における二次側整流電流の動作として連続モードを確保しているから、各倍電流／同期整流回路において無効電力期間が生じることはない。
実際の測定結果として、交流入力電圧ＶAC＝１００Ｖ、最大負荷電力Ｐｏ＝２１８ＷでのAC→DC電力変換効率は、９１．７％が得られた。この値は、図６に示した電源回路のAC→DC電力変換効率に対して、３．７％増加しているものである。また、交流入力電力は１０Ｗ低減した。また、この値は、図１に示した第１の実施の形態の電源回路よりも良好な結果となっており、電力変換効率に関しては、第２の実施の形態が有利であることになる。

なお、本発明としては、これまでに説明した電源回路の構成に限定されるものではない。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。
また、本発明に基づく電源回路により生成する二次側直流出力電圧の数としては、例えば対応すべき負荷電力や、必要とされる直流電源の数などに応じて適宜変更されてよい。また、二次側直流出力電圧数などに応じて、絶縁コンバータトランスＰＩＴに巻装すべき二次巻線の組数も変更されてよい。

本発明の実施の形態としてのスイッチング電源回路の構成例を示す回路図である。 実施の形態としての絶縁コンバータトランスの構造例を示す図である。 実施の形態としての直交型制御トランスの構造例を示す図である。 図１に示す電源回路の重負荷時の動作を示す波形図である。 図１に示す電源回路の軽負荷時の動作を示す波形図である。 本発明の第２の実施の形態としてのスイッチング電源回路の構成例を示す回路図である。 図６に示す電源回路の重負荷時の動作を示す波形図である。 図６に示す電源回路の軽負荷時の動作を示す波形図である。 従来としての電源回路の構成を示す回路図である。 可飽和インダクタの構造例を示す図である。 可飽和インダクタのＢ−Ｈ特性を示す特性図である。 可飽和インダクタを備える磁気増幅器による定電圧制御動作を説明するための波形図である。 図９に示す磁気増幅器定電圧回路を等化的に示す回路図である。 図９に示す電源回路の重負荷時の動作を示す波形図である。 図９に示す電源回路として巻線電圧検出方式の同期整流回路を備えた場合の二次側の構成を示す回路図である。 整流電流検出方式による同期整流回路の基本構成例を示す回路図である。 図１６に示す同期整流回路の動作を示す波形図である。

符号の説明

１ 制御回路、２ 発振・ドライブ回路、３−１，３−２ 制御回路、Ｄｉ 整流回路部、ＤA，ＤB 整流ダイオード、Ｃｉ 平滑コンデンサ、Ｑ1，Ｑ2 スイッチング素子、ＤD1，ＤD2 ダンパーダイオード、Ｃ1 一次側直列共振コンデンサ、Ｃｐ 部分電圧共振コンデンサ、ＰＩＴ 絶縁コンバータトランス、Ｎ1 一次巻線、Ｎ2，Ｎ3，Ｎ4 二次巻線、Ｑ3，Ｑ4，Ｑ5，Ｑ6，Ｑ7，Ｑ8 ＭＯＳ−ＦＥＴ、ＤD3，ＤD4，ＤD5，ＤD6，ＤD7，ＤD8 ボディダイオード、Ｒｇ1，Ｒｇ2 ゲート抵抗、Ｒ11，Ｒ12 抵抗、Ｄo1，Ｄo2，Ｄo3，Ｄo4 整流ダイオード、Ｃｏ，Ｃo1，Ｃo2 （二次側）平滑コンデンサ、ＰＲＴ−０，直交型制御トランスＰＲＴ−１，直交型制御トランスＰＲＴ−２ 直交型制御トランス、Ｎｃ 制御巻線、ＮR1，ＮR2 被制御巻線

Claims (5)

1. 入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、
   上記スイッチング素子をスイッチング駆動する駆動手段と、
   上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスと、
   少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、
   上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路と、
   上記絶縁コンバータトランスの二次巻線に得られる交番電圧を入力して整流動作を行うことで二次側直流出力電圧を生成するように構成された、複数の二次側整流回路とを備えると共に、
   上記複数の二次側整流回路のうち、少なくとも１つは同期整流回路と倍電流整流回路とが組み合わされた倍電流／同期整流回路とされると共に、上記倍電流／同期整流回路以外の上記二次側整流回路としては、整流用ダイオード素子を備える整流回路とされ、
   上記倍電流／同期整流回路は、
   上記絶縁コンバータトランスに巻装された１組の二次巻線の一方の端部と二次側アースとの間に直列接続される第１のＭＯＳ型トランジスタと、
   上記二次巻線の他方の端部と二次側アースとの間に直列接続される第２のＭＯＳ型トランジスタと、
   上記第１のＭＯＳ型トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１のＭＯＳ型トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
   上記第２のＭＯＳ型トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２のＭＯＳ型トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、
   第１のインダクタと第２のインダクタとを直列接続して形成されるインダクタ直列回路であり、上記二次巻線に対して並列に接続されると共に、上記第１のインダクタと第２のインダクタの接続点が上記二次側平滑コンデンサの正極端子と接続されるインダクタ直列回路と、から成り、
   上記絶縁コンバータトランスの磁束密度は、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定した、
   ことを特徴とするスイッチング電源回路。
2. 上記絶縁コンバータトランスの磁束密度を一定以下とするために、絶縁コンバータトランスに形成するギャップ長を所定以上とすることで、一次側と二次側の結合係数を所定以下に設定している、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
3. 上記絶縁コンバータトランスの磁束密度を一定以下とするために、上記第１の二次巻線及び第２の二次巻線における１ターンあたりの誘起電圧レベルが所要以下となるように、上記一次巻線と、上記第１の二次巻線及び第２の二次巻線のターン数を設定している、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
4. 上記複数の二次側整流回路により生成される二次側直流出力電圧のうち、所要の１つの制御対象となる上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記制御対象となる二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段をさらに備える、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
5. 上記複数の二次側整流回路により生成される二次側直流出力電圧のうち、制御対象となる所要の二次側直流出力電圧に対応して設けられるもので、制御巻線と被制御巻線が巻装された可飽和リアクトルとしての制御トランスの上記被制御巻線を、制御対象である二次側直流出力電圧を生成するための二次側整流電流経路に挿入し、上記制御対象である二次側直流出力電圧レベルに応じて、制御巻線に流すべき制御電流レベルを可変して上記被制御巻線のインダクタンスを可変することで、上記制御対象である二次側直流出力電圧に対する定電圧制御を行うように構成されたインダクタンス制御型定電圧制御手段をさらに備える、
   ことを特徴とする請求項１に記載のスイッチング電源回路。

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