JP2005051152A

JP2005051152A - 半導体装置およびそれを用いた信頼性評価方法

Info

Publication number: JP2005051152A
Application number: JP2003283689A
Authority: JP
Inventors: Yumi Saito; 由美斎藤; Koji Tsuda; 浩嗣津田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-07-31
Filing date: 2003-07-31
Publication date: 2005-02-24

Abstract

【課題】配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットで簡単に低コストで作成可能な配線層のエレクトロマイグレーション特性評価用パターンを有する半導体装置およびそれを用いた信頼性評価方法を提供する。
【解決手段】第１配線層１１と第２配線層１２とが両配線間に介在する絶縁層に配設された複数のビアＶ１〜Ｖ４で接続された配線構造を有し、第１配線層１１と第２配線層１２が複数のビアＶ１〜Ｖ４の各々を介して接続されている第１の配線部１３，１４と、複数のビアＶ１〜Ｖ４の内最も電流経路の総抵抗が小さくなる第１のビアＶ４に接続されている前記第１の配線部１３，１４とは異なる第２の配線部１５，１６を各々有する配線パターンよりなり、各配線層の第２配線部間に定電流を流し、前記第１のビアＶ４に流れる電流値の経時変化を測定する。
【選択図】図１

Description

本発明は、半導体装置およびそれを用いた信頼性評価方法に関わり、更に詳しくは配線層のエレクトロマイグレーション特性を評価することができる装置およびその評価方法に関する。

ＬＳＩ等の半導体デバイスにおける不良の原因として、エレクトロマイグレーション（以下、ＥＭと略す）による配線の高抵抗化あるいは断線が挙げられる。ＥＭとは、配線金属中の電流密度の増大、チップ当たりの消費電力の増大によるデバイスの温度上昇によって、キャリアから電極構成原子へ金属膜中の物質移動が起こることを意味し、ＥＭが起こると配線の劣化による信頼性低下の原因となる。そのため、デバイスに用いられる配線についてのＥＭに関する評価、具体的には配線材料に基因するドリフト速度やインキュベーション時間(ボイド生成までの潜伏時間)、配線位置による信頼性のばらつき等を評価し、デバイスの保証限界が求められる。

図５は非特許文献１に開示されているＥＭ評価用の配線パターンの部分平面図であり、図６はその断面図である。第１層配線としてシリサイド（ＴｉＳｉ₂）付きの拡散層、第２層としてＡｌ金属配線が絶縁層を介して配設され、両配線層は絶縁層中に配設された複数のビアで接続されたパターン構成である。図７は、このパターン構成の等価回路である。なお、図６の構成と図７の等価回路とは１８０度反転して記載されている。

図７の等価回路において、拡散層部分の抵抗Ｒ_Dが金属層部分の抵抗Ｒ_Mよりも相対的に大きいため、各ビアを介する電流経路の総抵抗は各々異なる。そのため、第１層５１および第２層５２間に電流を流すと、Ｖ１、Ｖ２、Ｖ３、Ｖ４を介して流れる電流値は各々異なりＩ_Ｖ１＞Ｉ_Ｖ２＞Ｉ_Ｖ３＞Ｉ_Ｖ４となる。このように、各々のビアに流れる各電流の大きさに大きな偏りを持たせることにより、各々のビア抵抗経時変化をもとにＥＭ耐性を評価し、信頼性の保証限界を把握することができる。
1996 Symp. on VLSI Tech. Digest of Tech. Papers, p192 (1996)

上述したように図５のような配置のパターンで各々のビアに流れる各電流の大きさに大きな偏りを持たせるためには、拡散層のように抵抗の高い層であって、かつ、ＥＭ現象が起こりにくい層を作り込む必要がある。しかしながら、評価用パターンは単純な構成であるほど評価、設計、製造が容易であり好ましい。拡散層を作り込まず、配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットを用いて図５と同じような配置で第１層に下層の金属配線、第２層に上層の金属配線を作成すると、第１層配線と第２層配線の抵抗はほとんど同じになってしまう。すると、各々のビアを介して流れる電流値の大きさはほとんど同等になってしまう。つまり、図５と同じような配置では、配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットのみでは評価用パターンを作成することはできない。したがって、拡散層を含むレチクルセットを使用して評価用パターンを作成しなければならず、コスト高となってしまう。

本発明は、簡単な構成、製造工程により低コストで得られる配線層のエレクトロマイグレーション特性評価用パターンを有する半導体装置およびそれを用いた信頼性評価方法を提供することを目的としている。

本発明の半導体装置は、第１配線層と第２配線層とが両配線間に介在する絶縁層に配設された複数のビアで接続された配線構造を有し、上記第１配線層と第２配線層が上記複数のビアの各々を介して接続されている第１の配線部と、上記複数のビアの内最も電流経路の総抵抗が小さくなる第１のビアに接続されている上記第１の配線部とは異なる第２の配線部を各々有することを特徴とする。ここで、上記第１の配線部にはその長手方向に直線状に上記複数のビアが配設されており、上記複数のビアの一端に上記第２の配線部が接続されていることを特徴とする。また、上記複数のビアの他端で上記第１の配線部が終端していることを特徴とする。また、上記複数のビアは、同一形状で等間隔で配設されていることが好ましい。上記第１の配線部にはその長手方向に複数のビアが並列に形成されていてもよい。

本発明の信頼性評価方法は、上記半導体装置における第１配線層と第２配線層の各々の第２配線部に電流源を接続して定電流を流し、上記複数のビアの内最も電流経路の総抵抗が小さくなる第１のビアに流れる抵抗値の経時変化を測定することを特徴とする。

本発明の半導体装置は、第１配線層および第２配線層が複数のビアを介して接続されている第１配線部を有しており、第１配線層および第２配線層は、複数のビアの内最も電流経路の総抵抗が小さくなる第１のビアに第１の配線部とは異なる第２の配線部を各々有したＥＭ評価パターンを具備している。このようにＥＭ評価パターンの構成が極めてシンプルであるため、評価、設計、製造が極めて簡単であり低コスト化を図れる。また、各配線層の第２配線部に電流源を接続し両配線間に定電流を流すことにより、第２配線部が接続されるビアから遠いビアを介して流れる電流値ほど小さくなるよう制御することができる。即ち、各ビアを介して流れる電流に大きな偏りをもたせることができ、最も負荷の大きいビア抵抗値の経時変化からデバイスの信頼性（ＥＭ）保証限界を求めることができる。第１配線層および第２配線層としてともに比抵抗の小さい金属配線を用いる場合でもＥＭ特性を良好に測定することができる。

次に、本発明の半導体装置の実施の形態について図面を参照して説明する。

図１は、本発明の半導体装置の有するＥＭ評価配線パターンの部分平面模式図の一例であり、図２はその等価回路である。第１配線層と第２配線層とが両者間の絶縁層中に長手方向に一列に等間隔で直線上に配設された複数個のビアを介して対向接続されている第１配線部を有している。また、これらの複数のビアの内最も電流経路の総抵抗が小さくなる第１のビア側から第１の配線部とは異なる第２の配線部が各々引き出されている。

図１では、一例として４つのビア（Ｖ１〜Ｖ４）を有する場合を例示している。ここで、４つのビアは同一形状としている。第１配線層１１と第２配線層１２において、４つのビアを介して接続されている部分１３，１４が各々第１配線層１１と第２配線層１２の第１配線部に相当する。図１において、第１配線層の第１配線部と第２配線層の第１配線部とは重なって表示されている。また、Ｖ４より左側に延在されているＬ字型の部分１５，１６が各々第２配線部に相当する。したがって、第１配線層１１は第１配線部１３および第２配線部１５より、第２配線層１２は第１配線部１４および第２配線部１６より各々構成されている。第１配線層と第２配線層の各第１配線部は、各々Ｖ１側で終端している。第１配線層と第２配線層の第２配線部に各々電流源を接続して定電流を流すと、各ビアを介する電流経路の総抵抗は異なる。即ち、電流源から遠いビアを流れる電流経路ほど総抵抗は大きくなる。したがって、Ｖ１を流れる電流値が最も小さく、Ｖ４を流れる電流値が最も大きくなる。

上述のように、本発明の半導体装置が有するＥＭ評価パターンでは、電流源は第２配線部に接続される。即ち、電流はいずれもＶ４側から出入りする構成となっているため、各ビアを介して流れる電流値に偏りを持たせることができる。これに対して、図５の構成では、電流の出入りが両側端のビアから別々になされる構成となっているため、各ビアを介して流れる電流値に大きなばらつきがない。

図２の等価回路において、Ｖ１、Ｖ２、Ｖ３、Ｖ４の各ビアは、各々Ｒｃの寄生抵抗を有する。各々のビア間を接続している第１配線層および第２配線層の部分は、各々Ｒａ、Ｒｂの寄生抵抗を有する。ここで、第１配線層および第２配線層が同じ材料組成よりなる同一配線構成の場合の一例として、Ｒａｉ＝Ｒｂｉ＝０．１４Ω（ｉ＝１，２，３）、Ｒｃｉ＝２Ω（ｉ＝１，２，３，４）とすると、各ビアに流れる電流比は、図２のＲｐ，Ｒｑ，Ｒｒ，Ｒｓ，Ｒｔ，Ｒｕの各領域毎の抵抗値を逐次算出することにより以下のように求められる。

Ｒｐ＝Ｒａ_１＋Ｒｂ_１＋Ｒｃ_１＝２．２８（Ω）
Ｒｑ＝１／（（１／Ｒｃ_２）＋（１／Ｒｐ））＝１．０７（Ω）
Ｒｒ＝Ｒａ_２＋Ｒｂ_２＋Ｒｑ＝１．３５（Ω）
Ｒｓ＝１／（（１／Ｒｃ_３）＋（１／Ｒｒ））＝０．８０４（Ω）
Ｒｔ＝Ｒａ_３＋Ｒｂ_３＋Ｒｓ＝１．０８（Ω）
Ｒｕ＝１／（（１／Ｒｃ_４）＋（１／Ｒｔ））＝０．７０３（Ω）
Ｒｕが図２の等価回路における総抵抗値となる。ここで、第１配線層と第２配線層の第２配線部間に電圧Ｅとして１Ｖを印加した場合Ｒｕに流れる電流値Ｉは
Ｉ＝１／０．７０３
となる。Ｖ１，Ｖ２，Ｖ３，Ｖ４に流れる電流値をＩ_Ｖ１，Ｉ_Ｖ２，Ｉ_Ｖ３，Ｉ_Ｖ４とすると、Ｖ４に流れる電流値Ｉ_Ｖ４は
Ｉ_Ｖ４＝Ｅ／Ｒｃ_４＝０．５００（Ａ）
Ｒａ_３，Ｒｂ_３での電流値は
１／Ｒｔ＝１．０８＝０．９２０（Ａ）
Ｒｓ領域全体での電圧ＥＲｓは
ＥＲｓ＝１−（Ｒａ_３＋Ｒｂ_３）×０．９２０＝０．７４０（Ｖ）
Ｖ３に流れる電流値Ｉ_Ｖ３は
Ｉ_Ｖ３＝ＥＲｓ／Ｒｃ_３＝０．７４０／２＝０．３７０（Ａ）
Ｒａ_２，Ｒｂ_２での電流値は
０．７４／Ｒｒ＝０．７４０／１．３５＝０．５５０（Ａ）
Ｒｑ領域全体での電圧ＥＲｑは
ＥＲｑ＝０．７４０−（Ｒａ_２＋Ｒｂ_２）×０．５５０＝０．５８６（Ｖ）
Ｖ２に流れる電流値Ｉ_Ｖ２は
Ｉ_Ｖ２＝ＥＲｑ／Ｒｃ_２＝０．５８６／２＝０．２９３（Ａ）
Ｖ１に流れる電流値Ｉ_Ｖ１は
Ｉ_Ｖ１＝Ｉ−（Ｉ_Ｖ４＋Ｉ_Ｖ３＋Ｉ_Ｖ２）＝０．２５９（Ａ）
したがって、各ビアに流れる電流比は
Ｉ_Ｖ１：Ｉ_Ｖ２：Ｉ_Ｖ３：Ｉ_Ｖ４：≒３５：２６：２１：１８
と各々異なる。

なお、比較例として、図６の等価回路において、Ｒ_Ｄ＝Ｒａｉ＝０．１４Ω、Ｒ_Ｍ＝Ｒｂｉ＝０．１４Ω（ｉ＝１，２，３）、各々のビア抵抗をＲｃｉ＝２Ω（ｉ＝１，２，３，４）とした場合、各ビアに流れる電流比を算出すると、Ｉ_Ｖ１：Ｉ_Ｖ２：Ｉ_Ｖ３：Ｉ_Ｖ４≒２７：２３：２３：２７となり、各ビアに流れる電流比はほぼ同等となる。

上述の通り、本発明の半導体装置の有する評価パターンにおいて第１層配線および第２層配線の各第２配線部間に定電流を流すと、各々のビアに流れる電流値に大きな偏りを持たせることができる。そのため、Ｖ４のビアおよびその上下近傍に最も電流が集中することになる。信頼性保証の観点では、最も短寿命な故障が全体の寿命を決定すると考えられるため、複数のビアを含むＥＭ評価では、図１のような各ビアを介して流れる電流の大きさが大きく異なる配置を取ることにより、電流負荷の最大のビアに関する情報より保証限界を求めることができる。

なお、電流負荷が最大となるビアのみに着目してＥＭを評価するのであれば、単純に２つの配線を単独のビアで接続した評価パターンを用い、最大の負荷電流相当の負荷電流を流して評価した場合と相違ないように考えられるが、図１のように複数のビアを介して接続されているパターンでは、電流負荷が最大ではないビアＶ１、Ｖ２、Ｖ３を介しても各々電流が流れるため、これらの他のビアおよびこれらのビアと接続されている配線部に流れる電流の影響により、単独のビアを設けた場合とは異なるＥＭ特性を示すことが予想される。ＥＭ設計基準では、配線に流せる最大許容電流値とビア１個に流せる最大許容電流値が規定されているが、配線に許容電流値を流した際にこの配線に接続されたビア１個の許容電流値を超えてしまう場合がある。このような場合には、本願発明の評価パターンのように複数のビアを介して２つの配線間を接続する設計レイアウトとすることにより対応できる。このように複数のビアを設ける場合には、通常各ビアに流れる電流値は同等と仮定しているが、実際には同等に流れない場合も有り、意図的に異ならせる場合も有り得る。電流負荷が最大ではないビアは、より実製品に近い設計仕様での信頼性の高いＥＭ評価結果を得るための役割を演じる。

図１に示したＥＭ評価配線パターンに電流を流してＥＭ試験を行う一実施例を以下に示す。図１の第１配線層１５を−、第２配線層１６を＋にして両配線層間に定電流を流す。最も負荷の大きくなるビアに流れる電流値が１〜２ＭＡ／ｃｍ²程度（１ＭＡ＝１０^６Ａ）となるように電流値を設定し、２５０℃〜３５０℃に保持した雰囲気下で通電する。図２の等価回路からわかるように、最も電流経路の総抵抗値の小さくなるＶ４が最も負荷の大きい大電流が流れるビアに相当する。このビアに流れる抵抗値の経時変化、即ちビア抵抗値上昇を測定し、その結果から保証限界を求めることができる。

上記の実施例では、第２配線部の一部に第１層配線と第２層配線との対向部分を有する構成としているが、図３に示すように、対向部分を設けずＶ４より引き出し方向を異ならせる配置とすることもできる。図１，３では各々ビアを１列で等間隔に設けているが、図４のように長手方向に２列並列で設けることもできる。もちろん３列以上とすることも可能である。各々のビアを介する電流経路での総抵抗は必ずしも全てを異ならせなくてもよい。また、各々のビアは必ずしも等間隔で設けなくてもよい。図１，３，４ではビアは直線状に配置されているが、必ずしも直線状である必要はなく、曲線状とすることもできるし、環状とすることも可能である。この場合も複数のビアの内第２配線部が引き出されるビアを介する電流経路で総抵抗が最も小さく、第２配線部が引き出されるビアから最も遠いビアを介する電流経路で総抵抗は最も大きくなる。なお、第１配線層と第２配線層は必ずしも同一の材料組成で構成する必要はなく、異なる材料、あるいは異なる積層構成とすることもできる。配線材料は導電性であれば特に制限はなく、目的に応じて適宜選択できる。また、配線の寸法（厚み、幅）は同じであっても異なっていてもよい。

本発明の半導体信頼性評価装置におけるＥＭ評価配線パターンの一実施例の部分平面図である。図１に示したＥＭ評価配線パターンの等価回路図である。本発明の半導体信頼性評価装置におけるＥＭ評価配線パターンの他の実施例の部分平面図である。本発明の半導体信頼性評価装置におけるＥＭ評価配線パターンのさらに別の実施例の部分平面図である。従来の半導体信頼性評価装置におけるＥＭ評価配線パターンの部分平面図である。図５に示したＥＭ評価配線パターンの部分断面図である。図５に示したＥＭ評価配線パターンの等価回路図である。

符号の説明

１１，５１第１配線層
１２，５２第２配線層
１３第１配線層の第１配線部
１４第２配線層の第１配線部
１５第１配線層の第２配線部
１６第２配線層の第２配線部

Claims

第１配線層と第２配線層とが両配線間に介在する絶縁層に配設された複数のビアで接続された配線構造を有し、前記第１配線層と第２配線層が前記複数のビアの各々を介して接続されている第１の配線部と、前記複数のビアの内最も電流経路の総抵抗が小さくなる第１のビアに接続されている前記第１の配線部とは異なる第２の配線部を各々有することを特徴とする半導体装置。
前記第１の配線部にはその長手方向に直線状に前記複数のビアが配設されており、前記複数のビアの一端に前記第２の配線部が接続されていることを特徴とする請求項１に記載の半導体装置。
前記複数のビアの他端で前記第１の配線部が終端していることを特徴とする請求項２に記載の半導体装置。
前記複数のビアは、同一形状で等間隔で配設されていることを特徴とする請求項１ないし３のいずれか一に記載の半導体装置。
前記複数のビアは、前記第１の配線部の長手方向に複数並列に配設されていることを特徴とする請求項１ないし４のいずれか一に記載の半導体装置。
請求項１乃至５のいずれか一に記載の半導体装置における第１配線層と第２配線層との各第２配線部間に電流源を接続して定電流を流し、前記複数のビアの内最も電流経路の総抵抗が小さくなる第１のビアに流れる抵抗値の経時変化を測定する信頼性評価方法。