図1を参照して、本発明の理解を容易にするために、従来の半導体メモリ装置について先ず説明する。図示された半導体メモリ装置は、マザーボード20と、マザーボード20上に立設されたメモリモジュール21とを備えている。各マザーボード20及びメモリモジュール21には、それぞれ多層配線が施されており、両マザーボード20及びメモリモジュール21における多層配線は電気的に互いにコネクタ22を介して接続されている。ここで、マザーボード20上には、メモリコントローラ25が搭載されており、他方、メモリモジュール21には、メモリデバイス26が搭載されている。図示された例では、説明を簡略化するために、単一のメモリデバイス26がメモリモジュール21上に搭載されている場合を示しているが、複数のメモリデバイスがメモリモジュール21に搭載されている場合も、同様である。また、メモリデバイス26とメモリコントローラ25とは、クロックバス、データバス等、数百MHz以上の高い周波数でクロック、データ等を伝送するバス配線によって互いに接続されている。
ここでは、本発明に関連する部分だけを示しており、この関係上、図では、メモリデバイス26のうち、NチャンネルMOS36及びPチャンネルMOS37をプッシュプル接続することによって構成されたドライバ回路だけを示し、レシーバ回路等、他の部分は省略されている。同様に、図では、メモリコントローラ25の一部を構成し、入力バッファと終端回路とによって構成された入力回路のうち、電源31に対して互いに直列に接続された2つの抵抗によって構成された終端回路のみをメモリコントローラ25として特徴付けている。図示されたメモリコントローラ25の入力回路(終端回路)は、2xZoに等しいインピーダンスを有する2個の抵抗を直列に接続した構成を有し、両抵抗の共通接続点にバス配線が接続されている。ここで、Zoは、バス配線の特性インピーダンスである。
図1を更に参照すると、図示されたマザーボード20の多層配線は、バス配線を構成するバス配線層250、ドライバの電源層251、及び、グランド層252とによって構成されている。多層配線は、実際には、ドライバ電源層とは異なる電位が与えられる他の電源層等、より多くの配線層を含んでいるが、ここでは、説明を簡略化するために、バス配線層250、ドライバの電源層251、及び、グランド層252についてのみ説明する。図からも明らかな通り、終端回路はドライバ電源層とグランド層との間に接続されており、また、メモリコントローラ25近傍のドライバ電源層とグランド層との間には、0.1μF程度のバイパスコンデンサが接続されている。
一方、メモリモジュール21側の多層配線層も、バス配線層260、ドライバの電源層261、及びグランド層262によって構成されている。メモリモジュール21側の多層配線層にも、実際には、図示されない低周波配線層等が設けられているが、ここでは、省略されている。図示されたメモリデバイス26のプッシュプル構成のドライバは、バス配線層260を介してメモリコントローラ25に接続されると共に、ドライバの電源層261及びグランド層262にも接続されている。また、0.1μFの容量を有するメモリ用バイパスコンデンサがメモリデバイス26に隣接して接続されている。
図示されたドライバ電源層251及び261と、グランド層252及び262との間には、電源31が接続されており、この電源31からは、ドライバの電源電圧(VDDQ)が与えられている。ここで、このドライバの電源電圧(VDDQ)は、デバイスの内部回路の動作に必要な電源電圧(VDD)と等しくても良いし、或いは、異なっていても良い。このうち、ドライバの電源電圧(VDDQ)と異なる電源電圧(VDD)が供給される場合、VDD用の電源層と、VDDQを供給する電源層とは互いに異なるプレーン(領域)上に設けられるが、等しい電源電圧の場合、共通の配線層が利用されても良い。
図示されているように、マザーボード20側におけるバス配線層250は、ドライバの電源層251と対向しており、グランド層252とは対向していない。一方、メモリモジュール21側におけるバス配線層260はグランド層262と対向しており、ドライバの電源層261とは直接には対向していない。換言すれば、マザーボード20の多層配線層におけるドライバの電源層251とグランド層252との位置関係は、メモリモジュール21の多層配線層におけるドライバの電源層261とグランド配線層262との位置関係と互いに相違し、図面上では、両層の位置関係が互いに逆転する構成となっている。
このように、バス配線層250、260に対向する導電層がマザーボード20側と、メモリモジュール21側で変化している場合、バス配線層260及び250を介して、数百MHz程度の高速でデータ或いはクロックが伝送されると、バス配線層上の信号の電圧波形に乱れが生じ、この結果、正確な信号伝送を行えないことが判明した。
上記した電圧波形の乱れの原因について検討した結果、数百MHz以上の高周波数の信号がバス配線層260、250を介して送受された場合、ドライバの電源層或いはグランド層を通して流れる帰還電流(グランド電流又は電源電流)に乱れが生じ、この結果、信号の電圧波形の品質が低下することが判明した。したがって、信号の電圧波形における品質の低下を防止するためには、上記した帰還電流の乱れを軽減することが必要である。
図2を参照すると、本発明の一実施形態に係る半導体メモリ装置が示されており、ここでは、図1と対応する部分には同一の参照符号が付けられている。図からも明らかな通り、半導体メモリ装置は、マザーボード20と、メモリモジュール21とを備え、マザーボード20の多層配線層は、バス配線層250、ドライバ電源層251、及び、グランド層252とによって特徴付けられており、他方、メモリモジュール21の多層配線層もバス配線層260、ドライバ電源層261、及び、グランド層262によって特徴付けられている。また、マザーボード20とメモリモジュール21とはコネクタ22を介して電気的に接続されているものとする。更に、図1と同様に、メモリコントローラ25の近傍のドライバ電源層とグランド層との間には、0.1μF程度のバイパスコンデンサが接続され、他方、メモリデバイス26の近傍にも、0.1μF程度のメモリ用バイパスコンデンサが接続されている。
図示されているように、マザーボード20のバス配線層250に対向する導電層として、電源31からドライバの電源電位VDDQが与えられるドライバ電源層251が配置されており、同様に、メモリモジュール21のバス配線260に対向する導電層としても、ドライバ電源層261が配置されている。図示された例では、マザーボード20のグランド層252と、メモリモジュール21のグランド層262とは、多層配線層において同じ位置関係に位置付けられている。したがって、この構成では、マザーボード20のバス配線250とドライバ電源層251の位置関係がメモリモジュール21のバス配線層260とドライバ電源層261の位置関係と同じになっており、このことは、両マザーボード20及びメモリモジュール21において、バス配線層とドライバ電源層とが統一されていることを意味している。換言すれば、図2に示されたマザーボード20及びメモリモジュール21の多層配線構造は、図1に示すように、ドライバの電源層とグランド層とが互いに逆転するのを避けた構造を有している。
図示された例の場合、バス配線層250及び260に対向する導電層として、ドライバの電源層251、261がマザーボード20及びメモリモジュール21において統一的に使用されている。また、メモリモジュール21側には、NMOS36、PMOS37をプッシュプル構成のドライバ回路が設けられており、このうち、ドライバ電源層261に対してPMOS37が接続され、且つ、グランド層262に対してNMOS36が接続されている。
図2に示された半導体メモリ装置の動作を図3及び図4に示された等価回路をも参照して説明する。ここで、図3は、メモリデバイス26のドライバ回路を構成するNMOS及びPMOS36及び37のゲートに対して、ハイレベルからロウレベルに遷移する信号が与えられ、その結果として、NMOS36がオフし、PMOS37がオンになる場合の動作を示している。即ち、図3においては、PMOS37がオン状態になることによって、ドライバの電源層251及び261から、PMOS37を介して、バス配線層260、250に対して、ドライバの電源電位VDDQが与えられ、バス配線層の状態は、ロウからハイになる場合が示されている。このように、バス配線層260及び250の電位がロウレベルからハイレベルになると、電源31からの電源電流は、オン状態にあるPMOS37を介して、バス配線層260及び250を介して、メモリコントローラ25の入力回路に信号電流として流れる。一方、PMOS37がオン状態にある期間、図3に示すように、ドライバの電源層には、電源31から交流(AC)電流が、帰還電流として流れる。
他方、PMOS37及びNMOS36のゲートに、ロウレベルからハイレベルに遷移する信号が与えられると、PMOS37がオフ状態となり、NMOS36がオン状態となる。この結果、バス配線層260及び250の電位がハイレベルからロウレベルに変化して、図4に示すように、メモリコントローラ側からバス配線を介してメモリモジュール側に信号電流が流れ、更に、メモリ用バイパスコンデンサ及びドライバの電源層を介して、メモリモジュール側からメモリコントローラ側に、交流(AC)電流が帰還電流として流れる。
図3及び図4からも明らかな通り、バス配線層250、260の対向導電層としてのドライバ電源層251、261は、メモリモジュール26とメモリコントローラ25との間で連続しているため、帰還電流の反射、リンギングを防止することができる。
実際に、図5を参照すると、図2に示された半導体メモリ装置に対して、メモリデバイス26のドライバから、tR/tF(立ち上がり時間/立下り時間)が0.4nsで、600Mbpsの信号が与えられた場合における特性が示されている。図5では、バス配線層におけるある信号配線のドライバ側電圧波形と、メモリコントローラの入力回路側電圧波形が示されている(左目盛参照)。一方、信号配線におけるドライバ側電圧波形の変化及び入力側電圧変化に伴うグランド電流、電源電流、及び、信号電流も示されている(右目盛参照)。
図5からも明らかな通り、ドライバ側の電圧が急激に変化しても、グランド層を流れるグランド電流は、略一定であり、ドライバの電源層を流れる電源電流は、非常にスムーズに変化している。このため、ドライバ側の電圧及び入力回路側の電圧には、グランド電流及び電源電流の乱れによる波形の歪等が発生していない。このことから、本発明では、バス配線層上の信号の電圧波形を高品質に保つことができ、高速バス伝送が可能であることが確認された。
図6を参照すると、本発明の他の実施形態に係る半導体メモリ装置が示されており、ここでは、マザーボード20のバス配線層250に対向する導電層として,グランド層252を配置し、このグランド層252をメモリモジュール21のグランド層262としても連続させた構成が示されている。即ち、図6は、図2に示されたドライバの電源層261、251と、グランド層262、252を入れ替えた構成を有する半導体メモリ装置を示している。図6では、グランド層252、262をバス配線層250、260に対向する導電層としているため、メモリモジュール21側のドライバ回路は、図1と同様な構成を有している。
このように、バス配線層260、250に対向する導電層をグランド層252、262に置き換えても、図5と同様な効果が得られた。
図2及び図6に示されたように、高い周波数で動作するバス配線と対向する導電層をマザーボード20及びメモリモジュール21の区間で実質的に同じ配置になるように統一することにより、信号の反射、リンギングによる信号波形の品質の劣化を軽減できる。尚、図2及び図6では、図面の関係上、バス配線層250及び260が、グランド層252、262、及びドライバ電源層251、261の双方と対向するように描かれているが、グランド層252、262、又は、ドライバ電源層251、261のうち、バス配線層250、260に近い方の層だけが、マザーボード20及びメモリモジュール21の双方に亘って、バス配線層250、260と対向するように配置されても良い。換言すれば、バス配線層250、260に対して離れた位置にあるグランド層252、262、又は、ドライバ電源層251、261は、多層配線層の層位置をマザーボード20及びメモリモジュール21において変更しても良い。
更に、バス配線層250、260と導電層とが対向するの意味は、平面的に見たとき、導電層の配線領域内に、バス配線層250、260の配線領域が実質的に含まれる、即ち、重なり合うことを意味している。したがって、バス配線層250、260が幅を有している場合、当該バス配線層250、260の幅に対してその幅よりもある程度広い導電層が、バス配線層250、260の下層に、平面的に見て互いに重なり合うように配置されれば良い。このことは、後述する他の実施形態においても同様である。
図2及び図6では、バス配線層と、これに対向する導電層との関係をマザーボード20及びメモリモジュール21の全体に亘って連続させ、統一させた場合について説明した。しかしながら、実際には、マザーボード20及びメモリモジュール21のうち、図2及び図6に示されたコネクタ22に隣接した部分では、バス配線層、グランド層、ドライバの電源層等をコネクタ22のピンに電気的に接続する必要がある。このような場合、コネクタ22に隣接した非常に短い部分では、図2及び図6に示されたように、バス配線層と対向する導電層との関係が、必ずしも統一されない状態になることもある。しかし、コネクタ22のように、非常に短い部分において、バス配線層と対向する導電層との位置関係が若干変化した場合にも、図5に示された効果が得られることが確認された。
したがって、本発明では、バス配線層と、これに対向する導電層との上記した対向関係を、実質上、マザーボード20及びメモリモジュール21に亘って連続させ、統一させれば良いことが判る。また、本発明では、コネクタ22におけるピンの配列を考慮することにより、コネクタ22の近接部分における不統一による影響をも更に軽減できる構成をも明らかにする。
図7を参照すると、本発明の更に他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。ここでは、マザーボード20の多層配線構造(図7(a))、コネクタ22のピン配列(図7(b))、及び、メモリモジュール21の多層配線構造(図7(c))が示されており、ここでは、マザーボード20及びメモリモジュール21の多層配線構造は、バス配線層に対向する導電層として、グランド層を配置している。
まず、図7(a)に示されたマザーボード20の多層配線構造は、4層構造を有し、最上層にバス配線層250として高周波配線層を備えている。図示されたバス配線層250は図7(a)の紙面に対して垂直に延びている。ここでは、バス配線層250を第1層と呼ぶ。バス配線層250の下部には、バス配線層250と対向する導電層としてグランド層252が第2層として配置され、このグランド層252にはグランド電位(Vss)が与えられている。この場合、グランド層252は、バス配線層250を平面的に見て、バス配線層250の領域を含むように、バス配線層250の直下に配置されれば良く、図示されているように、グランド層252をマザーボード20の全面に亘って形成する必要はない。いずれにしても、バス配線層250はマザーボード20においてグランド層252と対向した状態となるように配置されれば良い。
更に、第2層としてのグランド層252の下部には、第3層が配置されている。図示された第3層には、ドライバ電源VDDQが与えられるドライバ電源層251が配置されているが、デバイス電源VDDを与えるデバイス電源層がある場合には、当該デバイス電源層も、第3層に配置される。このように、ドライバ電源層251の外に、デバイス電源層も配置する場合には、両電源層は、第3層内で領域を分ける形で配置される。また、デバイス電源VDDとドライバ電源VDDQとが等しい電圧であるときには、ドライバ電源層251はデバイス電源層としても使用される。一方、ドライバの電源電圧VDDQと、デバイス内の電源電圧VDDとが異なる場合にも、当該デバイスの電源層は、ドライバの電源層251と同一のプレーン上に設けられても良いし、新たに別の層が設けられても良い。このように、第3層は、複数種類の配線層を含んでおり、第3層に配置されたるドライバ電源層251及びデバイス電源層は、バス配線層250と対向する位置関係にある必要はなく、グランド層252が、バス配線層250と対向する位置関係にあれば良い。また、図示されたマザーボード20には、第4層として、ドライバの電源層251の下部に、低周波配線層253が配置されている。
図7(a)に示されたバス配線層250、グランド層252、ドライバの電源層251、及び、低周波配線層253は、図7(b)のコネクタ22のピンに接続されている。この関係で、各層はコネクタ22の部分において、コネクタ22のピンと接続できる位置まで引き出されている。
図7(b)を参照すると、図7(a)に示されたマザーボード20と接続可能なコネクタ22の一部が示されており、ここでは、コネクタ22をマザーボード20の下部から見たときのピン配列が示されている。図示されたコネクタ22は、通常、マザーボード20に固定されており、このコネクタ22に対してメモリモジュール21を差し込むように構成されている。図示されたコネクタ22は、メモリモジュール21との電気的な接続を行うことができるようなピン配列を有し、各ピンはメモリモジュール21に設けられた多層配線層と電気的に接続された多数の電極と電気的に接続される。
図7(b)からも明らかなように、図7(b)の縦方向に4列のピンが配列され、このうち、上部2列のピンは、マザーボード20から引き出された各電極に電気的に接続されたピンであり、メモリモジュール21の一表面から引き出された電極と電気的に接続され、他方、同様にマザーボード20の電極に接続された下部2列のピンは、メモリモジュール21の他の表面から引き出された各電極に電気的に接続される。
図7(b)では、コネクタ22に設けられた多数のピンのうち、高周波信号に関連するピン部分だけを示している。図7(b)において、黒丸で示したピン40は高周波信号用ピンであり、他方、白丸で示したピン41はグランド層用ピンである。
図7(b)に示されているように、高周波信号用ピン40はコネクタ22の一部に集合的に纏めて配置されており、更に、高周波信号用ピン40の隣接位置には、グランド層用ピン41のみが配置されている。ここで、高周波信号用ピン40のうち、図7(b)に示された黒丸で示された高周波信号用ピン401を例に取ると、当該高周波信号用ピン401に最も近接するピンは、黒丸で示された高周波信号用ピン402、403と、白丸で示されたグランド層用ピン411及び412の4本である。このうち、高周波信号用ピン401と同一のピン402、403を除くと、この高周波信号用ピン401は、2本のグランド層用ピン411、412と対向した状態にあり、他の高周波信号用ピン40も同様であることが判る。このことは、図7(a)に示されているバス配線層250とグランド層252との位置関係がコネクタ22内においても実質上保たれていることを意味している。尚、図7(a)に示されたドライバの電源層251及び低周波配線層253に電気的に接続されるコネクタ22のピンは、図7(b)に示された高周波信号用ピン40とは離隔した位置に設けられている。
次に、図7(c)を参照すると、メモリモジュール21の多層配線構造が示されている。図示された多層配線構造は、6層構造を有し、ここでは、上面側の第1層と下面側の第6層に、それぞれバス配線層260が配置されている。第1層及び第6層を構成するバス配線層260と最も近接する第2層及び第5層として、グランド層262がそれぞれ配置されており、バス配線層260とグランド層262とが隣接した位置関係にあることが判る。
この場合、第2層及び第5層のグランド層262は、少なくともバス配線層260の占有領域をカバーできれば良く、図7(c)のように、メモリモジュール21の全体に亘って形成される必要はなく、図7(a)について説明したのと同様に、各グランド層262はバス配線層260と対向する位置に、バス配線層260よりも幅広く配置されるだけで充分である。
更に、メモリモジュール21の第2層としてグランド層262の下部には、デバイス電源VDDを供給するためのデバイス電源層263及び低周波配線層を含む第3層が設けられている。この場合、第3層内のデバイス電源層263及び低周波配線層は、メモリモジュール21の領域を互いに区画する形で配列され、これらデバイス電源層263及び低周波配線層は、バス配線層260及びグランド層262と対向する位置関係に無くても良い。
次に、第3層の下部には、ドライバ電源層261及び低周波配線層を含む第4層が配置されており、これらドライバ電源層261及び低周波配線層も第4層の領域を区分する形で配置されている。図示された例では、グランド層262がバス配線層260と対向しているから、ドライバ電源層261はバス配線層260と対向した位置に設けられる必要は無い。
第4層の下部には、前述したように、第5層及び第6層として、グランド層262及びバス配線層260がそれぞれ配置され、これらグランド層262及びバス配線層260は互いに対向するように配置されている。
図7(c)に示された多層配線構造では、デバイス電源電圧(VDD)及びドライバの電源電圧(VDDQ)を供給するデバイス電源層263及びドライバ電源層261が互いに異なる第3層及び第4層にそれぞれ配置されている。しかしながら、デバイス電源層263及びドライバ電源層261は、図7(a)のマザーボード20の場合と同様に、同一層内に領域を区画する形で配置されても良い。この場合、低周波配線層も単一層内に設けられても良い。
いずれにしても、メモリモジュール21では、高周波配線層としてのバス配線層260とグランド層262とが互いに対向した位置関係にあれば、本発明による効果を実現できる。
図7(c)に示されたメモリモジュール21のバス配線層260及びグランド層262は、それぞれ図7(b)に示されたコネクタ22の高周波信号用ピン40及びグランド層用ピン41にそれぞれ電気的に接続されるように、メモリモジュール21の端部には、電極が配置される。
この構成により、図示されたメモリモジュール21の各電極は、マザーボード20の所定位置に垂直に搭載されたコネクタ22ピンに対して電気的に接続される。
図8を参照すると、本発明の他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。図8においても、マザーボード20の多層配線構造(図8(a))、コネクタ22のピン配列(図8(b))、及び、メモリモジュール21の多層配線構造(図8(c))が示されている。図示されたマザーボード20及びメモリモジュール21は、グランド層252とバス配線層250とが互いに対向する位置関係にある多層配線構造を有しているものとする。
図8(a)に示されたマザーボード20は、最上層(即ち、第1層)にグランド層252を備え、このグランド層252と対向するように、第2層として、高周波信号を伝送するバス配線層250を有している。ここで、第1層として配置されているグランド層252は、前に説明した実施形態と同様に、バス配線層250と対向する部分だけに配置されるだけで良い。
更に、図示されたマザーボード20内のバス配線層250の下部には、第3層として、ドライバ電源電圧VDDQを与えるドライバ電源層251が配置されている。図示された第3層には、ドライバ電源層251を一部に含み、他の領域にはデバイス電源電圧VDDを与えるデバイス電源層が配置されている。しかしながら、第3層を構成する配線層のうち、少なくとも、バス配線層250の下部には、ドライバ電源層251が配置されていることが望ましい。上記したマザーボード20の第3層の下部には、第4層として低周波配線層253が配置されている。この構成では、バス配線層250は、マザーボード20においてグランド層252、及び、ドライバ電源層251の双方と対向している。
図8(c)を参照すると、多層配線構造として、6層の配線構造を備えたメモリモジュール21が示されている。図示された例では、第1層及び第6層としてグランド層262が配置されている。また、第1層のグランド層262の下部に第2層としてバス配線層260が配置されている。ここで、バス配線層260は、グランド層262と対向するように配置されていることは、先に説明した実施形態と同様であるが、第2層中のバス配線層260以外の部分には、他のデバイス電源等が配置されている。第2層と同様に、第5層のうち、第6層のグランド層262と対向する部分には、バス配線層260が配置されている。また、第5層のバス配線層260以外の部分には、デバイス電源層等が配置されている。
次に、第2層及び第5層との間には、第3及び第4層として、2層のドライバ電源層261が配置され、当該各ドライバ電源層261はバス配線層260と対向するように位置付けられている。この場合、第3層及び第4層のうち、バス配線層260と対向しない部分には、低周波配線層が配置されている。このように、第3層及び第4層には、第2層及び第5層と同様に、複数種類の配線層が領域を分けて配置されている。
この実施形態では、バス配線層260と対向するグランド層262は、バス配線層260が平面的に占有する部分を覆うように、第1層及び第6層として配置されている。
また、各バス配線層260がグランド層262とドライバ電源層261の双方に対向するように配線されており、この構成は、図8(a)のマザーボード20におけるグランド層252、バス配線層250、及び、ドライバ電源層251における多層配線構造の位置関係と同じであることが判る。
次に、図8(b)を参照すると、図8(a)に示されたマザーボード20に固定されたコネクタ22のピン構成の一部を示しており、ここでは、マザーボード20の下部から、コネクタ22を見た場合が示されている。図8(a)に示されたマザーボード20の各配線層は、図8(b)に示されたピンに電気的に接続されており、他方、図8(c)に示されたメモリモジュール21の端部には、図8(b)のピンと電気的に接続できるように電極が配列され、メモリモジュール21はコネクタ22に差し込むことによってマザーボード20上に取り付けられる。
図8(b)に示されたコネクタ22は、図7に示されたピン配列と同様に、黒丸で示された高周波信号用ピン40、白丸で示されたグランド用ピン41とを備えると共に、ハッチングされた円によって示されたドライバ電源用ピン43とを備えている。
図からも明らかな通り、黒丸で示された高周波信号用ピン40は、ハッチングされた円で示されたドライバ電源用ピン43と、白丸で示されたグランド用ピン41との間に、それぞれ設けられていることが判る。このことは、各高周波信号用ピン40に隣接するピン(即ち、高周波信号用ピン以外のピン)のうち、一方はドライバ電源用ピン43であり、他方はグランド用ピン41であることを示している。この構成によっても、図7と同様に、バス配線層260を介して送受される高周波信号の波形の乱れを軽減できることが確認された。
図9を参照すると、本発明の更に他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。図9では、図8と同様に、マザーボード20の多層配線構造(図9(a))、コネクタ22のピン配列(図9(b))、及び、メモリモジュール21の多層配線構造(図9(c))が示されており、ここでは、マザーボード20及びメモリモジュール21の多層配線構造は、バス配線層250又は260の直下にグランド層252又は262を配置した構造を有している。
具体的に説明すると、マザーボード20は、図9(a)に示すように、4層構造の多層配線構造を備え、その第1層としてバス配線層250が配置されている。尚、当該バス配線層250の配置された部分以外には、低周波配線層(図示せず)が配置されている。また、バス配線層250の下部には、バス配線層250と対向する部分を有するグランド層252が第2層として配置されている。ここで、グランド層252は、バス配線層250に対向する部分、即ち、パス配線層250によって覆われる部分だけに、バス配線層250よりもある程度幅広く設けられるだけで良い。
更に、グランド層252の下には、第3層としてドライバ電源層251が配置され、図示されたドライバ電源層251は、少なくともバス配線層250によって覆われる部分に配置されているものとする。また、図示された第3層には、ドライバ電源層251以外の部分に、デバイス電源が配置されている。このように、図示された第3層は、ドライバ電源層251の領域とデバイス電源層の領域とを含んでいる。
次に、図示された例では、低周波配線層253と、高周波配線層(バス配線層)とを含む第4層が配置されている。第4層に、高周波配線層として動作するバス配線層が配置された領域では、当該バス配線層と対向する第3層の領域にドライバ電源層251が設けられ、当該ドライバ電源層251は、前述したように、グランド層252と対向するように配置されている。この結果、第4層に配置されたバス配線層も、グランド配線251と対向した位置に配置されることになる。
図9(c)に示されたメモリモジュール21は6層配線構造を有し、その第1層及び第6層としてバス配線層260を備えている。また、第1層のバス配線層260の下部には、第2層としてグランド層262が配置されている。この場合、グランド層262は、第1層のバス配線層260と重なり合うように、バス配線層260よりある程度広く、配置されるだけで良く、メモリモジュール21全体に設けられる必要は無い。このグランド層262の下部には、第3層が配置されており、図示された第3層は、低周波配線層263とデバイス電源層とを含んでいる。他方、第6層のバス配線層260の上部には、第5層として、ドライバ電源層261が配置されており、当該ドライバ電源層261の領域は、第6層のバス配線層260と対向している。図示された例では、第5層には、ドライバ電源層261以外の領域に低周波配線層が配置されているものとする。
メモリモジュール21の第5層として配置されたドライバ電源層261上には、グランド層262が配置されている。図示されたグランド層262も第5層のドライバ電源層261と対向するように設けられている。この構成では、2つのバス配線層260に対向するように、それぞれ、グランド層262が配置されている。
上記したバス配線層260と、グランド層262との位置関係は、図9(a)に示されたマザーボード20における多層構造における各層の位置関係と同等である。
一方、図9(c)の多層構造において、第3層としての低周波配線層263及び第4層としてのグランド層262を省略した構成を採用することも可能である。
この多層配線構造は、第1層としてのバス配線層260、第2層としてのグランド層262、第5層としてのドライバ電源層261、及び第6層としてのバス配線層260によって構成される多層配線構造が得られる。このように、両面に、バス配線層260を備え、更に、各バス配線層260に対向する導電層としてグランド層262及びドライバ電源層261を備えている。
換言すれば、メモリモジュール21の両面にバス配線層260を配置すると共に、各バス配線層260と対向する層を一方はグランド層262とし、他方の対向層をドライバ電源層261としている。この構成では、それぞれ一層のグランド層262及びドライバ電源層261を有効に使用することにより、メモリモジュール21中の層の数を増加させることなく、伝送信号の劣化をも軽減できるという利点がある。
図9(a)及び(c)に示すようなマザーボード20とメモリモジュール21とを互いにに電気的に接続するコネクタ22は、他の実施形態と同様に、マザーボード20に固定して使用される。図示されたコネクタ22は、図9(b)に示すように、上半分と下半分とでは互いに異なるピン配列を有している。即ち、図9(b)の上半分に示されたピン配列は、黒丸で示された高周波配線用ピン40と、白丸で示されたグランド用ピン41とによって構成され、他方、図9(b)の下半分に示されたピン配列は、黒丸で示された高周波配線用ピン40と、ハッチングされた円で示されたドライバ電源用ピン43とによって構成されている。
図9(b)の上半分を更に参照すると、高周波配線用ピン40のうち、当該高周波配線用ピン40以外のピンで、最も近接したピンは、グランド用ピン41であり、高周波配線用ピン40とグランド用ピン41とはコネクタ22内においても互いに対向した位置関係にあることが判る。一方、図9(b)の下半分では、コネクタ22内で、高周波配線用ピン40とドライバ電源用ピン43とが互いに対向した位置関係にある。したがって、図9(b)に示されたコネクタ22は、図9(c)に示された多層構造を有するメモリモジュール22を図9(a)に示すマザーボード20に電気的に接続するのに使用できる。
図10を参照すると、本発明の他の実施形態に係る半導体メモリ装置の配線構造及びコネクタのピン配列を示す図である。図10では、図9と同様に、マザーボード20の多層配線構造(図10(a))、コネクタ22のピン配列(図10(b))、及び、メモリモジュール21の多層配線構造(図10(c))が示されている。図示されたマザーボード20は、4層の多層配線構造を有し、第1層としてバス配線層250、第2層としてグランド層252、第3層として低周波配線層253.及び、第4層としてデバイス電源層254を備えている。また、ここで、第2層に配置されたグランド層252は、バス配線層250と互いに重なり合うように、バス配線層250の下部に配置されれば良く、第2層全体に設けられる必要か無いことは、先に述べた実施形態と同様である。また、第3層として配置された低周波配線層253以外の部分には、バス配線層等、他の配線層が配置されても良い。第3層としてバス配線層は配置した場合、当該バス配線層は第2層であるグランド層252と上下方向で重なり合い、互いに対向するように配置される。また、第4層のデバイス電源層254以外の部分には、ドライバ電源層が配置されても良く、第3層としてバス配線層が配置されている場合には、ドライバ電源層は当該バス配線層と対向するように配置される。
図10(c)を参照すると、6層の多層配線構造を有するメモリモジュール21が示されている。図示されたメモリモジュール21は、第1層としてマザーボード20と同様に、バス配線層260を有し、第2層としてグランド層262を備えている。グランド層262はバス配線層260の領域を覆うように配置され、この結果、メモリモジュール21において、バス配線層260とグランド層262とが対向した位置関係にある。グランド層262の下部には、第3層及び第4層として、低周波配線層263及びドライバ電源層261がそれぞれその一部に配置されている。このため、第3層には、低周波配線層263以外の部分に、デバイス電源層等が配置され、他方、第4層には、ドライバ電源層261以外の部分に、低周波配線層等が配置される。
更に、図示されたメモリモジュール21は、第5層としてバス配線層260を有し、更に、第6層としてグランド層262を備えている。ここで、第5層のバス配線層260以外の部分には、デバイス電源層が配置される。第5層としてバス配線層260が配置されている部分に対向する第4層部分には、ドライバ電源層が配置される。また、第5層としてバス配線層260が配置された部分に対向する部分にのみ、第6層のグランド層262は配置されれば良い。
更に、図示された多層配線構造において、第5層として、バス配線層260が配置される場合には、第4層として、当該バス配線層260と対向する位置には、ドライバ電源層261が配置される。この結果、第5層及び第6層として、バス配線層260及びグランド層262が配置される場合には、互いに対向するように位置付けられることは、他の実施形態と同様である。
次に、図10(b)を参照すると、図10(a)に示されたマザーボード20と図10(c)に示されたメモリモジュール21とを電気的に接続するコネクタ22が示されている。図10(b)に示されたコネクタ22は上段2列のピン配列と、下段2列のピン配列を有し、上段2列のピン配列と下段2列のピン配列とは互いに異なっている。即ち、上段2列のピン配列は、黒丸で示された高周波配線用ピン40と白丸で示されたグランド用ピン41とによって構成され、高周波配線用ピン40の近傍には、他の高周波配線用ピン以外のピンとして、グランド用ピン41が配置されている。この結果、コネクタ22部分においても、マザーボード20及びメモリモジュール21におけるバス配線層とグランド層との位置関係はそのまま保たれている。
他方、図10(b)の下段2列のピン配列の上一列では、黒丸の高周波配線用ピン40に隣接して白丸のグランド用ピン41が配置されており、また、下一列では、ハッチングによって示されたドライバ電源用ピン43と黒丸で示された高周波配線用ピン40が配置されている。また、図示された例では、2本の高周波配線用ピン40に対して、1本のグランド用ピン41又はドライバ電源用ピン43が配置されている。いずれにしても、図10(b)の下段2列のピン配列では、各高周波配線用ピン40に隣接するピンのうち、高周波配線用ピン以外のピンとして、グランド用ピン41及びドライバ電源用ピン43の双方が配置されている。このピン配列によって、バス配線層に与えられる高周波電圧波形の乱れを軽減できることが確認された。
図11を参照すると、本発明の別の実施形態に係る半導体メモリ装置が示されている。図11に示された半導体メモリ装置は、メモリモジュール21側におけるグランド層262とドライバ電源層261とのプレーン位置関係と、マザーボード20側のドライバ電源層251とグランド層252のプレーン位置関係とが切り替わっている点で、図1に示した従来の半導体メモリ装置と同様の構成を有している。しかしながら、図11に示された半導体メモリ装置は、プレーンの位置関係が切り替わる部分の近傍に、0.1μFの容量を有するバイパスコンデンサ51が配置されている点で図1に示した半導体メモリ装置とは異なっている。図示されているように、メモリモジュール21側のメモリデバイス26の近傍及びマザーボード20のメモリコントローラ25の近傍には、図1と同様に、バイパスコンデンサ52及び53が配置されている。
図11に示すように、配線層を含むプレーンの切り替わり部分に、バイパスコンデンサ51を配置することにより、グランド層及びドライバ電源層を介して流れる帰還電流を安定化できるため、この結果として、メモリデバイス26のドライバ及びメモリコントローラ25間のバス配線に与えられる電圧波形の乱れを軽減することができる。また、図示されたバイパスコンデンサ51の位置は、メモリコントローラ25よりも、メモリモジュール21に近いマザーボード20上の位置に設けられる。
図12を参照すると、図11に示された半導体メモリ装置が実体配線の形で示され、図示された半導体メモリ装置はSSTL(Stub Series Termination Logic)と呼ばれるバス伝送構成を採用している。図12では、マザーボード20上に2つのメモリモジュール21がそれぞれコネクタ22を介して取り付けられており、各メモリモジュール21の表裏にはそれぞれメモリデバイス26が搭載されている。更に、マザーボード20上には、メモリコントローラ25が取り付けられ、メモリコントローラ25とは、メモリモジュール21の各メモリデバイス26とバス配線250、260を介して電気的に接続されている。尚、図12においては、グランド層、ドライバ電源層等は説明を簡略化するため省略されている。
また、マザーボード20のメモリコントローラ25に隣接した位置及び各メモリモジュール21のメモリデバイス26近傍には、それぞれバイパスコンデンサ53及び52が設けられている。図示されたマザーボード20のバス配線層250には、スタブ抵抗256が接続されると共に、各メモリモジュール21のバス配線層260にも、スタブ抵抗266が接続されている。マザーボード20のバス配線層250のメモリコントローラ25とは反対側の端部は終端抵抗258によって終端されている。この関係で、図12に示されたメモリコントローラ25及びメモリデバイス26の受端部では終端されていない。
図12において、マザーボード20及び各メモリモジュール21におけるバス配線層250及び260の特性インピーダンスZoは54Ω、各スタブ抵抗256、266は20Ω、更に、終端抵抗258は27Ωであった。また、バイパスコンデンサ51、52、及び、53はそれぞれ0.1μFであった。
図示された半導体メモリ装置は、マザーボード20上のバス配線層250のうち、各コネクタ22に近接した位置には、図11を参照して説明されたバイパスコンデンサ51が接続されている。このように、コネクタ22の近傍、即ち、多層配線層のプレーンの切替位置近傍にバイパスコンデンサ51を設置することにより、図11を参照して説明したように、帰還電流の乱れによる電圧波形の劣化を軽減でき、信号品質を向上させることができる。
図13を参照すると、本発明の更に別の実施形態に係る半導体メモリ装置は、図12に示された終端抵抗258を取り除き、メモリコントローラ25、メモリデバイスにおける受端部で終端している点以外、図12の構成と同様である。図13に示すように、バス配線層250の受端に終端抵抗258を設けなくても、図12と同様な効果が得られた。この場合、メモリコントローラ25及びメモリデバイス26内には、リード、ライト等に応じてオンオフするアクティブ終端を備えていることが望ましい。
図12のバス伝送構成をより具体的に説明すると、受端が終端されていないバス伝送構成においても、一般的に数百MHz以上の高周波において、帰還電流はバス配線層に対向する導電層のバス配線層直下部分に局在して流れる。このため、バス配線層と当該バス配線層直下部分の導電層との間に、複数のバイパスコンデンサ51を設けることにより、帰還電流経路を確保することができ、この結果、信号の電圧波形の劣化を防止できるものと考えられる。
尚、図2、図5、図12では、具体的な数値を上げて説明したが、本発明は、何等、これに限定されるものでないことは明らかである。