JP2005044873A - Method for manufacturing semiconductor device, and semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、横型の電界効果トランジスタ(Lateral Diffused Metal Oxide Semiconductor Field Effect Transistor:LDMOS・FET)を有する半導体装置の製造方法および半導体装置に適用して有効な技術に関する。
【0002】
【従来の技術】
LDMOS・FET(以下、単にLDMOSと記す)は、バイアス回路の簡素化、高電力利得など様々な長所をもたらすことから、近年バイポーラ・トランジスタに代わり、携帯電話基地局またはデジタル・テレビ放送局送信機の高周波電力増幅に用いられている。
【0003】
LDMOSは、p+基板上に成長させたpエピタキシャル層に形成され、ゲート、ゲート端部下に達するn+ソース領域、ゲート端部下に達するn−ドレイン領域、ゲート端部からn−ドレイン領域分だけ離れたn+ドレイン領域、n+ソース領域およびチャネル領域を囲むpウェルによって構成されている。このようにLDMOSでは、ゲート耐圧およびホットエレクトロン対策としてドレイン側での電界集中を避けるために、ドレイン側に不純物濃度が相対的に低いn−ドレイン領域を設けており、ソース側とドレイン側が非対称の構造となっている。
【0004】
例えば、オフセット領域は、砒素のドーズ量5×1012cm−2がイオン注入され、シリコン基板の上面にゲート電極から面方向に0.4μmの長さに形成され、中濃度層は、砒素のドーズ量2×1014cm−2のイオン注入で形成され、シリコン基板上面にゲート絶縁膜とオフセット領域との間に10μmの長さで介挿された高耐圧MOSFETが開示されている(例えば特許文献1参照)。
【0005】
【特許文献1】
特開平11−186543号公報
【0006】
【発明が解決しようとする課題】
RFパワーモジュールのアンプを構成するLDMOSでは、▲1▼小型化、▲2▼相対的に高い相互コンダクタンス(以下、Gmと記す)、▲3▼ゲートバイアス依存性が小さいGmなどが要求される。ところで、近年デジタル携帯電話の無線通信方式としてGSM(Global System for Mobile Communication)方式に代わりGSM/EDGE(Enhances Data GSM Environment)方式の使用が始まっており、このGSM/EDGE方式はCDMA(Code Division Multiple Access)方式と同様に、Gmの線形性が重視される。ここでいう線形性とは、増幅時の信号の高調波歪みが小さいことを意味しており、LDMOSとしては増幅の基本であるGmが信号振幅に依らずほぼ一定であることが望まれる。すなわちLDMOSのゲートバイアス(以下、Vgと記す)とGmとの関係において、Vgの広い範囲でほぼ一定のGmが得られることが重要である。
【0007】
しかしながら、n+ソース領域からなるソースとn−およびn+ドレイン領域からなるドレインとを備えるLDMOSにおいて、本発明者らは以下の問題点を見いだした。
【0008】
図15に、本発明者らが検討したゲート長が0.3μmのLDMOSおよびゲート長が0.23μmのLDMOSのGmとVgとの関係を示す。図に示すように、電源電圧を一定としてLDMOSのゲート長を0.3μmから0.23μmへ縮小すると、走行方向の電界強度が増加することによって電子の走行速度が向上し、LDMOSのGmが向上する。しかし、ゲート長が0.23μmのLDMOSでは、大信号を扱うパワー段での動作領域において、Vgが増加するに従いGmは減少し、Vgの変動に応じてGmが大きく変動する。
【0009】
本発明の目的は、相対的に高く、かつVgの広い範囲でVg依存性が相対的に小さいGmが得られるLDMOSを実現することのできる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明は、p型の基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、基板にn型不純物を導入することにより、LDMOSのドレイン側の基板にn+型の第1半導体領域を形成する工程と、基板上に絶縁膜を形成する工程と、絶縁膜を形成した状態で、基板にp型不純物を導入することにより、LDMOSのドレイン側の基板にp+型の第2半導体領域を形成して、ゲート電極の端部下のドレイン側の基板にn+型の第1半導体領域からなる高濃度層を配置し、n+型の第1半導体領域とp+型の第2半導体領域とが重なる領域にn−型の低濃度層を配置する工程と、基板にn型不純物を導入することにより、LDMOSのドレイン側の基板にn+型の第3半導体領域をドレイン側のゲート電極の端部から所定の距離をおいて形成する工程とを有するものである。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0014】
(実施の形態1)
まず、本発明者らが見いだしたGm劣化の推定原因を説明する。LDMOSでは、Vgを+側に徐徐に大きくすると、ゲート直下の電子濃度が徐徐に大きくなり、n−ドレイン領域の電子濃度と同等程度となる。その時、n−ドレイン領域でのドレイン電圧のドロップが大きくなり、チャネル内の電子から見ると、あたかもゲート直下とn−ドレイン領域とを合わせた領域がゲート下であるかのように電界分布が変わる長ゲート効果が現れる。
【0015】
ところで、ドレイン電圧によってチャネルに掛かる横方向電界Eは、一般に式(1)で表される。
【0016】
E=Vds/d 式(1)
ここで、Vdsはドレイン電圧、dは実効的なチャネル長であり、ドレイン電圧が一定の場合、実効的なチャネル長が大きくなるに従って横方向電界は小さくなる。上記長ゲート効果では、Vgが大きくなるとゲート両端部に印加するべきドレイン電圧がn−ドレイン領域を含めた広い領域に印加されてしまう。このため、実効的なチャネル長が大きくなり、ゲート下のチャネルに掛かる横方向電界は小さくなる。
【0017】
また、Gmは、一般に式(2)で表される。
【0018】
Gm=q・Ns・W・V(E) 式(2)
ここで、Nsは電荷密度、Wはチャネル幅である。V(E)は、図1に示すように、横方向電界を関数として表される電子のドリフト速度であり、横方向電界が小さくなるに従ってV(E)も小さくなる。このため、Vgが大きい場合は、長ゲート効果により横方向電界が小さくなり、平均電子走行速度の向上が得られず、Gmが劣化すると考えられる。
【0019】
そこで、本実施の形態1においては、長ゲート効果を抑制することのできるLDMOSを実現する方法を説明する。以下、本実施の形態1であるnチャネル型のLDMOSの製造方法を図2〜図9に示す半導体基板の要部断面図を用いて工程順に説明する。なおnチャネル型のLDMOSをnLDMOSと略す。
【0020】
まず、図2に示すように、基板1を用意する。この段階の基板1は、半導体ウエハと称する平面略円形状の部材からなり、基板本体1aと、その主面に形成された半導体層1bと、基板本体1aの裏面に形成された絶縁層2とを有している。基板本体1aは、例えばチョクラルスキー法等のような結晶引き上げ法により形成されたp+型のシリコン単結晶からなり、その抵抗率は、例えば3〜6mΩcm程度である。半導体層1bは、例えばエピタキシャル法により形成されたp型のシリコン単結晶からなり、その厚さは、例えば3μm程度、その抵抗率は、例えば18Ωcm〜23Ωcm程度である。基板1の裏面の絶縁層2は、基板1の裏面を汚染および破損などから保護する機能を有する。
【0021】
次に、半導体層1bの主面上にフォトリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、例えばホウ素等のようなp型不純物イオンを半導体層1bに選択的に導入することにより、p++型の半導体領域3を形成する。このp++型の半導体領域3は半導体層1bの主面から基板本体1aまで達するように形成されており、基板本体1aと電気的に接続される。その後、そのレジストパターンを除去した後、半導体層1bの主面に、例えば酸化シリコンからなるフィールド絶縁膜4をLOCOS(Local Oxidization of Silicon)法により形成する。このフィールド絶縁膜4が形成された領域を分離領域として規定することができ、それ以外の領域を素子形成領域(活性領域)として規定することができる。
【0022】
次に、半導体層1bの主面上にフォトリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、例えばホウ素等のようなp型不純物イオンを半導体層1bに選択的に導入することにより、pウェル5を形成する。pウェル5はnLDMOSのチャネル領域になる部分でもある。
【0023】
次に、図3に示すように、基板1に対して洗浄処理を施して半導体層1bの主面の清浄面を露出させた状態で、例えばウエット酸化処理を施すことにより、半導体層1bの活性領域主面上に、例えば厚さ11nm程度の酸化シリコンからなるゲート絶縁膜6aを形成する。続いて基板1の主面上に、例えば低抵抗なシリコン多結晶等のような導体膜、タングステンシリサイド等のようなシリサイド膜および酸化シリコン等のようなキャップ絶縁膜を下層から順にCVD(Chemical Vapor Deposition)法等により堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導体膜とシリサイド膜とからなるゲート電極7およびキャップ絶縁膜8を形成する。ゲート電極7のゲート長は相対的に短く、例えば0.2μm程度であり、ゲート長を相対的に短くすることにより、ゲート電極7下の電子の走行速度を上げて、Gmを向上させる。
【0024】
その後、基板1に対してライト酸化処理を施すことにより、ゲート電極7の形成工程で若干エッチングされたゲート絶縁膜6aの端部を補修する。この時、ゲート電極7の周囲の基板1の活性領域主面上にゲート絶縁膜6bが形成される。
【0025】
次に、図4に示すように、基板1の主面上に、nLDMOSのドレイン領域が露出され、それ以外が覆われるようなレジストパターンRP1をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばリン等のようなn型不純物を半導体層1bにイオン注入することにより、ドレイン領域にn+型の半導体領域9を形成する。n+型の半導体領域9は、その端部がゲート電極7のドレイン側端部に重なる(ほぼ一致する)ように形成される。この時の不純物イオンの打ち込みエネルギーは、例えば40KeV程度、ドーズ量は、例えば1×1014cm−2程度、飛程は、例えば50nm程度であり、n+型の半導体領域9の基板1の表面からの深さは、例えば70nm程度である。続いてレジストパターンRP1を除去する。
【0026】
次に、図5に示すように、基板1の主面上に、nLDMOSのソース領域が露出され、それ以外が覆われるようなレジストパターンRP2をフォトリソグラフィ技術により形成した後、これをマスクとして、例えば砒素等のようなn型不純物を半導体層1bにイオン注入することにより、ソース領域に浅いn+型の半導体領域10を形成する。n+型の半導体領域10は、その端部がゲート電極7のソース側端部に重なる(ほぼ一致する)ように形成される。続いてレジストパターンRP2をマスクとして、例えばホウ素等のようなp型不純物を半導体層1bにイオン注入することにより、n+型の半導体領域10の下部にp−型のハロー層11を形成する。p−型のハロー層11は、短チャネル効果を抑制または防止する領域であり、この不純物導入工程では、不純物イオンを基板1の主面に対して斜めになるような方向から注入する。その後、レジストパターンRP2を除去し、続いて基板1に対して例えばRTA(Rapid Thermal Anneal)等のようなアニール処理を施す。
【0027】
次に、図6に示すように、基板1の主面上に、例えば酸化シリコン等からなる薄い絶縁膜12をCVD法等により堆積する。絶縁膜12の厚さは、例えば10〜30nm程度である。続いてnLDMOSのドレイン領域が露出され、それ以外が覆われるようなレジストパターンRP3をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばホウ素等のようなp型不純物を半導体層1bにイオン注入することにより、ドレイン領域にp+型の半導体領域13を形成する。p+型の半導体領域13は、その端部が上記絶縁膜12分だけゲート電極7から離れた位置に形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば15KeV程度、ドーズ量は、例えば0.9×1014cm−2程度、飛程は、例えば50nm程度であり、p+型の半導体領域13の基板1の表面からの深さは、例えば75nm程度である。続いてレジストパターンRP3を除去する。
【0028】
ここで、不純物導入工程でのドーズ量が1×1014cm−2程度のn+型の半導体領域9は、その端部がゲート電極7のドレイン側端部に重なるように形成され、不純物導入工程でのドーズ量が0.9×1014cm−2程度のp+型の半導体領域13は、その端部が絶縁膜12分だけゲート電極7から離れた位置に形成される。従ってn+型の半導体領域9とp+型の半導体領域13とが重なる領域には、互いの不純物がキャンセルし合うことによって低濃度層(n−型の半導体領域)が形成され、n+型の半導体領域9とp+型の半導体領域13とが重ならない領域、すなわち上記低濃度層とゲート電極7下のチャネル領域との間には10〜30nm程度の幅でn+型の半導体領域9が残り、低濃度層よりも約1桁程度不純物濃度が高い高濃度層(図中、網掛けのハッチングで示す)が形成される。
【0029】
従って、nLDMOSの動作時にVgを大きくしても、ドレイン側のゲート電極7端部下に形成された高濃度層(n+型の半導体領域9)により長ゲート効果が抑制できて、Gmの劣化を防ぐことができる。すなわち、Vgの電位変化の影響を高濃度層(n+型の半導体領域9)によってシールドすることができるので、n+型の半導体領域9の不純物とp+型の半導体領域13の不純物とが互いにキャンセルし合うことにより形成された低濃度層はVgに依らず、一定の抵抗体として見ることができる。一方ドレイン領域では、低濃度層によってドレイン耐圧を大きくする構造を維持することができる。
【0030】
次に、図7に示すように、基板1の主面上に、ソース領域およびドレイン領域(ゲート電極7の端部から少し離れた一部分)が露出され、それ以外が覆われるようなレジストパターンRP4を形成した後、これをマスクとして、例えば砒素等のようなn型不純物を半導体層1bにイオン注入する。これにより、半導体層1bにドレイン用のn+型の半導体領域14aおよびソース用のn+型の半導体領域14bを形成する。ドレイン用のn+型の半導体領域14aは、その端部がゲート電極7から所定の距離離れた位置に形成されている。またソース用のn+型の半導体領域14bは、その端部がn+型の半導体領域10分だけゲート電極7から離れた位置に形成されている。以上のようにしてnLDMOSを形成する。続いてレジストパターンRP4を除去する。
【0031】
次に、図8に示すように、絶縁膜12は残したまま、基板1の主面上に、LDMOS形成領域の一部が露出され、それ以外が覆われるようなレジストパターン(図示せず)を形成した後、これをマスクとして、例えばホウ素等のようなp型不純物を半導体層1bにイオン注入することにより、nLDMOS形成領域にp+型の半導体領域15を形成する。なお、このp+型の半導体領域15はp+型の半導体領域3と接続されており、これを通じて基板本体1aと電気的に接続されている。
【0032】
次に、図9に示すように、上記レジストパターンを除去した後、基板1に対して例えばRTA等のようなアニール処理を施す。続いて絶縁膜12は残したまま、基板1の主面上に、例えば酸化シリコンからなる絶縁膜16をCVD法等により堆積した後、絶縁膜16,12およびゲート絶縁膜6bに半導体層1bに達するコンタクトホールCNTをフォトリソグラフィ技術およびドライエッチング技術により形成する。続いて基板1の主面上に、例えば窒化チタン膜をスパッタリング法により堆積し、さらにその上にタングステン膜をCVD法等によって堆積した後、タングステン膜をエッチバックすることにより、コンタクトホールCNTの内部にプラグPLを形成する。
【0033】
次に、基板1の主面上に、例えばチタン膜、アルミニウム−シリコン−銅合金膜、チタン膜および窒化チタン膜を下層から順にスパッタリング法により堆積する。続いて、その積層膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、第1層配線M1を形成する。これ以降は、通常の半導体装置の製造工程を経て、上記アンプ用の半導体チップを製造する。その後、この半導体チップをモジュール基板上に、他の半導体チップおよび電子部品とともに搭載してRFパワーモジュールを組み立てる。
【0034】
図10に、本実施の形態1であるドレイン側のゲート電極7端部下に高濃度層(n+型の半導体領域9)を設けたゲート長0.23μmのLDMOSのGmとVgとの関係を示す。比較のために、上記高濃度層を設けないゲート長0.23μmのLDMOSのGmとVgとの関係を示す。高濃度層を設けないLDMOSでは、大信号を扱うパワー段での動作領域において、Vgが増加するに従いGmは減少し、Vgの変動に応じてGmが大きく変動する。これに対して、高濃度層を設けたLDMOSでは、GmとVgとの関係はより平坦な特性となる。
【0035】
なお、本実施の形態1では、n+型の半導体領域9を形成する不純物導入工程において不純物イオンの打ち込みエネルギーを40keV、ドーズ量を1×1014cm−2とし、p+型の半導体領域13を形成する不純物導入工程において不純物イオンの打ち込みエネルギーを15keV、ドーズ量を0.9×1014cm−2としたが、これに限定されるものではなく、ドレイン側に形成される低濃度層および高濃度層において所望する不純物濃度および深さがそれぞれ得られるように、不純物導入工程の各条件を調整することができる。
【0036】
このように、本実施の形態1によれば、ゲート電極7のゲート長を相対的に短くし、さらにドレイン側のゲート電極7端部下に高濃度層(n+型の半導体領域9)を形成して、nLDMOSの動作時の長ゲート効果を抑制することにより、相対的に高く、かつVgの広い範囲でVg依存性が相対的に小さいGmを得ることができる。
【0037】
(実施の形態2)
本実施の形態2であるnチャネル型のLDMOSの製造方法を図11〜図14に示す半導体基板の要部断面図を用いて簡単に説明する。ここでは、LDMOSのゲート電極の側壁に形成されたサイドウォールを利用して不純物イオンを打ち分けることにより、ドレイン側のゲート電極端部下の半導体層にn+型の高濃度層を形成する。
【0038】
まず、図11に示すように、p+型のシリコン単結晶からなり、例えば抵抗率5mΩcm程度の基板本体1aと、p型のシリコン単結晶からなり、例えば厚さ2μm程度の半導体層1bとを有する基板1を用意する。続いて前記実施の形態1と同様にして、p++型の半導体領域3、pウェル5を順次形成した後、半導体層1bに、例えば厚さ11nm程度の酸化シリコンからなるゲート絶縁膜6を形成し、さらに例えばゲート長0.2〜0.25μm程度のゲート電極7を形成する。
【0039】
次に、半導体層1bのドレイン領域にn+型の半導体領域17をn型不純物のイオン注入により形成する。n+型の半導体領域17は、その端部がゲート電極7のドレイン側端部に重なる(ほぼ一致する)ように形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば40KeV程度、ドーズ量は、例えば1×1014cm−2程度である。続いて半導体層1bのソース領域に浅いn+型の半導体領域10を形成し、さらにn+型の半導体領域10の下部にp−型のハロー層11を形成する。n+型の半導体領域10は、その端部がゲート電極7のドレイン測端部に重なる(ほぼ一致する)ように形成する。
【0040】
次に、図12に示すように、基板1の主面上に、例えば酸化シリコン等からなる絶縁膜をCVD法等により堆積した後、この絶縁膜をエッチングして、ゲート電極7の側壁にサイドウォール18を形成する。サイドウォール18のスペーサ長は、例えば10〜30nm程度である。続いてnLDMOSのドレイン領域が露出され、それ以外が覆われるようなレジストパターンRP5をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばホウ素等のようなp型不純物を半導体層1bにイオン注入することにより、ドレイン領域にp+型の半導体領域19を形成する。p+型の半導体領域19は、その端部が上記サイドウォール18分だけゲート電極7から離れた位置に形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば15KeV程度、ドーズ量は、例えば0.9×1014cm−2程度である。続いてレジストパターンRP5を除去する。
【0041】
これにより、n+型の半導体領域17とp+型の半導体領域19とが重なる領域には低濃度層(n−型の半導体領域)が形成され、n+型の半導体領域17とp+型の半導体領域19とが重ならない領域、すなわち上記低濃度層とゲート電極7下のチャネル領域との間には、10〜30nm程度の幅でn+型の半導体領域17からなる高濃度層(図中、網掛けのハッチングで示す)が形成される。
【0042】
次に、図13に示すように、前記実施の形態1と同様にして、半導体層1bにドレイン用のn+型の半導体領域14aおよびソース用のn+型の半導体領域14bを形成する。以上のようにしてnLDMOSを形成する。続いてp+型の半導体領域3と接続するp+型の半導体領域15を半導体層1bに形成する。
【0043】
次に、図14に示すように、第1層配線M1を形成し、さらにその上層に第2層配線M2を形成する。その後、第2層配線M2上を絶縁膜20で覆い、続いて基板1の裏面に裏面ソース電極21を形成する。
【0044】
このように、本実施の形態2によれば、ゲート電極7の側壁に形成したサイドウォール18を用いて、ドレイン側のゲート電極7端部下に長ゲート効果を抑制する高濃度層(n+型の半導体領域17)を形成することができる。
【0045】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0046】
例えば、前記実施の形態では、デジタル携帯電話に用いられるRFパワーモジュールのアンプを構成するLDMOSに適用した場合について説明したが、それに限定されるのもではなく、いかなるLDMOSにも適用することができる。
【0047】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0048】
ゲート電極のゲート長を相対的に短くし、さらにドレイン側のゲート電極端部下に高濃度層を形成して長ゲート効果を抑制することにより、相対的に高く、かつVgの広い範囲でVg依存性が相対的に小さいGmが得られるLDMOSを実現することができる。
【図面の簡単な説明】
【図1】電子のドリフト速度と横方向電界との関係を示すグラフ図である。
【図2】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図3】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図4】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図5】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図6】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図7】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図8】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図9】本発明の実施の形態1であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図10】本発明の実施の形態1であるLDMOSのGmとVgとの関係から発明の効果を示すグラフ図である。
【図11】本発明の実施の形態2であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図12】本発明の実施の形態2であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図13】本発明の実施の形態2であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図14】本発明の実施の形態2であるnLDMOSの製造方法を示す半導体基板の要部断面図である。
【図15】本発明者らが検討したLDMOSのGmとVgとの関係を示すグラフ図である。
【符号の説明】
1 基板
1a 基板本体
1b 半導体層
2 絶縁層
3 半導体領域
4 フィールド絶縁膜
5 pウェル
6 ゲート絶縁膜
6a ゲート絶縁膜
6b ゲート絶縁膜
7 ゲート電極
8 キャップ絶縁膜
9 半導体領域
10 半導体領域
11 ハロー層
12 絶縁膜
13 半導体領域
14a 半導体領域
14b 半導体領域
15 半導体領域
16 絶縁膜
17 半導体領域
18 サイドウォール
19 半導体領域
20 絶縁膜
21 裏面ソース電極
RP1 レジストパターン
RP2 レジストパターン
RP3 レジストパターン
RP4 レジストパターン
RP5 レジストパターン
CNT コンタクトホール
PL プラグ
M1 第1層配線
M2 第2層配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device technology, and more particularly, to a method for manufacturing a semiconductor device having a lateral field effect transistor (Lateral Diffused Metal Oxide Semiconductor Field Effect Transistor: LDMOS-FET) and the semiconductor device. It relates to effective technology.
[0002]
[Prior art]
LDMOS FET (hereinafter simply referred to as LDMOS) brings various advantages such as simplification of the bias circuit and high power gain, and in recent years, instead of bipolar transistors, mobile phone base stations or digital TV broadcast station transmitters. Is used for high frequency power amplification.
[0003]
LDMOS is p + N is formed in the p epitaxial layer grown on the substrate and reaches the gate and the gate end. + N reaching the source region, below the gate edge − Drain region, n from gate edge − N separated by the drain region + Drain region, n + A p-well surrounding the source region and the channel region is formed. As described above, in the LDMOS, in order to avoid electric field concentration on the drain side as a countermeasure against gate breakdown voltage and hot electrons, an n-type impurity concentration is relatively low on the drain side. − A drain region is provided, and the source side and the drain side have an asymmetric structure.
[0004]
For example, the offset region is an arsenic dose of 5 × 10 12 cm -2 Is implanted into the upper surface of the silicon substrate to a length of 0.4 μm in the surface direction from the gate electrode, and the intermediate concentration layer has an arsenic dose of 2 × 10 14 cm -2 A high breakdown voltage MOSFET is disclosed which is formed by ion implantation and is inserted on the upper surface of a silicon substrate with a length of 10 μm between a gate insulating film and an offset region (see, for example, Patent Document 1).
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-186543
[0006]
[Problems to be solved by the invention]
In an LDMOS that constitutes an amplifier of an RF power module, (1) downsizing, (2) relatively high mutual conductance (hereinafter referred to as Gm), and (3) Gm with small gate bias dependency are required. By the way, in recent years, the GSM / EDGE (Enhances Data GSM Environment) system has begun to replace the GSM (Global System for Mobile Communication) system as a wireless communication system for digital mobile phones. Similar to the (Access) method, importance is attached to the linearity of Gm. Here, the linearity means that the harmonic distortion of the signal at the time of amplification is small, and it is desirable for LDMOS that Gm, which is the basis of amplification, is substantially constant regardless of the signal amplitude. That is, in the relationship between the gate bias (hereinafter referred to as Vg) of LDMOS and Gm, it is important to obtain a substantially constant Gm over a wide range of Vg.
[0007]
However, n + Source consisting of source region and n − And n + In the LDMOS having a drain composed of a drain region, the present inventors have found the following problems.
[0008]
FIG. 15 shows the relationship between Gm and Vg of the LDMOS having a gate length of 0.3 μm and the LDMOS having a gate length of 0.23 μm investigated by the present inventors. As shown in the figure, when the gate length of the LDMOS is reduced from 0.3 μm to 0.23 μm with the power supply voltage kept constant, the electric field strength in the traveling direction increases and the electron traveling speed improves, and the LDMOS Gm improves. To do. However, in an LDMOS with a gate length of 0.23 μm, Gm decreases as Vg increases in the operating region in the power stage that handles large signals, and Gm varies greatly according to changes in Vg.
[0009]
An object of the present invention is to provide a technique capable of realizing an LDMOS that can obtain a relatively high Gm with a relatively high Vg dependency in a wide range of Vg.
[0010]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0012]
The present invention includes a step of forming a gate insulating film on a p-type substrate, a step of forming a gate electrode on the gate insulating film, and introducing an n-type impurity into the substrate to thereby form a substrate on the drain side of the LDMOS. n + Forming a first semiconductor region of the mold, forming an insulating film on the substrate, and introducing a p-type impurity into the substrate in a state where the insulating film is formed, thereby forming a p-type impurity on the drain-side substrate of the LDMOS. + Forming a second semiconductor region of the type, and forming n on the drain side substrate under the end of the gate electrode + A high concentration layer composed of a first semiconductor region of the type + Type first semiconductor region and p + N in the region overlapping the second semiconductor region of the mold − A step of disposing a low-concentration type layer, and introducing an n-type impurity into the substrate, so that an n-type impurity is applied to the substrate on the drain side of the LDMOS. + Forming a third semiconductor region of the mold at a predetermined distance from the end of the gate electrode on the drain side.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0014]
(Embodiment 1)
First, an estimated cause of Gm degradation found by the present inventors will be described. In LDMOS, when Vg is gradually increased to the + side, the electron concentration immediately below the gate gradually increases, and n − This is equivalent to the electron concentration in the drain region. At that time, n − When the drain voltage drop in the drain region becomes large and seen from the electrons in the channel, it appears as if n − A long gate effect appears in which the electric field distribution changes as if the region combined with the drain region is under the gate.
[0015]
By the way, the lateral electric field E applied to the channel by the drain voltage is generally represented by the formula (1).
[0016]
E = Vds / d Formula (1)
Here, Vds is a drain voltage, and d is an effective channel length. When the drain voltage is constant, the lateral electric field decreases as the effective channel length increases. In the long gate effect, when Vg increases, the drain voltage to be applied to both ends of the gate is n − It is applied to a wide region including the drain region. This increases the effective channel length and reduces the lateral electric field applied to the channel under the gate.
[0017]
Gm is generally represented by the formula (2).
[0018]
Gm = q · Ns · W · V (E) Equation (2)
Here, Ns is the charge density, and W is the channel width. As shown in FIG. 1, V (E) is an electron drift velocity expressed as a function of the lateral electric field, and V (E) decreases as the lateral electric field decreases. For this reason, when Vg is large, the lateral electric field becomes small due to the long gate effect, the improvement of the average electron traveling speed cannot be obtained, and Gm is considered to deteriorate.
[0019]
Therefore, in the first embodiment, a method for realizing an LDMOS capable of suppressing the long gate effect will be described. Hereinafter, a method for manufacturing the n-channel type LDMOS according to the first embodiment will be described in the order of steps with reference to cross-sectional views of relevant parts of the semiconductor substrate shown in FIGS. Note that n-channel LDMOS is abbreviated as nLDMOS.
[0020]
First, as shown in FIG. 2, a
[0021]
Next, after a resist pattern is formed on the main surface of the
[0022]
Next, after a resist pattern is formed on the main surface of the
[0023]
Next, as shown in FIG. 3, the
[0024]
Thereafter, a light oxidation process is performed on the
[0025]
Next, as shown in FIG. 4, a resist pattern RP <b> 1 is formed on the main surface of the
[0026]
Next, as shown in FIG. 5, a resist pattern RP2 is formed on the main surface of the
[0027]
Next, as shown in FIG. 6, a thin insulating
[0028]
Here, the dose in the impurity introduction step is 1 × 10 14 cm -2 Degree n + The
[0029]
Therefore, even if Vg is increased during the operation of the nLDMOS, the high concentration layer (n + The long gate effect can be suppressed by the type semiconductor region 9), and the deterioration of Gm can be prevented. That is, the influence of the potential change of Vg is applied to the high concentration layer (n + N can be shielded by the semiconductor region 9) of the mold +
[0030]
Next, as shown in FIG. 7, on the main surface of the
[0031]
Next, as shown in FIG. 8, a resist pattern (not shown) in which a part of the LDMOS formation region is exposed on the main surface of the
[0032]
Next, as shown in FIG. 9, after removing the resist pattern, the
[0033]
Next, on the main surface of the
[0034]
FIG. 10 shows a high concentration layer (n) under the end of the
[0035]
In the first embodiment, n + In the impurity introduction step for forming the
[0036]
Thus, according to the first embodiment, the gate length of the
[0037]
(Embodiment 2)
A manufacturing method of the n-channel type LDMOS which is the second embodiment will be briefly described with reference to cross-sectional views of the main part of the semiconductor substrate shown in FIGS. Here, n ions are separated by utilizing the sidewall formed on the sidewall of the gate electrode of the LDMOS, thereby forming an n layer on the semiconductor layer below the end of the gate electrode on the drain side. + A high concentration layer of the mold is formed.
[0038]
First, as shown in FIG. + A
[0039]
Next, n is formed in the drain region of the
[0040]
Next, as shown in FIG. 12, after an insulating film made of, for example, silicon oxide is deposited on the main surface of the
[0041]
As a result, n +
[0042]
Next, as shown in FIG. 13, in the same manner as in the first embodiment, n for drain is formed in the
[0043]
Next, as shown in FIG. 14, the first layer wiring M1 is formed, and further the second layer wiring M2 is formed thereon. Thereafter, the second-layer wiring M <b> 2 is covered with the insulating
[0044]
As described above, according to the second embodiment, the
[0045]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0046]
For example, in the above-described embodiment, the case where the present invention is applied to an LDMOS that constitutes an amplifier of an RF power module used in a digital cellular phone has been described. However, the present invention is not limited to this and can be applied to any LDMOS. .
[0047]
【The invention's effect】
Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0048]
By relatively shortening the gate length of the gate electrode and forming a high-concentration layer below the end of the gate electrode on the drain side to suppress the long gate effect, it is relatively high and depends on Vg in a wide range of Vg. It is possible to realize an LDMOS capable of obtaining a Gm having a relatively low property.
[Brief description of the drawings]
FIG. 1 is a graph showing a relationship between an electron drift velocity and a lateral electric field.
FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing an nLDMOS according to the first embodiment of the present invention.
3 is a cross-sectional view of the essential part of the semiconductor substrate showing the method of manufacturing nLDMOS which is
4 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the nLDMOS according to the first embodiment of the present invention. FIG.
5 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the nLDMOS according to the first embodiment of the present invention. FIG.
6 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the nLDMOS according to the first embodiment of the present invention. FIG.
7 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the nLDMOS according to the first embodiment of the present invention. FIG.
8 is a fragmentary cross-sectional view of the semiconductor substrate showing the method of manufacturing the nLDMOS according to the first embodiment of the present invention. FIG.
FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the nLDMOS according to the first embodiment of the present invention.
FIG. 10 is a graph showing the effect of the invention from the relationship between Gm and Vg of the LDMOS according to the first embodiment of the present invention.
FIG. 11 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing an nLDMOS according to a second embodiment of the present invention.
12 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing an nLDMOS according to a second embodiment of the present invention. FIG.
13 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing an nLDMOS according to a second embodiment of the present invention. FIG.
FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing an nLDMOS according to
FIG. 15 is a graph showing the relationship between Gm and Vg of LDMOS examined by the inventors.
[Explanation of symbols]
1 Substrate
1a Board body
1b Semiconductor layer
2 Insulating layer
3 Semiconductor area
4 Field insulation film
5 p-well
6 Gate insulation film
6a Gate insulation film
6b Gate insulation film
7 Gate electrode
8 Cap insulation film
9 Semiconductor area
10 Semiconductor region
11 Hello layer
12 Insulating film
13 Semiconductor region
14a Semiconductor region
14b Semiconductor region
15 Semiconductor region
16 Insulating film
17 Semiconductor region
18 sidewall
19 Semiconductor area
20 Insulating film
21 Backside source electrode
RP1 resist pattern
RP2 resist pattern
RP3 resist pattern
RP4 resist pattern
RP5 resist pattern
CNT contact hole
PL plug
M1 first layer wiring
M2 Second layer wiring
Claims (6)
(a)第1導電型の基板上にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(c)前記基板に第1不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型とは反対の第2導電型の第1半導体領域を形成する工程と、
(d)前記基板上に絶縁膜を形成する工程と、
(e)前記絶縁膜を形成した状態で、前記基板に第2不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型の第2半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第1半導体領域からなる高濃度層を配置し、前記第1半導体領域と前記第2半導体領域とが重なる領域に前記第2導電型の低濃度層を配置する工程と、
(f)前記基板に第3不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第2導電型の第3半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有することを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device having a lateral field effect transistor,
(A) forming a gate insulating film on the first conductivity type substrate;
(B) forming a gate electrode on the gate insulating film;
(C) forming a first semiconductor region of a second conductivity type opposite to the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a first impurity into the substrate;
(D) forming an insulating film on the substrate;
(E) forming a second semiconductor region of the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a second impurity into the substrate in a state where the insulating film is formed; A high-concentration layer made of the first semiconductor region is disposed on a drain-side substrate below the end of the gate electrode, and the second-conductivity-type low-concentration layer is formed in a region where the first semiconductor region and the second semiconductor region overlap each other. A step of arranging
(F) By introducing a third impurity into the substrate, the third semiconductor region of the second conductivity type is separated from the end of the gate electrode on the drain side by a predetermined distance on the substrate on the drain side of the field effect transistor. And a step of forming the semiconductor device.
(a)第1導電型の基板上にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(c)前記基板に第1不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型とは反対の第2導電型の第1半導体領域を形成する工程と、
(d)前記基板上に絶縁膜を形成する工程と、
(e)前記絶縁膜を形成した状態で、前記基板に第2不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型の第2半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第1半導体領域からなる高濃度層を配置し、前記第1半導体領域と前記第2半導体領域とが重なる領域に前記第2導電型の低濃度層を配置する工程と、
(f)前記基板に第3不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第2導電型の第3半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有し、
前記絶縁膜の厚さは10〜30nm程度であることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device having a lateral field effect transistor,
(A) forming a gate insulating film on the first conductivity type substrate;
(B) forming a gate electrode on the gate insulating film;
(C) forming a first semiconductor region of a second conductivity type opposite to the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a first impurity into the substrate;
(D) forming an insulating film on the substrate;
(E) forming a second semiconductor region of the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a second impurity into the substrate in a state where the insulating film is formed; A high-concentration layer made of the first semiconductor region is disposed on a drain-side substrate below the end of the gate electrode, and the second-conductivity-type low-concentration layer is formed in a region where the first semiconductor region and the second semiconductor region overlap each other. A step of arranging
(F) By introducing a third impurity into the substrate, the third semiconductor region of the second conductivity type is separated from the end of the gate electrode on the drain side by a predetermined distance on the substrate on the drain side of the field effect transistor. And forming a step,
The method of manufacturing a semiconductor device, wherein the insulating film has a thickness of about 10 to 30 nm.
(a)第1導電型の基板上にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(c)前記基板に第1不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型とは反対の第2導電型の第1半導体領域を形成する工程と、
(d)前記基板上に絶縁膜を形成した後、前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
(e)前記サイドウォールを形成した状態で、前記基板に第2不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型の第2半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第1半導体領域からなる高濃度層を配置し、前記第1半導体領域と前記第2半導体領域とが重なる領域に前記第2導電型の低濃度層を配置する工程と、
(f)前記基板に第3不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第2導電型の第3半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有することを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device having a lateral field effect transistor,
(A) forming a gate insulating film on the first conductivity type substrate;
(B) forming a gate electrode on the gate insulating film;
(C) forming a first semiconductor region of a second conductivity type opposite to the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a first impurity into the substrate;
(D) forming a sidewall on the sidewall of the gate electrode by etching back the insulating film after forming the insulating film on the substrate;
(E) forming a second semiconductor region of the first conductivity type in a substrate on a drain side of the field effect transistor by introducing a second impurity into the substrate in a state where the sidewall is formed; A high-concentration layer made of the first semiconductor region is disposed on a drain-side substrate below the end of the gate electrode, and the second-conductivity-type low-concentration layer is formed in a region where the first semiconductor region and the second semiconductor region overlap each other. A step of arranging
(F) By introducing a third impurity into the substrate, the third semiconductor region of the second conductivity type is separated from the end of the gate electrode on the drain side by a predetermined distance on the substrate on the drain side of the field effect transistor. And a step of forming the semiconductor device.
(a)第1導電型の基板上にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(c)前記基板に第1不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型とは反対の第2導電型の第1半導体領域を形成する工程と、
(d)前記基板上に絶縁膜を形成した後、前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
(e)前記サイドウォールを形成した状態で、前記基板に第2不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型の第2半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第1半導体領域からなる高濃度層を配置し、前記第1半導体領域と前記第2半導体領域とが重なる領域に前記第2導電型の低濃度層を配置する工程と、
(f)前記基板に第3不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第2導電型の第3半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成する工程とを有し、
前記サイドウォールのスペーサ長は10〜30nm程度であることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device having a lateral field effect transistor,
(A) forming a gate insulating film on the first conductivity type substrate;
(B) forming a gate electrode on the gate insulating film;
(C) forming a first semiconductor region of a second conductivity type opposite to the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a first impurity into the substrate;
(D) forming a sidewall on the sidewall of the gate electrode by etching back the insulating film after forming the insulating film on the substrate;
(E) forming a second semiconductor region of the first conductivity type in a substrate on a drain side of the field effect transistor by introducing a second impurity into the substrate in a state where the sidewall is formed; A high-concentration layer made of the first semiconductor region is disposed on a drain-side substrate below the end of the gate electrode, and the second-conductivity-type low-concentration layer is formed in a region where the first semiconductor region and the second semiconductor region overlap each other. A step of arranging
(F) By introducing a third impurity into the substrate, the third semiconductor region of the second conductivity type is separated from the end of the gate electrode on the drain side by a predetermined distance on the substrate on the drain side of the field effect transistor. And forming a step,
The method of manufacturing a semiconductor device, wherein a spacer length of the sidewall is about 10 to 30 nm.
(a)第1導電型の基板上にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上にゲート電極を形成する工程と、
(c)前記基板に第1不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型とは反対の第2導電型の第1半導体領域を形成する工程と、
(d)前記基板上に絶縁膜を形成する工程と、
(e)前記絶縁膜を形成した状態で、前記基板に第2不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、前記第1導電型の第2半導体領域を形成し、前記ゲート電極の端部下のドレイン側の基板に前記第1半導体領域からなる高濃度層を配置し、前記第1半導体領域と前記第2半導体領域とが重なる領域に前記第2導電型の低濃度層を配置する工程と、
(f)前記基板に第3不純物を導入することにより、前記電界効果トランジスタのドレイン側の基板に、ドレイン用の前記第2導電型の第3半導体領域をドレイン側の前記ゲート電極の端部から所定の距離をおいて形成するとともに、前記電界効果トランジスタのソース側の基板に、ソース用の前記第2導電型の第4半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device having a lateral field effect transistor,
(A) forming a gate insulating film on the first conductivity type substrate;
(B) forming a gate electrode on the gate insulating film;
(C) forming a first semiconductor region of a second conductivity type opposite to the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a first impurity into the substrate;
(D) forming an insulating film on the substrate;
(E) forming a second semiconductor region of the first conductivity type on the substrate on the drain side of the field effect transistor by introducing a second impurity into the substrate in a state where the insulating film is formed; A high-concentration layer made of the first semiconductor region is disposed on a drain-side substrate below the end of the gate electrode, and the second-conductivity-type low-concentration layer is formed in a region where the first semiconductor region and the second semiconductor region overlap each other. A step of arranging
(F) By introducing a third impurity into the substrate, the second conductive type third semiconductor region for the drain is formed on the drain side substrate of the field effect transistor from the end of the gate electrode on the drain side. Forming the second conductive type fourth semiconductor region for the source on the substrate on the source side of the field effect transistor, and forming the semiconductor device, wherein the method further comprises: Method.
(b)前記ゲート絶縁膜上に形成されたゲート電極と、
(c)前記ゲート電極直下に形成された第1導電型の第5半導体領域と、
(d)前記ゲート電極の側面に設けられた絶縁膜と、
(e)前記基板に形成された第1不純物濃度のドレイン領域であって、前記第1導電型とは反対の第2導電型とされ、前記ドレイン領域側の前記ゲート電極の端部から前記絶縁膜の厚さ分だけ離れた位置に設けられた低濃度層と、
(f)前記基板に形成されたドレイン領域であって、前記第1不純物濃度よりも高い第2不純物濃度とされ、前記ドレイン領域側の前記ゲート電極の端部から前記絶縁膜の厚さおよび前記低濃度層分だけ離れた位置に設けられた前記第2導電型の第3半導体領域と、
(g)前記第1不純物濃度よりも高い第3不純物濃度とされ、前記第5半導体領域と前記低濃度層との間の前記基板に形成された前記第2導電型の高濃度層とを有することを特徴とする半導体装置。A semiconductor device having a lateral field effect transistor, comprising: (a) a gate insulating film formed on a substrate;
(B) a gate electrode formed on the gate insulating film;
(C) a fifth semiconductor region of a first conductivity type formed immediately below the gate electrode;
(D) an insulating film provided on a side surface of the gate electrode;
(E) A drain region having a first impurity concentration formed on the substrate, the second conductivity type being opposite to the first conductivity type, and the insulation from the end of the gate electrode on the drain region side A low-concentration layer provided at a position separated by the thickness of the film;
(F) a drain region formed in the substrate, the second impurity concentration being higher than the first impurity concentration, and the thickness of the insulating film from the end of the gate electrode on the drain region side, and A third semiconductor region of the second conductivity type provided at a position separated by a low concentration layer;
(G) having a third impurity concentration higher than the first impurity concentration, and having the second conductivity type high concentration layer formed on the substrate between the fifth semiconductor region and the low concentration layer. A semiconductor device.
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2003
- 2003-07-24 JP JP2003200870A patent/JP2005044873A/en active Pending
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