JP2005044053A - Ｆｉｆｏメモリ制御システム、及び情報データ処理装置 - Google Patents
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Abstract
【課題】ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させる。
【解決手段】ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリのオーバーフロー対策として、予約領域に設定したＦＩＦＯメモリに書込みできる場合、その予約領域に対し書込みを行うように制御する渋滞監視制御回路を持たせる構成とする。
【選択図】 図１
【解決手段】ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリのオーバーフロー対策として、予約領域に設定したＦＩＦＯメモリに書込みできる場合、その予約領域に対し書込みを行うように制御する渋滞監視制御回路を持たせる構成とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置、及びＦＩＦＯメモリ制御システムに関する。
【０００２】
【従来の技術】
ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとして、データ送信時、データの古いものから順番に読出されるＦＩＦＯメモリが良く用いられる。このＦＩＦＯメモリは、読出し時にデータの古いものから順番に読出されることから、通信用ＬＳＩのバッファメモリと同様に、データ処理の順番など前後のデータも意識する必要のある情報データ処理装置において、効果的に使用することができる。一般にＦＩＦＯメモリは、自己のメモリ空き領域の状態を３段階に分別して外部に知らせている。メモリ領域が全て空いている状態をエンプティ、メモリ領域が半分空いている状態をハーフ・フル、メモリ領域が全て空いていない状態をフルとしている。
【０００３】
また、ＦＩＦＯメモリは、読出し時、データの古いものから順番に読出されるメリットの反面、読出しが行われない限り空きメモリ領域が増加しないため、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリがフルになる状態が頻繁に発生しやすくなる。ＦＩＦＯメモリがフルの状態でＣＰＵからＦＩＦＯメモリにライトアクセスがあると、ＦＩＦＯメモリではメモリアクセスエラーとなり、ＣＰＵのライトデータが無効となるデメリットがある。
【０００４】
このデメリットを解決するために、ＦＩＦＯメモリの空き領域を事前に把握することで、ＦＩＦＯメモリのＭｅｍｏｒｙ Ｆｕｌｌによるオーバーフロー対策を行う技術が知られている（例えば、特許文献１参照）。
【０００５】
しかし、この方法では、ＣＰＵのＦＩＦＯメモリへのライトアクセス時、ＣＰＵの実行ライトアクセス領域と、現在のＦＩＦＯメモリへのライトアクセス可能領域を比較し、ＦＩＦＯメモリへライトアクセスを実行すると、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌ によりオーバーフローになる場合は、ＦＩＦＯメモリへのライトアクセスを禁止している。このため、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリがフルになる状態が頻繁に発生しやすくなる状態が解消できず、ＣＰＵのＦＩＦＯメモリアクセスの負荷が増加するという問題があった。
【０００６】
【特許文献１】
特開２００１−２９０７００号公報
【０００７】
【発明が解決しようとする課題】
上記従来技術では、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用するＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリの空き領域を事前に把握することで、ＦＩＦＯメモリのＭｅｍｏｒｙ Ｆｕｌｌ によるオーバーフロー対策を行っているが、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌ の時、ＦＩＦＯメモリへのライトアクセスを禁止しており、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリがフルになる状態が頻繁に発生しやすくなり、ＣＰＵのＦＩＦＯメモリアクセスの負荷が増加するという問題があった。
【０００８】
本発明の目的は、ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させることにある。
【０００９】
【課題を解決するための手段】
上記目的を解決するために、本発明の実施態様は、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリのオーバーフロー（Ｍｅｍｏｒｙ Ｆｕｌｌ ）により、ＣＰＵのアクセスがメモリアクセスエラー（ライト無効）になることと、受信データ溢れを防止するのみでなく、ユーザ側で自分のＦＩＦＯメモリ以外の他のＦＩＦＯメモリにアクセスできるよう、任意の予約領域を設定するものである。
【００１０】
また、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、上記目的であるＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させるために、ＦＩＦＯメモリへのライトアクセス時、実行ライトアクセス領域と、現在のＦＩＦＯメモリへのライトアクセス可能領域を比較し、ＦＩＦＯメモリへライトアクセスを実行すると、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌ によりオーバーフローになる場合は、ＦＩＦＯメモリへのライトアクセスを禁止する従来方法に加え、前述の従来方法では禁止していたライトアクセスをユーザ側で設定した他のＦＩＦＯメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを制御する渋滞監視制御回路を、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムの制御回路に持たせるものである。
【００１１】
【発明の実施の形態】
図１は本発明のシステム構成図である。本発明のシステム構成は、ＣＰＵ１０１と、通信用ＬＳＩ１０２，１０３で構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリ１０４，１０５を使用し、特に２系統以上の通信を１つのＣＰＵ１０１で実行するＦＩＦＯメモリ制御システムである。ＣＰＵ１０１のＦＩＦＯメモリ１０４，１０５アクセスの負荷を軽減させるために、ＦＩＦＯメモリ１０４，１０５へのライトアクセス時、実行ライトアクセス領域と、現在のＦＩＦＯメモリ１０４，１０５へのライトアクセス可能領域を比較し、ＦＩＦＯメモリ１０４，１０５へライトアクセスを実行する。ＦＩＦＯメモリ１０４，１０５がＭｅｍｏｒｙ Ｆｕｌｌ によりオーバーフローになる場合は、ＦＩＦＯメモリ１０４，１０５へのライトアクセスを禁止する。また、ユーザ側で設定した他のＦＩＦＯメモリ１０４、またはＦＩＦＯメモリ１０５の予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する渋滞監視制御回路１０６を、ＣＰＵ１０１と、通信用ＬＳＩ１０２，１０３で構成する情報データ処理装置の送受信用バッファメモリとして使用するＣＰＵ１０１のＦＩＦＯメモリ１０４，１０５アクセスを制御するＦＰＧＡ１０７内ＦＩＦＯメモリ制御部１０８に内蔵する構成とする。
【００１２】
図２は、ＣＰＵのＦＩＦＯメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャートである。渋滞監視制御回路は、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリのオーバーフロー（Ｍｅｍｏｒｙ Ｆｕｌｌ ）により、ＣＰＵのアクセスがメモリアクセスエラー（ライト無効）になることを未然防止するのみでなく、ユーザ側で自分のＦＩＦＯメモリ以外の他のＦＩＦＯメモリに設定した予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する。
【００１３】
図２において、ＣＰＵのＦＩＦＯメモリライトアクセス待ち状態（ステップ２０１）から、ＣＰＵのＦＩＦＯメモリライトアクセスがあると（ステップ２０２）、ＣＰＵのライトアクセス転送サイズがｎ１バイトであるか検出し（ステップ２０３）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域がｎ２バイトであるかを検出し（ステップ２０４）、ＣＰＵのライトアクセス転送サイズｎ１バイトと、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトを比較し（ステップ２０５）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトが大きければ、ターゲットとなるＦＩＦＯメモリへのライトアクセスを実行し（ステップ２０６）、ＣＰＵのＦＩＦＯメモリライトアクセスを正常終了する（ステップ２０７）。
【００１４】
ＣＰＵのライトアクセス転送サイズｎ１バイトと、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトを比較し（ステップ２０５）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトが小さければ、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域がｎ３バイトであるか検出し（ステップ２０８）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものと、ＣＰＵのライトアクセス転送サイズｎ１バイトを比較し（ステップ２０９）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものが大きければ、ＣＰＵのライトアクセス転送サイズｎ１バイトから、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトにライトし、溢れた転送サイズは、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトにライトし（ステップ２１０）、ＣＰＵのＦＩＦＯメモリライトアクセスを正常終了する（ステップ２０７）。
【００１５】
ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものと、ＣＰＵのライトアクセス転送サイズｎ１バイトを比較し（ステップ２０９）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものが小さければ、ＣＰＵのＦＩＦＯメモリライトアクセスを抑止し、ＣＰＵへは、ＦＩＦＯメモリライトアクセスエラーとしてエラー報告し（ステップ２１１）、ＣＰＵのＦＩＦＯメモリライトアクセスを異常終了するように動作する（ステップ２１２）。
【００１６】
以上のように、本発明の実施例によれば、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリへのライトアクセス時、実行ライトアクセス領域と、現在のＦＩＦＯメモリへのライトアクセス可能領域を比較し、ＦＩＦＯメモリへライトアクセスを実行すると、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌによりオーバーフローになる場合は、ＦＩＦＯメモリへのライトアクセスを禁止するだけでなく、ユーザ側で設定した他のＦＩＦＯメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御できるので、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させることができる。
【００１７】
また、渋滞監視制御回路をシステム全体を制御するＦＰＧＡのＦＩＦＯメモリ制御部に内蔵することにより、回路変更後の改版作業が不必要になるので、回路設計検証後のフィードバッグが容易に行えるのに加え、機能の追加等回路設計の自由度を持たせることができる。
【００１８】
さらに、渋滞監視制御回路をシステム全体を制御するＦＰＧＡとは別に持たせることにより、システム全体の機能を分散させることができるので、回路修正後の検証を簡素化することができる。
【００１９】
【発明の効果】
以上述べたように、本発明によれば、ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させることができる。
【図面の簡単な説明】
【図１】本発明のシステム構成図。
【図２】ＣＰＵのＦＩＦＯメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャート。
【符号の説明】
１０１…ＣＰＵ、１０２，１０３…通信用ＬＳＩ、１０４，１０５…ＦＩＦＯメモリ、１０６…渋滞監視制御回路、１０７…ＦＰＧＡ、１０８…ＦＩＦＯメモリ制御部。
【発明の属する技術分野】
本発明は、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置、及びＦＩＦＯメモリ制御システムに関する。
【０００２】
【従来の技術】
ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとして、データ送信時、データの古いものから順番に読出されるＦＩＦＯメモリが良く用いられる。このＦＩＦＯメモリは、読出し時にデータの古いものから順番に読出されることから、通信用ＬＳＩのバッファメモリと同様に、データ処理の順番など前後のデータも意識する必要のある情報データ処理装置において、効果的に使用することができる。一般にＦＩＦＯメモリは、自己のメモリ空き領域の状態を３段階に分別して外部に知らせている。メモリ領域が全て空いている状態をエンプティ、メモリ領域が半分空いている状態をハーフ・フル、メモリ領域が全て空いていない状態をフルとしている。
【０００３】
また、ＦＩＦＯメモリは、読出し時、データの古いものから順番に読出されるメリットの反面、読出しが行われない限り空きメモリ領域が増加しないため、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリがフルになる状態が頻繁に発生しやすくなる。ＦＩＦＯメモリがフルの状態でＣＰＵからＦＩＦＯメモリにライトアクセスがあると、ＦＩＦＯメモリではメモリアクセスエラーとなり、ＣＰＵのライトデータが無効となるデメリットがある。
【０００４】
このデメリットを解決するために、ＦＩＦＯメモリの空き領域を事前に把握することで、ＦＩＦＯメモリのＭｅｍｏｒｙ Ｆｕｌｌによるオーバーフロー対策を行う技術が知られている（例えば、特許文献１参照）。
【０００５】
しかし、この方法では、ＣＰＵのＦＩＦＯメモリへのライトアクセス時、ＣＰＵの実行ライトアクセス領域と、現在のＦＩＦＯメモリへのライトアクセス可能領域を比較し、ＦＩＦＯメモリへライトアクセスを実行すると、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌ によりオーバーフローになる場合は、ＦＩＦＯメモリへのライトアクセスを禁止している。このため、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリがフルになる状態が頻繁に発生しやすくなる状態が解消できず、ＣＰＵのＦＩＦＯメモリアクセスの負荷が増加するという問題があった。
【０００６】
【特許文献１】
特開２００１−２９０７００号公報
【０００７】
【発明が解決しようとする課題】
上記従来技術では、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用するＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリの空き領域を事前に把握することで、ＦＩＦＯメモリのＭｅｍｏｒｙ Ｆｕｌｌ によるオーバーフロー対策を行っているが、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌ の時、ＦＩＦＯメモリへのライトアクセスを禁止しており、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリがフルになる状態が頻繁に発生しやすくなり、ＣＰＵのＦＩＦＯメモリアクセスの負荷が増加するという問題があった。
【０００８】
本発明の目的は、ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させることにある。
【０００９】
【課題を解決するための手段】
上記目的を解決するために、本発明の実施態様は、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリのオーバーフロー（Ｍｅｍｏｒｙ Ｆｕｌｌ ）により、ＣＰＵのアクセスがメモリアクセスエラー（ライト無効）になることと、受信データ溢れを防止するのみでなく、ユーザ側で自分のＦＩＦＯメモリ以外の他のＦＩＦＯメモリにアクセスできるよう、任意の予約領域を設定するものである。
【００１０】
また、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、上記目的であるＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させるために、ＦＩＦＯメモリへのライトアクセス時、実行ライトアクセス領域と、現在のＦＩＦＯメモリへのライトアクセス可能領域を比較し、ＦＩＦＯメモリへライトアクセスを実行すると、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌ によりオーバーフローになる場合は、ＦＩＦＯメモリへのライトアクセスを禁止する従来方法に加え、前述の従来方法では禁止していたライトアクセスをユーザ側で設定した他のＦＩＦＯメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを制御する渋滞監視制御回路を、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムの制御回路に持たせるものである。
【００１１】
【発明の実施の形態】
図１は本発明のシステム構成図である。本発明のシステム構成は、ＣＰＵ１０１と、通信用ＬＳＩ１０２，１０３で構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリ１０４，１０５を使用し、特に２系統以上の通信を１つのＣＰＵ１０１で実行するＦＩＦＯメモリ制御システムである。ＣＰＵ１０１のＦＩＦＯメモリ１０４，１０５アクセスの負荷を軽減させるために、ＦＩＦＯメモリ１０４，１０５へのライトアクセス時、実行ライトアクセス領域と、現在のＦＩＦＯメモリ１０４，１０５へのライトアクセス可能領域を比較し、ＦＩＦＯメモリ１０４，１０５へライトアクセスを実行する。ＦＩＦＯメモリ１０４，１０５がＭｅｍｏｒｙ Ｆｕｌｌ によりオーバーフローになる場合は、ＦＩＦＯメモリ１０４，１０５へのライトアクセスを禁止する。また、ユーザ側で設定した他のＦＩＦＯメモリ１０４、またはＦＩＦＯメモリ１０５の予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する渋滞監視制御回路１０６を、ＣＰＵ１０１と、通信用ＬＳＩ１０２，１０３で構成する情報データ処理装置の送受信用バッファメモリとして使用するＣＰＵ１０１のＦＩＦＯメモリ１０４，１０５アクセスを制御するＦＰＧＡ１０７内ＦＩＦＯメモリ制御部１０８に内蔵する構成とする。
【００１２】
図２は、ＣＰＵのＦＩＦＯメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャートである。渋滞監視制御回路は、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリのオーバーフロー（Ｍｅｍｏｒｙ Ｆｕｌｌ ）により、ＣＰＵのアクセスがメモリアクセスエラー（ライト無効）になることを未然防止するのみでなく、ユーザ側で自分のＦＩＦＯメモリ以外の他のＦＩＦＯメモリに設定した予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する。
【００１３】
図２において、ＣＰＵのＦＩＦＯメモリライトアクセス待ち状態（ステップ２０１）から、ＣＰＵのＦＩＦＯメモリライトアクセスがあると（ステップ２０２）、ＣＰＵのライトアクセス転送サイズがｎ１バイトであるか検出し（ステップ２０３）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域がｎ２バイトであるかを検出し（ステップ２０４）、ＣＰＵのライトアクセス転送サイズｎ１バイトと、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトを比較し（ステップ２０５）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトが大きければ、ターゲットとなるＦＩＦＯメモリへのライトアクセスを実行し（ステップ２０６）、ＣＰＵのＦＩＦＯメモリライトアクセスを正常終了する（ステップ２０７）。
【００１４】
ＣＰＵのライトアクセス転送サイズｎ１バイトと、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトを比較し（ステップ２０５）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトが小さければ、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域がｎ３バイトであるか検出し（ステップ２０８）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものと、ＣＰＵのライトアクセス転送サイズｎ１バイトを比較し（ステップ２０９）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものが大きければ、ＣＰＵのライトアクセス転送サイズｎ１バイトから、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトにライトし、溢れた転送サイズは、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトにライトし（ステップ２１０）、ＣＰＵのＦＩＦＯメモリライトアクセスを正常終了する（ステップ２０７）。
【００１５】
ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものと、ＣＰＵのライトアクセス転送サイズｎ１バイトを比較し（ステップ２０９）、ＣＰＵのＦＩＦＯメモリライトアクセスのターゲットとなるＦＩＦＯメモリの空き領域ｎ２バイトと、ユーザ側で設定したＣＰＵのＦＩＦＯメモリアクセスのターゲット以外のＦＩＦＯメモリ予約領域ｎ３バイトを足し合わせたものが小さければ、ＣＰＵのＦＩＦＯメモリライトアクセスを抑止し、ＣＰＵへは、ＦＩＦＯメモリライトアクセスエラーとしてエラー報告し（ステップ２１１）、ＣＰＵのＦＩＦＯメモリライトアクセスを異常終了するように動作する（ステップ２１２）。
【００１６】
以上のように、本発明の実施例によれば、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＦＩＦＯメモリへのライトアクセス時、実行ライトアクセス領域と、現在のＦＩＦＯメモリへのライトアクセス可能領域を比較し、ＦＩＦＯメモリへライトアクセスを実行すると、ＦＩＦＯメモリがＭｅｍｏｒｙ Ｆｕｌｌによりオーバーフローになる場合は、ＦＩＦＯメモリへのライトアクセスを禁止するだけでなく、ユーザ側で設定した他のＦＩＦＯメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御できるので、ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させることができる。
【００１７】
また、渋滞監視制御回路をシステム全体を制御するＦＰＧＡのＦＩＦＯメモリ制御部に内蔵することにより、回路変更後の改版作業が不必要になるので、回路設計検証後のフィードバッグが容易に行えるのに加え、機能の追加等回路設計の自由度を持たせることができる。
【００１８】
さらに、渋滞監視制御回路をシステム全体を制御するＦＰＧＡとは別に持たせることにより、システム全体の機能を分散させることができるので、回路修正後の検証を簡素化することができる。
【００１９】
【発明の効果】
以上述べたように、本発明によれば、ＣＰＵのＦＩＦＯメモリアクセスの負荷を軽減させることができる。
【図面の簡単な説明】
【図１】本発明のシステム構成図。
【図２】ＣＰＵのＦＩＦＯメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャート。
【符号の説明】
１０１…ＣＰＵ、１０２，１０３…通信用ＬＳＩ、１０４，１０５…ＦＩＦＯメモリ、１０６…渋滞監視制御回路、１０７…ＦＰＧＡ、１０８…ＦＩＦＯメモリ制御部。
Claims (3)
- ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＣＰＵのＦＩＦＯメモリアクセスを制御する回路として、ＣＰＵのＦＩＦＯメモリライトアクセスによる書込みデータまたは、受信データ溢れ時に、ユーザ側で設定したＦＩＦＯメモリ予約領域にライトアクセスするように制御する渋滞監視制御回路を持つことを特徴とするＦＩＦＯメモリ制御システム。
- ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＣＰＵのＦＩＦＯメモリアクセスを制御する回路として、ＣＰＵのＦＩＦＯメモリライトアクセスによる書込みデータまたは、受信データ溢れ時に、ユーザ側で設定したＦＩＦＯメモリ予約領域にライトアクセスするように制御する渋滞監視制御回路をＦＰＧＡに内蔵することを特徴とする情報データ処理装置。
- ＣＰＵと、通信用ＬＳＩで構成する情報データ処理装置の送受信用バッファメモリとしてＦＩＦＯメモリを使用し、特に２系統以上の通信を１つのＣＰＵで実行する情報データ処理装置のＦＩＦＯメモリ制御システムにおいて、ＣＰＵのＦＩＦＯメモリアクセスを制御する回路として、ＣＰＵのＦＩＦＯメモリライトアクセスによる書込みデータまたは、受信データ溢れ時に、ユーザ側で設定したＦＩＦＯメモリ予約領域にライトアクセスするように制御する渋滞監視制御回路をシステム全体を制御するＦＰＧＡとは別に独立して持つことを特徴とする情報データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003201459A JP2005044053A (ja) | 2003-07-25 | 2003-07-25 | Ｆｉｆｏメモリ制御システム、及び情報データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003201459A JP2005044053A (ja) | 2003-07-25 | 2003-07-25 | Ｆｉｆｏメモリ制御システム、及び情報データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
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| JP2005044053A true JP2005044053A (ja) | 2005-02-17 |
Family
ID=34261513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003201459A Pending JP2005044053A (ja) | 2003-07-25 | 2003-07-25 | Ｆｉｆｏメモリ制御システム、及び情報データ処理装置 |
Country Status (1)
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-
2003
- 2003-07-25 JP JP2003201459A patent/JP2005044053A/ja active Pending
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