JP2005044053A - Fifoメモリ制御システム、及び情報データ処理装置 - Google Patents
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Abstract
【課題】CPUのFIFOメモリアクセスの負荷を軽減させる。
【解決手段】CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリのオーバーフロー対策として、予約領域に設定したFIFOメモリに書込みできる場合、その予約領域に対し書込みを行うように制御する渋滞監視制御回路を持たせる構成とする。
【選択図】 図1
【解決手段】CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリのオーバーフロー対策として、予約領域に設定したFIFOメモリに書込みできる場合、その予約領域に対し書込みを行うように制御する渋滞監視制御回路を持たせる構成とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置、及びFIFOメモリ制御システムに関する。
【0002】
【従来の技術】
CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとして、データ送信時、データの古いものから順番に読出されるFIFOメモリが良く用いられる。このFIFOメモリは、読出し時にデータの古いものから順番に読出されることから、通信用LSIのバッファメモリと同様に、データ処理の順番など前後のデータも意識する必要のある情報データ処理装置において、効果的に使用することができる。一般にFIFOメモリは、自己のメモリ空き領域の状態を3段階に分別して外部に知らせている。メモリ領域が全て空いている状態をエンプティ、メモリ領域が半分空いている状態をハーフ・フル、メモリ領域が全て空いていない状態をフルとしている。
【0003】
また、FIFOメモリは、読出し時、データの古いものから順番に読出されるメリットの反面、読出しが行われない限り空きメモリ領域が増加しないため、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリがフルになる状態が頻繁に発生しやすくなる。FIFOメモリがフルの状態でCPUからFIFOメモリにライトアクセスがあると、FIFOメモリではメモリアクセスエラーとなり、CPUのライトデータが無効となるデメリットがある。
【0004】
このデメリットを解決するために、FIFOメモリの空き領域を事前に把握することで、FIFOメモリのMemory Fullによるオーバーフロー対策を行う技術が知られている(例えば、特許文献1参照)。
【0005】
しかし、この方法では、CPUのFIFOメモリへのライトアクセス時、CPUの実行ライトアクセス領域と、現在のFIFOメモリへのライトアクセス可能領域を比較し、FIFOメモリへライトアクセスを実行すると、FIFOメモリがMemory Full によりオーバーフローになる場合は、FIFOメモリへのライトアクセスを禁止している。このため、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリがフルになる状態が頻繁に発生しやすくなる状態が解消できず、CPUのFIFOメモリアクセスの負荷が増加するという問題があった。
【0006】
【特許文献1】
特開2001−290700号公報
【0007】
【発明が解決しようとする課題】
上記従来技術では、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用するFIFOメモリ制御システムにおいて、FIFOメモリの空き領域を事前に把握することで、FIFOメモリのMemory Full によるオーバーフロー対策を行っているが、FIFOメモリがMemory Full の時、FIFOメモリへのライトアクセスを禁止しており、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリがフルになる状態が頻繁に発生しやすくなり、CPUのFIFOメモリアクセスの負荷が増加するという問題があった。
【0008】
本発明の目的は、CPUのFIFOメモリアクセスの負荷を軽減させることにある。
【0009】
【課題を解決するための手段】
上記目的を解決するために、本発明の実施態様は、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリのオーバーフロー(Memory Full )により、CPUのアクセスがメモリアクセスエラー(ライト無効)になることと、受信データ溢れを防止するのみでなく、ユーザ側で自分のFIFOメモリ以外の他のFIFOメモリにアクセスできるよう、任意の予約領域を設定するものである。
【0010】
また、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、上記目的であるCPUのFIFOメモリアクセスの負荷を軽減させるために、FIFOメモリへのライトアクセス時、実行ライトアクセス領域と、現在のFIFOメモリへのライトアクセス可能領域を比較し、FIFOメモリへライトアクセスを実行すると、FIFOメモリがMemory Full によりオーバーフローになる場合は、FIFOメモリへのライトアクセスを禁止する従来方法に加え、前述の従来方法では禁止していたライトアクセスをユーザ側で設定した他のFIFOメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを制御する渋滞監視制御回路を、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムの制御回路に持たせるものである。
【0011】
【発明の実施の形態】
図1は本発明のシステム構成図である。本発明のシステム構成は、CPU101と、通信用LSI102,103で構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリ104,105を使用し、特に2系統以上の通信を1つのCPU101で実行するFIFOメモリ制御システムである。CPU101のFIFOメモリ104,105アクセスの負荷を軽減させるために、FIFOメモリ104,105へのライトアクセス時、実行ライトアクセス領域と、現在のFIFOメモリ104,105へのライトアクセス可能領域を比較し、FIFOメモリ104,105へライトアクセスを実行する。FIFOメモリ104,105がMemory Full によりオーバーフローになる場合は、FIFOメモリ104,105へのライトアクセスを禁止する。また、ユーザ側で設定した他のFIFOメモリ104、またはFIFOメモリ105の予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する渋滞監視制御回路106を、CPU101と、通信用LSI102,103で構成する情報データ処理装置の送受信用バッファメモリとして使用するCPU101のFIFOメモリ104,105アクセスを制御するFPGA107内FIFOメモリ制御部108に内蔵する構成とする。
【0012】
図2は、CPUのFIFOメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャートである。渋滞監視制御回路は、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリのオーバーフロー(Memory Full )により、CPUのアクセスがメモリアクセスエラー(ライト無効)になることを未然防止するのみでなく、ユーザ側で自分のFIFOメモリ以外の他のFIFOメモリに設定した予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する。
【0013】
図2において、CPUのFIFOメモリライトアクセス待ち状態(ステップ201)から、CPUのFIFOメモリライトアクセスがあると(ステップ202)、CPUのライトアクセス転送サイズがn1バイトであるか検出し(ステップ203)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域がn2バイトであるかを検出し(ステップ204)、CPUのライトアクセス転送サイズn1バイトと、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトを比較し(ステップ205)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトが大きければ、ターゲットとなるFIFOメモリへのライトアクセスを実行し(ステップ206)、CPUのFIFOメモリライトアクセスを正常終了する(ステップ207)。
【0014】
CPUのライトアクセス転送サイズn1バイトと、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトを比較し(ステップ205)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトが小さければ、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域がn3バイトであるか検出し(ステップ208)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものと、CPUのライトアクセス転送サイズn1バイトを比較し(ステップ209)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものが大きければ、CPUのライトアクセス転送サイズn1バイトから、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトにライトし、溢れた転送サイズは、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトにライトし(ステップ210)、CPUのFIFOメモリライトアクセスを正常終了する(ステップ207)。
【0015】
CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものと、CPUのライトアクセス転送サイズn1バイトを比較し(ステップ209)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものが小さければ、CPUのFIFOメモリライトアクセスを抑止し、CPUへは、FIFOメモリライトアクセスエラーとしてエラー報告し(ステップ211)、CPUのFIFOメモリライトアクセスを異常終了するように動作する(ステップ212)。
【0016】
以上のように、本発明の実施例によれば、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリへのライトアクセス時、実行ライトアクセス領域と、現在のFIFOメモリへのライトアクセス可能領域を比較し、FIFOメモリへライトアクセスを実行すると、FIFOメモリがMemory Fullによりオーバーフローになる場合は、FIFOメモリへのライトアクセスを禁止するだけでなく、ユーザ側で設定した他のFIFOメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御できるので、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、CPUのFIFOメモリアクセスの負荷を軽減させることができる。
【0017】
また、渋滞監視制御回路をシステム全体を制御するFPGAのFIFOメモリ制御部に内蔵することにより、回路変更後の改版作業が不必要になるので、回路設計検証後のフィードバッグが容易に行えるのに加え、機能の追加等回路設計の自由度を持たせることができる。
【0018】
さらに、渋滞監視制御回路をシステム全体を制御するFPGAとは別に持たせることにより、システム全体の機能を分散させることができるので、回路修正後の検証を簡素化することができる。
【0019】
【発明の効果】
以上述べたように、本発明によれば、CPUのFIFOメモリアクセスの負荷を軽減させることができる。
【図面の簡単な説明】
【図1】本発明のシステム構成図。
【図2】CPUのFIFOメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャート。
【符号の説明】
101…CPU、102,103…通信用LSI、104,105…FIFOメモリ、106…渋滞監視制御回路、107…FPGA、108…FIFOメモリ制御部。
【発明の属する技術分野】
本発明は、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置、及びFIFOメモリ制御システムに関する。
【0002】
【従来の技術】
CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとして、データ送信時、データの古いものから順番に読出されるFIFOメモリが良く用いられる。このFIFOメモリは、読出し時にデータの古いものから順番に読出されることから、通信用LSIのバッファメモリと同様に、データ処理の順番など前後のデータも意識する必要のある情報データ処理装置において、効果的に使用することができる。一般にFIFOメモリは、自己のメモリ空き領域の状態を3段階に分別して外部に知らせている。メモリ領域が全て空いている状態をエンプティ、メモリ領域が半分空いている状態をハーフ・フル、メモリ領域が全て空いていない状態をフルとしている。
【0003】
また、FIFOメモリは、読出し時、データの古いものから順番に読出されるメリットの反面、読出しが行われない限り空きメモリ領域が増加しないため、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリがフルになる状態が頻繁に発生しやすくなる。FIFOメモリがフルの状態でCPUからFIFOメモリにライトアクセスがあると、FIFOメモリではメモリアクセスエラーとなり、CPUのライトデータが無効となるデメリットがある。
【0004】
このデメリットを解決するために、FIFOメモリの空き領域を事前に把握することで、FIFOメモリのMemory Fullによるオーバーフロー対策を行う技術が知られている(例えば、特許文献1参照)。
【0005】
しかし、この方法では、CPUのFIFOメモリへのライトアクセス時、CPUの実行ライトアクセス領域と、現在のFIFOメモリへのライトアクセス可能領域を比較し、FIFOメモリへライトアクセスを実行すると、FIFOメモリがMemory Full によりオーバーフローになる場合は、FIFOメモリへのライトアクセスを禁止している。このため、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリがフルになる状態が頻繁に発生しやすくなる状態が解消できず、CPUのFIFOメモリアクセスの負荷が増加するという問題があった。
【0006】
【特許文献1】
特開2001−290700号公報
【0007】
【発明が解決しようとする課題】
上記従来技術では、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用するFIFOメモリ制御システムにおいて、FIFOメモリの空き領域を事前に把握することで、FIFOメモリのMemory Full によるオーバーフロー対策を行っているが、FIFOメモリがMemory Full の時、FIFOメモリへのライトアクセスを禁止しており、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリがフルになる状態が頻繁に発生しやすくなり、CPUのFIFOメモリアクセスの負荷が増加するという問題があった。
【0008】
本発明の目的は、CPUのFIFOメモリアクセスの負荷を軽減させることにある。
【0009】
【課題を解決するための手段】
上記目的を解決するために、本発明の実施態様は、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリのオーバーフロー(Memory Full )により、CPUのアクセスがメモリアクセスエラー(ライト無効)になることと、受信データ溢れを防止するのみでなく、ユーザ側で自分のFIFOメモリ以外の他のFIFOメモリにアクセスできるよう、任意の予約領域を設定するものである。
【0010】
また、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、上記目的であるCPUのFIFOメモリアクセスの負荷を軽減させるために、FIFOメモリへのライトアクセス時、実行ライトアクセス領域と、現在のFIFOメモリへのライトアクセス可能領域を比較し、FIFOメモリへライトアクセスを実行すると、FIFOメモリがMemory Full によりオーバーフローになる場合は、FIFOメモリへのライトアクセスを禁止する従来方法に加え、前述の従来方法では禁止していたライトアクセスをユーザ側で設定した他のFIFOメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを制御する渋滞監視制御回路を、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムの制御回路に持たせるものである。
【0011】
【発明の実施の形態】
図1は本発明のシステム構成図である。本発明のシステム構成は、CPU101と、通信用LSI102,103で構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリ104,105を使用し、特に2系統以上の通信を1つのCPU101で実行するFIFOメモリ制御システムである。CPU101のFIFOメモリ104,105アクセスの負荷を軽減させるために、FIFOメモリ104,105へのライトアクセス時、実行ライトアクセス領域と、現在のFIFOメモリ104,105へのライトアクセス可能領域を比較し、FIFOメモリ104,105へライトアクセスを実行する。FIFOメモリ104,105がMemory Full によりオーバーフローになる場合は、FIFOメモリ104,105へのライトアクセスを禁止する。また、ユーザ側で設定した他のFIFOメモリ104、またはFIFOメモリ105の予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する渋滞監視制御回路106を、CPU101と、通信用LSI102,103で構成する情報データ処理装置の送受信用バッファメモリとして使用するCPU101のFIFOメモリ104,105アクセスを制御するFPGA107内FIFOメモリ制御部108に内蔵する構成とする。
【0012】
図2は、CPUのFIFOメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャートである。渋滞監視制御回路は、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリのオーバーフロー(Memory Full )により、CPUのアクセスがメモリアクセスエラー(ライト無効)になることを未然防止するのみでなく、ユーザ側で自分のFIFOメモリ以外の他のFIFOメモリに設定した予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御する。
【0013】
図2において、CPUのFIFOメモリライトアクセス待ち状態(ステップ201)から、CPUのFIFOメモリライトアクセスがあると(ステップ202)、CPUのライトアクセス転送サイズがn1バイトであるか検出し(ステップ203)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域がn2バイトであるかを検出し(ステップ204)、CPUのライトアクセス転送サイズn1バイトと、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトを比較し(ステップ205)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトが大きければ、ターゲットとなるFIFOメモリへのライトアクセスを実行し(ステップ206)、CPUのFIFOメモリライトアクセスを正常終了する(ステップ207)。
【0014】
CPUのライトアクセス転送サイズn1バイトと、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトを比較し(ステップ205)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトが小さければ、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域がn3バイトであるか検出し(ステップ208)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものと、CPUのライトアクセス転送サイズn1バイトを比較し(ステップ209)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものが大きければ、CPUのライトアクセス転送サイズn1バイトから、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトにライトし、溢れた転送サイズは、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトにライトし(ステップ210)、CPUのFIFOメモリライトアクセスを正常終了する(ステップ207)。
【0015】
CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものと、CPUのライトアクセス転送サイズn1バイトを比較し(ステップ209)、CPUのFIFOメモリライトアクセスのターゲットとなるFIFOメモリの空き領域n2バイトと、ユーザ側で設定したCPUのFIFOメモリアクセスのターゲット以外のFIFOメモリ予約領域n3バイトを足し合わせたものが小さければ、CPUのFIFOメモリライトアクセスを抑止し、CPUへは、FIFOメモリライトアクセスエラーとしてエラー報告し(ステップ211)、CPUのFIFOメモリライトアクセスを異常終了するように動作する(ステップ212)。
【0016】
以上のように、本発明の実施例によれば、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、FIFOメモリへのライトアクセス時、実行ライトアクセス領域と、現在のFIFOメモリへのライトアクセス可能領域を比較し、FIFOメモリへライトアクセスを実行すると、FIFOメモリがMemory Fullによりオーバーフローになる場合は、FIFOメモリへのライトアクセスを禁止するだけでなく、ユーザ側で設定した他のFIFOメモリの予約領域にライトアクセス可能な場合、その予約領域に対しデータの書込みを行うように制御できるので、CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、CPUのFIFOメモリアクセスの負荷を軽減させることができる。
【0017】
また、渋滞監視制御回路をシステム全体を制御するFPGAのFIFOメモリ制御部に内蔵することにより、回路変更後の改版作業が不必要になるので、回路設計検証後のフィードバッグが容易に行えるのに加え、機能の追加等回路設計の自由度を持たせることができる。
【0018】
さらに、渋滞監視制御回路をシステム全体を制御するFPGAとは別に持たせることにより、システム全体の機能を分散させることができるので、回路修正後の検証を簡素化することができる。
【0019】
【発明の効果】
以上述べたように、本発明によれば、CPUのFIFOメモリアクセスの負荷を軽減させることができる。
【図面の簡単な説明】
【図1】本発明のシステム構成図。
【図2】CPUのFIFOメモリライトアクセスを制御する渋滞監視制御回路の動作を示すフローチャート。
【符号の説明】
101…CPU、102,103…通信用LSI、104,105…FIFOメモリ、106…渋滞監視制御回路、107…FPGA、108…FIFOメモリ制御部。
Claims (3)
- CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、CPUのFIFOメモリアクセスを制御する回路として、CPUのFIFOメモリライトアクセスによる書込みデータまたは、受信データ溢れ時に、ユーザ側で設定したFIFOメモリ予約領域にライトアクセスするように制御する渋滞監視制御回路を持つことを特徴とするFIFOメモリ制御システム。
- CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、CPUのFIFOメモリアクセスを制御する回路として、CPUのFIFOメモリライトアクセスによる書込みデータまたは、受信データ溢れ時に、ユーザ側で設定したFIFOメモリ予約領域にライトアクセスするように制御する渋滞監視制御回路をFPGAに内蔵することを特徴とする情報データ処理装置。
- CPUと、通信用LSIで構成する情報データ処理装置の送受信用バッファメモリとしてFIFOメモリを使用し、特に2系統以上の通信を1つのCPUで実行する情報データ処理装置のFIFOメモリ制御システムにおいて、CPUのFIFOメモリアクセスを制御する回路として、CPUのFIFOメモリライトアクセスによる書込みデータまたは、受信データ溢れ時に、ユーザ側で設定したFIFOメモリ予約領域にライトアクセスするように制御する渋滞監視制御回路をシステム全体を制御するFPGAとは別に独立して持つことを特徴とする情報データ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003201459A JP2005044053A (ja) | 2003-07-25 | 2003-07-25 | Fifoメモリ制御システム、及び情報データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
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JP2005044053A true JP2005044053A (ja) | 2005-02-17 |
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Application Number | Title | Priority Date | Filing Date |
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