JP2005043882A - 表示装置及びその駆動方法 - Google Patents

Abstract

【課題】 本発明は、画素内に配置されたＰ型トランジスタのオフ電流を起因とした表示妨害を抑制する表示装置及びその駆動方法を提供することを課題とする。
【解決手段】 本発明の表示装置は、表示素子及びＰ型トランジスタを含む複数の画素がマトリクス状に配置された画素部と、信号線駆動回路及び走査線駆動回路とを具備し、該信号線駆動回路及び該走査線駆動回路の一方又は両方がエージング用回路を具備することを特徴とする。本発明の表示装置の駆動方法は、画素内に配置されたトランジスタ、より詳しくは、ゲート電極が走査線に接続されたトランジスタにオフ電流を低下させるストレス条件を印加することを特徴とする。このストレス条件は、トランジスタのゲート電圧がプラス側に大きく、ドレイン電圧がマイナス側に大きく、そのゲート・ドレイン間電圧がなるべく大きい条件が好適である。
【選択図】 図１

Description

本発明は、液晶素子又は発光素子と、トランジスタとを含む画素がマトリクス状に配置された表示装置及びその駆動方法に関する。

近年、液晶素子や発光素子を有する表示装置の開発が活発に進められている。液晶表示装置は、省スペースで低消費電力という長所を活かして、急速に普及している。また、発光素子を有する表示装置は、既存の液晶表示装置がもつ利点の他、応答速度が速く動画表示に優れ、なおかつ視野角が広いなどの特徴を有し、次世代のフラットパネルディスプレイとして大きく注目されている。

前記表示装置は、液晶素子又は発光素子と、トランジスタとを含む画素がマトリクス状に複数配置された画素部を有する。前記画素部を構成する全てのトランジスタは、その作製コストや、作製工程の観点から、１つの導電型で構成することが好ましい。また、画素部を作製した基板上に駆動回路を作り込む場合にも、該画素部と該駆動回路とを構成する全てのトランジスタを１つの導電型で構成することが好ましい。そして、１つの導電型のトランジスタで構成する場合、単純なシングルドレイン構造でも、Ｎ型トランジスタよりもホットキャリア劣化が非常に小さいＰ型トランジスタを用いることが好適である。

しかしながら、画素内に配置するトランジスタに、Ｐ型トランジスタを用いる場合、該Ｐ型トランジスタのオフ電流が高いことを起因として、映像が正確に表示されない問題が生じていた。そこで本発明は、画素内に配置されたＰ型トランジスタのオフ電流を起因とした表示妨害を抑制する表示装置及びその駆動方法を提供することを課題とする。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。本発明は、Ｐ型トランジスタにあるストレス条件を印加すると、オフ電流が低下する現象を積極的に利用するものである。

本発明の第１の構成の表示装置は、直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路を有することを特徴とする。
さらに、ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が信号線に接続された第３のＰ型トランジスタ、及び第１の電極が前記第３のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方に接続され、第２の電極が第２の電源に接続された液晶素子を含む画素と、を有することを特徴とする。この第１の構成の表示装置の等価回路図は、図２（Ａ）に図示する通りである。

本発明の第２の構成の表示装置は、直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に信号線が接続された第１のエージング用回路と、直列に接続された第３及び第４のＰ型トランジスタを含み、前記第４のトランジスタのソース電極又はドレイン電極が第２の電源に接続され、前記第３及び前記第４のＰ型トランジスタの間に走査線が接続された第２のエージング用回路とを有することを特徴とする。
さらに、ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が前記信号線に接続された第５のＰ型トランジスタと、第１の電極が前記第５のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方に接続され、第２の電極が第３の電源に接続された液晶素子を含む画素と、を有することを特徴とする。この第２の構成の表示装置の等価回路図は、図１に図示する通りである。

本発明の第３の構成の表示装置は、直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路を有することを特徴とする。
さらに、ゲート電極が前記走査線に接続され、ソース電極又はドレイン電極が信号線に接続された第３のＰ型トランジスタ、及び第１又は第２の電極が第２の電源に電気的に接続された発光素子を含む画素、とを有することを特徴とする。この第３の構成の表示装置の等価回路図は、図２（Ｂ）に図示する通りである。

本発明の第４の構成の表示装置は、直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に第１の走査線が接続された第１のエージング用回路と、直列に接続された第３及び第４のＰ型トランジスタを含み、前記第４のトランジスタのソース電極又はドレイン電極が第２の電源に接続され、前記第３及び前記第４のＰ型トランジスタの間に第２の走査線が接続された第２のエージング用回路とを有することを特徴とする。
さらに、ゲート電極が前記第１の走査線に接続され、ソース電極又はドレイン電極が信号線に接続された第５のＰ型トランジスタ、及び、ゲート電極が前記第２の走査線に接続され、ソース電極又はドレイン電極が第３の電源に接続された第６のＰ型トランジスタ、並びに、第１又は第２の電極が前記第３の電源に電気的に接続された発光素子を含む画素と、を有することを特徴とする。この第４の構成の表示装置の等価回路図は、図３に図示する通りである。

上記の通り、本発明の表示装置は、エージング用回路を具備することを特徴とする。より詳しくは、表示素子及びＰ型トランジスタを含む複数の画素がマトリクス状に配置された画素部と、信号線駆動回路及び走査線駆動回路とを具備し、該信号線駆動回路及び該走査線駆動回路の一方又は両方がエージング用回路を具備することを特徴とする。
そして、各画素内とエージング用回路に具備されるトランジスタは、結晶質半導体（ポリシリコン、ｐ−Ｓｉ）をチャネル部としたトランジスタを用いることが好適である。その理由として、結晶質半導体をチャネル部としたトランジスタは、電界効果移動度などの特性が良好であり、動画の表示に好適である点、また、結晶質半導体をチャネル部としたトランジスタは、非晶質半導体（アモルファスシリコン、ａ−Ｓｉ）をチャネル部としたトランジスタと比較して、電子移動度が高く、発光素子の駆動に必要な電流を得ることが容易である点が挙げられる。

本発明の第１の構成の表示装置の駆動方法は、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにして、前記第１の電源と前記走査線の電位を同電位にすることを特徴とする。
このときの前記第１の電源の電位と、前記第３のトランジスタのドレイン電圧との電位差は、｜２４｜Ｖ以上であることを特徴とする。

本発明の第２の構成の表示装置の駆動方法は、前記第１のトランジスタをオフにし、前記第２及び前記第５のトランジスタをオンにして、前記第１の電源、前記信号線及び前記液晶素子が含む前記第１の電極の電位を同電位にする第１のステップと、前記第１及び前記第３のトランジスタをオフにし、前記第２及び前記第４のトランジスタをオンにして、前記第１の電源と前記信号線を同電位にし、前記第２の電源と前記走査線の電位を同電位にする第２のステップを有することを特徴とする。
このときの前記第１のステップにおける前記第１の電源の電位と、前記第２のステップにおける前記第２の電源の電位の電位差は｜２４｜Ｖ以上であることを特徴とする。

本発明の第３の構成の表示装置の駆動方法は、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにして、前記第１の電源と前記走査線の電位を同電位にすることを特徴とする。
このときの前記第１の電源の電位と、前記第３のトランジスタのドレイン電圧との電位差は、｜２４｜Ｖ以上であることを特徴とする。
また、本発明の第３の構成の表示装置の駆動方法は、前記第３のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方と、前記第２の電源の電位を同電位にする第１のステップと、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにして、前記第１の電源と前記走査線の電位を同電位にする第２のステップを有することを特徴とする。
このときの前記第１及び前記第２の電源の各電位の電位差は、｜２４｜Ｖ以上であることを特徴とする。

本発明の第４の構成の表示装置の駆動方法は、前記第５のトランジスタの前記ソース電極及び前記ドレイン電極の他方と、前記第３の電源の電位を同電位にする第１のステップと、前記第１及び前記第３のトランジスタをオフにし、前記第２及び前記第４のトランジスタをオンにして、前記第１の電源と前記第１の走査線の電位を同電位にし、前記第２の電源と前記第２の走査線の電位を同電位にする第２のステップを有することを特徴とする。
このときの前記第１及び前記第３の電源の各電位の電位差は、｜２４｜Ｖ以上であり、また前記第２及び前記第３の電源の各電位の電位差は、｜２４｜Ｖ以上であることを特徴とする。

また本発明は、上記の第１乃至第４の構成の表示装置のように、エージング用回路を具備した構成に限定されない。以下には、エージング用回路を具備しない表示装置の駆動方法について説明する。

本発明は、Ｐ型トランジスタ及び液晶素子を有し、前記Ｐ型トランジスタのゲート電極は走査線に接続され、ソース電極及びドレイン電極の一方は信号線に接続され、他方は液晶素子が含む第１又は第２の電極に接続された表示装置の駆動方法において、前記Ｐ型トランジスタをオンにして、前記信号線の電位と前記Ｐ型トランジスタのドレイン電極の電位を同電位にする第１のステップと、前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位を同電位にする第２のステップを有することを特徴とする。
なお、前記第１のステップにおいて、前記液晶素子が含む前記第１及び前記第２の電極の電位を同電位にすることを特徴とする。
また、前記第２のステップにおいて、前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位との電位差は、｜２４｜Ｖ以上になるように設定することを特徴とする。

本発明は、Ｐ型トランジスタ及び発光素子を有し、前記Ｐ型トランジスタのゲート電極は走査線に接続され、ソース電極及びドレイン電極の一方は信号線に接続され、他方は発光素子が含む第１又は第２の電極に電気的に接続された表示装置の駆動方法において、前記Ｐ型トランジスタをオンにして、前記信号線の電位と前記Ｐ型トランジスタのドレイン電極の電位を同電位にする第１のステップと、前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位を同電位にする第２のステップを有することを特徴とする。
なお、前記第２のステップにおいて、前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位との電位差は、｜２４｜Ｖ以上になるように設定することを特徴とする。

上記駆動方法を有する本発明は、画素内に配置されたトランジスタ、より詳しくは、ゲート電極が走査線に接続されたトランジスタにオフ電流を低下させるストレス条件を印加することができる。このストレス条件は、トランジスタのゲート電圧がプラス側に大きく、ドレイン電圧がマイナス側に大きく、そのゲート・ドレイン間電圧がなるべく大きい条件が好適である。
より具体的には、通常動作に用いている電圧条件の１．５倍程度のゲート・ドレイン間電圧を印加することが好適である。例えば、ゲート・ドレイン間電圧は｜２４｜Ｖ以上が好適である。このようなストレス条件をトランジスタに与えることによって、該トランジスタのオフ電流を低下させることが可能となり、その結果、オフ電流の低下に起因した表示妨害を抑制した表示装置の駆動方法を提供することができる。

なお、本発明における表示装置とは、画像表示デバイス、発光デバイス、照明装置などの光源を含む。また、画素部及び駆動回路を基板とカバー材との間に封入したパネル、前記パネルにＦＰＣが取り付けられたモジュール、該ＦＰＣの先にドライバＩＣが設けられたモジュール、パネルにＣＯＧ方式等によりドライバＩＣが実装されたモジュール、モニターに用いるディスプレイなどを範疇に含む。

本発明により、Ｐ型トランジスタのオフ電流を起因とした表示妨害を抑制した表示装置及びその駆動方法を提供することができる。

（実施の形態１）

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

本発明の表示装置は、エージング用回路を具備することを特徴とする。本形態では、液晶素子及びＰ型トランジスタを含む複数の画素がマトリクス状に配置された画素部と、各々がエージング用回路を含む信号線駆動回路及び走査線駆動回路とを具備することを特徴とした表示装置の構成について、図１を用いて説明する。

信号線駆動回路に具備されるエージング用回路３１は、直列に接続されたＰ型トランジスタ１１、１２（以下、トランジスタ１１、１２と表記）を有し、トランジスタ１２のソース電極又はドレイン電極は電源線２１に接続される。トランジスタ１１のソース電極又はドレイン電極にはＳ＿ＯＵＴが供給される。Ｓ＿ＯＵＴとは、エージング用回路３１に隣接する回路から出力される信号を指し、例えばラッチから出力される信号を指す。このエージング用回路３１は、電源線２１と信号線１８の電位を同電位にして、トランジスタ１５のドレイン電圧の値を適当な値に設定する。

走査線駆動回路に具備されるエージング用回路３２は、直列に接続されたＰ型トランジスタ１３、１４（以下、トランジスタ１３、１４と表記）を有し、トランジスタ１４のソース電極又はドレイン電極は電源線２２に接続される。トランジスタ１３のソース電極又はドレイン電極にはＧ＿ＯＵＴが供給される。Ｇ＿ＯＵＴとは、エージング用回路３２に隣接する回路から出力される信号を指し、例えばバッファから出力される信号を指す。このエージング用回路３２は、電源線２２と走査線１９の電位を同電位にして、トランジスタ１５のゲート電圧の値を適当な値に設定する。

画素部に複数配置される画素１０１は、列方向に配置された信号線１８と、行方向に配置された走査線１９に囲まれており、Ｐ型トランジスタ１５、一対の電極間に液晶材料が挟まれた液晶素子１６、及び該液晶素子１６の両電極間の電位差を保持する容量素子１７を具備する。Ｐ型トランジスタ１５のゲート電極は走査線１９に接続され、ソース電極又はドレイン電極の一方は信号線１８に接続される。また、液晶素子１６の第１の電極（画素電極）２４はＰ型トランジスタ１５のソース電極又はドレイン電極の他方に接続され、第２の電極（対向電極）２５は電源線２３に接続される。

なお、エージング用回路３１、３２に具備されるトランジスタ１１〜１４と、画素１０１内に配置されるトランジスタ１５は全てＰ型である。従って、トランジスタ１１〜１５は、結晶質半導体（ポリシリコン、ｐ−Ｓｉ）をチャネル部としたトランジスタを用いることが好適である。結晶質半導体をチャネル部としたトランジスタは、電界効果移動度などの特性が良好であり、動画の表示に好適である。また、画素部及び、該画素部が形成される基板上に一体形成される回路は、全てＰ型トランジスタで構成することが好適であり、本構成により、作製コストの低減や作製工程の簡略化が実現される。

続いて、エージング用回路３１、３２を具備した本発明の表示装置の駆動方法について説明する。ここでは、トランジスタ１５のドレイン電圧を設定する期間Ｔ１と、トランジスタ１５のゲート電圧を設定してエージングを行う期間Ｔ２とに分けて説明する。なお、下記の説明に用いる電圧値の条件はあくまで一例とし、また、トランジスタ１１〜１４の各ゲートに入力される信号は、Ｖｉｎ１〜Ｖｉｎ４と表記する。

期間Ｔ１において、Ｖｉｎ１は−１２Ｖ、Ｖｉｎ２は−１７Ｖ、Ｖｉｎ３は−１７Ｖ、Ｖｉｎ４は−２２Ｖ、電源線２１の電位は−１２Ｖ、電源線２２の電位は−１７Ｖ、電源線２３の電位は−１２Ｖである。従って、トランジスタ１１、１３がオフ、トランジスタ１２、１４がオンになる。また、電源線２１の電位がトランジスタ１２を介して信号線１８に伝達されて、電源線２１と信号線１８は同電位（−１２Ｖ）となる。さらに、電源線２２の電位は、トランジスタ１４を介して走査線１９に伝達されて、電源線２２と走査線１９は同電位（−１７Ｖ）となる。そうすると、トランジスタ１５はオンして、電源線２１の電位と、液晶素子１６の一方の電極２４の電位が同電位（−１２Ｖ）となる。このとき、液晶素子１６の他方の電極２５の電位は−１２Ｖであるため、液晶素子１６の両電極間の電位差はゼロになる。このように、エージングを行う前には、液晶素子１６の両電極間には電位差を有していない方が好ましい。また、トランジスタ１５のドレイン電圧は−１２Ｖ、ゲート電圧は−１７Ｖとなる。

期間Ｔ２において、Ｖｉｎ１は０Ｖ、Ｖｉｎ２は−５Ｖ、Ｖｉｎ３は１２Ｖ、Ｖｉｎ４は７Ｖ、電源線２１の電位は０Ｖ、電源線２２の電位は１２Ｖ、電源線２３の電位は−１２Ｖである。従って、トランジスタ１１、１３がオフ、トランジスタ１２、１４がオンになる。また、電源線２１の電位は、トランジスタ１２を介して信号線１８に伝達されて、電源線２１と信号線１８は同電位（０Ｖ）となる。さらに、電源線２２の電位は、トランジスタ１４を介して走査線１９に伝達されて、電源線２２と走査線１９は同電位（１２Ｖ）となる。このとき、トランジスタ１５のドレイン電圧は−１２Ｖ、ゲート電圧は１２Ｖとなり、ゲート・ドレイン間電圧は｜２４｜Ｖとなる。このようにして、トランジスタ１５に所望のストレス条件を印加することができる。

上記駆動方法を有する本発明は、画素１０１内に配置されたトランジスタ１５に、オフ電流を低下させるストレス条件を印加することができる。このストレス条件は、トランジスタ１５のゲート電圧がプラス側に大きく、ドレイン電圧がマイナス側に大きく、そのゲート・ドレイン間電圧がなるべく大きい条件が好適である。
より具体的には、通常動作に用いている電圧条件の１．５倍程度のゲート・ドレイン間電圧を印加することが好適である。例えば、ゲート・ドレイン間電圧は｜２４｜Ｖ以上が好適である。このようなストレス条件をトランジスタに与えることによって、該トランジスタのオフ電流を低下させることが可能となり、その結果、オフ電流の低下に起因した表示妨害を抑制した表示装置の駆動方法を提供することができる。

続いて、走査線駆動回路のみにエージング用回路を設ける本発明の実施の形態について、図２（Ａ）を用いて説明する。図２（Ａ）は、図１に示す構成におけるエージング用回路３１を削除した形になっているため、詳しい構成の説明は省略し、その動作について、トランジスタ１５のドレイン電圧を設定する期間Ｔ１と、トランジスタ１５のゲート電圧を設定してエージングを行う期間Ｔ２とに分けて説明する。なお、下記の説明に用いる電圧値の条件はあくまで一例である。

期間Ｔ１において、Ｖｉｎ３は−１０Ｖ、Ｖｉｎ４は０Ｖ、電源線２２の電位は０Ｖ、電源線２３の電位は０Ｖ、Ｇ＿ＯＵＴは−５Ｖである。従って、トランジスタ１３がオン、トランジスタ１４はオフ、トランジスタ１５はオンになり、信号線１８とトランジスタ１５のドレイン電圧が同電位（ここでは０Ｖ）になる。この期間では、液晶素子１６の画素電極２４の電位と、対向電極２５の電位を同電位にすることが好ましい。

期間Ｔ２において、Ｖｉｎ３は２４Ｖ、Ｖｉｎ４は１９Ｖ、電源線２２の電位は２４Ｖである。従って、トランジスタ１３がオフ、トランジスタ１４はオンになる。そうすると、電源線２２の電位がトランジスタ１４を介して走査線１９に伝達されて、電源線２２と走査線１９は同電位（２４Ｖ）となる。このとき、トランジスタ１５のドレイン電圧は０Ｖ、ゲート電圧は２４Ｖとなり、ゲート・ドレイン電圧は２４Ｖとなる。このようにして、トランジスタ１５に所望のストレス条件を印加することができる。

上記の図１、図２（Ａ）の構成において、トランジスタ１５のゲート・ドレイン間には、容量結合が生じてしまう場合がある。このように容量結合が発生した場合に対応させて、電源線２２には数Ｖ程度（好適には５Ｖ）のマージンを持たせることが好適である。具体的には、最大でＶＧＤが２４＋５＝２９Ｖ程度になるように、電源線２２の電位にマージンを持たせることが好ましく、上記の電圧条件の場合には、電源線２２の電位を最大で１２＋５＝１７Ｖ程度に設定することが好適である。

エージングを行うタイミングは、製品出荷前、製品出荷後パネルを起動させるとき、パネルを終了させるとき等が挙げられる。また、製品出荷後に定期的に行ったり、パネルの表示に問題が生じたときにユーザが任意に行ったりしてもよい。製品出荷後に行う場合には、エンドユーザにパネルが渡った後も、ユーザが使用していないタイミングや任意のタイミングにエージングを行うことができるため、製品の長寿命化が実現される。
（実施の形態２）

本実施の形態では、表示素子として発光素子を用いる場合を例に挙げて、本発明の表示装置の構成について説明する。より詳しくは、エージング用回路の構成について、図２（Ｂ）を用いて説明する。

走査線駆動回路に具備されるエージング用回路６１は、直列に接続されたＰ型トランジスタ４１、４２（以下、トランジスタ４１、４２と表記）を有し、トランジスタ４２のソース電極又はドレイン電極は電源線５１に接続される。トランジスタ４１のソース電極又はドレイン電極にはＧ＿ＯＵＴが供給される。Ｇ＿ＯＵＴとは、エージング用回路６１に隣接する回路から出力される信号を指し、例えばバッファから出力される信号を指す。このエージング用回路６１は、電源線５１と走査線５６の電位を同電位にして、トランジスタ４３のゲート電圧の値を適当な値に設定する。

画素部に複数配置される画素１０１は、列方向に配置された電源線５２、信号線５５と、行方向に配置された走査線５６に囲まれており、Ｐ型トランジスタ４３、６４（以下、トランジスタ４３、６４と表記）、一対の電極間に発光性材料が挟まれた発光素子４７、及びトランジスタ６４のゲート・ソース間電圧を保持する容量素子６３を具備する。
トランジスタ４３のゲート電極は走査線５６に接続され、ソース電極又はドレイン電極の一方は信号線５５に接続される。また、発光素子４７の第１の電極（画素電極）４８はトランジスタ６４のソース電極又はドレイン電極の他方に接続され、第２の電極（対向電極）４９は電源線５３に接続される。発光素子４７の第１及び第２の電極４８、４９は、両電極間に流れる電流の方向に従って、一方は陽極で、他方は陰極となる。

なお、エージング用回路６１に具備されるトランジスタ４１、４２と、画素１０１内に配置されるトランジスタ４３は全てＰ型である。従って、トランジスタ４１〜４３は、結晶質半導体をチャネル部としたトランジスタを用いることが好適である。その理由として、結晶質半導体をチャネル部としたトランジスタは、非晶質半導体（アモルファスシリコン、ａ−Ｓｉ）をチャネル部としたトランジスタと比較して、電子移動度が高く、発光素子の駆動に必要な電流を得ることが容易であることが挙げられる。また、画素部及び、該画素部が形成される基板上に一体形成される回路は、全てＰ型トランジスタで構成することが好適であり、本構成により、作製コストの低減や作製工程の簡略化が実現される。

トランジスタ４３（スイッチング用トランジスタ４３）は画素１０１に対するビデオ信号の入力を制御する。また、トランジスタ６４（駆動用トランジスタ６４）は、そのゲート・ソース間電圧に応じたドレイン電流を発光素子４７に供給する。

続いて、エージング用回路６１を具備した本発明の表示装置の駆動方法について説明する。ここでは、トランジスタ４３のドレイン電圧を設定する期間Ｔ１と、トランジスタ４３のゲート電圧を設定してエージングを行う期間Ｔ２とに分けて説明する。なお、下記の説明に用いる電圧値の条件はあくまで一例とし、また、トランジスタ４１、４２の各ゲートに入力される信号は、Ｖｉｎ１、Ｖｉｎ２と表記する。

期間Ｔ１において、Ｖｉｎ１は−１０Ｖ、Ｖｉｎ２は０Ｖ、電源線５１の電位は０Ｖ、電源線５２の電位は８Ｖ、Ｇ＿ＯＵＴは−５Ｖである。従って、トランジスタ４１がオン、トランジスタ４２はオフ、トランジスタ４３はオンになり、信号線５５とトランジスタ４３のドレイン電圧が同電位（ここでは８Ｖ）になる。この期間では、トランジスタ６４のゲート・ソース間電圧がゼロになるようにすることが好適である。

期間Ｔ２において、Ｖｉｎ１は３２Ｖ、Ｖｉｎ２は２７Ｖ、電源線５１の電位は３２Ｖ、電源線５２の電位は８Ｖである。従って、トランジスタ４１がオフ、トランジスタ４２はオンになる。そうすると、電源線５１の電位がトランジスタ４２を介して走査線５６に伝達されて、電源線５１と走査線５６は同電位（３２Ｖ）となる。そうすると、トランジスタ４３のドレイン電圧は８Ｖ、ゲート電圧は３２Ｖとなり、ゲート・ドレイン電圧は２４Ｖとなる。従って、所望のストレス条件を印加することができる。

上記駆動方法を有する本発明は、画素１０１内に配置されたトランジスタ４３に、オフ電流を低下させるストレス条件を印加することができる。このストレス条件は、トランジスタ４３のゲート電圧がプラス側に大きく、ドレイン電圧がマイナス側に大きく、そのゲート・ドレイン間電圧がなるべく大きい条件が好適である。
より具体的には、通常動作に用いている電圧条件の１．５倍程度のゲート・ドレイン間電圧を印加することが好適である。例えば、ゲート・ドレイン間電圧は｜２４｜Ｖ以上が好適である。このようなストレス条件をトランジスタに与えることによって、該トランジスタのオフ電流を低下させることが可能となり、その結果、オフ電流の低下に起因した表示妨害を抑制した表示装置の駆動方法を提供することができる。

続いて、図２（Ａ）に示す画素１０１にトランジスタ７６を追加し、それに伴って、エージング用回路９２を新たに配置した構成について、図３を用いて簡単に説明する。

走査線駆動回路に具備されるエージング用回路９１は、直列に接続されたＰ型トランジスタ７１、７２（以下、トランジスタ７１、７２と表記）を有し、一端は電源線８１に接続され、他端にはＧ＿ＯＵＴ１が供給される。このエージング用回路９１は、電源線８１と走査線８６の電位を同電位にして、トランジスタ７５のゲート電圧の値を適当な値に設定する。エージング用回路９２は、直列に接続されたＰ型トランジスタ７３、７４（以下、トランジスタ７３、７４と表記）を有し、一端は電源線８２に接続され、他端にはＧ＿ＯＵＴ２が供給される。このエージング用回路９２は、電源線８２と走査線８７を同電位にして、トランジスタ７６のゲート電圧の値を適当な値に設定する。

画素部に複数配置される画素１０１は、列方向に配置された電源線８３、信号線８５と、行方向に配置された走査線８６、８７に囲まれており、Ｐ型トランジスタ７５、７６、９４（以下、トランジスタ７５、７６、９４と表記）、発光素子７７及び容量素子９３を具備する。

トランジスタ７６（消去用トランジスタ７６）は、オンになると、容量素子９３に保持された電荷が放電して、トランジスタ９４がオフする。従って、強制的に発光素子７７に電流が流れない状態を作ることができる。トランジスタ７６の配置により、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上させることができる。

なお、エージング用回路９１、９２に具備されるトランジスタ７１〜７４と、画素１０１内に配置されるトランジスタ７５は全てＰ型である。従って、トランジスタ７１〜７５は、結晶質半導体をチャネル部としたトランジスタを用いることが好適である。その理由として、結晶質半導体をチャネル部としたトランジスタは、非晶質半導体をチャネル部としたトランジスタと比較して、電子移動度が高く、発光素子の駆動に必要な電流を得ることが容易であることが挙げられる。また、画素部及び、該画素部が形成される基板上に一体形成される回路は、全てＰ型トランジスタで構成することが好適であり、本構成により、作製コストの低減や作製工程の簡略化が実現される。

続いて、エージング用回路９１、９２を具備した本発明の表示装置の駆動方法について、トランジスタ７５、７６のドレイン電圧を設定する期間Ｔ１と、トランジスタ７５、７６のゲート電圧を設定してエージングを行う期間Ｔ２とに分けて説明する。なお、下記の説明に用いる電圧値の条件はあくまで一例とし、トランジスタ７１〜７４の各ゲートに入力される信号は、Ｖｉｎ１〜Ｖｉｎ４と表記する。

期間Ｔ１は、トランジスタ７５、７６のドレイン電圧を設定する期間であり、Ｖｉｎ１、Ｖｉｎ３は−１０Ｖ、Ｖｉｎ２、Ｖｉｎ４は０Ｖ、電源線８１、８２の電位は０Ｖ、電源線８３の電位は８Ｖ、Ｇ＿ＯＵＴ１、Ｇ＿ＯＵＴ２は−５Ｖである。従って、トランジスタ７１、７３、７５、７６がオン、トランジスタ７２、７４はオフになり、信号線８５とトランジスタ７５のドレイン電圧が同電位（ここでは８Ｖ）になる。この期間では、トランジスタ９４のゲート・ソース間電圧がゼロになるようにすることが好適である。

期間Ｔ２は、トランジスタ７５、７６のゲート電圧を設定してエージングを行う期間であり、Ｖｉｎ１、Ｖｉｎ３は３２Ｖ、Ｖｉｎ２、Ｖｉｎ４は２７Ｖ、電源線８１、８２の電位は３２Ｖ、電源線８３の電位は８Ｖである。従って、トランジスタ７１、７３がオフ、トランジスタ７２、７４はオンになる。そうすると、電源線８１の電位がトランジスタ７２を介して走査線８６に伝達されて、電源線８１と走査線８６は同電位（３２Ｖ）となる。同様に、電源線８２と走査線８７は同電位（３２Ｖ）となる。そうすると、また、トランジスタ７６のドレイン電圧は８Ｖ、ゲート電圧は３２Ｖとなり、ゲート・ドレイン間電圧は２４Ｖとなる。従って、所望のストレス条件を印加することができる。

上記駆動方法を有する本発明は、画素１０１内に配置されたトランジスタ７５、７６に、オフ電流を低下させるストレス条件を印加することができる。このストレス条件は、トランジスタ７５、７６のゲート電圧がプラス側に大きく、ドレイン電圧がマイナス側に大きく、そのゲート・ドレイン間電圧がなるべく大きい条件が好適である。
より具体的には、通常動作に用いている電圧条件の１．５倍程度のゲート・ドレイン間電圧を印加することが好適である。例えば、ゲート・ドレイン間電圧は｜２４｜Ｖ以上が好適である。このようなストレス条件をトランジスタに与えることによって、該トランジスタのオフ電流を低下させることが可能となり、その結果、オフ電流の低下に起因した表示妨害を抑制した表示装置の駆動方法を提供することができる。

上記の図２（Ｂ）、図３の構成において、トランジスタ４３、７５、７６のゲート・ドレイン間には、容量結合が生じてしまう場合がある。このように容量結合が発生した場合に対応させて、電源線５１、８１、８２には数Ｖ程度（好適には５Ｖ）のマージンを持たせることが好適である。具体的には、最大でＶＧＤが２４＋５＝２９Ｖ程度になるように、電源線５１、８１、８２の電位にマージンを持たせることが好ましい。

なお発光素子を有する画素の構成は、図２（Ｂ）、図３に示したものに限定されず、如何なる構成を有していてもよい。

エージングを行うタイミングは、製品出荷前、製品出荷後パネルを起動させるとき、パネルを終了させるとき等が挙げられる。また、製品出荷後に定期的に行ったり、パネルの表示に問題が生じたときにユーザが任意に行ったりしてもよい。製品出荷後に行う場合には、エンドユーザにパネルが渡った後も、ユーザが使用していないタイミングや任意のタイミングにエージングを行うことができるため、製品の長寿命化が実現される。
（実施の形態３）

上記の実施の形態１、２では、エージング用回路を具備した構成について説明したが、本発明は必ずしもこれに限定されず、エージング用回路を設けなくても構わない。そこで、実施の形態１で説明した図１、２（Ａ）において、エージング用回路が具備されない表示装置の駆動方法について、簡単に説明する。

まず、第１のステップとして、トランジスタ１５のドレイン電圧を設定するために、該トランジスタ１５をオンさせて、信号線１８から所望の信号を入力する。
次に、第２のステップとして、トランジスタ１５のゲート・ドレイン電圧が、通常動作に用いている電圧条件の１．５倍程度になるように、好適には｜２４｜Ｖ以上になるように、トランジスタ１５のゲート電圧を設定する。つまり、走査線１９の電位を変更する。そうすると、エージングを行うことができる。
従って、走査線１９の電位を変更することができれば、エージング用回路を設けなくても構わない。これは、図２（Ｂ）、図３に示す構成でも同様であり、その動作の説明はここでは省略する。

本実施例では、トランジスタのゲート電圧（ＶＧ）、ドレイン電圧（ＶＤ）にストレスを印加したときのオフ電流（Ｉｏｆｆ）の時間変化を調べた実験結果について、図４、５を用いて説明する。

図４（Ａ）は、Ｐ型トランジスタのＶＧを２Ｖと固定にして、ＶＤを−１４、−１６、−１８、−２０Ｖに変化させたときのオフ電流と時間（ｓｅｃ）の関係を示したグラフである。グラフ中、丸印（○）のマーカをつないだ線はＶＤが−１４Ｖ、四角印（□）のマーカをつないだ線はＶＤが−１６Ｖ、ひし形印（◇）のマーカをつないだ線はＶＤが−１８Ｖ、三角印（△）のマーカをつないだ線はＶＤが−２０Ｖの条件下で行った結果である。縦軸は対数目盛を表示しており、１．Ｅ＋００は１、１．Ｅ＋０１は１０、１．Ｅ＋０２は１００、１．Ｅ＋０３は１０００、１．Ｅ＋０４は１００００に相当し、以降のグラフにおいても同じである。
本グラフから、いずれの条件下においても、時間の経過に伴って、オフ電流が低下していることが分かる。また、ＶＤが−２０Ｖの条件で、オフ電流が最も低下していることが分かる。従って、オフ電流の低下には、ＶＤがマイナス側に大きい条件が有効であることが分かる。

図４（Ｂ）は、Ｐ型トランジスタのＶＤを−１４Ｖと固定にして、ＶＧを２、４、６、８、１０Ｖに変化させたときのオフ電流と時間の関係を示したグラフである。グラフ中、丸印（○）のマーカをつないだ線はＶＧが２Ｖ、四角印（□）のマーカをつないだ線はＶＧが４Ｖ、ひし形印（◇）のマーカをつないだ線はＶＧが６Ｖ、三角印（△）のマーカをつないだ線はＶＧが８Ｖ、米印（＊）のマーカをつないだ線はＶＧが１０Ｖの条件下で行った結果である。
本グラフから、いずれの条件下においても、時間の経過に伴って、オフ電流が低下していることが分かる。また、ＶＧが１０Ｖの条件で、オフ電流が最も低下していることが分かる。従って、オフ電流の低下には、ＶＧがプラス側に大きい条件が有効であることが分かる。

図５（Ａ）は、Ｐ型トランジスタのゲート・ドレイン間電圧（ＶＧＤ）を−２０Ｖと固定にして、ＶＤを−２６〜−１Ｖに変化させ、ＶＧを−６〜１９Ｖに変化させたときのオフ電流と時間の関係を示したグラフである。本実験は、ＶＧＤを固定にしたときのストレス電圧依存をみたものであり、グラフ中、白抜きの正方形印（□）のマーカをつないだ線はＶＤが−１Ｖ、ＶＧが１９Ｖ、白抜きのひし形印（◇）のマーカをつないだ線はＶＤが−３Ｖ、ＶＧが１７Ｖ、白抜きの三角形印（△）のマーカをつないだ線はＶＤが−４Ｖ、ＶＧが１６Ｖ、バツ印（×）のマーカをつないだ線はＶＤが−５Ｖ、ＶＧが１５Ｖ、米印（＊）のマーカをつないだ線はＶＤが−６Ｖ、ＶＧが１４Ｖ、黒抜きの長方形印のマーカをつないだ線はＶＤが−８Ｖ、ＶＧが１２Ｖ、黒抜きの長方形印のマーカをつないだ線はＶＤが−１０Ｖ、ＶＧが１０Ｖ、白抜き丸印（○）のマーカをつないだ線はＶＤが−１４Ｖ、ＶＧが６Ｖ、バツ印のマーカをつないだ線はＶＤが−１８Ｖ、ＶＧが２Ｖ、黒抜きの正方形印のマーカをつないだ線はＶＤが−２０Ｖ、ＶＧが０Ｖ、黒抜きのひし形印（◆）のマーカをつないだ線はＶＤが−２２Ｖ、ＶＧが−２Ｖ、黒抜きの三角形印（▲）のマーカをつないだ線はＶＤが−２６Ｖ、ＶＧが−６Ｖの条件下で行った結果である。
本グラフから、いずれの条件下においても、時間の経過に伴って、オフ電流が低下していることが分かる。また、ＶＤが−２６Ｖ、ＶＧが−６Ｖの条件で、オフ電流が最も低下していることが分かる。従って、オフ電流の低下には、ＶＤがマイナス側に大きい条件が有効であることが分かる。

図５（Ｂ）は、Ｐ型トランジスタのＶＧを２Ｖと固定にして、ドレイン電圧（ＶＤ）を−１４〜−２４Ｖに変化させたときのオフ電流と時間の関係を示したグラフである。本実験は、ＶＧが固定の場合のＶＤ依存をみたものであり、グラフ中、丸印（○）のマーカをつないだ線はＶＤが−１４Ｖ、バツ印（×）のマーカをつないだ線はＶＤが−１６Ｖ、ひし形印（◇）のマーカをつないだ線はＶＤが−１８Ｖ、三角印（△）のマーカをつないだ線はＶＤが−２０Ｖ、米印（＊）のマーカをつないだ線はＶＤが−２２Ｖ、四角印のマーカをつないだ線はＶＤが−２４Ｖの条件下で行った結果である。
本グラフから、いずれの条件下においても、時間の経過に伴って、オフ電流が低下していることが分かる。また、ＶＤが−２４Ｖ、ＶＧが２Ｖの条件で、オフ電流が最も低下していることが分かる。従って、オフ電流の低下には、ＶＧＤがなるべく大きい条件が有効であることが分かる。
さらに、表示に問題を及ぼさない程度のオフ電流を１０ｐＡ、ストレス印加時間を１秒とすると、図５（Ｂ）から、最適なストレス印加条件は、ＶＧＤが｜２４｜Ｖ以上であることが分かる。

上記の実験結果をまとめると、トランジスタに印加するストレス条件は、図４（Ａ）、図５（Ａ）のグラフからＶＤがマイナス側に大きく、図４（Ｂ）からＶＧがプラス側に大きい条件が有効であることが分かる。また、図５（Ｂ）から、トランジスタのゲート・ドレイン間電圧（ＶＧＤ）はなるべく大きい条件の方が有効である。
より具体的な条件としては、通常動作に用いている電圧条件の１．５倍程度のゲート・ドレイン間電圧を印加することが好適である。これは、本実験結果に基づくものであり、本実験では、通常時のＰ型ＴＦＴに印加されるストレスは、ＶＤが−１４Ｖ、ＶＧが２Ｖ、ＶＧＤは｜１６Ｖ｜の条件としており、オフ電流の低下は、ＶＧＤを｜２４｜Ｖにしたとき（１．５倍程度にしたとき）に確認されたことに基づくものである。
本発明は、このようなストレス条件をトランジスタに与えることによって、該トランジスタのオフ電流を低下させることが可能となり、その結果、オフ電流の低下に起因した表示妨害を抑制した表示装置の駆動方法を提供することができる。

本実施例では、表示装置の構成について図６を用いて説明する。

図６（Ａ）において、基板１０７上に、複数の画素１０１がマトリクス状に配置された画素部１０２を有し、画素部１０２の周辺には、信号線駆動回路１０３、第１の走査線駆動回路１０４及び第２の走査線駆動回路１０５を有する。図６（Ａ）においては、信号線駆動回路１０３と、２組の走査線駆動回路１０４、１０５を有しているが、本発明はこれに限定されず、駆動回路の個数は画素の構成に応じて任意に設定すればよい。これらの駆動回路は、ＦＰＣ１０６を介して外部より信号が供給される。

図６（Ｂ）には、第１の走査線駆動回路１０４及び第２の走査線駆動回路１０５の構成を示し、当該走査線駆動回路１０４、１０５は、シフトレジスタ１１４、バッファ１１５、エージング用回路１１６を有する。また、図６（Ｃ）には、信号線駆動回路１０３の構成を示し、当該信号線駆動回路１０３はシフトレジスタ１１１、第１のラッチ回路１１２、第２のラッチ回路１１３、エージング用回路１１７を有する。このように、エージング用回路１１６、１１７は、画素部１０２の周囲に配置される。

なお、走査線駆動回路と信号線駆動回路の構成は、上記記載に限定されず、例えばサンプリング回路やレベルシフタなどを具備していてもよい。また、走査線駆動回路と信号線駆動回路の両者にエージング用回路を設ける必要はなく、どちらか一方のみに設けてもよい。

さらに、上記駆動回路以外に、ＣＰＵやコントローラなどの回路を基板１０７に一体形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末に特に有効である。また、エージング用回路は、２つのトランジスタを具備した構成を有し、従って構成する素子数は少ないため、このエージング用回路を駆動回路に組み込んでも、実装面積の拡大にはつながらない。

なお、エージングを行う際、所定の電源線の電位を変える必要が生じる。これは、多くの場合において、ＦＰＣ１０６を介して接続された電源回路に、コントローラから所定の信号が供給されることで行われる。

本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図７に示す。

図７(Ａ)は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。図７(Ｂ)はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。図７(Ｃ)はパーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。

図７(Ｄ)はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。図７(Ｅ)は記録媒体を備えた携帯型の画像再生装置であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。図７(Ｆ)はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３を含む。

図７(Ｇ)はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。図７(Ｈ)は携帯端末のうちの携帯電話機であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。

上記の電子機器において、本発明は表示部の構成と、該表示部の駆動方法に適用される。エージングを行うタイミングは、製品出荷前、製品出荷後パネルを起動させるとき、パネルを終了させるとき等が挙げられる。また、製品出荷後に定期的に行ったり、パネルの表示に問題が生じたときにユーザが任意に行ったりしてもよい。製品出荷後に行う場合には、エンドユーザにパネルが渡った後も、ユーザが使用していないタイミングや任意のタイミングにエージングを行うことができるため、製品の長寿命化が実現される。また、本発明の表示装置を用いた電子機器を携帯端末等に適用して、インターネットに接続できる状態にある場合には、最適なストレス条件のデータをダウンロードしてもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本実施例では、まず、オフ電流を測定したときのトランジスタのドレイン・ゲート間電圧（Ｖｄｇ）と、１秒間印加すればそのオフ電流が１０ｐＡとなる、トランジスタのドレイン・ゲート間電圧（Ｖｄｇ）との関係を調べた実験結果について図８を用いて説明する。
なお、オフ電流を測定したときのトランジスタのドレイン・ゲート間電圧は、通常動作の電圧条件に沿ったものであり、この値をグラフの横軸とする。また、１秒間印加すればそのオフ電流が１０ｐＡとなるトランジスタのドレイン・ゲート間電圧は、オフ電流の低下を目的としたストレス条件であり、この値をグラフの縦軸とする。なお、１０ｐＡとは、通常動作において支障の生じないオフ電流値である。

グラフ中、黒抜きの丸印（●）のマーカは、ガラス基板上に形成された非晶質半導体上に触媒として機能する金属元素（例えばニッケル）を塗布し、その後、レーザ結晶化を行って形成した結晶質半導体をチャネル部としたトランジスタをサンプルとしたものである。
黒抜きの四角印のマーカは、丸印のマーカと同じ作製工程を経たトランジスタをサンプルとしたものである。但し、両者のサンプルは、そのゲート絶縁膜の膜厚が異なる。
黒抜きの三角印（▲）のマーカは、レーザ結晶化の照射条件が異なる以外は、丸印のマーカのサンプルと同様の作製方法により作成された結晶質半導体をチャネル部としたトランジスタをサンプルとしたものである。
米印（＊）のマーカは、非晶質半導体上に金属元素を塗布せず、非晶質半導体に直接レーザ結晶化を行って形成した結晶質半導体をチャネル部としたトランジスタをサンプルとしたものである。
黒抜きのひし形印（◆）のマーカは、シリコン基板（ＳＩＭＯＸ基板）上に形成されたトランジスタをサンプルとしたものである。
全てのサンプルは、Ｐチャネル型のトランジスタであり、そのチャネル長は１０μｍ、チャネル幅は８μｍであった。

全てのサンプルのマーカの近似曲線を引くと、その傾きは１．４７７７となった。つまり、通常動作のドレイン・ゲート間電圧条件の１．３４〜１．６１倍、好ましくは１．４４〜１．５１倍、さらに好ましくは１．４８倍のストレス条件を１秒間印加すれば、そのオフ電流は１０ｐＡになることが分かる。また、このような傾向は、トランジスタのチャネル部の結晶性や、ゲート絶縁膜の厚さに依存しないことが分かる。

次に、時間（横軸）とオフ電流値（縦軸）の関係について、図９を用いて説明する。
サンプルはサンプルＡ〜サンプルＣまで３つのサンプルがあり、全てのサンプルにおいて、オフ電流の低下を目的としたストレス条件は、ドレイン電圧が−１７Ｖ、ゲート電圧が３Ｖで、１秒間印加するものであった。全てのサンプルは、シングルドレイン構造のＰチャネル型のトランジスタであり、そのチャネル長は１２μｍ、チャネル幅は４μｍであった。
サンプルＡは、ストレス条件印加後、電圧を印加しなかったトランジスタである。サンプルＢは、ストレス条件印加後、ソース電圧が−５Ｖ、ドレイン電圧が５Ｖ、ゲート電圧が−８Ｖの電圧条件を印加したトランジスタである。サンプルＣは、ソース電圧が−５〜＋５Ｖの交流電圧、ドレイン電圧が５Ｖ、ゲート電圧が８Ｖの電圧条件を印加したトランジスタである。

上記のグラフによると、オフ電流の低下を目的としたストレス条件を印加した後、そのオフ電流は上昇傾向にあるものの、大きく上昇することはなく、動作に支障が生じない程度のオフ電流値である。つまり、ストレス条件を印加後、その効果がすぐになくなることはなく、長く維持されることが分かる。

次は、オフ電流の低下を目的としたストレス条件の印加時間（横軸）とオフ電流値（縦軸）の関係について、図１０を用いて説明する。
図１０（Ａ）〜（Ｄ）の４つのグラフがあり、図１０（Ａ）〜（Ｄ）の横軸は、トランジスタのゲート電圧が２Ｖ、ドレイン電圧が−１４Ｖの電圧条件のときのオフ電流値を示している。オフ電流の低下を目的としたストレス条件は、図１０（Ａ）は、ドレイン電圧が−１８Ｖ、ゲート電圧が２Ｖの電圧の条件、図１０（Ｂ）は、ドレイン電圧が−２０Ｖ、ゲート電圧が２Ｖの電圧の条件、図１０（Ｃ）は、ドレイン電圧が−２２Ｖ、ゲート電圧が２Ｖの電圧の条件、図１０（Ｄ）は、ドレイン電圧が−２４Ｖ、ゲート電圧が２Ｖの電圧の条件である。

図１０（Ａ）〜（Ｄ）に示す全てのグラフにおいて、米印（＊）のマーカは、Ｌ／Ｗ＝１０／８のトランジスタをサンプルとしたものであり、縦長方形のマーカは、Ｌ／Ｗ＝３／８のトランジスタをサンプルとしたものであり、三角形（△）のマーカは、Ｌ／Ｗ＝１０／２００のトランジスタをサンプルとしたものであり、バツ印（×）のマーカは、Ｌ／Ｗ＝１０／４のトランジスタをサンプルとしたものであり、正方形（□）のマーカは、Ｌ／Ｗ＝４００／８のトランジスタをサンプルとしたものであり、横長方形のマーカは、Ｌ／Ｗ＝１２／４のトランジスタをサンプルとしたものである。

図１０におけるオフ電流値は、各々のトランジスタの単位チャネル幅あたりの値となっており、いずれのサンプルのオフ電流値も、そのオフ電流の低減の仕方が変わらない。つまり、トランジスタのオフ電流の低減の仕方は、トランジスタサイズには依存しないことが分かる。

本発明の表示装置及びその駆動方法を説明する図。 本発明の表示装置及びその駆動方法を説明する図。 本発明の表示装置及びその駆動方法を説明する図。 トランジスタのゲート電圧（ＶＧ）、ドレイン電圧（ＶＤ）にストレスを印加したときのオフ電流（Ｉｏｆｆ）の時間変化を調べた実験結果を示すグラフ。 トランジスタのゲート電圧（ＶＧ）、ドレイン電圧（ＶＤ）にストレスを印加したときのオフ電流（Ｉｏｆｆ）の時間変化を調べた実験結果を示すグラフ。 パネル、走査線駆動回路及び信号線駆動回路を示す図。 本発明が適用される電子機器を示す図。 オフ電流を測定したときのトランジスタのドレイン・ゲート間電圧（ＶＤＧ）と、１秒間印加すればそのオフ電流が１０ｐＡとなるトランジスタのドレイン・ゲート間電圧（ＶＤＧ）との関係を調べた実験結果を示すグラフ。 時間とオフ電流値との関係を調べた実験結果を示すグラフ。 オフ電流の低下を目的としたストレス条件の印加時間（横軸）とオフ電流値（縦軸）の関係を調べた実験結果を示すグラフ。

符号の説明

１１〜１５トランジスタ
１６ 液晶素子
１７ 容量素子
１８ 信号線
１９ 走査線
２１〜２３ 電源線
２４、２５ 電極
３１、３２ エージング用回路
４１〜４３ トランジスタ
４７ 発光素子
４８、４９ 電極
５１〜５３ 電源線
５５ 信号線
５６ 走査線
６１ エージング用回路
６３ 容量素子
６４ トランジスタ
７１〜７３、７５、７６ トランジスタ
７７ 発光素子
７８、７９ 電極
８１〜８３ 電源線
８５ 信号線
８６、８７ 走査線
９１、９２ エージング用回路
９３ 容量素子
９４ トランジスタ
１０１ 画素

Claims (27)

1. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路と、
   ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が信号線に接続された第３のＰ型トランジスタ、及び第１の電極が前記第３のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方に接続され、第２の電極が第２の電源に接続された液晶素子を含む画素と、を有することを特徴とする表示装置。
2. 請求項１において、
   前記第１乃至前記第３のＰ型トランジスタは、結晶質半導体でチャネル部を形成することを特徴とする表示装置。
3. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に信号線が接続された第１のエージング用回路と、
   直列に接続された第３及び第４のＰ型トランジスタを含み、前記第４のＰ型トランジスタのソース電極又はドレイン電極が第２の電源に接続され、前記第３及び前記第４のＰ型トランジスタの間に走査線が接続された第２のエージング用回路と、
   ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が前記信号線に接続された第５のＰ型トランジスタ、及び第１の電極が前記第５のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方に接続され、第２の電極が第３の電源に接続された液晶素子を含む画素と、を有することを特徴とする表示装置。
4. 請求項３において、
   前記第１乃至前記第５のＰ型トランジスタは、結晶質半導体でチャネル部を形成することを特徴とする表示装置。
5. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路と、
   ゲート電極が前記走査線に接続され、ソース電極又はドレイン電極が信号線に接続された第３のＰ型トランジスタ、及び第１又は第２の電極が第２の電源に電気的に接続された発光素子を含む画素、とを有することを特徴とする表示装置。
6. 請求項５において、
   前記第１乃至前記第３のＰ型トランジスタは、結晶質半導体でチャネル部を形成することを特徴とする表示装置。
7. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に第１の走査線が接続された第１のエージング用回路と、
   直列に接続された第３及び第４のＰ型トランジスタを含み、前記第４のＰ型トランジスタのソース電極又はドレイン電極が第２の電源に接続され、前記第３及び前記第４のＰ型トランジスタの間に第２の走査線が接続された第２のエージング用回路と、
   ゲート電極が前記第１の走査線に接続され、ソース電極又はドレイン電極が信号線に接続された第５のＰ型トランジスタ、及び、ゲート電極が前記第２の走査線に接続され、ソース電極又はドレイン電極が第３の電源に接続された第６のＰ型トランジスタ、並びに、第１又は第２の電極が前記第３の電源に電気的に接続された発光素子を含む画素と、を有することを特徴とする表示装置。
8. 請求項７において、
   前記第１乃至前記第６のＰ型トランジスタは、結晶質半導体でチャネル部を形成することを特徴とする表示装置。
9. Ｐ型トランジスタ及び液晶素子を有し、前記Ｐ型トランジスタのゲート電極は走査線に接続され、ソース電極及びドレイン電極の一方は信号線に接続され、他方は液晶素子が含む第１又は第２の電極に接続された表示装置の駆動方法において、
   前記Ｐ型トランジスタをオンにして、前記信号線の電位と前記Ｐ型トランジスタのドレイン電極の電位を同電位にする第１のステップと、
   前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位を同電位にする第２のステップを有することを特徴とする表示装置の駆動方法。
10. 請求項９において、
    前記第１のステップにおいて、前記液晶素子が含む前記第１及び前記第２の電極の電位を同電位にすることを特徴とする表示装置の駆動方法。
11. 請求項９において、
    前記第２のステップにおいて、前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位との電位差が｜２４｜Ｖ以上になるように設定することを特徴とする表示装置の駆動方法。
12. Ｐ型トランジスタ及び発光素子を有し、前記Ｐ型トランジスタのゲート電極は走査線に接続され、ソース電極及びドレイン電極の一方は信号線に接続され、他方は発光素子が含む第１又は第２の電極に電気的に接続された表示装置の駆動方法において、
    前記Ｐ型トランジスタをオンにして、前記信号線の電位と前記Ｐ型トランジスタのドレイン電極の電位を同電位にする第１のステップと、
    前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位を同電位にする第２のステップを有することを特徴とする表示装置の駆動方法。
13. 請求項１２において、
    前記第２のステップにおいて、前記走査線の電位と、前記Ｐ型トランジスタの前記ドレイン電極の電位との電位差が｜２４｜Ｖ以上になるように設定することを特徴とする表示装置の駆動方法。
14. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路と、
    ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が信号線に接続された第３のＰ型トランジスタ、及び第１の電極が前記第３のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方に接続され、第２の電極が第２の電源に接続された液晶素子を含む画素と、を有することを特徴とする表示装置の駆動方法であって、
    前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにして、前記第１の電源と前記走査線の電位を同電位にすることを特徴とする表示装置の駆動方法。
15. 請求項１４において、
    前記第１の電源の電位と、前記第３のトランジスタのドレイン電圧との電位差は、｜２４｜Ｖ以上であることを特徴とする表示装置の駆動方法。
16. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に信号線が接続された第１のエージング用回路と、
    直列に接続された第３及び第４のＰ型トランジスタを含み、前記第４のトランジスタのソース電極又はドレイン電極が第２の電源に接続され、前記第３及び前記第４のＰ型トランジスタの間に走査線が接続された第２のエージング用回路と、
    ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が前記信号線に接続された第５のＰ型トランジスタ、及び第１の電極が前記第５のＰ型トランジスタのソース電極及びドレイン電極の他方に接続され、第２の電極が第３の電源に接続された液晶素子を含む画素と、を有する表示装置の駆動方法において、
    前記第１のトランジスタをオフにし、前記第２及び前記第５のトランジスタをオンにして、前記第１の電源、前記信号線及び前記液晶素子が含む前記第１の電極の電位を同電位にする第１のステップと、
    前記第１及び前記第３のトランジスタをオフにし、前記第２及び前記第４のトランジスタをオンにして、前記第１の電源と前記信号線を同電位にし、前記第２の電源と前記走査線の電位を同電位にする第２のステップを有することを特徴とする表示装置の駆動方法。
17. 請求項１６において、
    前記第１のステップにおける前記第１及び前記第３の電源の電位は、同電位であることを特徴とする表示装置の駆動方法。
18. 請求項１６において、
    前記第１のステップにおける、前記第１及び前記第３の電源、前記液晶素子が含む前記第１及び前記第２の電極、並びに前記信号線の電位は、同電位であることを特徴とする表示装置の駆動方法。
19. 請求項１６において、
    前記第１及び前記第２のステップの各ステップにおける前記第２の電源の電位は異なることを特徴とする表示装置の駆動方法。
20. 請求項１６において、
    前記第１のステップにおける前記第１の電源の電位と、前記第２のステップにおける前記第２の電源の電位の電位差は｜２４｜Ｖ以上であることを特徴とする表示装置の駆動方法。
21. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路と、
    ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が信号線に接続された第３のＰ型トランジスタ、及び第１又は第２の電極が第２の電源に電気的に接続された発光素子を含む画素、とを有する表示装置の駆動方法において、
    前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにして、前記第１の電源と前記走査線の電位を同電位にすることを特徴とする表示装置の駆動方法。
22. 請求項２１において、
    前記第１の電源の電位と、前記第３のトランジスタのドレイン電圧との電位差は、｜２４｜Ｖ以上であることを特徴とする表示装置の駆動方法。
23. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に走査線が接続されたエージング用回路と、
    ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が信号線に接続された第３のＰ型トランジスタ、及び第１又は第２の電極が第２の電源に電気的に接続された発光素子を含む画素、とを有する表示装置の駆動方法において、
    前記第３のＰ型トランジスタの前記ソース電極及び前記ドレイン電極の他方と、前記第２の電源の電位を同電位にする第１のステップと、
    前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにして、前記第１の電源と前記走査線の電位を同電位にする第２のステップを有することを特徴とする表示装置の駆動方法。
24. 請求項２３において、
    前記第１及び前記第２の電源の各電位の電位差は、｜２４｜Ｖ以上であることを特徴とする表示装置の駆動方法。
25. 直列に接続された第１及び第２のＰ型トランジスタを含み、前記第２のトランジスタのソース電極又はドレイン電極が第１の電源に接続され、前記第１及び前記第２のＰ型トランジスタの間に第１の走査線が接続された第１のエージング用回路と、
    直列に接続された第３及び第４のＰ型トランジスタを含み、前記第４のトランジスタのソース電極又はドレイン電極が第２の電源に接続され、前記第３及び前記第４のＰ型トランジスタの間に第２の走査線が接続された第２のエージング用回路と、
    ゲート電極が前記第１の走査線に接続され、ソース電極及びドレイン電極の一方が信号線に接続された第５のＰ型トランジスタ、及び、ゲート電極が前記第２の走査線に接続され、ソース電極又はドレイン電極が第３の電源に接続された第６のＰ型トランジスタ、並びに、第１又は第２の電極が前記第３の電源に電気的に接続された発光素子を含む画素と、を有することを特徴とする表示装置の駆動方法において、
    前記第５のトランジスタの前記ソース電極及び前記ドレイン電極の他方と、前記第３の電源の電位を同電位にする第１のステップと、
    前記第１及び前記第３のトランジスタをオフにし、前記第２及び前記第４のトランジスタをオンにして、前記第１の電源と前記第１の走査線の電位を同電位にし、前記第２の電源と前記第２の走査線の電位を同電位にする第２のステップを有することを特徴とする表示装置の駆動方法。
26. 請求項２５において、
    前記第１及び前記第３の電源の各電位の電位差は、｜２４｜Ｖ以上であることを特徴とする表示装置の駆動方法。
27. 請求項２５において、
    前記第２及び前記第３の電源の各電位の電位差は、｜２４｜Ｖ以上であることを特徴とする表示装置の駆動方法。

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