JP2005033864A

JP2005033864A - Semiconductor integrated circuit

Info

Publication number: JP2005033864A
Application number: JP2003193396A
Authority: JP
Inventors: Hidetomo Ohashi; 英知大橋; Yoshinari Minotani; 由成簑谷; Noriyasu Terasawa; 徳保寺沢
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-07-08
Filing date: 2003-07-08
Publication date: 2005-02-03
Anticipated expiration: 2023-07-08
Also published as: JP4645009B2

Abstract

<P>PROBLEM TO BE SOLVED: To eliminate an external component for soft starting a switching power supply. <P>SOLUTION: A first stage charge transfer circuit E1, a second stage charge transfer circuit E2 ..., an (m-1)th stage charge transfer circuit Em-1 and m-th stage charge transfer circuit Em transfer charges of voltage Vs being inputted from the first stage sequentially based on a clock being outputted from an n-th stage counter 11 and increases the output voltage from the final m-th stage charge transfer circuit Em gradually until a specified level is reached. A comparator Z2 and an output circuit 12 output a pulse voltage having a pulse width enlarging gradually based on increase in the output voltage from the m-th stage charge transfer circuit Em to terminals OUT1 and OUT2 being connected with a switching element. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特にスイッチング電源をソフトスタートさせる半導体集積回路に関する。
【０００２】
【従来の技術】
負荷を駆動するスイッチング素子は、例えば、負荷に電解コンデンサなどが接続されている場合、起動時（例えば、電源投入時）に過電流が流れる恐れがある。これを防止するため、スイッチング電源をソフトスタートさせる半導体集積回路がある。この半導体集積回路は、スイッチング素子に出力するパルス電圧の幅を徐々に広げていき、安定した起動を行う（例えば、特許文献１参照）。
【０００３】
図１３は、従来の半導体集積回路の回路図である。図に示すように、半導体集積回路１０１は、電流源Ｉ１０１、ダイオードＤ１０１、抵抗Ｒ１０１，Ｒ１０２、コンパレータＺ１０１、基準電圧生成回路１０２、及び端子ＲＥＦ，ＣＯＭＰ，ＩＮ−を有している。また、半導体集積回路１０１には、ダイオードＤ１０２，Ｄ１０３、抵抗Ｒ１０３、及びコンデンサＣ１０１が外付けされている。
【０００４】
図示してないが、半導体集積回路１０１によって駆動されるスイッチング素子は、トランスを介して負荷を駆動する。端子ＣＯＭＰには、このトランスの２次側の電圧がフィードバックされる。端子ＣＯＭＰには、コンデンサＣ１０１、抵抗Ｒ１０３等の外付け部品が接続されているので、端子ＣＯＭＰの電圧は、この外付け部品の時定数に従って徐々に上昇し、コンパレータＺ１０１の正極端子＋に入力される。なお、コンパレータＺ１０１の負極端子−には、端子ＩＮ−により、トランスの１次側の電圧がフィードバックされる。また、コンパレータＺ１０１は、電圧ＬＭＴ＋，ＬＭＴ−が入力される。
【０００５】
図１４は、コンパレータの回路図である。図に示すように、コンパレータＺ１０１は、バイポーラのトランジスタＴｒ１０１〜Ｔｒ１０４、電流源Ｉ１０２，Ｉ１０３、コンパレータＺ１０２を有している。
【０００６】
トランジスタＴｒ１０１，Ｔｒ１０２は、電圧ＬＭＴ＋と正極端子＋に入力される電圧の低い方の電圧をコンパレータＺ１０２の正極端子＋に入力する。トランジスタＴｒ１０３，Ｔｒ１０４は、電圧ＬＭＴ−と負極端子−に入力される電圧の低い方の電圧をコンパレータＺ１０２の負極端子−に入力する。
【０００７】
コンパレータＺ１０２は、正極端子＋と負極端子−に入力される信号電圧を比較し、正極端子＋の電圧の方が高ければＨ状態、負極端子−の電圧の方が高ければＬ状態を出力する。なお、コンパレータＺ１０１の正極端子＋に入力される電圧は徐々に上昇し、負極端子−に入力される電圧は振幅が徐々に大きくなる三角波状の電圧であり、コンパレータＺ１０２からは、スイッチング素子がオンする時間が徐々に長くなるようにパルス電圧ＲＢが出力される。
【０００８】
他の従来例として、大容量のコンデンサのみを外付けした半導体集積回路がある。図１５は、従来の他の例の半導体集積回路の回路図である。図１５において、図１３と同じものには同じ符号を付し、その説明を省略する。図に示すように、半導体集積回路は、端子ＣＳを有している。端子ＣＳには、外付けの大容量のコンデンサＣ１０２が接続される。起動時、電流源Ｉ１０４の電流は、コンデンサＣ１０２の充電によって徐々に上昇し、この電流による電圧が、電圧ＬＭＴ＋としてコンパレータＺ１０１に入力される。コンパレータＺ１０１は、徐々に上昇する電圧ＬＭＴ＋によっても、スイッチング電源にソフトスタートをさせるためのパルス電圧ＲＢを出力する。
【０００９】
このように従来の半導体集積回路では、コンデンサ、抵抗等の外付け部品によって、徐々に上昇する電圧を生成し、ソフトスタート機能を有するようになっている。なお、徐々に上昇する電圧を生成する回路として、昇圧回路、チャージポンプなどがある（例えば、特許文献２〜４参照）。これらは、昇圧が目的であり、供給される電源電圧以上の電圧を出力するようになっている。
【００１０】
【特許文献１】
特開２００１−２５０９１８号公報（第４頁、第１図）
【特許文献２】
特開平６−２６１５３８号公報（第４頁、第３図）
【特許文献３】
特開平８−２５６４７３号公報（第４頁、第１図）
【特許文献４】
特開平１１−１１０９８９号公報（第４頁、第１図）
【００１１】
【発明が解決しようとする課題】
しかし、外付け部品で得られる数ｍｓ〜数１００ｍｓのソフトスタート時間を得るには、数１０ｎＦ〜数μＦといった大容量のコンデンサ、もしくは、数ｎＡ〜数１００ｎＡの精度の高い微小電流を流すことのできる電流源が必要であり、これらを半導体集積回路に内蔵することは困難という問題点があった。
【００１２】
また、外付け部品を接続するための端子を要するため、半導体集積回路の面積が大きくなり、プリント基板への実装面積が大きくなるという問題点があった。本発明はこのような点に鑑みてなされたものであり、ソフトスタートをするための外付け部品が不要な半導体集積回路を提供することを目的とする。
【００１３】
また、プリント基板への実装面積を小さくすることができる半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、スイッチング電源をソフトスタートさせる半導体集積回路において、初段に入力される電荷をクロックに基づいて順次後段に転送し、最終段が出力する出力電圧または出力電流を所定値になるまで徐々に上昇させる複数の電荷転送手段と、前記出力電圧または前記出力電流の上昇に基づいて、スイッチング電源のスイッチング素子に出力するパルス電圧またはパルス電流のパルス幅を拡大していくパルス出力手段と、を有することを特徴とする半導体集積回路が提供される。
【００１５】
このような半導体集積回路によれば、複数の電荷転送手段は、初段に入力される電荷を順次転送し、最終段が出力する出力電圧または出力電流を徐々に上昇させる。パルス出力手段は、出力電圧または出力電流の上昇に基づいて、スイッチング素子に出力するパルス電圧またはパルス電流のパルス幅を拡大していく。これによって、ソフトスタートをするための外付け部品が不要となる。また、外付け部品を接続するための端子が不要となり、プリント基板への実装面積が小さくなる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図２は、本発明の半導体集積回路の適用例を示した図である。図に示す半導体集積回路１は、端子ＣＯＭＰ，ＩＮ−、ＯＵＴ１，ＯＵＴ２を有している。端子ＯＵＴ１，ＯＵＴ２には、ＮＭＯＳのトランジスタＭ１，Ｍ２が接続されている。トランジスタＭ１のドレインは、トランスＴ１の中途に、トランジスタＭ２のドレインは、トランスＴ１に接続されている。トランジスタＭ１，Ｍ２のソースは、抵抗Ｒ１を介してグランドに接続され、かつ半導体集積回路１の端子ＩＮ−にも接続されている。トランスＴ１の２次側には、ダイオードＤ１を介して負荷３が接続されている。トランスＴ１の２次側は、抵抗Ｒ２、ダイオードＤ２を介してフォトカプラＰＨ１の入力と接続されている。フォトカプラＰＨ１の出力は、半導体集積回路の端子ＣＯＭＰに接続されている。
【００１７】
半導体集積回路１は、スイッチング電源を構成しているトランジスタＭ１，Ｍ２を個々にオン・オフし、直流電源２の電力を負荷３に供給する。半導体集積回路１は、フォトカプラＰＨ１を介して端子ＣＯＭＰにフィードバックされるトランスＴ１の２次側の電圧と、トランジスタＭ１，Ｍ２を介して端子ＩＮ−にフィードバックされるトランスＴ１の１次側の電圧とによって、起動時にソフトスタートを行い、また、定常状態において負荷３に一定の電力を供給するようにしている。
【００１８】
次に、半導体集積回路の詳細について説明する。図１は、第１の実施の形態に係る半導体集積回路の回路図である。図に示すように半導体集積回路は、第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍ、ｎ段カウンタ１１、インバータＺ１、電流源Ｉ１、ダイオードＤ３、抵抗Ｒ３，Ｒ４、コンパレータＺ２、および端子ＣＯＭＰ，ＩＮ−，ＯＵＴ１，ＯＵＴ２を有している。
【００１９】
第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍは直列に接続され、入力される電荷を順次後段の電荷転送回路に出力する。奇数段の第１段電荷転送回路Ｅ１，第３段電荷転送回路Ｅ３，…は、ｎ段カウンタ１１から出力されるクロックに同期して、入力される電荷を次段の偶数段の第２段電荷転送回路Ｅ２，第４段電荷転送回路Ｅ４，…に出力する。偶数段の第２段電荷転送回路Ｅ２，第４段電荷転送回路Ｅ４，…は、インバータＺ１によって反転されたｎ段カウンタ１１のクロックに同期して、入力される電荷を次段の奇数段の第３段電荷転送回路Ｅ３，第５段電荷転送回路Ｅ５，…に出力する。
【００２０】
初段の第１段電荷転送回路Ｅ１には、電圧Ｖｓが入力される。第１段電荷転送回路Ｅ１は、この電圧Ｖｓによる電荷を、ｎ段カウンタ１１のクロックに同期して第２段電荷転送回路Ｅ２に出力する。第２段電荷転送回路Ｅ２は、インバータＺ１によって反転されたｎ段カウンタ１１のクロックに同期して第３段電荷転送回路Ｅ３に出力する。以下同様にして、偶数段の電荷転送回路は、ｎ段カウンタ１１から出力されるクロックに同期して、奇数段の電荷転送回路は、インバータＺ１によって反転されたクロックに同期して電荷を順次後段の電荷転送回路に出力していく。すなわち、第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍは、ｎ段カウンタ１１から出力されるクロックの状態がＨ，Ｌ，Ｈ，…と遷移する度に、電荷を順次後段の回路に出力していく。
【００２１】
第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍには、前段から入力される電圧（電荷による）の振幅を決めるための電圧ＶＲＥＦが入力される。また、第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍは、蓄積している電荷を放電するためのリセットＲＳＴが入力される。
【００２２】
ここで、電荷転送回路の詳細な回路について説明する。図３は、電荷転送回路の回路図である。図に示すように、第ｉ段電荷転送回路は、トランジスタＭ３〜Ｍ５、コンデンサＣ１を有している。トランジスタＭ３は、ＰＭＯＳトランジスタであり、トランジスタＭ４，Ｍ５は、ＮＭＯＳトランジスタである。
【００２３】
トランジスタＭ３のドレインは、トランジスタＭ４のドレインと接続されている。トランジスタＭ４のソースは、コンデンサＣ１、トランジスタＭ５のドレインと接続されている。トランジスタＭ５のソースは、グランドに接続されている。
【００２４】
トランジスタＭ３のゲートには、ｎ段カウンタ１１から出力されるクロックｎＣＬＫが入力される。トランジスタＭ３のソースには、前段の第ｉ−１段電荷転送回路から出力される電荷Ｐｉｎが入力される。
【００２５】
トランジスタＭ４のゲートには、電圧ＶＲＥＦが入力される。トランジスタＭ５のゲートには、リセットＲＳＴが入力される。
クロックｎＣＬＫがＬ状態になると、トランジスタＭ３はオンし、コンデンサＣ１に前段の第ｉ−１段電荷転送回路の電荷Ｐｉｎが充電される。コンデンサＣ１は、後段の第ｉ＋１段電荷転送回路がｎ段カウンタ１１のクロックによって活性化されると、充電していた電荷Ｐｏｕｔを転送（放電）する。
【００２６】
電圧ＶＲＥＦは、電荷Ｐｉｎの充電によって生じるコンデンサＣ１の電圧を決定する。充電によって生じるコンデンサＣ１の電圧の上限は、トランジスタＭ４の閾値電圧をＶｔｈとすると、ＶＲＥＦ−Ｖｔｈとなる。リセットＲＳＴは、Ｈ状態でトランジスタＭ５をオンし、コンデンサＣ１の電荷をグランドに放電する。
【００２７】
なお、全電荷転送回路に同位相のクロックｎＣＬＫを印加する場合、第ｉ段電荷転送回路を、例えば、奇数段の電荷転送回路とすれば、偶数段の電荷転送回路のトランジスタＭ３は、ＮＭＯＳのトランジスタとなる。
【００２８】
図１の説明に戻る。最終段の第ｍ段電荷転送回路Ｅｍの電荷（電荷による電圧または電流）は、電流源Ｉ１に出力される。電流源Ｉ１は、第ｍ段電荷転送回路Ｅｍからの電圧または電流に応じて、出力する電流量を増減する。
【００２９】
第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍは、起動時において電荷を順次後段の回路に出力するので、第ｍ段電荷転送回路Ｅｍの出力する電圧または電流は徐々に上昇し、これによって、電流源Ｉ１から出力される電流も徐々に上昇する。なお、第ｍ段電荷転送回路Ｅｍが出力する電圧値の上限は、図３で説明したようにＶＲＥＦ−Ｖｔｈとなる。
【００３０】
ここで、電圧上昇時間の算出について説明する。まず、電圧上昇１段あたりの段差は、次の式（１）で示される。
【００３１】
【数１】

【００３２】
電圧上昇段数は、（最終段電圧）／（電圧上昇１段あたりの段差）で表され、次の式（２）で示される。
【００３３】
【数２】

【００３４】
よって、電圧上昇時間は、２^ｎ×（入力信号周期）×（電圧上昇段数）で求められ、次の式（３）で示される。
【００３５】
【数３】

【００３６】
なお、Ｖｓは第１段電荷転送回路Ｅ１に入力される電圧、Ｃｉは第ｉ段電荷転送回路のコンデンサの容量値、ｍ_Ｍは電荷転送回路の使用段数、ＶＲＥＦ−Ｖｔｈは電圧上昇終了時の出力電圧、ｎはｎ段カウンタ１１のカウンタ段数（分周比）、Ｔはｎ段カウンタ１１から出力されるクロックの周期である。なお、各素子の漏れ電流の影響は考慮していない。
【００３７】
式（２），（３）が適用される条件は、Ｖｓ≧ＶＲＥＦ−Ｖｔｈであり、Ｖｓ＜ＶＲＥＦ−Ｖｔｈである場合は、最終電圧値はＶｓまでしか上昇しないために、電圧上昇段数の式（２）、電圧上昇時間の式（３）は、それぞれ以下の式（４）、（５）で示される。
【００３８】
【数４】

【００３９】
【数５】

【００４０】
図１の説明に戻る。ｎ段カウンタ１１は、バイナリカウンタで構成されている。ｎ段カウンタ１１は、例えば、第ｍ段を偶数段とすると、外部から入力されるクロックＣＬＫの周波数を１／２^ｎ倍して、第１段電荷転送回路Ｅ１，第３段電荷転送回路Ｅ３，…，第ｍ−１段電荷転送回路Ｅｍ−１に、インバータＺ１を介して第２段電荷転送回路Ｅ２，第４段電荷転送回路Ｅ４，…，第ｍ段電荷転送回路Ｅｍに出力する。
【００４１】
電流源Ｉ１は、第ｍ段電荷転送回路Ｅｍから出力される電圧または電流に応じた電流をダイオードＤ３のアノードに出力する。ダイオードＤ３のアノードは、端子ＣＯＭＰと接続され、図２で示したトランスＴ１の２次側のフィードバックで電流が制限される。抵抗Ｒ３，Ｒ４は、ダイオードＤ３から流れる電流によって生じる電圧を分圧する。
【００４２】
コンパレータＺ２の正極端子＋には、抵抗Ｒ３，Ｒ４の分圧が入力される。コンパレータＺ２の負極端子−には、図２で示したトランスＴ１の１次側のフィードバック電圧が入力される。また、コンパレータＺ２には、電圧ＬＭＴ＋，ＬＭＴ−が入力される。
【００４３】
コンパレータＺ２は、図１４で示したコンパレータＺ１０１と同じ回路構成、機能を有する。コンパレータＺ２は、電圧ＬＭＴ＋と正極端子＋に入力される電圧を比較し、さらに、電圧ＬＭＴ−と負極端子−に入力される電圧を比較する。そして、それぞれの低かった方の電圧をさらに比較し、その比較結果に応じてＨ状態及びＬ状態のパルス電圧ＲＢを出力する。
【００４４】
出力回路１２は、コンパレータＺ２から出力されるパルス電圧ＲＢに基づいて、出力するパルス電圧またはパルス電流のパルス幅を変更し、端子ＯＵＴ１，ＯＵＴ２に出力する。出力回路１２には、端子ＯＵＴ１，ＯＵＴ２に出力するパルス電圧またはパルス電流の周波数、デューティ比の基準となるクロックＳＴＣＬＫが入力される。
【００４５】
図４は、コンパレータと出力回路に入出力される電圧波形を示した図である。図に示す波形Ａ１は、コンパレータＺ２の負極端子−に入力される電圧波形を示す。負極端子−には、図２で示したトランスＴ１の１次側の電圧が入力され、波形Ａ１は、三角波状（実際は図に示すようなきれいな三角波ではない）の電圧波形となっている。波形Ａ２は、コンパレータＺ２の正極端子＋に入力される電圧波形を示す。正極端子＋には、第ｍ段電荷転送回路Ｅｍからの電圧が入力されるので、波形Ａ２は、徐々に上昇する電圧波形となっている。
【００４６】
コンパレータＺ２は、波形Ａ２に示す一定の傾きをもった電圧と、波形Ａ１に示す端子ＩＮ−に入力される電圧を比較することによって、図のパルス電圧ＲＢに示すように、波形Ａ１の立上がりからパルス電圧ＲＢの立下りまでの時間が徐々に長くなるパルス電圧を出力する。
【００４７】
出力回路１２は、トランスＴ１からのフィードバックがない場合、基準となるクロックＳＴＣＬＫに基づき、波形Ａ３に示すように一定周期、一定デューティのパルス電圧を出力する。ソフトスタート時では、出力回路１２は、トランスＴ１からのフィードバックにより、パルス電圧ＲＢのＬ状態のタイミングで、波形Ａ３に示すパルス電圧をＬ状態にする。よって、出力回路１２からは、波形Ａ４に示すようなＨ状態の幅が徐々に拡大していくパルス電圧が出力される。なお、出力回路１２は、端子ＯＵＴ２にも同様のパルス電圧を出力する。
【００４８】
以下、図２のソフトスタート時の動作について説明する。半導体集積回路は、負荷を駆動するトランジスタを起動するとき、内蔵している第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍによって、徐々に上昇する電圧を電流源Ｉ１に出力する。コンパレータＺ２の正極端子＋には、徐々に上昇する電圧が入力される。コンパレータＺ２は、正極端子＋に入力される電圧と、負極端子−に入力されるトランスＴ１の１次側の電圧とによって、図４で示したようなパルス電圧ＲＢを出力する。
【００４９】
出力回路１２は、コンパレータＺ２から出力されるパルス電圧ＲＢに基づいて、パルス幅を徐々に拡大していくパルス電圧を端子ＯＵＴ１，ＯＵＴ２に出力する。なお、パルス幅を拡大していく時間は、式（３）で示した時間、もしくはコンパレータＺ２がスイッチング素子のオンしている期間中にＬ状態に反転しなくなるまでの時間となる。
【００５０】
このように、内蔵する第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍによって電荷を転送し、電圧を徐々に上昇させるようにしたので、ソフトスタートをするための、コンデンサなどの外付け部品を不要とすることができる。
【００５１】
また、外付け部品が不要になったことにより、プリント基板の実装面積を小さくすることができる。
また、外付け部品が不要になったことにより、半導体集積回路の外付け部品を接続するための端子が不要となり、コストを低減でき、プリント基板への実装面積を小さくすることができる。
【００５２】
さらに、内蔵困難な大きな容量や、良好な精度をえることができない極端に小さな電流源を必要としないので、回路構成が簡単になる。
なお、電荷転送回路は昇圧が目的ではないので、電圧ＶＲＥＦは半導体集積回路に供給される電源電圧より低い値で十分である。
【００５３】
次に、本発明の第２の実施の形態に係る半導体集積回路を図面を参照して説明する。図５は、第２の実施の形態に係る半導体集積回路の回路図である。図５では図１に対し、最終段の第ｍ段電荷転送回路Ｅｍから出力される電圧を、電圧ＬＭＴ＋としてコンパレータＺ２に出力しているところが異なっている。図５において、図１と同じものには同じ符号を付し、その説明を省略する。
【００５４】
第ｍ段電荷転送回路Ｅｍから出力される電荷による電圧は、コンパレータＺ２に電圧ＬＭＴ＋として入力される。電流源Ｉ２は、一定の電流を出力する電流源である。コンパレータＺ２の正極端子＋には、抵抗Ｒ３，Ｒ４によって分圧された電圧が入力される。
【００５５】
コンパレータＺ２は、電圧ＬＭＴ＋と正極端子＋に入力される電圧を比較し、さらに、電圧ＬＭＴ−と負極端子−に入力される電圧を比較する。そして、それぞれの低かった方の電圧をさらに比較し、その比較結果に応じてＨ状態及びＬ状態のパルス電圧ＲＢを出力する。これによっても、コンパレータＺ２からは、スイッチング素子がオンする時間が徐々に長くなるように、パルス電圧ＲＢが出力される。よって、出力回路１２からは、パルス幅が徐々に拡大していくパルス電圧が出力される。
【００５６】
このように、第ｍ段電荷転送回路Ｅｍの出力を、電圧ＬＭＴ＋としてコンパレータＺ２に入力することによってもソフトスタートが可能である。
次に、本発明の第３の実施の形態に係る半導体集積回路を図面を参照して説明する。図６は、第３の実施の形態に係る半導体集積回路の回路図である。図６では図１に対し、最終段の第ｍ段電荷転送回路Ｅｍが有するコンデンサに予め電荷を充電し、ソフトスタートの所要時間を可変できるところが異なっている。図６において、図１と同じものには同じ符号を付し、その説明を省略する。
【００５７】
図に示す初期値設定回路２１は、第ｍ段電荷転送回路Ｅｍが有するコンデンサに予め電荷を充電するための初期値電圧ＩＮＩＴを出力する。図７は、初期値設定回路の回路図である。図に示すように、初期値設定回路２１は、トランジスタＭ６，Ｍ７、ダイオードＤ４、および抵抗Ｒ５，Ｒ６を有している。トランジスタＭ６は、ＰＭＯＳトランジスタであり、トランジスタＭ７は、ＮＭＯＳトランジスタである。
【００５８】
トランジスタＭ６のゲートには、信号ＲＳＴｉｎｉｔが入力される。トランジスタＭ６のソースには、電圧Ｖｉｎｉｔが入力される。トランジスタＭ６のドレインには、ダイオードＤ４のアノードが接続されている。ダイオードＤ４は、出力側（トランジスタＭ７のソース）から電源側（トランジスタＭ７のドレイン）へのサージ、逆流を防止する。
【００５９】
抵抗Ｒ５，Ｒ６は、直列に接続され、一端に電圧ＶＲＩＮが入力されている。トランジスタＭ７のゲートには、抵抗Ｒ５，Ｒ６によって分圧された電圧、（Ｒ６・ＶＲＩＮ）／（Ｒ５＋Ｒ６）が入力される。トランジスタＭ７のドレインからは、トランジスタＭ７の閾値電圧をＶｔｈとして、｛（Ｒ６・ＶＲＩＮ）／（Ｒ５＋Ｒ６）｝−Ｖｔｈの初期値電圧ＩＮＩＴが出力される。
【００６０】
初期値設定回路２１は、トランジスタＭ６のゲートに入力される信号ＲＳＴｉｎｉｔによって、動作が活性化、非活性化される。
第ｍ段電荷転送回路Ｅｍは、初期値設定回路２１から出力される初期値電圧ＩＮＩＴによって、自己が有するコンデンサに電荷が充電される。図８は、最終段の電荷転送回路の回路図である。なお、図８において、図３に示したものと同じものには同じ符号を付し、その説明を省略する。図に示すように、最終段の第ｍ段電荷転送回路ＥｍのコンデンサＣ１には、初期値電圧ＩＮＩＴが入力されるようになっている。これにより、第ｍ段電荷転送回路Ｅｍは、初期値電圧ＩＮＩＴが入力されると、その電圧をコンデンサＣ１に充電する。
【００６１】
例えば、ソフトスタート前に、初期値設定回路２１から初期値電圧ＩＮＩＴを出力し、第ｍ段電荷転送回路ＥｍのコンデンサＣ１に、予め電荷を充電させておく。その後ソフトスタートが開始されると、第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍと順次電荷が転送されるが、第ｍ段電荷転送回路ＥｍのコンデンサＣ１には、予め電荷が充電されているので、早くＶＲＥＦ−Ｖｔｈの電圧に達する。
【００６２】
初期値設定回路２１から出力される初期値電圧ＩＮＩＴは、図７に示したように電圧ＶＲＩＮ、または抵抗Ｒ５，Ｒ６を調整することによって可変することができる。よって、第ｍ段電荷転送回路ＥｍのコンデンサＣ１に充電する電荷量を可変することができる。
【００６３】
すなわち、第ｍ段電荷転送回路ＥｍのコンデンサＣ１に予め充電する電荷量を、初期値設定回路２１からの初期値電圧ＩＮＩＴによって調整することにより、ソフトスタート開始までの所要時間を、上昇させる電圧や電流を変更することなく容易に可変することができる。
【００６４】
次に、本発明の第４の実施の形態に係る半導体集積回路を図面を参照して説明する。図９は、第４の実施の形態に係る半導体集積回路の回路図である。図９では図６に対し、最終段の第ｍ段電荷転送回路Ｅｍから出力される電圧が、定電圧源の電圧ＶＥ以上になると、電圧ＶＥを電流源Ｉ１に出力し、電荷転送によるノイズが電流源Ｉ１へ乗ることを防止している。図９において、図６と同じものには同じ符号を付し、その説明を省略する。
【００６５】
図に示す一定電圧出力回路３１には、定電圧源の電圧ＶＥと第ｍ段電荷転送回路Ｅｍから出力される電圧が入力される。一定電圧出力回路３１は、電圧ＶＥと第ｍ段電荷転送回路Ｅｍから出力される電圧と比較し、第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥになると電圧ＶＥを電流源Ｉ１に出力する。また、一定電圧出力回路３１は、出力する電圧を電圧ＶＥに切り替えたとき、Ｈ状態のリセットＲＳＴを出力する。第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍは、一定電圧出力回路３１から出力されるリセットＲＳＴによって、コンデンサの電荷が放電される。
【００６６】
ｎ段カウンタ１１の入力には、ＡＮＤ回路Ｚ３が接続されている。ＡＮＤ回路Ｚ３には、リセットＲＳＴとクロックＣＬＫが入力される。ＡＮＤ回路Ｚ３のリセットＲＳＴが入力される端子は、反転端子となっている。ＡＮＤ回路Ｚ３は、一定電圧出力回路３１が、出力する電圧を電圧ＶＥに切り替え、Ｈ状態のリセットＲＳＴを出力しているとき、クロックＣＬＫをｎ段カウンタに出力しない。
【００６７】
図１０は、一定電圧出力回路の回路図である。図に示すように、一定電圧出力回路３１は、コンパレータＺ４、インバータＺ５、アナログスイッチＳＷ１，ＳＷ２を有している。
【００６８】
コンパレータＺ４の負極端子−には、定電圧源の電圧ＶＥが入力される。正極端子＋には、第ｍ段電荷転送回路Ｅｍから出力される電圧が入力される。コンパレータＺ４は、電圧ＶＥと第ｍ段電荷転送回路Ｅｍから出力される電圧とを比較する。そして、第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥより小さいときは、Ｌ状態を出力する。第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥ以上であるときは、Ｈ状態を出力する。
【００６９】
アナログスイッチＳＷ１は、コンパレータＺ４から出力される電圧と、インバータＺ５によって反転された電圧とによって、入力されている電圧ＶＥを出力電圧ＯＵＴとして出力する。アナログスイッチＳＷ１は、第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥ以上であるとき、電圧ＶＥを出力電圧ＯＵＴとして出力する。この場合、リセットＲＳＴは、Ｈ状態で出力される。
【００７０】
アナログスイッチＳＷ２は、コンパレータＺ４から出力される電圧と、インバータＺ５によって反転された電圧とによって、第ｍ段電荷転送回路Ｅｍから出力される電圧を出力電圧ＯＵＴとして出力する。アナログスイッチＳＷ２は、第ｍ段電荷転送回路Ｅｍから出力される電圧が、電圧ＶＥより小さいとき、第ｍ段電荷転送回路Ｅｍから出力される電圧を出力電圧ＯＵＴとして出力する。この場合、リセットＲＳＴは、Ｌ状態で出力される。
【００７１】
一定電圧出力回路３１から出力される出力電圧ＯＵＴは、図９の電流源Ｉ１に出力され、電流源Ｉ１は、この出力電圧ＯＵＴに応じて、電流値が可変する。第ｍ段電荷転送回路Ｅｍから出力される電圧が定電圧源の電圧ＶＥ以上になったとき、一定電圧出力回路３１から定電圧源の電圧ＶＥが電流源Ｉ１に出力される。
【００７２】
これにより、電荷転送によるノイズが電流源Ｉ１に乗ることを防止する。また、第ｍ段電荷転送回路Ｅｍから出力される電圧が定電圧源の電圧ＶＥ以上になったとき、リセットＲＳＴを出力し、ｎ段カウンタ１１のクロックの出力を停止して、コンデンサの放電をし、電流源Ｉ１にノイズが乗ることを防止する。
【００７３】
なお、一定電圧出力回路３１は、定電流源の電流と、第ｍ段電荷転送回路Ｅｍから出力される電圧または電流とを比較し、その比較結果に基づく電流を電流源Ｉ１に出力するようにしてもよい。
【００７４】
また、一定電圧出力回路３１から出力される電圧または電流を電圧ＬＭＴ＋としてコンパレータＺ２に入力することによってもソフトスタートが可能である。次に、本発明の第５の実施の形態に係る半導体集積回路を図面を参照して説明する。図１１は、第５の実施の形態に係る半導体集積回路の回路図である。図１１では図９に対し、最終段の第ｍ段電荷転送回路Ｅｍから出力される電圧が、定電圧源の電圧ＶＥ以上になると、電荷転送回路のコンデンサを放電することなく、ｎ段カウンタ１１に入力されるクロックＣＬＫを停止するところが異なっている。また、第ｍ段電荷転送回路Ｅｍから出力される電圧が、コンパレータＺ２に電圧ＬＭＴ＋として入力されているところが異なっている。また、一定電流を流す電流源Ｉ３がダイオードＤ３のアノードに接続されている。
【００７５】
図に示す一定電圧出力回路４１には、定電圧源の電圧ＶＥと第ｍ段電荷転送回路Ｅｍから出力される電圧が入力される。一定電圧出力回路４１は、電圧ＶＥと第ｍ段電荷転送回路Ｅｍから出力される電圧と比較し、第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥ以上であるときＨ状態のリセットＣＰＲＳＴをＡＮＤ回路Ｚ３に出力する。なお、第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍには、リセットＣＰＲＳＴが出力されないので、これによってコンデンサの電荷が放電されることはない。
【００７６】
第ｍ段電荷転送回路Ｅｍから出力される電圧は、電圧ＬＭＴ＋としてコンパレータＺ２に入力される。図５で説明したのと同様で、第ｍ段電荷転送回路Ｅｍの出力を、電圧ＬＭＴ＋としてコンパレータＺ２に入力することによってもソフトスタートが可能である。なお、電流源Ｉ３を電流制御が可能な電流源とし、第ｍ段電荷転送回路Ｅｍから出力される電圧または電流で、その電流源を制御することによってもソフトスタートが可能である。
【００７７】
ｎ段カウンタ１１の入力には、ＡＮＤ回路Ｚ３が接続されている。ＡＮＤ回路Ｚ３には、リセットＣＰＲＳＴとクロックＣＬＫが入力される。ＡＮＤ回路Ｚ３のリセットＣＰＲＳＴが入力される端子は、反転端子となっている。ＡＮＤ回路Ｚ３は、一定電圧出力回路４１が、Ｈ状態のリセットＣＰＲＳＴを出力しているとき、クロックＣＬＫをｎ段カウンタに出力しない。
【００７８】
図１２は、一定電圧出力回路の回路図である。図に示すように、一定電圧出力回路４１は、コンパレータＺ６から構成されている。
コンパレータＺ６の負極端子−には、定電圧源の電圧ＶＥが入力される。正極端子＋には、第ｍ段電荷転送回路Ｅｍから出力される電圧が入力される。コンパレータＺ６は、電圧ＶＥと第ｍ段電荷転送回路Ｅｍから出力される電圧とを比較する。そして、第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥより小さいときは、Ｌ状態のリセットＣＰＲＳＴを出力する。第ｍ段電荷転送回路Ｅｍから出力される電圧が電圧ＶＥ以上であるときは、Ｈ状態のリセットＣＰＲＳＴを出力する。
【００７９】
このように、第ｍ段電荷転送回路Ｅｍから出力される電圧が定電圧源の電圧ＶＥ以上になったとき、Ｈ状態のリセットＣＰＲＳＴを出力する。これにより、ｎ段カウンタ１１のクロックの出力が停止し、電流源Ｉ３にノイズが乗ることを防止する。
【００８０】
なお、電荷転送回路には、リセットＣＰＲＳＴが入力されないので、コンデンサの電荷は放電されず維持され、第ｍ段電荷転送回路Ｅｍから出力される電圧は一定に保たれる。第ｍ段電荷転送回路Ｅｍから出力される電圧が低下した場合は、リセットＣＰＲＳＴが解除（Ｌ状態に遷移）され、ｎ段カウンタ１１はクロックを出力する。電荷転送回路の電荷転送が再開され、電圧が上昇し、再び一定に保たれる。
【００８１】
次に、第１の実施の形態から第５の実施の形態において、ｎ段カウンタ１１と、第１段電荷転送回路Ｅ１，第２段電荷転送回路Ｅ２，…，第ｍ−１段電荷転送回路Ｅｍ−１，第ｍ段電荷転送回路Ｅｍと、これらが有するコンデンサＣ１とが半導体集積回路を占める面積は、以下の式（６）のように表せる。
【００８２】
【数６】

ただし、ｎはカウンタの接続段数、ｍ_Ｍは電荷転送回路の使用段数である。この面積は、半導体集積回路に内蔵できる十分な大きさとなる。なお、初期値設定回路２１、一定電圧出力回路３１，４１、および配線の面積を考慮しても、半導体集積回路に十分内蔵できる。
【００８３】
【発明の効果】
以上説明したように本発明では、複数の電荷転送手段は、初段に入力される電荷を順次転送し、最終段が出力する出力電圧または出力電流を徐々に上昇させる。パルス出力手段は、出力電圧または出力電流の上昇に基づいて、スイッチング素子に出力するパルス電圧またはパルス電流のパルス幅を拡大していく。これによって、ソフトスタートをするための外付け部品を不要とすることができる。また、外付け部品を接続するための端子が不要となり、プリント基板への実装面積を小さくすることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体集積回路の回路図である。
【図２】本発明の半導体集積回路の適用例を示した図である。
【図３】電荷転送回路の回路図である。
【図４】コンパレータと出力回路に入出力される電圧波形を示した図である。
【図５】第２の実施の形態に係る半導体集積回路の回路図である。
【図６】第３の実施の形態に係る半導体集積回路の回路図である。
【図７】初期値設定回路の回路図である。
【図８】最終段の電荷転送回路の回路図である。
【図９】第４の実施の形態に係る半導体集積回路の回路図である。
【図１０】一定電圧出力回路の回路図である。
【図１１】第５の実施の形態に係る半導体集積回路の回路図である。
【図１２】一定電圧出力回路の回路図である。
【図１３】従来の半導体集積回路の回路図である。
【図１４】コンパレータの回路図である。
【図１５】従来の他の例の半導体集積回路の回路図である。
【符号の説明】
１半導体集積回路
２直流電源
３負荷
１１ｎ段カウンタ
１２出力回路
２１初期値設定回路
３１，４１一定電圧出力回路
Ｅ１〜Ｅｍ第１段電荷転送回路〜第ｍ段電荷転送回路
Ｚ１インバータ
Ｚ２コンパレータ
Ｚ３ＡＮＤ回路
Ｒ１〜Ｒ４抵抗
Ｉ１，Ｉ２，Ｉ３電流源
Ｍ１〜Ｍ２トランジスタ
Ｄ１〜Ｄ３ダイオード
Ｔ１トランス
ＰＨ１フォトカプラ
ＣＯＭＰ，ＩＮ−，ＯＵＴ１，ＯＵＴ２端子
ＶＥ電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit that soft-starts a switching power supply.
[0002]
[Prior art]
For example, when an electrolytic capacitor or the like is connected to the load, the switching element that drives the load may cause an overcurrent to flow at startup (for example, when the power is turned on). In order to prevent this, there is a semiconductor integrated circuit that soft-starts a switching power supply. In this semiconductor integrated circuit, the width of the pulse voltage output to the switching element is gradually increased to perform stable start-up (for example, see Patent Document 1).
[0003]
FIG. 13 is a circuit diagram of a conventional semiconductor integrated circuit. As shown in the figure, the semiconductor integrated circuit 101 includes a current source I101, a diode D101, resistors R101 and R102, a comparator Z101, a reference voltage generation circuit 102, and terminals REF, COMP, and IN−. Also, diodes D102 and D103, a resistor R103, and a capacitor C101 are externally attached to the semiconductor integrated circuit 101.
[0004]
Although not shown, the switching element driven by the semiconductor integrated circuit 101 drives a load via a transformer. The voltage on the secondary side of the transformer is fed back to the terminal COMP. Since external components such as a capacitor C101 and a resistor R103 are connected to the terminal COMP, the voltage at the terminal COMP gradually increases according to the time constant of the external component and is input to the positive terminal + of the comparator Z101. The The voltage on the primary side of the transformer is fed back to the negative terminal-of the comparator Z101 through the terminal IN-. The comparator Z101 receives voltages LMT + and LMT−.
[0005]
FIG. 14 is a circuit diagram of the comparator. As shown in the figure, the comparator Z101 includes bipolar transistors Tr101 to Tr104, current sources I102 and I103, and a comparator Z102.
[0006]
The transistors Tr101 and Tr102 input the voltage LMT + and the lower voltage input to the positive terminal + to the positive terminal + of the comparator Z102. The transistors Tr103 and Tr104 input the lower voltage input to the voltage LMT− and the negative terminal − to the negative terminal − of the comparator Z102.
[0007]
The comparator Z102 compares the signal voltage input to the positive terminal + and the negative terminal −, and outputs the H state if the voltage at the positive terminal + is higher and the L state if the voltage at the negative terminal − is higher. Note that the voltage input to the positive terminal + of the comparator Z101 gradually increases, the voltage input to the negative terminal − is a triangular wave voltage whose amplitude gradually increases, and the switching element is turned on from the comparator Z102. The pulse voltage RB is output so that the time to perform gradually increases.
[0008]
As another conventional example, there is a semiconductor integrated circuit in which only a large-capacitance capacitor is externally attached. FIG. 15 is a circuit diagram of another conventional semiconductor integrated circuit. 15, the same components as those in FIG. 13 are denoted by the same reference numerals, and the description thereof is omitted. As shown in the figure, the semiconductor integrated circuit has a terminal CS. An external large-capacitance capacitor C102 is connected to the terminal CS. At startup, the current of the current source I104 gradually rises due to the charging of the capacitor C102, and the voltage resulting from this current is input to the comparator Z101 as the voltage LMT +. The comparator Z101 outputs a pulse voltage RB for causing the switching power supply to soft-start even with the gradually increasing voltage LMT +.
[0009]
As described above, in the conventional semiconductor integrated circuit, a voltage that gradually increases is generated by an external component such as a capacitor and a resistor, and has a soft start function. Note that a circuit that generates a gradually increasing voltage includes a booster circuit, a charge pump, and the like (see, for example, Patent Documents 2 to 4). These are for the purpose of boosting and output a voltage higher than the supplied power supply voltage.
[0010]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-250918 (page 4, FIG. 1)
[Patent Document 2]
JP-A-6-261538 (page 4, Fig. 3)
[Patent Document 3]
JP-A-8-256473 (page 4, FIG. 1)
[Patent Document 4]
Japanese Patent Laid-Open No. 11-110989 (page 4, FIG. 1)
[0011]
[Problems to be solved by the invention]
However, in order to obtain a soft start time of several ms to several hundred ms obtained by an external component, a large-capacity capacitor of several tens of nF to several μF, or a minute current with high accuracy of several nA to several hundred nA can be applied. A current source that can be used is necessary, and it is difficult to incorporate these into a semiconductor integrated circuit.
[0012]
Further, since a terminal for connecting an external component is required, there is a problem that the area of the semiconductor integrated circuit is increased and the mounting area on the printed circuit board is increased. The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor integrated circuit that does not require an external component for soft start.
[0013]
It is another object of the present invention to provide a semiconductor integrated circuit that can reduce the mounting area on a printed circuit board.
[0014]
[Means for Solving the Problems]
In the present invention, in order to solve the above-described problem, in a semiconductor integrated circuit that soft-starts a switching power supply, charges input to the first stage are sequentially transferred to the subsequent stage based on a clock, and an output voltage or output current output from the last stage is obtained. The pulse width of the pulse voltage or pulse current output to the switching element of the switching power supply is expanded based on a plurality of charge transfer means that gradually increase until reaching a predetermined value and the increase in the output voltage or the output current. And a pulse output means. A semiconductor integrated circuit is provided.
[0015]
According to such a semiconductor integrated circuit, the plurality of charge transfer means sequentially transfer the charges input to the first stage, and gradually increase the output voltage or output current output from the last stage. The pulse output means expands the pulse width of the pulse voltage or pulse current output to the switching element based on the rise of the output voltage or output current. This eliminates the need for external components for soft start. In addition, terminals for connecting external components are not required, and the mounting area on the printed circuit board is reduced.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 2 is a diagram showing an application example of the semiconductor integrated circuit of the present invention. The semiconductor integrated circuit 1 shown in the figure has terminals COMP, IN−, OUT1, and OUT2. NMOS transistors M1 and M2 are connected to the terminals OUT1 and OUT2. The drain of the transistor M1 is connected in the middle of the transformer T1, and the drain of the transistor M2 is connected to the transformer T1. The sources of the transistors M1 and M2 are connected to the ground via the resistor R1 and are also connected to the terminal IN− of the semiconductor integrated circuit 1. A load 3 is connected to the secondary side of the transformer T1 through a diode D1. The secondary side of the transformer T1 is connected to the input of the photocoupler PH1 via the resistor R2 and the diode D2. The output of the photocoupler PH1 is connected to the terminal COMP of the semiconductor integrated circuit.
[0017]
The semiconductor integrated circuit 1 individually turns on / off the transistors M1 and M2 constituting the switching power supply, and supplies the power of the DC power supply 2 to the load 3. The semiconductor integrated circuit 1 includes a voltage on the secondary side of the transformer T1 fed back to the terminal COMP via the photocoupler PH1, and a voltage on the primary side of the transformer T1 fed back to the terminal IN− via the transistors M1 and M2. Thus, soft start is performed at the time of startup, and constant power is supplied to the load 3 in a steady state.
[0018]
Next, details of the semiconductor integrated circuit will be described. FIG. 1 is a circuit diagram of a semiconductor integrated circuit according to the first embodiment. As shown, the semiconductor integrated circuit includes a first stage charge transfer circuit E1, a second stage charge transfer circuit E2,..., An m−1th stage charge transfer circuit Em−1, an mth stage charge transfer circuit Em, an n stage The counter 11 has an inverter Z1, a current source I1, a diode D3, resistors R3 and R4, a comparator Z2, and terminals COMP, IN−, OUT1, and OUT2.
[0019]
The first-stage charge transfer circuit E1, the second-stage charge transfer circuit E2,..., The (m-1) th stage charge transfer circuit Em-1, and the m-th stage charge transfer circuit Em are connected in series, and the input charges are sequentially transferred to the subsequent stage. Output to the charge transfer circuit. The odd-numbered first-stage charge transfer circuit E1, the third-stage charge transfer circuit E3,... Synchronize with the clock output from the n-stage counter 11 to transfer the input charges to the second-stage even-numbered second stage. Output to the charge transfer circuit E2, the fourth-stage charge transfer circuit E4,. The even-numbered second-stage charge transfer circuit E2, the fourth-stage charge transfer circuit E4,... Synchronize with the clock of the n-stage counter 11 inverted by the inverter Z1, and transfer the input charges to the next-stage odd-numbered stage. Output to the third stage charge transfer circuit E3, the fifth stage charge transfer circuit E5,...
[0020]
The voltage Vs is input to the first-stage first-stage charge transfer circuit E1. The first-stage charge transfer circuit E1 outputs the charge due to the voltage Vs to the second-stage charge transfer circuit E2 in synchronization with the clock of the n-stage counter 11. The second stage charge transfer circuit E2 outputs it to the third stage charge transfer circuit E3 in synchronization with the clock of the n stage counter 11 inverted by the inverter Z1. Similarly, the even-numbered charge transfer circuits are sequentially synchronized with the clock output from the n-stage counter 11, and the odd-numbered charge transfer circuits are sequentially transferred with the charges in synchronization with the clock inverted by the inverter Z1. Output to the charge transfer circuit. That is, the first stage charge transfer circuit E1, the second stage charge transfer circuit E2,..., The (m−1) th stage charge transfer circuit Em-1, and the mth stage charge transfer circuit Em Each time the state changes to H, L, H,..., Charges are sequentially output to the subsequent circuit.
[0021]
The first-stage charge transfer circuit E1, the second-stage charge transfer circuit E2,..., The (m-1) th-stage charge transfer circuit Em-1, and the m-th-stage charge transfer circuit Em A voltage VREF for determining the amplitude of is input. The first-stage charge transfer circuit E1, the second-stage charge transfer circuit E2,..., The (m-1) th-stage charge transfer circuit Em-1, and the m-th-stage charge transfer circuit Em discharge the accumulated charges. Reset RST is input.
[0022]
Here, a detailed circuit of the charge transfer circuit will be described. FIG. 3 is a circuit diagram of the charge transfer circuit. As shown in the figure, the i-th stage charge transfer circuit includes transistors M3 to M5 and a capacitor C1. The transistor M3 is a PMOS transistor, and the transistors M4 and M5 are NMOS transistors.
[0023]
The drain of the transistor M3 is connected to the drain of the transistor M4. The source of the transistor M4 is connected to the capacitor C1 and the drain of the transistor M5. The source of the transistor M5 is connected to the ground.
[0024]
The clock nCLK output from the n-stage counter 11 is input to the gate of the transistor M3. The charge Pin output from the previous (i-1) th stage charge transfer circuit is input to the source of the transistor M3.
[0025]
The voltage VREF is input to the gate of the transistor M4. A reset RST is input to the gate of the transistor M5.
When the clock nCLK is in the L state, the transistor M3 is turned on, and the capacitor Pin is charged with the charge Pin of the previous (i−1) th stage charge transfer circuit. Capacitor C1 transfers (discharges) charged charge Pout when the subsequent (i + 1) -th stage charge transfer circuit is activated by the clock of n-stage counter 11.
[0026]
The voltage VREF determines the voltage of the capacitor C1 generated by charging the charge Pin. The upper limit of the voltage of the capacitor C1 generated by charging is VREF−Vth, where the threshold voltage of the transistor M4 is Vth. The reset RST turns on the transistor M5 in the H state, and discharges the capacitor C1 to the ground.
[0027]
When the clock nCLK having the same phase is applied to all the charge transfer circuits, for example, if the i-th charge transfer circuit is an odd-numbered charge transfer circuit, the transistor M3 of the even-numbered charge transfer circuit is an NMOS transistor. It becomes a transistor.
[0028]
Returning to the description of FIG. The charge (voltage or current due to charge) of the final m-th stage charge transfer circuit Em is output to the current source I1. The current source I1 increases or decreases the amount of current to be output according to the voltage or current from the m-th stage charge transfer circuit Em.
[0029]
The first-stage charge transfer circuit E1, the second-stage charge transfer circuit E2,..., The (m−1) -th stage charge transfer circuit Em-1, and the m-th stage charge transfer circuit Em sequentially output charges to subsequent circuits at the time of activation. Therefore, the voltage or current output from the m-th stage charge transfer circuit Em gradually increases, and accordingly, the current output from the current source I1 also gradually increases. Note that the upper limit of the voltage value output by the m-th stage charge transfer circuit Em is VREF−Vth as described with reference to FIG.
[0030]
Here, calculation of the voltage rise time will be described. First, the step per voltage increase step is expressed by the following equation (1).
[0031]
[Expression 1]

[0032]
The number of voltage rise stages is represented by (final stage voltage) / (step difference per voltage rise stage), and is represented by the following equation (2).
[0033]
[Expression 2]

[0034]
Therefore, the voltage rise time is 2 ⁿ It is obtained by x (input signal period) x (voltage rise stage number), and is represented by the following equation (3).
[0035]
[Equation 3]

[0036]
Vs is a voltage input to the first stage charge transfer circuit E1, Ci is a capacitance value of a capacitor of the i stage charge transfer circuit, m _M Is the number of stages used in the charge transfer circuit, VREF-Vth is the output voltage at the end of the voltage rise, n is the number of counter stages (frequency division ratio) of the n-stage counter 11, and T is the period of the clock output from the n-stage counter 11. . In addition, the influence of the leakage current of each element is not considered.
[0037]
The conditions to which the expressions (2) and (3) are applied are Vs ≧ VREF−Vth, and when Vs <VREF−Vth, the final voltage value only rises up to Vs. (2) The voltage rise time equation (3) is represented by the following equations (4) and (5), respectively.
[0038]
[Expression 4]

[0039]
[Equation 5]

[0040]
Returning to the description of FIG. The n-stage counter 11 is composed of a binary counter. For example, when the m-th stage is an even number stage, the n-stage counter 11 halves the frequency of the clock CLK input from the outside. ⁿ The first-stage charge transfer circuit E1, the third-stage charge transfer circuit E3,..., The (m-1) th-stage charge transfer circuit Em-1 are transferred to the second-stage charge transfer circuit E2, the fourth-stage charge via the inverter Z1. To the m-th stage charge transfer circuit Em.
[0041]
The current source I1 outputs a current corresponding to the voltage or current output from the m-th stage charge transfer circuit Em to the anode of the diode D3. The anode of the diode D3 is connected to the terminal COMP, and the current is limited by the feedback on the secondary side of the transformer T1 shown in FIG. Resistors R3 and R4 divide the voltage generated by the current flowing from diode D3.
[0042]
The divided voltage of the resistors R3 and R4 is input to the positive terminal + of the comparator Z2. The feedback voltage on the primary side of the transformer T1 shown in FIG. 2 is input to the negative terminal − of the comparator Z2. Further, the voltages LMT + and LMT− are input to the comparator Z2.
[0043]
The comparator Z2 has the same circuit configuration and function as the comparator Z101 shown in FIG. The comparator Z2 compares the voltage LMT + and the voltage input to the positive terminal +, and further compares the voltage LMT− and the voltage input to the negative terminal −. Then, each lower voltage is further compared, and the H state and L state pulse voltage RB is output according to the comparison result.
[0044]
The output circuit 12 changes the pulse width of the pulse voltage or pulse current to be output based on the pulse voltage RB output from the comparator Z2, and outputs it to the terminals OUT1 and OUT2. The output circuit 12 receives a clock STCLK serving as a reference for the frequency and duty ratio of the pulse voltage or pulse current output to the terminals OUT1 and OUT2.
[0045]
FIG. 4 is a diagram illustrating voltage waveforms input to and output from the comparator and the output circuit. A waveform A1 shown in the figure represents a voltage waveform input to the negative terminal-of the comparator Z2. The voltage on the primary side of the transformer T1 shown in FIG. 2 is input to the negative terminal −, and the waveform A1 has a triangular waveform (not actually a beautiful triangular waveform as shown in the figure). A waveform A2 indicates a voltage waveform input to the positive terminal + of the comparator Z2. Since the voltage from the m-th stage charge transfer circuit Em is input to the positive terminal +, the waveform A2 is a gradually rising voltage waveform.
[0046]
The comparator Z2 compares the voltage having a certain slope shown in the waveform A2 with the voltage inputted to the terminal IN− shown in the waveform A1, so that, as shown by the pulse voltage RB in FIG. A pulse voltage that gradually increases the time until the fall of the pulse voltage RB is output.
[0047]
When there is no feedback from the transformer T1, the output circuit 12 outputs a pulse voltage having a constant period and a constant duty as shown by the waveform A3 based on the reference clock STCLK. At the time of soft start, the output circuit 12 sets the pulse voltage indicated by the waveform A3 to the L state at the timing of the L state of the pulse voltage RB by feedback from the transformer T1. Therefore, the output circuit 12 outputs a pulse voltage in which the width of the H state gradually increases as shown by the waveform A4. Note that the output circuit 12 outputs a similar pulse voltage to the terminal OUT2.
[0048]
The operation at the time of soft start in FIG. 2 will be described below. When the semiconductor integrated circuit activates the transistor that drives the load, the built-in first stage charge transfer circuit E1, second stage charge transfer circuit E2,..., M−1th stage charge transfer circuit Em−1, The m-stage charge transfer circuit Em outputs a gradually increasing voltage to the current source I1. A gradually increasing voltage is input to the positive terminal + of the comparator Z2. The comparator Z2 outputs the pulse voltage RB as shown in FIG. 4 by the voltage input to the positive terminal + and the voltage on the primary side of the transformer T1 input to the negative terminal −.
[0049]
Based on the pulse voltage RB output from the comparator Z2, the output circuit 12 outputs to the terminals OUT1 and OUT2 a pulse voltage that gradually increases the pulse width. Note that the time for expanding the pulse width is the time shown in Expression (3) or the time until the comparator Z2 does not reverse to the L state during the period when the switching element is on.
[0050]
In this way, charges are transferred by the built-in first stage charge transfer circuit E1, second stage charge transfer circuit E2,..., M−1th stage charge transfer circuit Em−1, mth stage charge transfer circuit Em, and the voltage Is gradually increased, so that an external component such as a capacitor for soft start can be eliminated.
[0051]
Further, since the external parts are not necessary, the mounting area of the printed circuit board can be reduced.
Further, since no external parts are required, a terminal for connecting the external parts of the semiconductor integrated circuit becomes unnecessary, so that the cost can be reduced and the mounting area on the printed circuit board can be reduced.
[0052]
Further, since a large capacity that is difficult to be built in and an extremely small current source that cannot provide good accuracy are not required, the circuit configuration is simplified.
Since the charge transfer circuit is not intended for boosting, it is sufficient that the voltage VREF is lower than the power supply voltage supplied to the semiconductor integrated circuit.
[0053]
Next, a semiconductor integrated circuit according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a circuit diagram of a semiconductor integrated circuit according to the second embodiment. 5 differs from FIG. 1 in that the voltage output from the m-th stage charge transfer circuit Em at the final stage is output to the comparator Z2 as the voltage LMT +. 5, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
[0054]
The voltage due to the charges output from the m-th stage charge transfer circuit Em is input to the comparator Z2 as the voltage LMT +. The current source I2 is a current source that outputs a constant current. The voltage divided by the resistors R3 and R4 is input to the positive terminal + of the comparator Z2.
[0055]
The comparator Z2 compares the voltage LMT + and the voltage input to the positive terminal +, and further compares the voltage LMT− and the voltage input to the negative terminal −. Then, each lower voltage is further compared, and the H state and L state pulse voltage RB is output according to the comparison result. Also by this, the comparator Z2 outputs the pulse voltage RB so that the time for which the switching element is turned on is gradually increased. Therefore, the output circuit 12 outputs a pulse voltage whose pulse width gradually increases.
[0056]
As described above, the soft start can also be performed by inputting the output of the m-th stage charge transfer circuit Em to the comparator Z2 as the voltage LMT +.
Next, a semiconductor integrated circuit according to a third embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a circuit diagram of a semiconductor integrated circuit according to the third embodiment. FIG. 6 differs from FIG. 1 in that the capacitor of the final m-th stage charge transfer circuit Em can be charged in advance to vary the time required for soft start. 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
[0057]
The initial value setting circuit 21 shown in the figure outputs an initial value voltage INIT for precharging the capacitor of the m-th stage charge transfer circuit Em. FIG. 7 is a circuit diagram of the initial value setting circuit. As shown in the figure, the initial value setting circuit 21 includes transistors M6 and M7, a diode D4, and resistors R5 and R6. The transistor M6 is a PMOS transistor, and the transistor M7 is an NMOS transistor.
[0058]
A signal RSTinit is input to the gate of the transistor M6. The voltage Vinit is input to the source of the transistor M6. The anode of the diode D4 is connected to the drain of the transistor M6. The diode D4 prevents surge and backflow from the output side (source of the transistor M7) to the power source side (drain of the transistor M7).
[0059]
The resistors R5 and R6 are connected in series, and the voltage VRIN is input to one end. The voltage divided by the resistors R5 and R6, (R6 · VRIN) / (R5 + R6) is input to the gate of the transistor M7. From the drain of the transistor M7, an initial value voltage INIT of {(R6 · VRIN) / (R5 + R6)} − Vth is output with the threshold voltage of the transistor M7 as Vth.
[0060]
The initial value setting circuit 21 is activated and deactivated by a signal RSTinit input to the gate of the transistor M6.
The m-th stage charge transfer circuit Em charges its own capacitor with the initial value voltage INIT output from the initial value setting circuit 21. FIG. 8 is a circuit diagram of the final stage charge transfer circuit. In FIG. 8, the same components as those shown in FIG. 3 are denoted by the same reference numerals, and the description thereof is omitted. As shown in the figure, the initial value voltage INIT is input to the capacitor C1 of the m-th stage charge transfer circuit Em at the final stage. Thus, when the initial value voltage INIT is input, the m-th stage charge transfer circuit Em charges the capacitor C1 with the voltage.
[0061]
For example, before the soft start, the initial value setting circuit 21 outputs the initial value voltage INIT, and charges the capacitor C1 of the m-th stage charge transfer circuit Em in advance. Then, when the soft start is started, the first stage charge transfer circuit E1, the second stage charge transfer circuit E2,..., The (m−1) th stage charge transfer circuit Em−1, and the mth stage charge transfer circuit Em are sequentially charged. Although transferred, since the capacitor C1 of the m-th stage charge transfer circuit Em is charged in advance, it quickly reaches the voltage of VREF−Vth.
[0062]
The initial value voltage INIT output from the initial value setting circuit 21 can be varied by adjusting the voltage VRIN or the resistors R5 and R6 as shown in FIG. Therefore, the amount of charge charged in the capacitor C1 of the m-th stage charge transfer circuit Em can be varied.
[0063]
That is, by adjusting the amount of charge precharged in the capacitor C1 of the m-th stage charge transfer circuit Em by the initial value voltage INIT from the initial value setting circuit 21, the time required to start the soft start can be increased. It can be easily varied without changing the current.
[0064]
Next, a semiconductor integrated circuit according to a fourth embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a circuit diagram of a semiconductor integrated circuit according to the fourth embodiment. In FIG. 9, in contrast to FIG. 6, when the voltage output from the final m-th stage charge transfer circuit Em becomes equal to or higher than the voltage VE of the constant voltage source, the voltage VE is output to the current source I1, and noise due to charge transfer is generated. It is prevented from getting on the current source I1. 9, the same components as those in FIG. 6 are denoted by the same reference numerals, and the description thereof is omitted.
[0065]
The constant voltage output circuit 31 shown in the figure receives the voltage VE of the constant voltage source and the voltage output from the m-th stage charge transfer circuit Em. The constant voltage output circuit 31 compares the voltage VE with the voltage output from the mth stage charge transfer circuit Em, and when the voltage output from the mth stage charge transfer circuit Em becomes the voltage VE, the voltage VE is supplied to the current source I1. Output. The constant voltage output circuit 31 outputs an H-state reset RST when the output voltage is switched to the voltage VE. The first stage charge transfer circuit E1, the second stage charge transfer circuit E2,..., The (m−1) th stage charge transfer circuit Em-1, and the mth stage charge transfer circuit Em are reset RST output from the constant voltage output circuit 31. As a result, the charge of the capacitor is discharged.
[0066]
An AND circuit Z3 is connected to the input of the n-stage counter 11. A reset RST and a clock CLK are input to the AND circuit Z3. The terminal to which the reset RST of the AND circuit Z3 is input is an inverting terminal. The AND circuit Z3 does not output the clock CLK to the n-stage counter when the constant voltage output circuit 31 switches the output voltage to the voltage VE and outputs the reset RST in the H state.
[0067]
FIG. 10 is a circuit diagram of a constant voltage output circuit. As shown in the figure, the constant voltage output circuit 31 includes a comparator Z4, an inverter Z5, and analog switches SW1 and SW2.
[0068]
The voltage VE of the constant voltage source is input to the negative terminal − of the comparator Z4. The voltage output from the m-th stage charge transfer circuit Em is input to the positive terminal +. The comparator Z4 compares the voltage VE with the voltage output from the m-th stage charge transfer circuit Em. When the voltage output from the m-th stage charge transfer circuit Em is smaller than the voltage VE, the L state is output. When the voltage output from the m-th stage charge transfer circuit Em is equal to or higher than the voltage VE, the H state is output.
[0069]
The analog switch SW1 outputs the input voltage VE as the output voltage OUT by the voltage output from the comparator Z4 and the voltage inverted by the inverter Z5. The analog switch SW1 outputs the voltage VE as the output voltage OUT when the voltage output from the m-th stage charge transfer circuit Em is equal to or higher than the voltage VE. In this case, the reset RST is output in the H state.
[0070]
The analog switch SW2 outputs the voltage output from the m-th stage charge transfer circuit Em as the output voltage OUT by the voltage output from the comparator Z4 and the voltage inverted by the inverter Z5. When the voltage output from the m-th stage charge transfer circuit Em is lower than the voltage VE, the analog switch SW2 outputs the voltage output from the m-th stage charge transfer circuit Em as the output voltage OUT. In this case, the reset RST is output in the L state.
[0071]
The output voltage OUT output from the constant voltage output circuit 31 is output to the current source I1 of FIG. 9, and the current value of the current source I1 varies according to the output voltage OUT. When the voltage output from the m-th stage charge transfer circuit Em becomes equal to or higher than the voltage VE of the constant voltage source, the voltage VE of the constant voltage source is output from the constant voltage output circuit 31 to the current source I1.
[0072]
This prevents noise due to charge transfer from riding on the current source I1. When the voltage output from the m-th stage charge transfer circuit Em becomes equal to or higher than the voltage VE of the constant voltage source, the reset RST is output, the clock output of the n-stage counter 11 is stopped, and the capacitor is discharged. Thus, noise is prevented from riding on the current source I1.
[0073]
The constant voltage output circuit 31 compares the current of the constant current source with the voltage or current output from the m-th stage charge transfer circuit Em, and outputs the current based on the comparison result to the current source I1. May be.
[0074]
Soft start is also possible by inputting the voltage or current output from the constant voltage output circuit 31 to the comparator Z2 as the voltage LMT +. Next, a semiconductor integrated circuit according to a fifth embodiment of the present invention will be described with reference to the drawings. FIG. 11 is a circuit diagram of a semiconductor integrated circuit according to the fifth embodiment. In FIG. 11, in contrast to FIG. 9, when the voltage output from the final m-th stage charge transfer circuit Em becomes equal to or higher than the voltage VE of the constant voltage source, the n-stage counter 11 does not discharge the capacitor of the charge transfer circuit. The difference is that the clock CLK input to is stopped. Further, the difference is that the voltage output from the m-th stage charge transfer circuit Em is input to the comparator Z2 as the voltage LMT +. A current source I3 for supplying a constant current is connected to the anode of the diode D3.
[0075]
The constant voltage output circuit 41 shown in the figure receives the voltage VE of the constant voltage source and the voltage output from the m-th stage charge transfer circuit Em. The constant voltage output circuit 41 compares the voltage VE with the voltage output from the m-th stage charge transfer circuit Em, and when the voltage output from the m-th stage charge transfer circuit Em is equal to or higher than the voltage VE, the H state reset CPRST Is output to the AND circuit Z3. The reset CPRST is not output to the first stage charge transfer circuit E1, the second stage charge transfer circuit E2,..., The (m−1) th stage charge transfer circuit Em-1, and the mth stage charge transfer circuit Em. This prevents the capacitor charge from being discharged.
[0076]
The voltage output from the m-th stage charge transfer circuit Em is input to the comparator Z2 as the voltage LMT +. As described with reference to FIG. 5, soft start is also possible by inputting the output of the m-th stage charge transfer circuit Em as the voltage LMT + to the comparator Z2. Soft start can also be performed by using the current source I3 as a current source capable of current control and controlling the current source with the voltage or current output from the m-th stage charge transfer circuit Em.
[0077]
An AND circuit Z3 is connected to the input of the n-stage counter 11. A reset CPRST and a clock CLK are input to the AND circuit Z3. The terminal to which the reset CPRST of the AND circuit Z3 is input is an inverting terminal. The AND circuit Z3 does not output the clock CLK to the n-stage counter when the constant voltage output circuit 41 outputs the reset CPRST in the H state.
[0078]
FIG. 12 is a circuit diagram of a constant voltage output circuit. As shown in the figure, the constant voltage output circuit 41 includes a comparator Z6.
The voltage VE of the constant voltage source is input to the negative terminal − of the comparator Z6. The voltage output from the m-th stage charge transfer circuit Em is input to the positive terminal +. The comparator Z6 compares the voltage VE with the voltage output from the m-th stage charge transfer circuit Em. When the voltage output from the m-th stage charge transfer circuit Em is smaller than the voltage VE, an L-state reset CPRST is output. When the voltage output from the m-th stage charge transfer circuit Em is equal to or higher than the voltage VE, an H-state reset CPRST is output.
[0079]
Thus, when the voltage output from the m-th stage charge transfer circuit Em becomes equal to or higher than the voltage VE of the constant voltage source, the reset CPRST in the H state is output. As a result, the output of the clock of the n-stage counter 11 is stopped and the current source I3 is prevented from getting noise.
[0080]
Since the reset CPRST is not input to the charge transfer circuit, the charge of the capacitor is maintained without being discharged, and the voltage output from the m-th stage charge transfer circuit Em is kept constant. When the voltage output from the m-th stage charge transfer circuit Em decreases, the reset CPRST is canceled (transition to the L state), and the n-stage counter 11 outputs a clock. The charge transfer of the charge transfer circuit is resumed, the voltage rises and is kept constant again.
[0081]
Next, in the first to fifth embodiments, the n-stage counter 11, the first-stage charge transfer circuit E1, the second-stage charge transfer circuit E2,. The area occupied by the Em−1, m-th stage charge transfer circuit Em and the capacitor C1 included in the semiconductor integrated circuit can be expressed by the following equation (6).
[0082]
[Formula 6]

Where n is the number of connected counter stages, m _M Is the number of stages used in the charge transfer circuit. This area is large enough to be incorporated in a semiconductor integrated circuit. Even if the initial value setting circuit 21, the constant

voltage output circuits

31 and 41, and the wiring area are taken into consideration, the semiconductor integrated circuit can be sufficiently incorporated.
[0083]
【The invention's effect】
As described above, in the present invention, the plurality of charge transfer means sequentially transfer the charges input to the first stage and gradually increase the output voltage or output current output from the last stage. The pulse output means expands the pulse width of the pulse voltage or pulse current output to the switching element based on the rise of the output voltage or output current. This eliminates the need for external parts for soft start. In addition, a terminal for connecting an external component is not necessary, and the mounting area on the printed circuit board can be reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a semiconductor integrated circuit according to a first embodiment.
FIG. 2 is a diagram showing an application example of a semiconductor integrated circuit of the present invention.
FIG. 3 is a circuit diagram of a charge transfer circuit.
FIG. 4 is a diagram illustrating voltage waveforms input to and output from a comparator and an output circuit.
FIG. 5 is a circuit diagram of a semiconductor integrated circuit according to a second embodiment.
FIG. 6 is a circuit diagram of a semiconductor integrated circuit according to a third embodiment.
FIG. 7 is a circuit diagram of an initial value setting circuit.
FIG. 8 is a circuit diagram of a charge transfer circuit at the final stage.
FIG. 9 is a circuit diagram of a semiconductor integrated circuit according to a fourth embodiment.
FIG. 10 is a circuit diagram of a constant voltage output circuit.
FIG. 11 is a circuit diagram of a semiconductor integrated circuit according to a fifth embodiment.
FIG. 12 is a circuit diagram of a constant voltage output circuit.
FIG. 13 is a circuit diagram of a conventional semiconductor integrated circuit.
FIG. 14 is a circuit diagram of a comparator.
FIG. 15 is a circuit diagram of another conventional semiconductor integrated circuit.
[Explanation of symbols]
1 Semiconductor integrated circuit
2 DC power supply
3 Load
11 n-stage counter
12 Output circuit
21 Initial value setting circuit
31, 41 Constant voltage output circuit
E1 to Em First stage charge transfer circuit to mth stage charge transfer circuit
Z1 inverter
Z2 comparator
Z3 AND circuit
R1-R4 resistance
I1, I2, I3 Current source
M1-M2 transistors
D1-D3 diode
T1 transformer
PH1 photocoupler
COMP, IN-, OUT1, OUT2 terminals
VE voltage

Claims

In semiconductor integrated circuits that soft-start switching power supplies,
A plurality of charge transfer means for sequentially transferring the charge input to the first stage to the subsequent stage based on the clock, and gradually increasing the output voltage or output current output from the last stage until reaching a predetermined value;
Pulse output means for expanding the pulse width of the pulse voltage or pulse current output to the switching element of the switching power supply based on the rise of the output voltage or the output current;
A semiconductor integrated circuit comprising:

2. The pulse output unit according to claim 1, wherein the pulse output means further expands the pulse width based on a feedback voltage from a transformer connected to the switching element in order to supply power to a load. Semiconductor integrated circuit.

2. The semiconductor integrated circuit according to claim 1, wherein the predetermined value is set by a set voltage inputted to each of the plurality of charge transfer means.

2. The semiconductor integrated circuit according to claim 1, further comprising time setting means for adjusting a time until the output voltage or the output current starts to rise by giving a charge to the charge transfer means in the final stage in advance.

2. A constant output unit that outputs a constant voltage of a constant voltage source or a constant current of a constant current source to the pulse output unit while the output voltage or the output current is equal to or greater than the predetermined value. The semiconductor integrated circuit as described.

6. The semiconductor integrated circuit according to claim 5, wherein when the output voltage or the output current exceeds the predetermined value, the plurality of charge transfer means discharge the charge.

2. The semiconductor integrated circuit according to claim 1, further comprising clock stop means for stopping the clock while the output voltage or the output current is equal to or greater than the predetermined value.