JP2005033631A

JP2005033631A - 基地局装置及び基地局装置の自己復帰方法

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Publication number: JP2005033631A
Application number: JP2003272180A
Authority: JP
Inventors: Takeshi Saito; 豪斉藤
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 2003-07-09
Filing date: 2003-07-09
Publication date: 2005-02-03
Anticipated expiration: 2023-07-09
Also published as: JP3813951B2

Abstract

【課題】
障害からの自己復帰によるサービス停止を極力抑えることを可能とする方法と装置の提供。
【解決手段】
物理レイヤ処理部２１と、ＡＴＭレイヤ処理部２２と、ＡＴＭレイヤ処理部の動作を監視する監視部２４と、物理レイヤ処理部からＡＴＭレイヤ処理部へ出力される信号パターンを蓄積するＦＩＦＯメモリ２３と、異常信号パターン複数記憶しておく記憶部２６と、監視部がＡＴＭレイヤ処理部の異常を検出した時、記憶部２３の信号を記憶部２６に格納する制御を行うＣＰＵ２５と、物理レイヤ処理部からの信号パターンと記憶部２６の異常信号パターンを照合し、一致している場合、一致検出信号を出力する照合部２８と、照合部からの一致検出信号を受け装置内のリセットを行うリセット出力部２７を備えている。
【選択図】
図２

Description

本発明は、移動体通信システムの基地局装置に関し、特に、基地局装置における障害時の復帰技術に関する。

移動通信システムにおいて、移動局と無線回線によって通信接続する基地局装置は、上位装置（上位局）と伝送路を介して接続されている。この伝送路において信号が特有の影響を受け、予期せぬ信号に変化し、その結果、該信号を受信した基地局装置において例えば通信処理（伝送路インタフェース処理）等が不具合を起こし、通信が不可能となる場合がある。

かかる障害発生時、基地局装置は、上位装置と通信が不可能であるため、上位装置側から制御を行うことができず、基地局装置を復帰させるためには、例えば保守担当者が基地局装置の設置場所に赴いて、復帰させる必要がある。このため、障害復旧には、時間を要する。

上記問題に対処する基地局装置として、基地局装置内に自己復帰の機能を設けることで、保守担当者が設置場所に赴くことなく、障害からの復旧を図るようにした構成が知られている（例えば下記特許文献１参照）。下記特許文献１には、ＰＨＳ（パーソナルハンディホンシステム）のパケット通信が不能になった際の基地局装置の再起動方式として、ＩＳＤＮ（統合サービスデジタル網）加入者線の状態を検出する加入者線状態検出手段と、ＩＳＤＮ加入者状態を表す条件データを予め設定される条件設定手段と、加入者線状態検出手段で検出された状態検出信号と、条件設定手段に設定されている条件データとを比較して一致したとき基地局装置をリセットする比較・リセット手段を有し、ＩＳＤＮ交換網に接続した加入者線試験機から、前記ＩＳＤＮ加入者の状態を設定して基地局装置をリセットし再起動する構成が開示されている。またＤＳＵのハングアップによる異常を検出するハングアップ検出器で異常が検出されたら、加入者線がリセットされ、ＤＳＵを正常運用に復旧させ、ＤＳＵがハングアップした場合とそれ以外の回線断を区別するため、リレーを動作させた後、所定時間にわたって数回連続で異常が検出された場合、ＤＳＵハングアップ以外の回線断と判断しリセット動作を一時停止させる加入者線リセット装置が開示されている（例えば下記特許文献２）。さらに、基地局を復帰させるためのシステムとして、保守監視局から遠隔制御が不能となった無線基地局に対して無線移動局から無線回線を介して送信されたリセット指示情報により当該無線基地局をリセットする移動通信システムも知られている（例えば下記特許文献３）。

特開平１１−２７４９９６号公報（第３、４頁、第１図）特開２００２−１９９１２５号公報（第６、７頁、第１図）特開平９−３３１２８７号公報（第２、３頁、第１図）

上記特許文献１の再起動方式によれば、基地局装置は、通信不能状態からの自己復帰が可能である。しかし、伝送路の障害が継続する場合、上記特許文献１の再起動方式では、伝送路から異常な信号を受信するたびに、基地局装置の再起動が実行されることになる。よって、その間は、基地局装置からの通信サービスの提供が停止することになり、サービスに与える影響が大きい。

また、異常が解析されて、伝送路の障害の問題が解決するまで、基地局装置の再起動が継続されることになる。

したがって、本発明の目的は、障害からの自己復帰によるサービス停止を極力抑えることを可能とする装置と方法を提供することにある。

また、本発明の他の目的は、伝送路障害の解析を容易にさせることを可能とする装置と方法を提供することにある。

前記目的を達成する本発明の１つのアスペクトに係る基地局装置は、上位装置と伝送路を介して接続する基地局装置において、前記伝送路とのインタフェース処理を行う処理部と、前記処理部に入力される前記伝送路からの受信信号を一時的に蓄積する第１の記憶部と、前記処理部での動作障害の契機となった前記伝送路からの受信信号を、異常信号として記憶しておく第２の記憶部と、前記伝送路から受信した信号が、前記第２の記憶部に記憶されている異常信号と一致しているか否か照合する照合部と、前記照合の結果、一致していると判断された場合、前記基地局装置内のリセットを行うリセット出力部と、を備えている。

本発明の他のアスペクトに係る基地局装置において、前記照合の結果、異常信号に一致していると判定された、前記伝送路からの受信信号を廃棄する構成としてもよい。

本発明の他のアスペクトに係る方法は、
伝送路とのインタフェース処理を行う処理部に供給される、前記伝送路からの受信信号を、第１の記憶部に蓄積するステップと、
前記処理部での動作障害の契機となった、前記伝送路からの受信信号を、前記第１の記憶部から読み出し第２の記憶部に書き込むステップと、
前記第２の記憶部への書き込み以降、前記伝送路からの受信信号に対して、前記第２の記憶部に記憶されている異常信号と一致しているか否かを照合するステップと、
前記照合部での照合の結果、一致していると判断された場合、装置内のリセット処理を行うステップと、
を含む。

本発明によれば、伝送路からの異常な信号を受信し、上位装置との通信が不可能となった際に、該伝送路からの異常信号を記憶部に記憶し、これ以降に受信された異常信号に対しては、記憶内容と照合することにより、早期に自己復帰させることができ、サービス停止を極力抑えることを可能としている。

また、本発明によれば、記憶部に記憶された内容の解析により、伝送路の障害の解析を容易にさせることができる。

本発明の実施の形態について説明する。本発明の一実施形態における移動体通信システムのシステムの構成を示す図１を参照すると、図示されない移動局と無線回線で通信接続する基地局装置（１０）は、上位装置（１１）（「上位局」ともいう）と、ＡＴＭ（Asynchronous Transfer Mode）回線または高速専用線よりなる伝送路（１２）を介して接続されている。上位装置（１１）は、固定網（１８）と接続される。基地局装置（１０）は、物理レイヤと伝送路のプロトコルに基づいたレイヤのインタフェース処理を行う伝送路インタフェース処理部（１３）と、ベースバンド信号の処理を行うベースバンド処理部（１４）と、無線処理を行う無線部（１５）と、装置全体の制御を行う制御部（１６）とを備えて構成されている。

本実施の形態では、基地局装置（１０）において、伝送路（１２）から、予期せぬ異常な信号パターンを受信したことが契機となり、伝送路インタフェース処理部（１３）の動作が停止して通信不能となり、サービスの停止を招くという問題点を解消するため、伝送路インタフェース処理部（１３）の動作停止等の障害発生時に、該障害の契機となった、伝送路からの異常信号パターンを記憶しておく。そして、記憶されている該異常信号パターンと、以降に受信される伝送路（１２）からの受信信号とを照合し、両者が一致した時に、動作が停止した通信機能をリセットすることにより、サービスの停止状態から、復旧させ、サービスを継続させる。本発明の一実施例についてさらに詳細に説明する。

図１を参照すると、本発明の一実施例の移動体通信システムにおいて、基地局装置１０と、上位装置１１は、ＡＴＭ回線１２によって接続されている。基地局装置１０は、物理レイヤと伝送路１２のプロトコルに基づいたレイヤのインタフェース処理を行う伝送路インタフェース処理部１３と、ベースバンドの信号処理を行うベースバンド処理部１４と、アンテナ１７からの信号の送信、アンテナ１７からの受信信号の処理を行う無線部１５と、装置全体の制御を行う制御部１６を備えている。なお、図１では、簡単のため、アンテナ１７は送信アンテナと受信アンテナを一つで表している。

図２は、図１の伝送路インタフェース処理部１３の構成を示す図である。図２を参照すると、伝送路インタフェース処理部１３は、伝送路１２と基地局装置間の信号のレベル変換や符号変換などを行う物理レイヤ処理部２１と、信号の組み立てや基地局装置内の信号への変換を行うＡＴＭレイヤ処理部２２と、物理レイヤ処理部２１からの信号（受信信号）を記憶しておき、動作停止時に、その契機となった信号パターンを保持するＦＩＦＯ（First In First Out；先入れ先出し）メモリ２３と、ＣＰＵ２５（中央演算処理装置）と、ＡＴＭレイヤ処理部２２の動作を監視し、例えば動作停止等の障害発生時に、ＣＰＵ２５に対して処理動作の停止を知らせる監視部２４と、装置内に対してリセット信号を出力するリセット出力部２７と、ＡＴＭレイヤ処理部２２での動作停止時に、ＦＩＦＯメモリ２３に蓄えられた異常な信号を含む信号パターン（ビット列）を異常信号パターンとして記憶するためのメモリ２６と、伝送路１２（図１参照）からの受信信号と、メモリ２６に記憶されている異常信号パターンとを比較照合し、一致した時に、リセット出力部２７を起動させる照合部２８と、コネクタ２０１を介して、メモリ２６の内容を、外部から制御可能にするための外部インタフェース２００と、を備えて構成される。

次に、本発明の一実施例の動作について説明する。図１において、上位装置１１から送信された信号は、伝送路１２を介して基地局装置１０に受信される。受信した信号は、伝送路インタフェース処理部１３にて、物理レイヤ処理と、伝送路所定のプロトコルに基づくレイヤ処理が行なわれた後、ベースバンド処理部１４と、制御部１６とに送信される。

図２において、ＦＩＦＯメモリ２３は、ＡＴＭレイヤ処理部２２の動作が停止した際に、ＡＴＭレイヤ処理部２２の動作停止の契機となった信号（「異常信号」という）を保持する。すなわち、ＦＩＦＯメモリ２３は、物理レイヤ処理部２１の施された後の信号を、例えばシリアルのビット・パターンで順次蓄積し、信号が、ＡＴＭレイヤ処理部２２に供給されてから、処理を終えて出力されるまでの間、その信号を記憶しておく。ＦＩＦＯメモリ２３は、先入れ先出し方型のバッファメモリであり、バッファが満杯の状態で、さらに、書き込みが行われる場合、最も先に書き込まれた信号から捨てられていく。

ＡＴＭレイヤ処理部２２の動作が停止した際に、ＦＩＦＯメモリ２３への信号の入力がそのまま続けられると、ＡＴＭレイヤ処理部２２の動作停止の契機となった信号が、ＦＩＦＯメモリ２３を抜けてしまう。

そこで、本実施例では、ＡＴＭレイヤ処理部２２にて、信号が滞った場合には、物理レイヤ処理部２１より信号が送信できないように、物理レイヤ処理部２１とＡＴＭレイヤ処理部２２との間のインタフェースを規定する。すなわち、本実施例では、ＡＴＭレイヤ処理部２２が、物理レイヤ処理部２１に、送信許可／不許可を制御する信号（「送信許可信号」という）２９をアサートしている場合、物理レイヤ処理部２１は信号を送信することができ、ＡＴＭレイヤ処理部２２で信号が滞った際に、ＡＴＭレイヤ処理部２２は、送信許可信号２９をネゲートすることにより、物理レイヤ処理部２１からの送信を禁止する。

かかる制御により、ＡＴＭレイヤ処理部２２で異常信号を受信し、動作が停止した場合、物理レイヤ処理部２１は信号の出力を停止し、ＦＩＦＯメモリ２３には、ＡＴＭレイヤ処理部２２を停止させた異常信号を含む信号パターンが保持される。

監視部２４は、内部に、図示されないタイマ回路を有し、周期的に、ＡＴＭ処理部２２の動作を監視し、ＡＴＭレイヤ処理部２２の動作の停止を検出する。監視部２４は、ＡＴＭレイヤ処理部２２に、一定間隔以上動作が見られず、動作停止と判断すると、ＣＰＵ２５に対して、動作停止を知らせる信号を出力する。あるいは、ＡＴＭレイヤ処理部２２から定期的な信号を監視部２４に出力し、ＡＴＭレイヤ処理部２２が稼動状態であることを監視部２４に通知し、監視部２４は、ＡＴＭレイヤ処理部２２からの信号でタイマ回路をスタートさせ、タイマ回路でのタイムアウト発生をもって動作停止と判定する構成としてもよい。

ＣＰＵ２５は、監視部２４から、ＡＴＭレイヤ処理部２２の動作停止を知らせる信号を受信すると、ＣＰＵ２５で実行される制御ソフトウエアが動作するように構成されており、その時点で、ＦＩＦＯメモリ２３に記憶保持されている信号パターンを、ＦＩＦＯメモリ２３から読み出して、メモリ２６に異常信号パターンとして書き込む。ＦＩＦＯメモリ２３には、ＡＴＭレイヤ処理部２２の動作停止時に、ＡＴＭレイヤ処理部２２にて処理中であった異常信号を含むビットパターンが保存されている。したがって、ＡＴＭレイヤ処理部２２の動作停止時に、ＦＩＦＯメモリ２３から読み出されメモリ２６に書き込まれた信号パターンは異常信号を含む。なお、ＡＴＭレイヤ処理部２２の動作停止時に、送信許可信号２９は送信不許可を示す値に設定される。

図３は、図２のメモリ２６の構成の一例を模式的に示す図である。図３に示すように、メモリ２６は、ＦＩＦＯメモリ２３のメモリ容量に応じて、複数のメモリ空間３１に分割されている。本実施例では、メモリ２６を、１０個のメモリ空間３１に分け、ＡＴＭレイヤ処理部２２の動作停止時における、ＦＩＦＯメモリ２３に保持されている信号パターン３０は、ＣＰＵ２５を介して読み出され、メモリ２６の空いているメモリ空間３１に、異常信号パターンとして、順次、記憶される。メモリ２６では、最大で１０パターンまで記憶可能としている。その際、１０個のメモリ空間３１に異常信号パターンが書き込まれた後は、再び、１番目のメモリ空間３１から異常信号パターンを書き込むようにしてもよい。なお、メモリ２６において、格納するパターンの個数は１０に限定されるものでないことは勿論である。

また、メモリ２６に記憶される異常信号パターンは、ＣＰＵ２５を介して、伝送路インタフェース処理部１３の外部インタフェース２００、コネクタ２０１を介して、データを引き出すことが可能である。これにより、伝送路１２における異常信号を取り出して解析することができる。

ＦＩＦＯメモリ２３に保持されている信号パターンのメモリ２６への書き込みが終了すると、ＣＰＵ２５は、リセット出力部２７を起動する。

起動されたリセット出力部２７は、基地局装置１０内部の各部（例えば伝送路インタフェース処理部１３等の通信機能）に、リセット信号を供給して、各部を、リセットする。

これにより、基地局装置１０は、伝送路１２を介した上位装置１１との通信不能状態からの復旧がなされる。

照合部２８は、メモリ２６に記憶された信号パターン（ビット・パターン）と、物理レイヤ処理部２１で受信した信号のパターン（ビット・パターン）との比較を行い、メモリ２６に保存されている異常な信号パターンを再度受信した際に、これを検出する。

図４は、図２の照合部２８の構成の一例を示す図である。図４を参照すると、照合部２８は、メモリ２６に蓄えることができる信号パターンと同じ数の照合回路４１_１〜４１_ｎを備えている。例えばメモリ２が１０パターンを蓄える場合（１０個のメモリ空間３１からなる）、１０個のメモリ空間３１に対応して１０個の照合回路４１_１〜４１_１０を備える。

照合回路４１_１〜４１_１０は、メモリ２６の各信号パターンと伝送路１２からの受信信号パターンとを照合し、一致した場合に、一致検出信号（一致のときｈｉｇｈレベル）を出力する。

複数の照合回路４１_１〜４１_ｎからの出力信号は、ＯＲ回路４２に入力され、複数の照合回路４１_１〜４１_ｎのうち一つでも、メモリ２６の信号パターンと、一致している場合には、リセット出力部２７に信号が供給され、装置の再起動がなされる。

照合回路４１_１〜４１_ｎは、メモリ２６の各信号パターンと伝送路１２からの受信信号パターン（物理レイヤ処理部２１からの出力信号）との一致の判定を、一致条件を設定する一致条件設定部４０での設定値によって行う。

一致条件設定部４０は、ＣＰＵ２５に接続されており、上位装置１１から設定を可能にしている。

図５は、図４の照合回路４１の構成及び、動作を説明するための図である。図５において、符号５０は、メモリ２６に記憶されている信号パターンである。５１は、該信号パターン５０に含まれる異常信号パターン（異常信号に相当するビット列の範囲）である。符号５２は、メモリ２６に記憶されている信号パターン５０を１００ビットごとにＡ、Ｂ、Ｃ、Ｄ、Ｅの５つの区分（領域）に分割した様子を示すパターンである。符号５３は、伝送路１２から受信した信号パターン（物理レイヤ処理部２１からの出力信号）を格納するシフトレジスタである（なお、符号５３は、伝送路１２から受信した信号パターンを表すためにも用いられる）。符号５４は、照合回路（図４の４１に対応する）である。符号５５は、伝送路１２からの受信した信号パターン中の異常な信号パターン（異常信号のビット列）である。符号５６は、照合回路５４からの出力（一致検出信号）である。

伝送路１２からの受信信号パターンは、シフトレジスタ５３に入力され、メモリ２６の信号パターンと、照合回路５４にて、ビット毎に照合される。

照合した結果より、一致したビット数の割合を算出して、一致条件設定部４０によって設定される設定値以上の割合で、一致が見られた場合に、一致検出信号５６を、ＯＲ回路４２（図４参照）に出力する。

メモリ２６の信号パターン５０は、ＡＴＭレイヤ処理部２２での動作停止時に、ＡＴＭレイヤ処理部２２にて処理中であった受信信号の全てを記録しているため、信号パターン５０は、異常な信号パターン５１以外の信号パターンも含んでいる。

メモリ２６のメモリ空間３１に格納される信号パターンのビット長を、例えば５００ビットとして、このうち、異常な信号パターンとして、１６０ビットが格納されていたとする。

伝送路１２からの信号パターン（シフトレジスタ５３の信号パターン）に、異常なパターン５５がみられた場合、図５のタイミング５７で、メモリ２６の信号パターン５０と一致する。このとき、両パターンの一致したビット数の割合を算出した際に、メモリ２６の信号パターン５０と、伝送路１２からの信号パターン５３（シフトレジスタ５３のパターン）では、異常パターンの割合は、１６０ビット/５００ビットである。メモリ２６の信号パターン５０と伝送路１２からの信号パターンが一致していると判断する割合（一致条件）が、９０％以上と設定されている場合、一致と判断することは難しい。

そこで、本実施例では、メモリ２６の信号パターン５０を分割して、分割した単位ごとに、照合動作を行う。分割は、一致条件設定部４０の設定値にて行われる。

メモリ２６の信号パターン５０を、１００ビットごとに、Ａ、Ｂ、Ｃ、Ｄ、Ｅの５つに分割し、分割したパターン５２と、伝送路１２からの受信信号パターン５３とをそれぞれ照合する。

この時に、タイミング５７にて、メモリ２６の信号パターン５０と伝送路１２からの信号パターン５３の異常な信号パターンが一致した場合、Ａ、Ｂ、Ｃ、Ｄ、Ｅのそれぞれの区分で一致したビットの割合を算出した結果、Ｂでは、９５％と高い割合で一致が検出される。Ａ、Ｂ、Ｃ、Ｄ、Ｅのいずれかにて、設定条件以上の割合で一致がみられると、照合回路５４は、ＯＲ回路４２を介して、リセットのための信号をリセット信号出力部２７へ送信する。

次に、本実施例の作用効果について説明する。

本実施例の第１の作用効果は、基地局装置１０において、伝送路インタフェース処理で動作停止等の障害が発生した場合に、該障害の契機となった信号パターンを記憶しておき、以降の伝送路１２から受信された信号を、記憶されている信号パターンと照合する構成とされており、基地局装置１０の設置場所の伝送路状態（環境）によって変化する異常信号パターンに対処することができる。

本実施例の第２の作用効果は、２度目以降の異常な信号パターンに対しては、照合回路にて記憶されたパターンと照合して検出し、装置の自動復旧がなされることから、１度目より短時間で異常信号パターンを検出することができる。このため、サービスの停止時間を極力短くしてサービスの継続ができる。

本実施例の第３の作用効果は、異常なパターンをメモリに記憶しているため、異常発生時にこのパターンを取り出すことで、伝送路障害の解析を容易にすることである。

次に、本発明の他の実施例について説明する。図６は、本発明の第２の実施例の構成を示す図である。図６において、図２と同一の要素には同一の参照符号が付されている。図２と共通する機能部については、同じ動作をする。

監視部２４は、図示されないタイマ回路を有し、周期的に、ＡＴＭ処理部２２の動作を監視し、ＡＴＭ処理部２２の動作の停止を検出する。監視部２４は、ＡＴＭレイヤ処理部２２に、一定間隔以上動作が見られず、動作停止と判断すると、ＣＰＵ２５に対して、動作停止を知らせる信号を出力する。ＣＰＵ２５は、監視部２４から、ＡＴＭレイヤ処理部２２の動作停止を知らせる信号を受信すると、ＣＰＵ２５で実行される制御ソフトウエアが動作して、ＦＩＦＯメモリ２３に記憶保持されている信号パターンを、ＦＩＦＯメモリ２３から読み出しメモリ２６に書き込む。ＦＩＦＯメモリ２３には、ＡＴＭレイヤ処理部２２の動作停止時に、ＡＴＭレイヤ処理部２２にて処理中だった異常信号を含むビットパターンが保存されている。したがって、ＦＩＦＯメモリ２３から異常信号を含むビットパターンが読み出され、メモリ２６に書き込まれる。ＣＰＵ２５はリセット出力部２７に指示して装置内リセットを実行させる。

本実施例では、物理レイヤ処理部２１からの信号を、照合部６１を介して、ＡＴＭレイヤ処理部２２に供給する。照合部６１で、物理レイヤ処理部２１からの信号とメモリ２６に格納されている異常信号パターンとを照合し、異常信号パターンとの一致が検出された場合、物理レイヤ処理部２１からの信号のうち、一致した信号部分を廃棄する。廃棄された信号部分は、ＡＴＭレイヤ処理部２２には供給されない。かかる構成により、ＡＴＭレイヤ処理部２２に異常信号が入力されないように未然に防ぐ働きをする。なお、照合部６１における照合処理は、図４及び図５を参照して説明した構成・動作にしたがって行われる。ただし、図４では、ＯＲ回路４２の出力は、図１のリセット出力部２７に入力される構成とされているのに対し、本実施例では、リセット出力部２７を具備せず、照合部６１では、ＯＲ回路４２の出力がＨｉｇｈレベルのとき、物理レイヤ処理部２１からの信号を廃棄し、ＡＴＭレイヤ処理部２２に送信しない制御を行う。

本実施例では、図２に示した前記実施例に対して、異常信号を検出した際に、異常信号のみを廃棄することから、異常からの復旧には、基地局装置１０に、リセット動作が入らない。このため、サービスを停止せずに、継続することが可能である。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例に限定されるものでなく、本発明の原理に準ずる範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以上説明したように、本発明を利用することにより、基地局装置において、伝送路インタフェース処理の動作停止等の障害が発生した場合に、該障害の契機となった信号パターンを記憶して、以降の伝送路から受信信号を、記憶されている信号パターンと照合する構成としたことにより、各々の設置場所の伝送路状態（環境）により変化する異常信号パターンに対処することができる。

また、本発明によれば、２度目以降の異常な信号パターンに対しては、照合部にて記憶された異常信号パターンと照合することで検出し、装置の復旧を行う構成としており、１度目よりも短時間で異常を検出することができる。このため、サービスの停止時間を極力短くしてサービスの継続ができる。

さらに、本発明によれば、伝送路からの受信信号と、異常信号パターンとの照合の結果、一致した場合、受信信号を廃棄する構成としたことで、リセットを行わず、サービスの停止時間を極力短くして、サービスを継続することができる。

そして、本発明によれば、伝送路での異常なパターンをメモリに記憶しているため、異常発生時に、このパターンを取り出して解析することで、伝送路の障害の解析を容易化している。

本発明の一実施例のシステム構成を示す図である。本発明の一実施例の伝送路インタフェース処理部の構成を示す図である。本発明の一実施例のメモリの構成を示す図である。本発明の一実施例の照合部の構成を示す図である。本発明の一実施例の照合回路４１の動作を説明するための図である。本発明の他の実施例の構成を示す図である。

符号の説明

１０基地局装置
１１上位装置
１２伝送路
１３伝送路インタフェース処理部
１４ベースバンド処理部
１５無線部
１６制御部
１７アンテナ
１８固定網
２１物理レイヤ処理部
２２ＡＴＭレイヤ処理部
２３ＦＩＦＯメモリ
２４監視部
２５ＣＰＵ
２６メモリ
２７リセット出力部
２８照合部
２９出力許可信号
３０信号パターン
３１メモリ空間
４０一致条件設定部
４１照合回路
４２ＯＲ回路
５０信号パターン
５１異常信号パターン
５３シフトレジスタ（伝送路から受信した信号パターン）
５４照合回路
５５異常信号パターン
５６一致検出信号
６１照合部
６２廃棄処理
２００インタフェース
２０１コネクタ

Claims

上位装置と伝送路を介して接続する基地局装置において、
前記伝送路とのインタフェース処理を行う処理部と、
前記処理部に入力される前記伝送路からの受信信号を一時的に蓄積する第１の記憶部と、
前記処理部での動作障害の契機となった前記伝送路からの受信信号を、異常信号として記憶しておく第２の記憶部と、
前記伝送路から受信した信号が、前記第２の記憶部に記憶されている異常信号と一致しているか否か照合する照合部と、
前記照合の結果、一致していると判断された場合、前記基地局装置内のリセットを行うリセット出力部と、
を備えている、ことを特徴とする基地局装置。
前記リセット出力部は、前記照合の結果、一致していると判断された場合、前記基地局装置の少なくとも通信機能をリセットする、ことを特徴とする請求項１記載の基地局装置。
上位装置と伝送路を介して接続する基地局装置において、
前記伝送路とのインタフェース処理を行う処理部と、
前記処理部に入力される前記伝送路からの受信信号を一時的に蓄積する第１の記憶部と、
前記処理部での動作障害の契機となった、前記伝送路からの受信信号を、異常信号として記憶しておく第２の記憶部と、
前記伝送路から受信した信号が、前記第２の記憶部に記憶されている異常信号と一致しているか否か照合し、前記照合の結果、一致していると判断された場合、前記伝送路から受信した信号を、前記処理部に供給する前の段階で廃棄する処理を行う照合部と、
を備えている、ことを特徴とする基地局装置。
前記照合部は、前記受信信号と、前記第２の記憶部に記憶されている前記信号パターンのビット列を複数に区分して、区分単位に比較照合し、予め定められた所定の割合以上で一致している区分が少なくとも１つ存在する場合に、前記受信信号が前記異常信号と一致しているものと判定する、ことを特徴とする請求項１又は３記載の基地局装置。
上位装置と伝送路を介して接続する基地局装置において、
前記伝送路とのインタフェース処理を行う伝送路インタフェース処理部が、
前記伝送路からの受信信号に対して、物理レイヤでの処理を行う第１のレイヤ処理部と、
前記第１のレイヤ処理部から出力される信号を受け、前記物理レイヤ上層のプロトコルレイヤでの処理を行う第２のレイヤ処理部と、
前記第２のレイヤ処理部の動作を監視する監視部と、
前記第１のレイヤ処理部から前記第２のレイヤ処理部へ供給される信号を受けて一時的に蓄積する第１の記憶部と、
前記第１の記憶部から読み出された信号パターンを記憶しておく第２の記憶部と、
前記監視部が前記第２のレイヤ処理部での動作障害を検出した時、前記監視部からの通知を受け、前記第１の記憶部に蓄積されている、信号パターンを読み出し、前記第２の記憶部に格納する制御を行うＣＰＵ（中央演算処理装置）と、
前記第１のレイヤ処理部から前記第２のレイヤ処理部へ供給される信号のビット列と、前記第２の記憶部に記憶されている信号パターンのビット列とを照合し、一致している場合、一致検出信号を出力する照合部と、
前記照合部からの一致検出信号を受け、装置内のリセットを行う信号を出力するリセット出力部と、
を備えている、ことを特徴とする基地局装置。
前記照合部が、
前記第２の記憶部に記憶される信号パターンの最大数に対応して複数の照合回路を備え、
複数の前記照合回路のそれぞれは、
前記第１のレイヤ処理部からの信号のビット列と、前記第２の記憶部に記憶されている信号パターンのうち前記照合回路に対応する信号パターンのビット列と、を比較し、一致しているか否かの判定結果を出力し、
前記複数の照合回路からの判定結果を入力し、いずれか１つでも一致を示している場合、前記一致検出信号を活性化状態として出力する論理回路と、
を備えている、ことを特徴とする請求項５記載の基地局装置。
前記ＣＰＵは、前記第２の記憶部に記憶されている信号パターンを読み出し、前記信号パターンが所定のインタフェース手段を介して前記基地局装置の外部に出力するように制御する、ことを特徴とする請求項５記載の基地局装置。
前記第１のレイヤ処理部は、前記第２のレイヤ処理部から出力される制御信号を入力し、前記制御信号が出力許可を示す場合に、前記第２のレイヤ処理部に対して物理レイヤでの処理を行った信号を出力し、前記制御信号が出力不許可を示す場合に、前記第２のレイヤ処理部に対して信号を出力しない制御を行う、ことを特徴とする請求項５記載の基地局装置。
前記リセット出力部は、前記監視部が前記第２のレイヤ処理部での動作障害を検出した時に、前記ＣＰＵが、前記第１の記憶部に蓄積されている信号を読み出して前記第２の記憶部に格納したのちに、前記ＣＰＵによって起動され、装置内のリセットを行うように制御する、ことを特徴とする請求項５記載の基地局装置。
上位装置と伝送路を介して接続する基地局装置において、
前記伝送路とのインタフェース処理を行う伝送路インタフェース処理部が、
前記伝送路からの受信信号に対して物理レイヤでのインタフェース処理を行う第１のレイヤ処理部と、
前記第１のレイヤ処理部から出力される信号を受け、前記物理レイヤ上層のプロトコルレイヤでのインタフェース処理を行う第２のレイヤ処理部と、
前記第２のレイヤ処理部の動作を監視する監視部と、
前記第１のレイヤ処理部から前記第２のレイヤ処理部へ供給される信号を受けて一時的に蓄積する第１の記憶部と、
前記第１の記憶部から読み出された信号パターンを記憶しておく第２の記憶部と、
前記監視部が前記第２のレイヤ処理部での動作障害を検出した時、前記監視部からの通知を受け、前記第１の記憶部に蓄積されている信号パターンを読み出し、前記第２の記憶部に格納する制御を行うＣＰＵ（中央演算処理装置）と、
前記第１のレイヤ処理部の出力と、前記第２のレイヤ処理部の入力との間に挿入され、前記第１のレイヤ処理部からの信号と前記第２の記憶部に記憶されている信号パターンとを照合し、一致している場合、該一致している信号を廃棄し、前記第２のレイヤ処理部に入力されることを防ぐ処理を行う照合部と、
を備えている、ことを特徴とする基地局装置。
前記監視部が前記第２のレイヤ処理部での動作障害を検出した時、前記ＣＰＵが前記第１の記憶部に蓄積されている信号を読み出し前記第２の記憶部に格納したのちに、前記ＣＰＵから起動され、装置内のリセットを行うように制御するリセット出力部を備えている、ことを特徴とする請求項１０記載の基地局装置。
前記照合部は、
前記第２の記憶部に記憶される信号パターンの最大数に対応して複数の照合回路を備え、
前記照合回路のそれぞれは、
前記第１のレイヤ処理部からの信号のビット列と、前記第２の記憶部に記憶されている信号パターンのうち前記照合回路に対応する信号パターンのビット列と、を比較し、一致しているか否かの判定結果を出力し、
前記複数の照合回路からの判定結果を入力し、いずれか１つでも一致を示している場合、一致と判定する論理回路と、
を備え、
前記論理回路で一致と判定された前記第１のレイヤ処理部からの信号を廃棄する、ことを特徴とする請求項１０記載の基地局装置。
前記照合回路は、前記第１のレイヤ処理部からの信号のビット列と、前記第２の記憶部に記憶されている信号パターンのビット列とをそれぞれ、複数の区分に分割し、区分単位に一致するか否か判定し、
その際、前記第１のレイヤ処理部からの信号と、前記第２の記憶部に記憶されている信号パターンのビット列の一区分について、所定の割合以上でビットが一致している場合、該一区分は一致条件を満たしているものと判定し、
前記照合回路は、前記複数の区分のうち、前記一致条件設定部で設定されている一致条件をみたす区分が少なくとも１つ存在する場合、一致を示す信号を出力する、ことを特徴とする請求項６又は１２記載の基地局装置。
前記照合部は、複数の前記照合回路に対して、前記第１のレイヤ処理部からの信号のビット列と、前記第２の記憶部に記憶されている信号パターンのビット列について、複数の区分への分割の仕方、及び／又は、前記各区分における一致条件を設定する一致条件設定部を備えている、ことを特徴とする請求項１３記載の基地局装置。
前記一致条件設定部において、区分設定、及び／又は、前記各区分における一致条件が、前記上位装置側から、前記ＣＰＵを介して設定自在とされる、ことを特徴とする請求項１４記載の基地局装置。
前記第１の記憶部が、先入れ先出し型のメモリよりなり、
前記第１の記憶部には、前記第１のレイヤ処理部から出力された信号が、前記第２のレイヤ処理部に供給されてから、前記第２のレイヤ処理部で処理を終えて出力されるまでの間、記憶保持される、ことを特徴とする請求項５又は１０記載の基地局装置。
上位装置と伝送路を介して接続する基地局装置の自己復帰方法において、
前記伝送路とのインタフェース処理を行う処理部に供給される、前記伝送路からの受信信号を、第１の記憶部に蓄積するステップと、
前記処理部での動作障害の契機となった、前記伝送路からの受信信号を、前記第１の記憶部から読み出し、第２の記憶部に、異常信号として書き込むステップと、
前記第２の記憶部への書き込み以降、前記伝送路から受信した信号に対して、前記第２の記憶部に記憶されている異常信号と一致しているか否かを照合するステップと、
前記照合部での照合の結果、一致していると判断された場合、装置内のリセット処理を行うステップと、
を含む、ことを特徴とする基地局装置の自己復帰方法。
上位装置と伝送路を介して接続する基地局装置の自己復帰方法において、
前記伝送路とのインタフェース処理を行う処理部に供給される、前記伝送路からの受信信号を、第１の記憶部に蓄積するステップと、
前記処理部での動作障害の契機となった、前記伝送路からの受信信号を、前記第１の記憶部から読み出して第２の記憶部に異常信号として書き込むステップと、
前記第２の記憶部への書き込み以降、前記伝送路から受信した信号に対して、前記第２の記憶部に記憶されている異常信号と一致しているか否かを照合するステップと、
前記照合の結果、一致していると判定された、前記伝送路からの受信信号を廃棄するステップと、
を含む、ことを特徴とする基地局装置の自己復帰方法。
上位装置と伝送路を介して接続する基地局装置の自己復帰方法において、
第１のレイヤ処理部で伝送路からの受信信号に対して、物理レイヤでの処理を行うステップと、
前記第１のレイヤ処理部からの出力信号を入力する第２のレイヤ処理部が、前記物理レイヤ上層のプロトコルレイヤでの処理を行うステップと、
前記第１のレイヤ処理部から、前記第２のレイヤ処理部へ供給される信号を第１の記憶部に蓄積するステップと、
前記第２のレイヤ処理部との動作を監視する監視部が、前記第２のレイヤ処理部での動作障害を検出した時、前記監視部からの通知を受けたＣＰＵが、前記第１の記憶部に蓄積されている信号パターンを読み出し、第２の記憶部に格納する制御を行うステップと、
前記第１のレイヤ処理部から出力される信号を入力する照合部で、前記第１のレイヤ処理部から出力される信号のビット列と、前記第２の記憶部に記憶されている信号パターンのビット列とを照合し、一致しているか否か判定するステップと、
前記照合部で一致していると判定された場合、装置内のリセットを行う信号を出力するステップと、
を含む、ことを特徴とする基地局装置の自己復帰方法。
前記照合部は、前記第２の記憶部に記憶される信号パターンの最大数に対応して複数の設けられた照合回路のそれぞれが、前記第２の記憶部に記憶されている信号パターンのうち、前記照合回路に対応する異常信号パターンのビット列と、前記第１のレイヤ処理部からの信号のビット列とを比較し、一致しているか否かの判定結果を出力し、
前記複数の照合回路からの判定結果を入力し、いずれか１つでも一致を示している場合、前記第１のレイヤ処理部から出力される信号は、異常信号と一致しているものと判定する、ことを特徴とする請求項１９記載の基地局装置の自己復帰方法。
前記ＣＰＵは、前記第２の記憶部に記憶されている信号パターンを読み出し、前記信号パターンが所定のインタフェースを介して前記基地局装置の外部に出力するように制御する、ことを特徴とする請求項１９記載の基地局装置の自己復帰方法。
前記第１のレイヤ処理部は、前記第２のレイヤ処理部から出力される制御信号を入力し、前記制御信号が出力許可を示す場合に、前記第２のレイヤ処理部に対して物理レイヤでの処理を行った信号を出力し、前記制御信号が出力不許可を示す場合に、前記第２のレイヤ処理部に対して信号を出力しない制御を行う、ことを特徴とする請求項１９記載の基地局装置の自己復帰方法。
上位装置と伝送路を介して接続する基地局装置の自己復帰方法において、
第１のレイヤ処理部で伝送路からの受信信号に対して、物理レイヤでの処理を行うステップと、
前記第１のレイヤ処理部からの出力信号を入力する第２のレイヤ処理部が、前記物理レイヤ上層のプロトコルレイヤでの処理を行うステップと、
前記第１のレイヤ処理部から、前記第２のレイヤ処理部へ供給される信号を第１の記憶部に蓄積するステップと、
前記第２のレイヤ処理部との動作を監視する監視部が前記第２のレイヤ処理部での動作障害を検出した時、前記監視部からの通知を受けたＣＰＵが、前記第１の記憶部に蓄積されている信号パターンを読み出し、前記第２の記憶部に格納する制御を行うステップと、
前記第１のレイヤ処理部の出力と、前記第２のレイヤ処理部の入力との間に挿入された照合部が、前記第１のレイヤ処理部からの信号のビット列と前記第２の記憶部に記憶されている信号パターンのビット列とを照合し、一致している場合、前記第１のレイヤ処理部からの信号を廃棄し、前記第２のレイヤ処理部に入力されることを防ぐステップと、
を含む、ことを特徴とする基地局装置の自己復帰方法。
前記照合部での照合処理は、前記第２の記憶部に記憶される信号パターンの最大数に対応して複数の設けられた照合回路のそれぞれが、前記第２の記憶部に記憶されている信号パターンのうち、前記照合回路に対応する異常信号パターンのビット列と、前記第１のレイヤ処理部からの信号のビット列とを比較し、前記第１のレイヤ処理部からの信号が異常信号と一致しているか否かの判定し、
前記複数の照合回路からの判定結果を入力し、いずれか１つでも一致を示している場合、前記第１のレイヤ処理部からの信号を廃棄する、ことを特徴とする請求項２３記載の基地局装置の自己復帰方法。
前記照合回路は、前記第１のレイヤ処理部からの信号のビット列と、前記第２の記憶部に記憶されている信号パターンのビット列とをそれぞれ、複数の区分に分割し、区分単位に一致するか否か判定し、
その際、前記第１のレイヤ処理部からの信号と、前記第２の記憶部に記憶されている信号パターンのビット列の一区分について、所定の割合以上でビットが一致している場合、該一区分は一致条件を満たしているものと判定し、
前記照合回路は、前記複数の区分のうち、前記一致条件設定部で設定されている一致条件をみたす区分が少なくとも１つ存在する場合、一致を示す信号を出力する、ことを特徴とする請求項２０又は２４記載の基地局装置の自己復帰方法。
複数の前記照合回路において、前記第１のレイヤ処理部からの信号のビット列と、前記第２の記憶部に記憶されている信号パターンのビット列について、複数の区分への分割の仕方、及び／又は、前記各区分における一致条件が可変に設定する、ことを特徴とする請求項２５記載の基地局装置の自己復帰方法。
前記第１の記憶部が、先入れ先出し型のメモリよりなり、
前記第１の記憶部には、前記第１のレイヤ処理部から出力された信号が、前記第２のレイヤ処理部に供給されてから、前記第２のレイヤ処理部で処理を終えて出力されるまでの間、記憶保持される、ことを特徴とする請求項１９又は２３記載の基地局装置の自己復帰方法。