JP2005027013A - Amplifying solid-state image pickup device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
この発明は増幅型固体撮像装置に関し、より詳しくは、増幅機能を持つ画素が複数配列された増幅型固体撮像装置に関する。
【0002】
【従来の技術】
各画素毎に増幅機能を持つ画素部とその画素部の周辺に配置された走査回路とを有し、その走査回路によって画素部を走査して各画素のデータを読み出す増幅型固体撮像装置が提案されている。特に画素構成を周辺の駆動回路および信号処理回路との一体化に有利なCMOSにより構成した、APS(Active Pixel Sensor)型イメージセンサが知られている。
【0003】
一般に、APS型イメージセンサは、1画素内に光電変換部、増幅部、画素選択部、リセット部を備える。ここで通常、光電変換部はフォトダイオード(PD)から形成され、増幅部、画素選択部、リセット部は3個〜4個のMOS型トランジスタ(Tr)から形成されている。
【0004】
図5に1個のフォトダイオード(PD)と3個のMOS型トランジスタ(Tr)を用いて、PD+3Tr方式としたAPS型イメージセンサの構成を示す(簡単のため、画素部としては2行2列(4画素)のみを図示している。)。図5において、201は増幅用MOSトランジスタ、202はリセット用MOSトランジスタ、203は画素選択用MOSトランジスタ、204は光電変換用フォトダイオード、205は信号線、206は電源線、207は画素選択ライン、280はリセットゲートラインである。MOSトランジスタ203および202はそれぞれ画素選択ライン207およびリセットゲートライン280を介して、垂直走査回路(I)221および垂直走査回路(IIo)222により駆動される。また信号線205には定電流負荷となるMOSトランジスタ230(ゲートバイアス電圧としてVL1が印加されている)が接続されると共に、その出力電圧はアンプ(増幅用MOSトランジスタ)231およびMOSトランジスタ232を介して水平信号線236に読み出される。MOSトランジスタ232は水平クロックライン235を介して水平走査回路234により駆動される。水平信号線236には定電流負荷となるMOSトランジスタ233(ゲートバイアス電圧としてVL2が印加されている)が接続されると共に、その出力電圧はアンプ237を介して出力OSに導かれる。
【0005】
図6に示すように、上記構成の画素でリセットトランジスタ202のゲート(リセットゲート)がオン時のリセットゲート下チャネル電位をφRH、リセットドレイン電圧をVDDとし、VDD<φRHすると、そのリセットゲートがオン時にはフォトダイオード204はVDDにリセットされる。しかしながら、リセットゲートがオフ後のフォトダイオードには、電子数で表して次式のようなリセットノイズΔNrnが発生する。
【0006】
ΔNrn=(kTCp)1/2/q …(式1)
ここで、kはボルツマン定数、Tは絶対温度、Cpはフォトダイオードおよびそれに接続する領域の容量、qは素電荷である。式1より明らかなように、リセットノイズは容量Cpに依存し、Cpが大きい程大きくなる。
【0007】
図5より明らかなように、Cpにはフォトダイオード自体の容量に増幅用MOSトランジスタ201のゲート容量、およびこれらの相互結線容量も加わる。このため、上記構成の画素では、リセットノイズΔNrnを低減することが要請されている。
【0008】
リセットノイズを低減するために、次に述べるようなソフトリセット動作が提案されている(例えば、非特許文献1参照。)。即ち、図7に示すように、リセットトランジスタ202のゲート(リセットゲート)がオン時、VDD>φRHすると、フォトダイオード204の電位はφRH付近のサブスレッショルド領域にリセットされる。この場合、リセットゲートがオフ後のフォトダイオードには、電子数で表して次式のようなソフトリセットノイズΔNsrが発生する。
【0009】
ΔNsr=(kTCp/2)1/2/q …(式2)
この場合、式1の場合に比べ、電子数で(1/2)1/2=0.71倍にノイズが低減される。
【0010】
しかしながら、このソフトリセット動作でリセットドレイン206の電位をVDDに固定した場合には、リセットゲートでのサブスレショルド電流によるリークのせいでフォトダイオードの電位が固定されず、実際のところ10フレーム以上に及ぶ非常に長い期間にわたって残像が生じる。
【0011】
この残像が生じる現象を避けるため、ソフトリセット動作の前にハードリセット動作を行う方式が提案されている。図8にその回路構成、図9にその動作タイミングを示す。この方式では、ソフトリセット動作の前に、一度リセットドレイン電位をφRHより低い電位(VDD−Δφm)にセットする。これにより、フォトダイオード電位は(VDD−Δφm)に固定されるから、サブスレショルド電流によるリークによってずれたフォトダイオードの電位が蓄積期間毎に固定され、残像が生じなくなる。
【0012】
図8に示すように、この場合の回路構成では、図5に示した回路構成に比べ、電源線310にDC(直流)ではなく、パルス状の電位VP(i)が印加される点が異なる。即ち、電位VP(i)は、トランジスタ311,312およびパルスVPo(i)により、2値の間で変化する。即ち、VPo(i)がローレベルの時、トランジスタ311がオンとなって、VP(i)=VDDとなる。VPo(i)がハイレベルの時は、トランジスタ311がオフとなって、トランジスタ312の電位降下分ΔφmだけVDDから低下した、
VP(i)=VDD−Δφm
が電源線310に印加される。
【0013】
図9に示すように、RS(i)がハイレベルとなることでリセット期間(T11+T12)が設定される。その前半期間T11では、VP(i)=VDD−Δφmとなり、VDD−Δφm<φRHとすることにより、フォトダイオードの電位が(VDD−Δφm)に固定される。即ち、ハードリセット動作が行われる。次いで後半期間T12では、VP(i)=VDDとなり、VDD>φRHとすることにより、フォトダイオードのソフトリセット動作が行われる。ここで、信号レベルの読み出しは、リセット期間(T11+T12)の前に行われ、リセットレベルの読み出しは、リセット期間(T11+T12)の後に行われる。
【0014】
しかしながら、図8、図9を用いて説明したソフトリセット動作の前にハードリセット動作を行う方式では、残像は回避されるものの、リセットノイズは式2に示すように、通常のリセット動作に比べ、電子数で高々0.71倍に低減されるのみであり、高画質のイメージセンサには不十分なレベルである。
【0015】
【非特許文献1】
(ベダブレータ・ペイン(Bedabrata Pain)ら著,「サブスレッショルド・リセットで動作されるフォトダイオード型CMOSアクティブ画素イメージャの低光レベル性能の解析と向上(Analysis and enhancement of low−light level performance of photodiode−type CMOS active pixel imagers operated with sub−threshold reset)」,電荷結合素子および次世代イメージセンサについてのアイ・トリプルイー・ワークショップ(IEEE Workshop on Charge−Coupled Devices and Advanced Image Sensors),1999年6月,p.140−143)
【0016】
【発明が解決しようとする課題】
そこで、この発明の課題は、簡単な構成でリセットノイズと残像の両方を低減できる増幅型固体撮像装置を提供することにある。
【0017】
【課題を解決するための手段】
上記課題を解決するため、この発明の増幅型固体撮像装置は、
画素が複数配列され、上記各画素は少なくとも光電変換領域、この光電変換領域の電位が表す信号を増幅する信号増幅用電界効果トランジスタ、上記光電変換領域の電荷をドレインへ排出するためのリセット用電界効果トランジスタ、および画素選択用電界効果トランジスタを有する増幅型固体撮像装置であって、
各画素においてフレーム毎に、
上記光電変換領域の電位レベルを上記信号増幅用電界効果トランジスタを通して読み出す信号レベル読出期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第1のリセット期間と、
上記第1のリセット期間のソフトリセット動作によって上記光電変換領域が達した電位レベルを上記信号増幅用電界効果トランジスタを通して読み出すリセットレベル読出期間と、
上記リセット用電界効果トランジスタに上記光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる第2のリセット期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第3のリセット期間と、をこの順に繰り返す制御を行う制御手段を備えたことを特徴とする。
【0018】
ここで「フレーム」とはこの固体撮像装置の周期的動作の基本となる期間を指し、2次元イメージセンサの場合は1画面を走査する期間に相当する。
【0019】
この発明の増幅型固体撮像装置では、先行フレーム(注目しているフレームの直前のフレームを指す。)において最後に行われるリセット動作は第3のリセット期間のソフトリセット動作である。したがって、次フレーム(注目しているフレームを指す。)の信号レベル読出期間では、先行フレームでソフトリセット動作が行われた後に上記光電変換領域に蓄積された電荷による電位レベルが読み出される(このとき読み出された信号を「信号レベル」と呼ぶ。)。
【0020】
次に、第1のリセット期間では、上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる。
【0021】
次に、リセットレベル読出期間では、上記第1のリセット期間のソフトリセット動作によって上記光電変換領域が達した電位レベルを上記信号増幅用電界効果トランジスタを通して読み出す(このとき読み出された信号を「リセットレベル」と呼ぶ。)。ソフトリセット動作ではメモリ効果のため、先行フレームでの最後のソフトリセット動作後のリセットノイズと、次フレームでの最初のソフトリセット動作後のリセットノイズとは相関が生じる。このため、例えば上記信号レベルとリセットレベルとの間で相関2重サンプリング(CDS)動作を行えば、リセットノイズが低減される。
【0022】
次に、第2のリセット期間では、上記リセット用電界効果トランジスタに上記光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる。上記光電変換領域の電位フォトダイオードの電位がドレイン電位に固定されるから、この段階で残像が解消される。
【0023】
この後、第3のリセット期間では、上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる。このソフトリセット動作が行われた後に上記光電変換領域に蓄積された電荷は、さらに続くフレーム(注目しているフレームの直後のフレームを指す。)で読み出される。
【0024】
このようにした場合、第2のリセット期間で残像を解消しているので、残像は1フレームのみに限定される。したがって、残像が低減されて、実用上問題にならなくなる。
【0025】
また、この発明の特徴は、制御手段が上記信号レベル読出期間、第1のリセット期間、リセットレベル読出期間、第2のリセット期間および第3のリセット期間をこの順に繰り返す制御を行う点にある。このような制御は、例えばCPU(中央演算処理装置)によって容易に実現される。したがって、この発明の増幅型固体撮像装置は、特別な部品等を用いることなく、簡単に構成される。
【0026】
このように、この発明の増幅型固体撮像装置によれば、簡単な構成でリセットノイズと残像の両方を低減できる。
【0027】
なお、第1のリセット期間及び第3のリセット期間で、例えばNチャネル型のリセット用電界効果トランジスタにソフトリセット動作を行わせるためには、リセット用電界効果トランジスタのゲート電位がハイ、ドレイン電位がハイであり、かつ上記リセット用電界効果トランジスタにおいてゲートがハイの時のチャネル電位はドレインがハイレベルの時のドレイン電位より低いのが望ましい。
【0028】
また、第2のリセット期間で、例えばNチャネル型のリセット用電界効果トランジスタにハードリセット動作を行わせるためには、上記リセット用電界効果トランジスタのゲート電位がハイのままドレイン電位がローレベルとなり、かつ上記リセット用電界効果トランジスタにおいてゲートがハイレベルの時のチャネル電位はドレインがローレベルの時のドレイン電位より高いのが望ましい。
【0029】
また、リセットレベル読出期間は、例えばNチャネル型のリセット用電界効果トランジスタのドレイン電位をハイ状態とし、上記リセット用電界効果トランジスタのゲート電位がローとなるのが望ましい。
【0030】
また、Nチャネル型のリセット用電界効果トランジスタのゲート電位に関して、ハイの状態が第1のハイ状態と第2のハイ状態との2種類ある場合は、第1のリセット期間では第1のハイ状態に設定し、第2のリセット期間と第3のリセット期間では第2のハイ状態に設定するのが望ましい。
【0031】
一実施形態の増幅型固体撮像装置は、上記信号レベル読出期間に読み出された信号と上記リセットレベル読出期間に読み出された信号との間で相関2重サンプリング動作を行う相関2重サンプリング手段を備えたことを特徴とする。
【0032】
この一実施形態の増幅型固体撮像装置では、相関2重サンプリング手段は、上記信号レベル読出期間に読み出された信号(信号レベル)と上記リセットレベル読出期間に読み出された信号(リセットレベル)との間で相関2重サンプリング動作を行う。したがって、さらにリセットノイズが低減される。
【0033】
一実施形態の増幅型固体撮像装置は、
複数の上記画素がマトリクス状に配列され、
上記リセット用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びるリセットゲート線に接続され、
上記リセットゲート線を介して上記リセット用電界効果トランジスタのゲートに行単位で2値のパルス状の駆動電圧を順次印加する第1の走査回路を備えたことを特徴とする。
【0034】
この一実施形態の増幅型固体撮像装置によれば、上記リセット用電界効果トランジスタのゲート電位が上記第1の走査回路によって行単位で制御される。
【0035】
一実施形態の増幅型固体撮像装置は、
上記画素選択用電界効果トランジスタの一方の端子は列単位でそれぞれ列方向に延びる信号線に接続され、
上記画素選択用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びる画素選択線に接続され、
上記画素選択線を介して上記画素選択用電界効果トランジスタのゲートに行単位で2値のパルス状の駆動電圧を順次印加する第2の走査回路を備えたことを特徴とする。
【0036】
この一実施形態の増幅型固体撮像装置では、上記画素選択用電界効果トランジスタのゲート電位が上記第2の走査回路によって行単位で制御される。選択された画素からの信号は、信号線を通して出力される。
【0037】
一実施形態の増幅型固体撮像装置は、
上記リセット用電界効果トランジスタのドレインは列単位でそれぞれ列方向に延びるドレイン線に接続され、
上記ドレイン線を介して上記リセット用電界効果トランジスタのドレインに2値のパルス状の駆動電圧を印加する電圧印加手段を備えたことを特徴とする。
【0038】
この一実施形態の増幅型固体撮像装置では、上記リセット用電界効果トランジスタのドレイン電位が上記電圧印加手段によって制御される。
【0039】
一実施形態の増幅型固体撮像装置は、上記増幅用電界効果トランジスタのドレインは列単位でそれぞれ上記ドレイン線に接続されていることを特徴とする。
【0040】
この一実施形態の増幅型固体撮像装置では、上記増幅用電界効果トランジスタのドレイン電位が上記電圧印加手段によって制御される。
【0041】
一実施形態の増幅型固体撮像装置は、
上記リセット用電界効果トランジスタのドレインは行単位でそれぞれ行方向に延びるリセットドレイン線に接続され、
上記リセットドレイン線を介して上記リセット用電界効果トランジスタのドレインに行単位で2値のパルス状の駆動電圧を順次印加する第3の走査回路を備えたことを特徴とする。
【0042】
この一実施形態の増幅型固体撮像装置では、上記リセット用電界効果トランジスタのドレイン電位が上記第3の走査回路によって行単位で制御される。
【0043】
【発明の実施の形態】
以下、この発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する。
【0044】
図4(a)は、本発明の一実施形態のAPS(Active Pixel Sensor)型2次元イメージセンサの回路構成を示している。なお、このイメージセンサでは複数の画素がマトリクス状に配列されているが、簡単のため、2行1列の2個の画素10のみを図示している。行方向が水平方向、列方向が垂直方向に相当する。
【0045】
図1に示すように、各画素10は、光電変換領域としての1個のフォトダイオード(PD)4と、3個のNチャネル型MOS型トランジスタ(Tr)1,2,3を備えている(PD+3Tr方式)。1は信号増幅用MOSトランジスタ、2はリセット用MOSトランジスタ、3は画素選択用MOSトランジスタである。
【0046】
フォトダイオード4のアノードは接地され、カソードは信号増幅用MOSトランジスタ1のゲートに接続されている。信号増幅用MOSトランジスタ1は、フォトダイオード4の電位(カソード電位。以下同様。)が表す信号を増幅する。画素選択用MOSトランジスタ3は、信号増幅用MOSトランジスタ1と信号線5との間に介挿されており、この画素を選択するために働く。リセット用MOSトランジスタ2は、フォトダイオード4のカソードとドレイン線6との間に介挿されており、フォトダイオード4の電荷(カソード領域の電荷、つまり電子。以下同様。)をドレインへ排出するために働く。
【0047】
図4(a)に示すように、リセット用MOSトランジスタ2のゲートは行単位でそれぞれ行方向に延びるリセットゲート線8に接続されている。図示しない第1の走査回路によって、リセットゲート線8を介してリセット用MOSトランジスタ2のゲートに行単位で2値のパルス状の駆動電圧φRGが順次印加される。これにより、リセット用MOSトランジスタ2のゲート電位が行単位で制御される。なお、図中の(i),(i+1),…は行番号を表す。リセット用MOSトランジスタ2のドレインは列単位でそれぞれ列方向に延びるドレイン線6に接続されている。図示しない電圧印加手段によって、ドレイン線6を介してリセット用MOSトランジスタ2のドレインに2値のパルス状の駆動電圧VP(後述する図2(c)に示す信号φRD)が印加される。これにより、リセット用MOSトランジスタ2のドレイン電位が制御される。
【0048】
また、この例では、増幅用MOSトランジスタ1のドレインも列単位でそれぞれ、リセット用MOSトランジスタ2のドレインと共通に上記ドレイン線6に接続されている(後述するように別々でもよい。)。これにより、上記駆動電圧VPによって、増幅用MOSトランジスタ1のドレイン電位が制御される。
【0049】
また、画素選択用MOSトランジスタ3のゲートは行単位でそれぞれ行方向に延びる画素選択線7に接続されている。図示しない第2の走査回路によって、画素選択線7を介して画素選択用MOSトランジスタ3のゲートに行単位で2値のパルス状の駆動電圧φSELが順次印加される。これにより、画素選択用MOSトランジスタ3のゲート電位が行単位で制御される。画素選択用MOSトランジスタ3の一方の端子(信号増幅用MOSトランジスタ1とは反対側の端子)は列単位でそれぞれ列方向に延びる垂直信号線5に接続されている。選択された画素からの信号は、垂直信号線5を通して出力される。
【0050】
垂直信号線5には定電流負荷となるMOSトランジスタ30(図1中に示すように、ゲートバイアス電圧としてVL1が印加されている。)が接続されている。
【0051】
垂直信号線5を通して出力される信号Voutは、相関2重サンプリング回路500へ導かれる。相関2重サンプリング回路500では、後述する信号レベルとリセットレベルとの間で差をとるようになっている。
【0052】
この2次元イメージセンサの全体の動作は、制御手段としてのCPU(中央演算処理回路)90によって制御される。2次元マトリクス配列の場合、通常下記動作は1行毎に1水平走査期間ずつずれて順次行なわれるため、画素を区別しない表現では1水平走査期間毎の動作になる。しかし特定の画素で見れば常に1フレーム毎である。
【0053】
図2は、CPU90の制御による或る画素の動作タイミングを示している。ここで、図2(a)は画素選択線7に印加される信号φSEL、図2(b)はリセットゲート線8に印加される信号φRG、図2(c)はドレイン線6に印加される信号φRD、図2(d)はフォトダイオード4の電位ΨPD、図2(e)は垂直信号線5の電位Voutを示している。1画面を走査する期間はフレームFで表されている。なお、図中の(n),(n+1),…はフレーム番号に相当し、先行フレーム(注目しているフレームの直前のフレームを指す。)はF(n)、次フレーム(注目しているフレームを指す。)はF(n+1)で表されている。
【0054】
この2次元イメージセンサでは、フレームF毎に、信号レベル読出期間TS1と、第1のリセット期間TR1と、リセットレベル読出期間TS2と、第2のリセット期間TR2と、第3のリセット期間TR3とをこの順に繰り返すようになっている。第1のリセット期間TR1及び第3のリセット期間TR3では、リセット用MOSトランジスタ2にソフトリセット動作を行わせる一方、第2のリセット期間TS2では、リセット用MOSトランジスタ2にハードリセット動作を行わせるようになっている(バイアス設定については後述する。)。
【0055】
以下では、次フレームF(n+1)に注目して説明する。
【0056】
i) まず、信号レベル読出期間TS1には、信号φSELがハイになって画素選択用トランジスタ3がオンになる。これにより、フォトダイオード4の電位レベルが信号増幅用MOSトランジスタ1、画素選択用トランジスタ3を通して信号線5に信号Voutとして読み出される。
【0057】
ここで、先行フレームF(n)において最後に行われたリセット動作は、第3のリセット期間TR3のソフトリセット動作である。したがって、次フレームF(n+1)の信号レベル読出期間TS1では、先行フレームF(n)でソフトリセット動作が行われた後にフォトダイオード4に蓄積された電荷による電位レベルが読み出される(このとき読み出された信号を「信号レベル」と呼ぶ。)。
【0058】
ii) 次に、第1のリセット期間TR1には、信号φSELがローになって画素選択用トランジスタ3がオフになる。そして、リセット用MOSトランジスタ2にサブスレショルド電流によるソフトリセット動作を行わせる。
【0059】
iii) 次に、リセットレベル読出期間TS2には、信号φSELがハイになって画素選択用トランジスタ3がオンになる。これにより、フォトダイオード4の電位レベルが信号増幅用MOSトランジスタ1、画素選択用トランジスタ3を通して信号線5に信号Voutとして読み出される。
【0060】
ここで、信号レベル読出期間TS1後に比して、第1のリセット期間TR1のソフトリセット動作によってフォトダイオード4の電位レベルが上昇している。したがって、フォトダイオード4の上昇した電位レベルが読み出される(このとき読み出された信号を「リセットレベル」と呼ぶ。)。ソフトリセット動作ではメモリ効果のため、先行フレームF(n)での最後のソフトリセット動作後のリセットノイズと、次フレームF(n+1)での最初のソフトリセット動作後のリセットノイズとは相関が生じる。このため、相関2重サンプリング(CDS)動作を行って、上記信号レベルとリセットレベルとの間で差Veffをとれば、リセットノイズが大幅に低減される。
【0061】
iv) 次に、第2のリセット期間TR2には、信号φSELがローになって画素選択用トランジスタ3がオフになる。そして、リセット用MOSトランジスタ2にフォトダイオード4の電位をドレイン電位に固定するハードリセット動作を行わせる。フォトダイオード4の電位フォトダイオードの電位がドレイン電位に固定されるから、この段階で残像が解消される。
【0062】
v) この後、第3のリセット期間TR3では、リセット用MOSトランジスタ2にサブスレショルド電流によるソフトリセット動作を行わせる。このソフトリセット動作が行われた後にフォトダイオード4に蓄積された電荷は、さらにフレーム(n+1)の直後のフレームで読み出される。
【0063】
このようにした場合、第2のリセット期間TR2で残像を解消しているので、残像は1フレームのみに限定される。したがって、残像が低減されて、実用上問題にならなくなる。
【0064】
また、フレームF毎に、信号レベル読出期間TS1と、第1のリセット期間TR1と、リセットレベル読出期間TS2と、第2のリセット期間TR2と、第3のリセット期間TR3とをこの順に繰り返すような制御は、CPU90によって容易に実現される。したがって、この2次元イメージセンサは、特別な部品等を用いることなく、簡単に構成される。
【0065】
第1のリセット期間TR1及び第3のリセット期間TR3に、Nチャネル型のリセット用MOSトランジスタ2にソフトリセット動作を行わせるためには、リセット用MOSトランジスタのゲート電位がハイ、ドレイン電位がハイであり、かつリセット用MOSトランジスタ2においてゲートがハイの時のチャネル電位ΨRG(H)はドレイン線6がハイレベルの時のドレイン電位ΨRD(H)より低いのが望ましい。なお、(L)はローレベル、(H)はハイレベルを表す(以下同様。)。
【0066】
また、第2のリセット期間TS2で、Nチャネル型のリセット用MOSトランジスタにハードリセット動作を行わせるためには、上記リセット用MOSトランジスタのゲート電位がハイのままドレイン電位がローレベルとなり、かつリセット用MOSトランジスタにおいてゲートがハイレベルの時のチャネル電位ΨRG(H)はドレイン線6がローレベルの時のドレイン電位ΨRD(L)より高いのが望ましい。
【0067】
つまり、次式の関係が満たされれば良い。
ΨRD(L)<ΨRG(H)<ΨRD(H) …(式3)
【0068】
また、リセットレベル読出期間TS2には、Nチャネル型のリセット用MOSトランジスタ2のドレイン電位をハイ状態とし、リセット用MOSトランジスタ2のゲート電位がローとなるのが望ましい。
【0069】
図3は、図2に示した動作に従う画素のフォトダイオード4の電位の変化を模式的に示している。なお、図3中、下になるほど電位が高くなっている。
【0070】
図示のように、先行フレームF(n)における最後のソフトリセッ動作時(第3のリセット期間TR3)のフォトダイオード4の電位はレベルSR2(n)であるものとする。光入力に応じた電荷の蓄積によって、次フレームF(n+1)の信号読み出し時(信号レベル読出期間TS1)には、フォトダイオード4の電位はレベルSig(n+1)となる。その後の最初のソフトリセット動作時(第1のリセット期間TR1)に、フォトダイオード4の電位はレベルSR1(n+1)となる。SR1(n)とSR1(n+1)とはノイズ相関があるため、
Sig(n+1)−SR1(n+1)
というように差をとれば、リセットノイズを大幅に低減できる。その後、ハードリセット動作時(第2のリセット期間TR2)にフォトダイオード4の電位はHR(n+1)となって、1フレーム分の残像は消去され、それ以降に持ち越されない。即ち、残像は1フレームに限定される。最後のソフトリセット動作時(第3のリセット期間TR3)にフォトダイオード4の電位はSR2(n+1)となる。これは、後続のフレームのためのリセット動作である。
【0071】
上の例では、増幅用MOSトランジスタ1のドレインとリセット用MOSトランジスタ2のドレインとが共通に列単位でそれぞれドレイン線6に接続されていたが、これに限られるものではなく、図4(b)に示すように両者が別々になっていても良い。図4(b)の例では、リセット用MOSトランジスタ2のドレインは行単位でそれぞれ行方向に延びるリセットドレイン線61に接続されている。図示しない第3の走査回路によって、リセットドレイン線61を介してリセット用MOSトランジスタ2のドレインに行単位で2値のパルス状の駆動電圧φRDが順次印加される。これにより、リセット用MOSトランジスタ2のドレイン電位が行単位で制御される。一方、増幅用MOSトランジスタ1のドレインは列単位でそれぞれ列方向に延びるドレイン線62に接続されている。ドレイン線62を介して増幅用MOSトランジスタ1のドレインにDC電位VDが印加される。この図4(b)の回路は、増幅用MOSトランジスタ1のドレイン電位がVDに固定されている以外は、図2、図3を用いて説明したのと同様に動作する。
【0072】
また、当然ながら、トランジスタ1,2,3としては、Nチャネル型MOSトランジスタ以外の電界効果トランジスタを用いることもできる。
【図面の簡単な説明】
【図1】本発明の一実施形態のAPS型イメージセンサにおける画素の回路構成を示す図である。
【図2】上記イメージセンサの或る画素の動作タイミングを示す図である。
【図3】図2に示した動作に従う画素のフォトダイオードの電位の変化を模式的に示す図である。
【図4】図4(a)は2次元イメージセンサの回路構成を例示する図、図4(b)は同図(a)に示したものの変形例を示す図である。
【図5】従来のAPS型イメージセンサの、4画素を含む回路構成を示す図である。
【図6】上記イメージセンサの画素のハードリセット動作によるポテンシャル電位を示す図である。
【図7】上記イメージセンサの画素のソフトリセット動作によるポテンシャル電位を示す図である。
【図8】従来のAPS型イメージセンサの、回路構成の変形例を示す図である。
【図9】上記イメージセンサの動作タイミングを示す図である。
【符号の説明】
1 信号増幅用MOSトランジスタ
2 リセット用MOSトランジスタ
3 画素選択用MOSトランジスタ
10 画素[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an amplification type solid-state imaging device, and more particularly to an amplification type solid-state imaging device in which a plurality of pixels having an amplification function are arranged.
[0002]
[Prior art]
An amplification type solid-state imaging device that has a pixel unit having an amplification function for each pixel and a scanning circuit arranged around the pixel unit and scans the pixel unit by the scanning circuit and reads data of each pixel is proposed. Has been. In particular, there is known an APS (Active Pixel Sensor) type image sensor in which a pixel configuration is configured by CMOS which is advantageous for integration with a peripheral driving circuit and a signal processing circuit.
[0003]
In general, an APS type image sensor includes a photoelectric conversion unit, an amplification unit, a pixel selection unit, and a reset unit in one pixel. Here, usually, the photoelectric conversion unit is formed of a photodiode (PD), and the amplification unit, the pixel selection unit, and the reset unit are formed of three to four MOS transistors (Tr).
[0004]
FIG. 5 shows a configuration of an APS type image sensor using a PD + 3Tr system using one photodiode (PD) and three MOS transistors (Tr) (for simplicity, the pixel portion has 2 rows and 2 columns. (Only 4 pixels are shown.) In FIG. 5, 201 is an amplification MOS transistor, 202 is a reset MOS transistor, 203 is a pixel selection MOS transistor, 204 is a photoelectric conversion photodiode, 205 is a signal line, 206 is a power supply line, 207 is a pixel selection line, Reference numeral 280 denotes a reset gate line. The
[0005]
As shown in FIG. 6, the channel potential under the reset gate is φ when the gate (reset gate) of the
[0006]
ΔNrn = (kTCp) 1/2 / Q (Formula 1)
Here, k is a Boltzmann constant, T is an absolute temperature, Cp is a capacitance of a photodiode and a region connected thereto, and q is an elementary charge. As is clear from
[0007]
As is apparent from FIG. 5, the gate capacitance of the amplifying
[0008]
In order to reduce reset noise, a soft reset operation as described below has been proposed (for example, see Non-Patent Document 1). That is, as shown in FIG. 7, when the gate (reset gate) of the
[0009]
ΔNsr = (kTCp / 2) 1/2 / Q (Formula 2)
In this case, the number of electrons is (1/2) compared to the case of
[0010]
However, the potential of the
[0011]
In order to avoid the phenomenon that this afterimage occurs, a method of performing a hard reset operation before the soft reset operation has been proposed. FIG. 8 shows the circuit configuration, and FIG. 9 shows the operation timing. In this method, the reset drain potential is once set to φ before the soft reset operation. RH Lower potential (V DD -Δφm). As a result, the photodiode potential becomes (V DD −Δφm), the potential of the photodiode shifted due to leakage due to the subthreshold current is fixed every accumulation period, and no afterimage is generated.
[0012]
As shown in FIG. 8, the circuit configuration in this case is different from the circuit configuration shown in FIG. 5 in that a pulsed potential VP (i) is applied to the
VP (i) = V DD -Δφm
Is applied to the
[0013]
As shown in FIG. 9, the reset period (T11 + T12) is set when RS (i) becomes high level. In the first half period T11, VP (i) = V DD −Δφm, V DD -Δφm <φ RH As a result, the potential of the photodiode becomes (V DD -Δφm). That is, a hard reset operation is performed. Next, in the second half period T12, VP (i) = V DD And V DD > Φ RH By doing so, the soft reset operation of the photodiode is performed. Here, reading of the signal level is performed before the reset period (T11 + T12), and reading of the reset level is performed after the reset period (T11 + T12).
[0014]
However, in the method in which the hard reset operation is performed before the soft reset operation described with reference to FIGS. 8 and 9, although the afterimage is avoided, the reset noise is, as shown in
[0015]
[Non-Patent Document 1]
(Bedabrata Pain et al., “Analysis and enhancement of low-light level performance of photo-diode performance of photo-diode-type CMOS active pixel imager.” CMOS active pixel images operated with sub-threshold reset), I Triple E Workshop on Charge-coupled Devices and Next-Generation Image Sensors .14 0-143)
[0016]
[Problems to be solved by the invention]
Accordingly, an object of the present invention is to provide an amplification type solid-state imaging device capable of reducing both reset noise and afterimage with a simple configuration.
[0017]
[Means for Solving the Problems]
In order to solve the above problems, an amplification type solid-state imaging device of the present invention is
A plurality of pixels are arranged, and each of the pixels includes at least a photoelectric conversion region, a signal amplification field effect transistor for amplifying a signal represented by the potential of the photoelectric conversion region, and a reset electric field for discharging the charge of the photoelectric conversion region to the drain. An amplification type solid-state imaging device having an effect transistor and a field effect transistor for pixel selection,
For each frame at each pixel,
A signal level readout period for reading out the potential level of the photoelectric conversion region through the signal amplification field effect transistor;
A first reset period for causing the reset field-effect transistor to perform a soft reset operation using a subthreshold current;
A reset level reading period in which the potential level reached by the photoelectric conversion region by the soft reset operation in the first reset period is read through the signal amplification field effect transistor;
A second reset period for causing the reset field-effect transistor to perform a hard reset operation for fixing a potential of the photoelectric conversion region to a drain potential;
And a third reset period for causing the reset field-effect transistor to perform a soft reset operation using a sub-threshold current.
[0018]
Here, “frame” refers to a period that is the basis of the periodic operation of the solid-state imaging device, and in the case of a two-dimensional image sensor, corresponds to a period during which one screen is scanned.
[0019]
In the amplification type solid-state imaging device of the present invention, the reset operation performed last in the preceding frame (refers to the frame immediately before the frame of interest) is the soft reset operation in the third reset period. Therefore, in the signal level reading period of the next frame (referred to as the frame of interest), the potential level due to the charge accumulated in the photoelectric conversion area after the soft reset operation is performed in the previous frame is read (at this time) The read signal is called “signal level”.)
[0020]
Next, in the first reset period, the reset field effect transistor is caused to perform a soft reset operation using a subthreshold current.
[0021]
Next, in the reset level reading period, the potential level reached by the photoelectric conversion region by the soft reset operation in the first reset period is read through the signal amplification field effect transistor (the signal read out at this time is “reset” Called "level"). Due to the memory effect in the soft reset operation, there is a correlation between the reset noise after the last soft reset operation in the previous frame and the reset noise after the first soft reset operation in the next frame. For this reason, for example, if a correlated double sampling (CDS) operation is performed between the signal level and the reset level, the reset noise is reduced.
[0022]
Next, in the second reset period, the reset field effect transistor is caused to perform a hard reset operation for fixing the potential of the photoelectric conversion region to the drain potential. Since the potential of the photodiode in the photoelectric conversion region is fixed to the drain potential, the afterimage is eliminated at this stage.
[0023]
Thereafter, in the third reset period, the reset field-effect transistor is caused to perform a soft reset operation using a subthreshold current. The charge accumulated in the photoelectric conversion region after this soft reset operation is performed is read out in a subsequent frame (refers to a frame immediately after the frame of interest).
[0024]
In this case, since the afterimage is eliminated in the second reset period, the afterimage is limited to only one frame. Therefore, the afterimage is reduced and does not become a problem in practice.
[0025]
A feature of the present invention is that the control means performs control to repeat the signal level reading period, the first reset period, the reset level reading period, the second reset period, and the third reset period in this order. Such control is easily realized by a CPU (Central Processing Unit), for example. Therefore, the amplification type solid-state imaging device of the present invention is simply configured without using any special parts.
[0026]
Thus, according to the amplification type solid-state imaging device of the present invention, both reset noise and afterimage can be reduced with a simple configuration.
[0027]
In the first reset period and the third reset period, for example, in order to cause the N-channel reset field effect transistor to perform a soft reset operation, the gate potential of the reset field effect transistor is high and the drain potential is In the reset field effect transistor, the channel potential when the gate is high is preferably lower than the drain potential when the drain is high.
[0028]
Also, in the second reset period, for example, in order to cause the N-channel reset field effect transistor to perform a hard reset operation, the drain potential remains low while the gate potential of the reset field effect transistor remains high, In the reset field effect transistor, the channel potential when the gate is high is preferably higher than the drain potential when the drain is low.
[0029]
In the reset level readout period, for example, it is desirable that the drain potential of the N-channel type reset field effect transistor is in a high state and the gate potential of the reset field effect transistor is low.
[0030]
In addition, when the gate potential of the N-channel type reset field effect transistor has two kinds of high states, the first high state and the second high state, the first high state in the first reset period. In the second reset period and the third reset period, it is desirable to set the second high state.
[0031]
An amplification type solid-state imaging device according to an embodiment includes correlated double sampling means for performing a correlated double sampling operation between a signal read during the signal level reading period and a signal read during the reset level reading period. It is provided with.
[0032]
In the amplification type solid-state imaging device of this embodiment, the correlated double sampling means includes a signal read during the signal level reading period (signal level) and a signal read during the reset level reading period (reset level). A correlated double sampling operation is performed between Therefore, reset noise is further reduced.
[0033]
An amplification type solid-state imaging device according to an embodiment includes:
A plurality of the pixels are arranged in a matrix,
The gate of the reset field effect transistor is connected to a reset gate line extending in the row direction in units of rows,
A first scanning circuit for sequentially applying a binary pulsed drive voltage in units of rows to the gate of the reset field effect transistor through the reset gate line is provided.
[0034]
According to the amplification type solid-state imaging device of this embodiment, the gate potential of the reset field effect transistor is controlled in units of rows by the first scanning circuit.
[0035]
An amplification type solid-state imaging device according to an embodiment includes:
One terminal of the pixel selecting field effect transistor is connected to a signal line extending in the column direction in units of columns,
The gate of the pixel selection field effect transistor is connected to a pixel selection line extending in the row direction in units of rows,
A second scanning circuit for sequentially applying a binary pulsed driving voltage in units of rows to the gate of the pixel selecting field effect transistor through the pixel selecting line is provided.
[0036]
In the amplification type solid-state imaging device of this embodiment, the gate potential of the pixel selecting field effect transistor is controlled in units of rows by the second scanning circuit. A signal from the selected pixel is output through a signal line.
[0037]
An amplification type solid-state imaging device according to an embodiment includes:
The drain of the reset field effect transistor is connected to a drain line extending in the column direction in units of columns,
Voltage applying means for applying a binary pulsed drive voltage to the drain of the reset field effect transistor through the drain line is provided.
[0038]
In the amplification type solid-state imaging device of this embodiment, the drain potential of the reset field effect transistor is controlled by the voltage application means.
[0039]
The amplification type solid-state imaging device of one embodiment is characterized in that the drain of the amplification field effect transistor is connected to the drain line in a column unit.
[0040]
In the amplification type solid-state imaging device of this embodiment, the drain potential of the amplification field effect transistor is controlled by the voltage application means.
[0041]
An amplification type solid-state imaging device according to an embodiment includes:
The drain of the reset field effect transistor is connected to a reset drain line extending in the row direction in units of rows,
A third scanning circuit for sequentially applying a binary pulsed drive voltage in units of rows to the drain of the reset field-effect transistor through the reset drain line is provided.
[0042]
In the amplification type solid-state imaging device of this embodiment, the drain potential of the reset field-effect transistor is controlled in units of rows by the third scanning circuit.
[0043]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the amplification type solid-state imaging device of the present invention will be described in detail with reference to the illustrated embodiments.
[0044]
FIG. 4A shows a circuit configuration of an APS (Active Pixel Sensor) type two-dimensional image sensor according to an embodiment of the present invention. In this image sensor, a plurality of pixels are arranged in a matrix, but only two
[0045]
As shown in FIG. 1, each
[0046]
The anode of the
[0047]
As shown in FIG. 4A, the gate of the
[0048]
In this example, the drain of the amplifying
[0049]
The gate of the pixel
[0050]
The
[0051]
The signal Vout output through the
[0052]
The overall operation of the two-dimensional image sensor is controlled by a CPU (central processing circuit) 90 as a control means. In the case of a two-dimensional matrix array, the following operations are normally performed sequentially with a shift of one horizontal scanning period for each row. However, in terms of specific pixels, it is always every frame.
[0053]
FIG. 2 shows the operation timing of a certain pixel under the control of the
[0054]
In this two-dimensional image sensor, for each frame F, the signal level readout period T S1 And the first reset period T R1 And reset level reading period T S2 And the second reset period T R2 And the third reset period T R3 Are repeated in this order. First reset period T R1 And the third reset period T R3 Then, while the
[0055]
Hereinafter, the description will be given focusing on the next frame F (n + 1).
[0056]
i) First, the signal level reading period T S1 Signal φ SEL Becomes high and the
[0057]
Here, the reset operation last performed in the preceding frame F (n) is the third reset period T R3 This is a soft reset operation. Therefore, the signal level reading period T of the next frame F (n + 1) S1 Then, the potential level due to the charge accumulated in the
[0058]
ii) Next, the first reset period T R1 Signal φ SEL Becomes low and the
[0059]
iii) Next, the reset level read period T S2 Signal φ SEL Becomes high and the
[0060]
Here, the signal level reading period T S1 Compared to later, the first reset period T R1 The potential level of the
[0061]
iv) Next, the second reset period T R2 Signal φ SEL Becomes low and the
[0062]
v) After this, the third reset period T R3 Then, the
[0063]
In this case, the second reset period T R2 Thus, the afterimage is limited to only one frame. Therefore, the afterimage is reduced and does not become a problem in practice.
[0064]
For each frame F, the signal level read period T S1 And the first reset period T R1 And reset level reading period T S2 And the second reset period T R2 And the third reset period T R3 Control that repeats the above in this order is easily realized by the
[0065]
First reset period T R1 And the third reset period T R3 Further, in order to cause the N-channel
[0066]
The second reset period T S2 In order to cause the N-channel type reset MOS transistor to perform a hard reset operation, the drain potential remains low while the gate potential of the reset MOS transistor remains high, and the gate of the reset MOS transistor is high. Channel potential Ψ RG (H) is the drain potential Ψ when the drain line 6 is at low level. RD Higher than (L) is desirable.
[0067]
In other words, it is sufficient that the following relationship is satisfied.
Ψ RD (L) <Ψ RG (H) <Ψ RD (H) (Formula 3)
[0068]
Further, the reset level reading period T S2 For this, it is desirable that the drain potential of the N-channel type
[0069]
FIG. 3 schematically shows changes in the potential of the
[0070]
As shown in the figure, during the last soft reset operation in the preceding frame F (n) (the third reset period T R3 ) Of the
Sig (n + 1) -SR 1 (N + 1)
If the difference is taken, reset noise can be greatly reduced. Thereafter, during a hard reset operation (second reset period T R2 ), The potential of the
[0071]
In the above example, the drain of the
[0072]
Of course, as the
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a circuit configuration of a pixel in an APS image sensor according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating an operation timing of a certain pixel of the image sensor.
3 is a diagram schematically showing a change in the potential of the photodiode of the pixel in accordance with the operation shown in FIG. 2. FIG.
4A is a diagram illustrating a circuit configuration of a two-dimensional image sensor, and FIG. 4B is a diagram illustrating a modification of what is shown in FIG. 4A.
FIG. 5 is a diagram showing a circuit configuration including four pixels of a conventional APS type image sensor.
FIG. 6 is a diagram illustrating a potential potential by a hard reset operation of a pixel of the image sensor.
FIG. 7 is a diagram illustrating a potential potential by a soft reset operation of a pixel of the image sensor.
FIG. 8 is a diagram showing a modified example of the circuit configuration of a conventional APS type image sensor.
FIG. 9 is a diagram illustrating operation timing of the image sensor.
[Explanation of symbols]
1 MOS transistor for signal amplification
2 Reset MOS transistor
3 Pixel selection MOS transistor
10 pixels
Claims (7)
各画素においてフレーム毎に、
上記光電変換領域の電位レベルを上記信号増幅用電界効果トランジスタを通して読み出す信号レベル読出期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第1のリセット期間と、
上記第1のリセット期間のソフトリセット動作によって上記光電変換領域が達した電位レベルを上記信号増幅用電界効果トランジスタを通して読み出すリセットレベル読出期間と、
上記リセット用電界効果トランジスタに上記光電変換領域の電位をドレイン電位に固定するハードリセット動作を行わせる第2のリセット期間と、
上記リセット用電界効果トランジスタにサブスレショルド電流によるソフトリセット動作を行わせる第3のリセット期間と、をこの順に繰り返す制御を行う制御手段を備えたことを特徴とする増幅型固体撮像装置。A plurality of pixels are arranged, and each of the pixels includes at least a photoelectric conversion region, a signal amplification field effect transistor for amplifying a signal represented by the potential of the photoelectric conversion region, and a reset electric field for discharging the charge of the photoelectric conversion region to the drain. An amplification type solid-state imaging device having an effect transistor and a field effect transistor for pixel selection,
For each frame at each pixel,
A signal level readout period for reading out the potential level of the photoelectric conversion region through the signal amplification field effect transistor;
A first reset period for causing the reset field-effect transistor to perform a soft reset operation using a subthreshold current;
A reset level reading period in which the potential level reached by the photoelectric conversion region by the soft reset operation in the first reset period is read through the signal amplification field effect transistor;
A second reset period for causing the reset field-effect transistor to perform a hard reset operation for fixing a potential of the photoelectric conversion region to a drain potential;
An amplification type solid-state imaging device comprising: control means for performing control in which the third reset period for causing the reset field effect transistor to perform a soft reset operation using a subthreshold current is repeated in this order.
上記信号レベル読出期間に読み出された信号と上記リセットレベル読出期間に読み出された信号との間で相関2重サンプリング動作を行う相関2重サンプリング手段を備えたことを特徴とする増幅型固体撮像装置。The amplification type solid-state imaging device according to claim 1,
Amplifying solid comprising a correlated double sampling means for performing a correlated double sampling operation between a signal read during the signal level reading period and a signal read during the reset level reading period Imaging device.
複数の上記画素がマトリクス状に配列され、
上記リセット用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びるリセットゲート線に接続され、
上記リセットゲート線を介して上記リセット用電界効果トランジスタのゲートに行単位で2値のパルス状の駆動電圧を順次印加する第1の走査回路を備えたことを特徴とする増幅型固体撮像装置。The amplification type solid-state imaging device according to claim 1,
A plurality of the pixels are arranged in a matrix,
The gate of the reset field effect transistor is connected to a reset gate line extending in the row direction in units of rows,
An amplification type solid-state imaging device, comprising: a first scanning circuit that sequentially applies a binary pulsed driving voltage in units of rows to the gate of the reset field-effect transistor through the reset gate line.
上記画素選択用電界効果トランジスタの一方の端子は列単位でそれぞれ列方向に延びる信号線に接続され、
上記画素選択用電界効果トランジスタのゲートは行単位でそれぞれ行方向に延びる画素選択線に接続され、
上記画素選択線を介して上記画素選択用電界効果トランジスタのゲートに行単位で2値のパルス状の駆動電圧を順次印加する第2の走査回路を備えたことを特徴とする増幅型固体撮像装置。The amplification type solid-state imaging device according to claim 3,
One terminal of the pixel selecting field effect transistor is connected to a signal line extending in the column direction in units of columns,
The gate of the pixel selection field effect transistor is connected to a pixel selection line extending in the row direction in units of rows,
An amplification type solid-state imaging device comprising: a second scanning circuit that sequentially applies a binary pulsed drive voltage in units of rows to the gate of the pixel selection field effect transistor via the pixel selection line. .
上記リセット用電界効果トランジスタのドレインは列単位でそれぞれ列方向に延びるドレイン線に接続され、
上記ドレイン線を介して上記リセット用電界効果トランジスタのドレインに2値のパルス状の駆動電圧を印加する電圧印加手段を備えたことを特徴とする増幅型固体撮像装置。The amplification type solid-state imaging device according to claim 3,
The drain of the reset field effect transistor is connected to a drain line extending in the column direction in units of columns,
An amplification type solid-state imaging device comprising voltage application means for applying a binary pulsed drive voltage to the drain of the reset field effect transistor through the drain line.
上記増幅用電界効果トランジスタのドレインは列単位でそれぞれ上記ドレイン線に接続されていることを特徴とする増幅型固体撮像装置。The amplification type solid-state imaging device according to claim 5,
An amplification type solid-state imaging device, wherein the drain of the amplification field effect transistor is connected to the drain line in a column unit.
上記リセット用電界効果トランジスタのドレインは行単位でそれぞれ行方向に延びるリセットドレイン線に接続され、
上記リセットドレイン線を介して上記リセット用電界効果トランジスタのドレインに行単位で2値のパルス状の駆動電圧を順次印加する第3の走査回路を備えたことを特徴とする増幅型固体撮像装置。The amplification type solid-state imaging device according to claim 3,
The drain of the reset field effect transistor is connected to a reset drain line extending in the row direction in units of rows,
An amplification type solid-state imaging device, comprising: a third scanning circuit that sequentially applies a binary pulsed drive voltage in units of rows to the drain of the reset field effect transistor through the reset drain line.
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