JP2005025587A - 半導体集積回路および半導体集積回路におけるバースト転送方法 - Google Patents
半導体集積回路および半導体集積回路におけるバースト転送方法 Download PDFInfo
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Abstract
【課題】半導体集積回路におけるバースト転送方法において、データバス以外のバスにデータを載せて転送していなかったため、データバスのバス幅以上のデータを転送することができず、さらなる高速バースト転送が望まれていた。
【解決手段】複数のマスター側ＩＰ２０と、スレーブ側ＩＰ１０とアービタ３０がデータバス４１、アドレスバス４２およびコントロールバス４３を介して接続され、マスター側ＩＰ２０とスレーブ側ＩＰ１０のそれぞれがデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリ１２，１３，１４，２２，２３，２４とメモリコントローラ１１，２１とを有し、メモリコントローラ１１，２１は、マスター側ＩＰ２０とスレーブ側ＩＰ１０との間のデータのバースト転送時に、データバス４１とともにアドレスバス４２とコントロールバス４３とを用いてバースト開始アドレスとデータをバースト転送する。
【選択図】 図１
【解決手段】複数のマスター側ＩＰ２０と、スレーブ側ＩＰ１０とアービタ３０がデータバス４１、アドレスバス４２およびコントロールバス４３を介して接続され、マスター側ＩＰ２０とスレーブ側ＩＰ１０のそれぞれがデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリ１２，１３，１４，２２，２３，２４とメモリコントローラ１１，２１とを有し、メモリコントローラ１１，２１は、マスター側ＩＰ２０とスレーブ側ＩＰ１０との間のデータのバースト転送時に、データバス４１とともにアドレスバス４２とコントロールバス４３とを用いてバースト開始アドレスとデータをバースト転送する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のマスター側ＩＰとスレーブ側ＩＰとがデータバス、アドレスバスおよびコントロールバスを介して接続され、アービタでバス調停を行うように構成された半導体集積回路、および、その半導体集積回路におけるバースト転送方法に関する（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ；機能ブロック、モジュール）。
【０００２】
【従来の技術】
従来の技術において、複数のＩＰ間でバスを介したデータ転送を行うとき、データバスはデータのみを転送し、アドレスバスはアドレスのみを伝送し、コントロールバスはコントロール信号のみを伝送していた（例えば、特許文献１参照）。図１１はその様子を示す。アドレスバスでアドレスＡ１１〜Ａ１４を送るとともに、データバスでデータＤ１１〜Ｄ１４を送っている。
【０００３】
【特許文献１】
特開平８−１６４５４号公報
【０００４】
【発明が解決しようとする課題】
バスを用いてデータ転送を行うとき、データ転送はもっぱらデータバスで行われ、アドレスバスとコントロールバスでデータ転送されることはない。したがって、データのバースト転送時の帯域幅には自ずと限界があり（時間Ｔ０が長い）、高速化することが望まれている。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００６】
第１の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてバースト開始アドレスとデータをバースト転送することを特徴とする。
【０００７】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてバースト開始アドレスとデータをバースト転送するように構成されている。
【０００８】
上記構成の第１の解決手段によれば、データの転送をデータバスだけで行うのではなく、データバスとともにアドレスバスとコントロールバスとを利用して、バス幅を拡張した状態でデータ転送を行うので、単位時間当たりのデータ転送量を増大させることができ、バースト転送を高速化する。
【０００９】
第２の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、バースト転送開始アドレスとバースト転送語長を前記マスター側ＩＰと前記スレーブ側ＩＰのメモリコントローラ内にあらかじめ保持しておき、アービタからのバス許可信号を得たときに、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送することを特徴とする。
【００１０】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラのそれぞれが、データ転送開始前にあらかじめバースト転送開始アドレス、バースト転送語長を書き込んでおくバースト転送開始アドレスレジスタとバースト転送語長レジスタとを有している。さらに、前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記バースト転送開始アドレスと前記バースト転送語長をそれぞれ前記各バースト転送開始アドレスレジスタと前記各バースト転送語長レジスタにあらかじめ保持しておき、前記アービタからのバス許可信号を得たときに、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送するように構成されている。
【００１１】
上記において、データのみをバースト転送するというのは、バースト転送においてバースト開始アドレスは転送しないということである。
【００１２】
上記構成の第２の解決手段によれば、データ転送開始前にあらかじめバースト転送開始アドレス、バースト転送語長をそれぞれ各バースト転送開始アドレスレジスタと各バースト転送語長レジスタにあらかじめ保持しておくので、バースト開始アドレスの転送は省略でき、上記第１の解決手段に比べてバースト転送をさらに高速化することができる。
【００１３】
第３の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれをバースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰにし、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送することを特徴とする。
【００１４】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれがバースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰとして構成されている。さらに、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラは、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰとの間のデータのバースト転送時に、前記バースト転送用に専用のメモリ空間を利用して、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送するように構成されている。
【００１５】
上記において、データのみをバースト転送するというのは、バースト転送においてバースト開始アドレスは転送しないということである。
【００１６】
第３の解決手段によれば、マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれを、バースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰとするので、バースト開始アドレスの転送は省略でき、上記第１の解決手段に比べて、バースト転送をさらに高速化することができる。また、上記第２の解決手段に比べて、メモリコントローラにバースト転送開始アドレスレジスタとバースト転送語長レジスタを必要としなですみ、半導体集積回路の面積を削減することができる。
【００１７】
第４の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスによりバースト転送開始アドレスを転送し、前記データバスによりデータのバースト転送を行う一方、前記アドレスバスと前記コントロールバスとを他のマスター側ＩＰと他のスレーブ側ＩＰとの間のデータ転送に開放し、前記他のＩＰ同士がバースト転送を行うことを特徴とする。
【００１８】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスによりバースト転送開始アドレスを転送し、前記データバスによりデータのバースト転送を行う一方、前記アドレスバスと前記コントロールバスとを他のマスター側ＩＰと他のスレーブ側ＩＰとの間のデータ転送に開放し、前記他のＩＰ同士がバースト転送を行うように構成されている。
【００１９】
第４の解決手段によれば、バス占有時間が比較的長いデータ転送方法であるバースト転送において、データバスを利用してバースト転送を行っている間に、アドレスバスとコントロールバスとが空いているのであれば、このアドレスバスとコントロールバスを利用して他のＩＰ間のバースト転送を許可することにより、システム上の複数タスクのリアルタイム性や応答性を維持することができる。
【００２０】
第５の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスを用いてバースト転送開始アドレスを転送し、前記データバスを用いてデータを転送し、前記送出データの誤り訂正符号を生成し、前記アドレスバスと前記コントロールバスとを用いて前記データバスでのデータに並行して前記誤り訂正符号を転送する。一方、前記データ受信側のＩＰでは受信したデータに基づいて前記同様の方法で誤り訂正符号を生成した上で、前記受信した誤り訂正符号と比較し、同じであれば前記受信したデータをメモリに格納し、前記誤り訂正符号が異なっていて誤り訂正が不可能であればアービタにデータ再送要求を行い、データを再転送することを特徴とする。
【００２１】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラのそれぞれが、転送データについての誤り訂正符号を生成する誤り訂正符号生成回路と受信したデータの誤り訂正符号と生成した誤り訂正符号とを比較する誤り訂正符号比較回路とを有している。さらに、前記データ送出側のＩＰのメモリコントローラは、データのバースト転送時に、前記アドレスバスを用いたバースト転送開始アドレスの転送および前記データバスを用いたデータの転送を行うとともに、前記誤り訂正符号生成回路が前記送出データの誤り訂正符号を生成した上で、前記アドレスバスと前記コントロールバスとを用いて前記データバスでのデータ転送に並行して前記誤り訂正符号を転送する。そして、前記データ受信側のＩＰのメモリコントローラは、その誤り訂正符号生成回路により前記データバスから受信したデータに基づいて前記同様の方法で誤り訂正符号を生成した上で、受信した誤り訂正符号と比較し、同じであれば前記受信したデータをメモリに格納し、前記誤り訂正符号が異なっていて誤り訂正が不可能であれば前記アービタにデータ再送要求を行うように構成されている。
【００２２】
第５の解決手段によれば、データバスを用いてバースト転送を行っているときに、並行して、アドレスバスとコントロールバスとを用いて転送データについての誤り訂正符号を転送し、この誤り訂正符号でバースト転送の成否を判断し、不良の場合は再送要求を行うので、データのバースト転送におけるデータ劣化を防止することができる。
【００２３】
【発明の実施の形態】
以下、本発明にかかわるバースト転送方法の実施の形態を図面に基づいて詳細に説明する。以下では、データバス、アドレスバス、コントロールバスそれぞれのビット幅として、３２ビットデータ幅、２４ビットデータ幅、８ビットデータ幅の場合を例に挙げて説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図１において、１０はスレーブ側ＩＰ、２０はマスター側ＩＰ、１１，２１はメモリコントローラ、１２，２２は３２ビットデータ幅メモリ、１３，２３は２４ビットデータ幅メモリ、１４，２４は８ビットデータ幅メモリ、３０はアービタ、４１はデータバス、４２はアドレスバス、４３はコントロールバス、５１は３２ビットデータ幅のバースト転送、５２は２４ビットデータ幅のバースト転送、５３は８ビットデータ幅のバースト転送である。図示は省略しているが、マスター側ＩＰ２０はその複数が各バスに接続されている。
【００２５】
データバス４１とアドレスバス４２とコントロールバス４３は、スレーブ側ＩＰ１０とマスター側ＩＰ２０とアービタ３０との間で各種情報を共有するためのバスであり、これらのバス間の調停をアービタ３０が行うようになっている。
【００２６】
データバス４１は３２ビットデータ幅であり、アドレスバス４２は２４ビットデータ幅であり、コントロールバス４３は８ビットデータ幅である。
【００２７】
スレーブ側ＩＰ１０は、メモリコントローラ１１と、データバス４１のバス幅に対応したビット幅の３２ビットデータ幅メモリ１２と、アドレスバス４２のバス幅に対応したビット幅の２４ビットデータ幅メモリ１３と、コントロールバス４３のバス幅に対応したビット幅の８ビットデータ幅メモリ１４を内蔵している。
【００２８】
マスター側ＩＰ２０は、メモリコントローラ２１と、データバス４１のバス幅に対応したビット幅の３２ビットデータ幅メモリ２２と、アドレスバス４２のバス幅に対応したビット幅の２４ビットデータ幅メモリ２３と、コントロールバス４３のバス幅に対応したビット幅の８ビットデータ幅メモリ２４を内蔵している。
【００２９】
３２ビットデータ幅メモリ１２，２２はメモリの奇数番地を保持し、合わせて３２ビットデータ幅となる２４ビットデータ幅メモリ１３，２３および８ビットデータ幅メモリ１４，２４はメモリの偶数番地を保持する。
【００３０】
３２ビットデータ幅メモリ１２と３２ビットデータ幅メモリ２２はデータバス４１で接続されている。２４ビットデータ幅メモリ１３と２４ビットデータ幅メモリ２３はアドレスバス４２で接続されている。８ビットデータ幅メモリ１４と８ビットデータ幅メモリ２４はコントロールバス４３で接続されている。
【００３１】
アービタ３０は、マスター側ＩＰ２０からのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００３２】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０にバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０にバースト転送信号Ｓ２１とバースト転送語長信号Ｓ２２を転送するとともに、バス許可信号Ｓ２３を送信する。これによって、マスター側ＩＰ２０からスレーブ側ＩＰ１０に対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１と、アドレスバス４２を用いた２４ビットデータ幅のバースト転送５２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送５３が行われる。そのデータ転送は高速なものとなる。
【００３３】
図２は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００３４】
従来例では、図１１に示すように、アドレスＡ１１からＡ１４までのバースト転送を行う場合は、アドレスバスにＡ１１からＡ１４までのアドレスの値が転送され、データバスでバースト開始アドレスＡ１１からＡ１４に対応したデータＤ１１からＤ１４が転送される。このため、時間Ｔ０が大きくなっていた。
【００３５】
これに対して本実施の形態では、アドレスＡ１１からＡ１４までのバースト転送を行う場合に、アドレスバス４２に最初のメモリバースト開始アドレスＡ１１を転送するが、アドレスＡ１２からＡ１４のデータは転送しない。その代わり、データバス４１とともに、アドレスバス４２およびコントロールバス４３を利用してデータ転送を行う。アドレスバス４２の２４ビットデータ幅とコントロールバス４３の８ビットデータ幅とを合わせると、データバス４１と同じ３２ビットデータ幅となる。データバス４１でデータＤ１１とデータＤ１３を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１２とデータＤ１４を転送する。
【００３６】
最初のバースト開始アドレスＡ１１の転送開始から最後のデータＤ１４の転送終了までに要する時間Ｔ１は、従来技術の場合の時間Ｔ０よりも短くなる。
【００３７】
このようなバースト転送を行うことによって、単位時間当たりのデータ転送量を増やし、バースト転送自体の時間も短縮することができる。
【００３８】
（実施の形態２）
図３は本発明の実施の形態２におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００３９】
スレーブ側ＩＰ１０ａにおけるメモリコントローラ１１には、２重化したバースト転送開始アドレスレジスタ１５と２重化したバースト転送語長レジスタ１６とが内蔵されている。
【００４０】
マスター側ＩＰ２０ａにおけるメモリコントローラ２１には、２重化したバースト転送開始アドレスレジスタ２５と２重化したバースト転送語長レジスタ２６とが内蔵されている。
【００４１】
その他の構成については、実施の形態１と同様である。
【００４２】
アービタ３０は、マスター側ＩＰ２０ａからのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００４３】
アービタ３０がバースト転送のバス使用許可を与える前に、アービタ３０やＣＰＵ等から、スレーブ側ＩＰ１０ａのメモリコントローラ１１内のバースト転送開始アドレスレジスタ１５とバースト転送語長レジスタ１６と、マスター側ＩＰ２０ａのメモリコントローラ２１内のバースト転送開始アドレスレジスタ２５とバースト転送語長レジスタ２６とに対して、それぞれ所要のデータをあらかじめ書き込んでおく。
【００４４】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０ａにバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０ａにバス許可信号Ｓ２３を送信する。これによって、マスター側ＩＰ２０ａからスレーブ側ＩＰ１０ａに対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１と、アドレスバス４２を用いた２４ビットデータ幅のバースト転送５２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送５３が行われる。そのデータ転送は高速なものとなる。
【００４５】
ここで、連続的なバースト転送を行うために、スレーブ側ＩＰ１０ａのバースト転送開始アドレスレジスタ１５とマスター側ＩＰ２０ａのバースト転送開始アドレスレジスタ２５とは常に同じ内容を保持し、また、スレーブ側ＩＰ１０ａのバースト転送語長レジスタ１６とマスター側ＩＰ２０ａのバースト転送語長レジスタ２６とは常に同じ内容を保持する。これらのレジスタは表と裏で２重化されているので、表がバースト転送中に裏のレジスタにデータをセットし、裏がバースト転送中には、表のレジスタにデータをセットしておく。これにより、バースト転送を連続的に行うことができる。
【００４６】
図４は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００４７】
本実施の形態では、図１１の場合のアドレスＡ１１からＡ１４までのバースト転送を行う場合に、バースト転送を開始する前に、バースト転送開始アドレスレジスタ１５とバースト転送語長レジスタ１６、および、バースト転送開始アドレスレジスタ２５とバースト転送語長レジスタ２６に、それぞれバースト転送に必要なデータを保持しておく。したがって、バースト転送開始時に最初のメモリバースト開始アドレスＡ１１を転送する必要はない。３２ビットデータ幅のデータバス４１でデータＤ１１とデータＤ１３を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１２とデータＤ１４を転送する。
【００４８】
そして、データＤ２１からＤ２４までのデータを転送する際に、あらかじめ、データＤ１１からＤ１４を転送している間に、２重化したバースト転送開始アドレスレジスタ１５，２５と２重化したバースト転送語長レジスタ１６，２６に対して交互に書き込みを行う。これによって、データＤ１１からＤ２４までを、切れ目なくバースト転送することができる。
【００４９】
最初のデータＤ１１の転送開始から最後のデータＤ１４の転送終了までに要する時間Ｔ２は、バースト開始アドレスＡ１１の転送を要しないので、実施の形態１の場合の時間Ｔ１に比べてさらに短くなる。
【００５０】
このようなバースト転送を行うことによって、単位時間当たりのデータ転送量を増やし、バースト転送自体の時間も短縮することができる。
【００５１】
（実施の形態３）
図５は本発明の実施の形態３におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００５２】
スレーブ側ＩＰ１０に代えて、バースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用スレーブ側ＩＰ１０Ａを備え、マスター側ＩＰ２０に代えて、バースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰ２０Ａを備えている。
【００５３】
実際のシステムにおいて、バースト転送専用スレーブ側ＩＰ１０Ａは、例えばディスプレイデバイスコントローラ等であり、あらかじめ固定的に割り当てられたメモリ空間へのバースト転送を高速に行えるように特化されたＩＰである。このバースト転送専用スレーブ側ＩＰ１０Ａのメモリコントローラ１１においては、バースト転送開始アドレスレジスタとバースト転送語長レジスタは必要でない。
【００５４】
また、バースト転送専用マスター側ＩＰ２０Ａは、例えば監視カメラ等のデバイスコントローラであり、あらかじめ固定的に割り当てられたメモリ空間からのバースト転送を高速に行えるように特化されたＩＰである。
【００５５】
本実施の形態においては、バースト転送開始アドレスとバースト転送語長についてのバースト転送に必要なデータは、システム設計時にあらかじめ固定されている。したがって、バースト転送専用マスター側ＩＰ２０Ａのメモリコントローラ２１内にはバースト転送開始アドレスレジスタとバースト転送語長レジスタは存在しない。
【００５６】
その他の構成については、実施の形態１と同様である。
【００５７】
アービタ３０は、バースト転送専用マスター側ＩＰ２０Ａからのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００５８】
バースト転送専用マスター側ＩＰ２０Ａからバースト転送専用スレーブ側ＩＰ１０Ａへバースト転送を行う場合に、アービタ３０は、バースト転送専用マスター側ＩＰ２０Ａにバス許可信号Ｓ１４を送り、バースト転送専用スレーブ側ＩＰ１０Ａにバス許可信号Ｓ２３を送信する。これによって、バースト転送専用マスター側ＩＰ２０Ａからバースト転送専用スレーブ側ＩＰ１０Ａに対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１と、アドレスバス４２を用いた２４ビットデータ幅のバースト転送５２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送５３が行われる。そのデータ転送は高速なものとなる。
【００５９】
図６は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００６０】
本実施の形態では、図１１の場合のアドレスＡ１１からＡ１４までのバースト転送をバースト転送専用マスター側ＩＰ２０Ａからバースト転送専用スレーブ側ＩＰ１０Ａに行う場合に、バースト転送開始時に最初のメモリバースト開始アドレスＡ１１の転送の必要はない。それは、バースト転送開始アドレスとバースト転送語長がシステム設計時に固定されているためである。そこで、データバス４１でデータＤ１１とデータＤ１３を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１２とデータＤ１４を転送する。
【００６１】
また、データＤ２１からＤ２４までも、同様にバースト転送する。これによって、データＤ１１からＤ２４までを、切れ目なくバースト転送することができる。
【００６２】
最初のデータＤ１１の転送開始から最後のデータＤ１４の転送終了までに要する時間Ｔ３は、実施の形態２の場合と同様に、バースト開始アドレスＡ１１の転送を要しないので、実施の形態１の場合の時間Ｔ１に比べてさらに短くなる。
【００６３】
このようなバースト転送を行うことによって、単位時間当たりのデータ転送量を増やし、バースト転送自体の時間も短縮することができる。
【００６４】
そして、上記の実施の形態２と比べると、メモリコントローラにバースト転送開始アドレスレジスタとバースト転送語長レジスタを必要としないことから、半導体集積回路の面積を削減することができる。
【００６５】
（実施の形態４）
図７は本発明の実施の形態４におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図７において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００６６】
スレーブ側ＩＰ１０とは別にもう１つのスレーブ側ＩＰ１０′を備えている。また、マスター側ＩＰ２０とは別にもう１つのマスター側ＩＰ２０′を備えている。スレーブ側ＩＰ１０′の構成はスレーブ側ＩＰ１０と同様であり、マスター側ＩＰ２０′の構成はマスター側ＩＰ２０と同様である。
【００６７】
その他の構成については、実施の形態１と同様である。
【００６８】
アービタ３０は、マスター側ＩＰ２０からのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取り、これとほぼ並行して、マスター側ＩＰ２０′からのバス要求信号Ｓ１１′とバースト転送信号Ｓ１２′とバースト転送語長信号Ｓ１３′を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。ここでは、マスター側ＩＰ２０の方がマスター側ＩＰ２０′より優先順位が高いものとする。
【００６９】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０にバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０にバースト転送信号Ｓ２１とバースト転送語長信号Ｓ２２を転送するとともに、バス許可信号Ｓ２３を送信する。これによって、マスター側ＩＰ２０からスレーブ側ＩＰ１０に対して、データバス４１を用いた３２ビットデータ幅のバースト転送６１を行い、データ転送が高速に行われる。
【００７０】
この場合に、コントロールバス４３とアドレスバス４２が未使用状態であれば、アービタ３０は、マスター側ＩＰ２０′にバス許可信号Ｓ１４′を送り、スレーブ側ＩＰ１０′にバースト転送信号Ｓ２１′とバースト転送語長信号Ｓ２２′を転送するとともに、バス許可信号Ｓ２３′を送信する。これにより、マスター側ＩＰ２０′からスレーブ側ＩＰ１０′に対して、アドレスバス４２を用いた２４ビットデータ幅のバースト転送６２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送６３を行い、バス資源を有効利用しながらデータ転送を高速に実行する。
【００７１】
図８は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００７２】
本実施の形態では、マスター側ＩＰ２０からスレーブ側ＩＰ１０へ、アドレスＡ１１からＡ１４までのバースト転送を行う場合に、アドレスバス４２に最初のメモリバースト開始アドレスＡ１１のみを転送し、データバス４１を利用してデータＤ１１〜Ｄ１４のデータ転送を行う。アドレスバス４２へはＡ１２からＡ１４のデータは転送しない。
【００７３】
そして、マスター側ＩＰ２０′とスレーブ側ＩＰ１０′との間で、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とを利用して、アドレスＡ４１からＡ４２までのデータＤ４１とデータＤ４２のバースト転送を行う。
【００７４】
このように、バス占有時間が比較的長いデータ転送方法であるバースト転送において、他のＩＰ間のデータ転送を行うことにより、システム上の複数タスクのリアルタイム性や応答性を維持することができる。
【００７５】
（実施の形態５）
図９は本発明の実施の形態５におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図９において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００７６】
スレーブ側ＩＰ１０ｂにおけるメモリコントローラ１１には、誤り訂正符号生成回路１７と誤り訂正符号比較回路１８とが内蔵されている。
【００７７】
マスター側ＩＰ２０ｂにおけるメモリコントローラ２１には、誤り訂正符号生成回路２７と誤り訂正符号比較回路２８とが内蔵されている。
【００７８】
スレーブ側ＩＰ１０ｂのメモリコントローラ１１における誤り訂正符号比較回路１８はアービタ３０に対してデータ再送要求信号Ｓ２４を送出し、これに応じてアービタ３０はマスター側ＩＰ２０ｂに対してデータ再送要求信号Ｓ１５を送出するように構成されている。
【００７９】
その他の構成については、実施の形態１と同様である。
【００８０】
アービタ３０は、マスター側ＩＰ２０ｂからのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００８１】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０ｂにバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０ｂにバス許可信号Ｓ２３を送信する。マスター側ＩＰ２０ｂのメモリコントローラ２１は、スレーブ側ＩＰ１０ｂのメモリコントローラ１１に対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１を行う。これと並行して、バースト転送５１で転送するデータについて、マスター側ＩＰ２０ｂのメモリコントローラ２１の誤り訂正符号生成回路２７で誤り検出や誤り訂正を行うための誤り訂正符号を生成し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２を通して、スレーブ側ＩＰ１０ｂのメモリコントローラ１１に誤り訂正符号のバースト転送５２，５３を行う。
【００８２】
スレーブ側ＩＰ１０ｂのメモリコントローラ１１の誤り訂正符号生成回路１７は、バースト転送５１で送られてきたデータの誤り訂正符号を生成する。スレーブ側ＩＰ１０ｂのメモリコントローラ１１の誤り訂正符号比較回路１８は、誤り訂正符号生成回路１７で生成した誤り訂正符号とバースト転送５２，５３で送られてきた誤り訂正符号を比較する。誤り訂正できる場合には訂正し、誤り訂正できない場合には、誤り訂正符号比較回路１８は、アービタ３０に対してデータ再送要求信号Ｓ２４を送信する。アービタ３０は、データ再送要求信号Ｓ１５をマスター側ＩＰ２０ｂに送信する。これにより、正しいデータのバースト転送が行われるまで、同じデータのバースト転送が繰り返される。
【００８３】
図１０は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００８４】
本実施の形態では、図１１の場合のアドレスＡ１１からＡ１４までのバースト転送を行う場合に、アドレスバス４２に最初のメモリバースト開始アドレスＡ１１のみを転送し、アドレスＡ１２からＡ１４のデータは転送しない。
【００８５】
その代わり、３２ビットデータ幅のデータバス４１でデータＤ１１からＤ１４を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１１からＤ１４についての誤り訂正符号Ｐ１１からＰ１４を転送する。誤り訂正符号比較回路１８において、例えばデータＤ１３のデータ転送ミス（×印参照）が検出された場合に、同じデータの再送が行われる。図１２は比較例である。
【００８６】
このようなバースト転送を行うことによって、データのバースト転送におけるデータ劣化を防ぐことができる。
【００８７】
【発明の効果】
以上のように本発明によれば、データの転送をデータバスだけで行うのではなく、データバスとともにアドレスバスとコントロールバスとを利用して、バス幅を拡張した状態でデータ転送を行うので、単位時間当たりのデータ転送量を増大させることができ、バースト転送を高速に実行することができる。換言すれば、複数のＩＰがいろいろな組み合わせで同時に動作するというＬＳＩの様々な輻輳条件に適応でき、バス資源を有効に活用することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態１のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図３】本発明の実施の形態２におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図４】本発明の実施の形態２のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図５】本発明の実施の形態３におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図６】本発明の実施の形態３のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図７】本発明の実施の形態４におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図８】本発明の実施の形態４のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図９】本発明の実施の形態５におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図１０】本発明の実施の形態５のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図１１】従来の技術のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図１２】従来の技術のバースト転送方法でバースト転送する場合の転送ミスの状態を示す転送データ列の図
【符号の説明】
１０，１０ａ，１０ｂ，１０′ スレーブ側ＩＰ
１０Ａ バースト転送専用スレーブ側ＩＰ
１１ メモリコントローラ
１２ ３２ビットデータ幅メモリ
１３ ２４ビットデータ幅メモリ
１４ ８ビットデータ幅メモリ
１５ バースト転送開始アドレスレジスタ
１６ バースト転送語長レジスタ
１７ 誤り訂正符号生成回路
１８ 誤り訂正符号比較回路
２０，２０ａ，２０ｂ，２０′ マスター側ＩＰ
２０Ａ バースト転送専用マスター側ＩＰ
２１ メモリコントローラ
２２ ３２ビットデータ幅メモリ
２３ ２４ビットデータ幅メモリ
２４ ８ビットデータ幅メモリ
２５ バースト転送開始アドレスレジスタ
２６ バースト転送語長レジスタ
２７ 誤り訂正符号生成回路
２８ 誤り訂正符号比較回路
３０ アービタ
４１ データバス
４２ アドレスバス
４３ コントロールバス
５１，６１ バースト転送（３２ビット幅）
５２，６２ バースト転送（２４ビット幅）
５３，６３ バースト転送（８ビット幅）
Ｓ１１，Ｓ１１′ バス要求信号
Ｓ１２，Ｓ１２′ バースト転送信号
Ｓ１３，Ｓ１３′ バースト転送語長信号
Ｓ１４，Ｓ１４′ バス許可信号
Ｓ１５ データ再送要求信号
Ｓ２１，Ｓ２１′ バースト転送信号
Ｓ２２，Ｓ２２′ バースト転送語長信号
Ｓ２３，Ｓ２３′ バス許可信号
Ｓ２４ データ再送要求信号
【発明の属する技術分野】
本発明は、複数のマスター側ＩＰとスレーブ側ＩＰとがデータバス、アドレスバスおよびコントロールバスを介して接続され、アービタでバス調停を行うように構成された半導体集積回路、および、その半導体集積回路におけるバースト転送方法に関する（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ；機能ブロック、モジュール）。
【０００２】
【従来の技術】
従来の技術において、複数のＩＰ間でバスを介したデータ転送を行うとき、データバスはデータのみを転送し、アドレスバスはアドレスのみを伝送し、コントロールバスはコントロール信号のみを伝送していた（例えば、特許文献１参照）。図１１はその様子を示す。アドレスバスでアドレスＡ１１〜Ａ１４を送るとともに、データバスでデータＤ１１〜Ｄ１４を送っている。
【０００３】
【特許文献１】
特開平８−１６４５４号公報
【０００４】
【発明が解決しようとする課題】
バスを用いてデータ転送を行うとき、データ転送はもっぱらデータバスで行われ、アドレスバスとコントロールバスでデータ転送されることはない。したがって、データのバースト転送時の帯域幅には自ずと限界があり（時間Ｔ０が長い）、高速化することが望まれている。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００６】
第１の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてバースト開始アドレスとデータをバースト転送することを特徴とする。
【０００７】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてバースト開始アドレスとデータをバースト転送するように構成されている。
【０００８】
上記構成の第１の解決手段によれば、データの転送をデータバスだけで行うのではなく、データバスとともにアドレスバスとコントロールバスとを利用して、バス幅を拡張した状態でデータ転送を行うので、単位時間当たりのデータ転送量を増大させることができ、バースト転送を高速化する。
【０００９】
第２の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、バースト転送開始アドレスとバースト転送語長を前記マスター側ＩＰと前記スレーブ側ＩＰのメモリコントローラ内にあらかじめ保持しておき、アービタからのバス許可信号を得たときに、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送することを特徴とする。
【００１０】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラのそれぞれが、データ転送開始前にあらかじめバースト転送開始アドレス、バースト転送語長を書き込んでおくバースト転送開始アドレスレジスタとバースト転送語長レジスタとを有している。さらに、前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記バースト転送開始アドレスと前記バースト転送語長をそれぞれ前記各バースト転送開始アドレスレジスタと前記各バースト転送語長レジスタにあらかじめ保持しておき、前記アービタからのバス許可信号を得たときに、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送するように構成されている。
【００１１】
上記において、データのみをバースト転送するというのは、バースト転送においてバースト開始アドレスは転送しないということである。
【００１２】
上記構成の第２の解決手段によれば、データ転送開始前にあらかじめバースト転送開始アドレス、バースト転送語長をそれぞれ各バースト転送開始アドレスレジスタと各バースト転送語長レジスタにあらかじめ保持しておくので、バースト開始アドレスの転送は省略でき、上記第１の解決手段に比べてバースト転送をさらに高速化することができる。
【００１３】
第３の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれをバースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰにし、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送することを特徴とする。
【００１４】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれがバースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰとして構成されている。さらに、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラは、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰとの間のデータのバースト転送時に、前記バースト転送用に専用のメモリ空間を利用して、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送するように構成されている。
【００１５】
上記において、データのみをバースト転送するというのは、バースト転送においてバースト開始アドレスは転送しないということである。
【００１６】
第３の解決手段によれば、マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれを、バースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰとするので、バースト開始アドレスの転送は省略でき、上記第１の解決手段に比べて、バースト転送をさらに高速化することができる。また、上記第２の解決手段に比べて、メモリコントローラにバースト転送開始アドレスレジスタとバースト転送語長レジスタを必要としなですみ、半導体集積回路の面積を削減することができる。
【００１７】
第４の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスによりバースト転送開始アドレスを転送し、前記データバスによりデータのバースト転送を行う一方、前記アドレスバスと前記コントロールバスとを他のマスター側ＩＰと他のスレーブ側ＩＰとの間のデータ転送に開放し、前記他のＩＰ同士がバースト転送を行うことを特徴とする。
【００１８】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスによりバースト転送開始アドレスを転送し、前記データバスによりデータのバースト転送を行う一方、前記アドレスバスと前記コントロールバスとを他のマスター側ＩＰと他のスレーブ側ＩＰとの間のデータ転送に開放し、前記他のＩＰ同士がバースト転送を行うように構成されている。
【００１９】
第４の解決手段によれば、バス占有時間が比較的長いデータ転送方法であるバースト転送において、データバスを利用してバースト転送を行っている間に、アドレスバスとコントロールバスとが空いているのであれば、このアドレスバスとコントロールバスを利用して他のＩＰ間のバースト転送を許可することにより、システム上の複数タスクのリアルタイム性や応答性を維持することができる。
【００２０】
第５の解決手段として、本発明による半導体集積回路におけるバースト転送方法は、バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスを用いてバースト転送開始アドレスを転送し、前記データバスを用いてデータを転送し、前記送出データの誤り訂正符号を生成し、前記アドレスバスと前記コントロールバスとを用いて前記データバスでのデータに並行して前記誤り訂正符号を転送する。一方、前記データ受信側のＩＰでは受信したデータに基づいて前記同様の方法で誤り訂正符号を生成した上で、前記受信した誤り訂正符号と比較し、同じであれば前記受信したデータをメモリに格納し、前記誤り訂正符号が異なっていて誤り訂正が不可能であればアービタにデータ再送要求を行い、データを再転送することを特徴とする。
【００２１】
また、本発明による半導体集積回路は、複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有している。そして、前記各メモリコントローラのそれぞれが、転送データについての誤り訂正符号を生成する誤り訂正符号生成回路と受信したデータの誤り訂正符号と生成した誤り訂正符号とを比較する誤り訂正符号比較回路とを有している。さらに、前記データ送出側のＩＰのメモリコントローラは、データのバースト転送時に、前記アドレスバスを用いたバースト転送開始アドレスの転送および前記データバスを用いたデータの転送を行うとともに、前記誤り訂正符号生成回路が前記送出データの誤り訂正符号を生成した上で、前記アドレスバスと前記コントロールバスとを用いて前記データバスでのデータ転送に並行して前記誤り訂正符号を転送する。そして、前記データ受信側のＩＰのメモリコントローラは、その誤り訂正符号生成回路により前記データバスから受信したデータに基づいて前記同様の方法で誤り訂正符号を生成した上で、受信した誤り訂正符号と比較し、同じであれば前記受信したデータをメモリに格納し、前記誤り訂正符号が異なっていて誤り訂正が不可能であれば前記アービタにデータ再送要求を行うように構成されている。
【００２２】
第５の解決手段によれば、データバスを用いてバースト転送を行っているときに、並行して、アドレスバスとコントロールバスとを用いて転送データについての誤り訂正符号を転送し、この誤り訂正符号でバースト転送の成否を判断し、不良の場合は再送要求を行うので、データのバースト転送におけるデータ劣化を防止することができる。
【００２３】
【発明の実施の形態】
以下、本発明にかかわるバースト転送方法の実施の形態を図面に基づいて詳細に説明する。以下では、データバス、アドレスバス、コントロールバスそれぞれのビット幅として、３２ビットデータ幅、２４ビットデータ幅、８ビットデータ幅の場合を例に挙げて説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図１において、１０はスレーブ側ＩＰ、２０はマスター側ＩＰ、１１，２１はメモリコントローラ、１２，２２は３２ビットデータ幅メモリ、１３，２３は２４ビットデータ幅メモリ、１４，２４は８ビットデータ幅メモリ、３０はアービタ、４１はデータバス、４２はアドレスバス、４３はコントロールバス、５１は３２ビットデータ幅のバースト転送、５２は２４ビットデータ幅のバースト転送、５３は８ビットデータ幅のバースト転送である。図示は省略しているが、マスター側ＩＰ２０はその複数が各バスに接続されている。
【００２５】
データバス４１とアドレスバス４２とコントロールバス４３は、スレーブ側ＩＰ１０とマスター側ＩＰ２０とアービタ３０との間で各種情報を共有するためのバスであり、これらのバス間の調停をアービタ３０が行うようになっている。
【００２６】
データバス４１は３２ビットデータ幅であり、アドレスバス４２は２４ビットデータ幅であり、コントロールバス４３は８ビットデータ幅である。
【００２７】
スレーブ側ＩＰ１０は、メモリコントローラ１１と、データバス４１のバス幅に対応したビット幅の３２ビットデータ幅メモリ１２と、アドレスバス４２のバス幅に対応したビット幅の２４ビットデータ幅メモリ１３と、コントロールバス４３のバス幅に対応したビット幅の８ビットデータ幅メモリ１４を内蔵している。
【００２８】
マスター側ＩＰ２０は、メモリコントローラ２１と、データバス４１のバス幅に対応したビット幅の３２ビットデータ幅メモリ２２と、アドレスバス４２のバス幅に対応したビット幅の２４ビットデータ幅メモリ２３と、コントロールバス４３のバス幅に対応したビット幅の８ビットデータ幅メモリ２４を内蔵している。
【００２９】
３２ビットデータ幅メモリ１２，２２はメモリの奇数番地を保持し、合わせて３２ビットデータ幅となる２４ビットデータ幅メモリ１３，２３および８ビットデータ幅メモリ１４，２４はメモリの偶数番地を保持する。
【００３０】
３２ビットデータ幅メモリ１２と３２ビットデータ幅メモリ２２はデータバス４１で接続されている。２４ビットデータ幅メモリ１３と２４ビットデータ幅メモリ２３はアドレスバス４２で接続されている。８ビットデータ幅メモリ１４と８ビットデータ幅メモリ２４はコントロールバス４３で接続されている。
【００３１】
アービタ３０は、マスター側ＩＰ２０からのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００３２】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０にバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０にバースト転送信号Ｓ２１とバースト転送語長信号Ｓ２２を転送するとともに、バス許可信号Ｓ２３を送信する。これによって、マスター側ＩＰ２０からスレーブ側ＩＰ１０に対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１と、アドレスバス４２を用いた２４ビットデータ幅のバースト転送５２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送５３が行われる。そのデータ転送は高速なものとなる。
【００３３】
図２は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００３４】
従来例では、図１１に示すように、アドレスＡ１１からＡ１４までのバースト転送を行う場合は、アドレスバスにＡ１１からＡ１４までのアドレスの値が転送され、データバスでバースト開始アドレスＡ１１からＡ１４に対応したデータＤ１１からＤ１４が転送される。このため、時間Ｔ０が大きくなっていた。
【００３５】
これに対して本実施の形態では、アドレスＡ１１からＡ１４までのバースト転送を行う場合に、アドレスバス４２に最初のメモリバースト開始アドレスＡ１１を転送するが、アドレスＡ１２からＡ１４のデータは転送しない。その代わり、データバス４１とともに、アドレスバス４２およびコントロールバス４３を利用してデータ転送を行う。アドレスバス４２の２４ビットデータ幅とコントロールバス４３の８ビットデータ幅とを合わせると、データバス４１と同じ３２ビットデータ幅となる。データバス４１でデータＤ１１とデータＤ１３を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１２とデータＤ１４を転送する。
【００３６】
最初のバースト開始アドレスＡ１１の転送開始から最後のデータＤ１４の転送終了までに要する時間Ｔ１は、従来技術の場合の時間Ｔ０よりも短くなる。
【００３７】
このようなバースト転送を行うことによって、単位時間当たりのデータ転送量を増やし、バースト転送自体の時間も短縮することができる。
【００３８】
（実施の形態２）
図３は本発明の実施の形態２におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００３９】
スレーブ側ＩＰ１０ａにおけるメモリコントローラ１１には、２重化したバースト転送開始アドレスレジスタ１５と２重化したバースト転送語長レジスタ１６とが内蔵されている。
【００４０】
マスター側ＩＰ２０ａにおけるメモリコントローラ２１には、２重化したバースト転送開始アドレスレジスタ２５と２重化したバースト転送語長レジスタ２６とが内蔵されている。
【００４１】
その他の構成については、実施の形態１と同様である。
【００４２】
アービタ３０は、マスター側ＩＰ２０ａからのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００４３】
アービタ３０がバースト転送のバス使用許可を与える前に、アービタ３０やＣＰＵ等から、スレーブ側ＩＰ１０ａのメモリコントローラ１１内のバースト転送開始アドレスレジスタ１５とバースト転送語長レジスタ１６と、マスター側ＩＰ２０ａのメモリコントローラ２１内のバースト転送開始アドレスレジスタ２５とバースト転送語長レジスタ２６とに対して、それぞれ所要のデータをあらかじめ書き込んでおく。
【００４４】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０ａにバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０ａにバス許可信号Ｓ２３を送信する。これによって、マスター側ＩＰ２０ａからスレーブ側ＩＰ１０ａに対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１と、アドレスバス４２を用いた２４ビットデータ幅のバースト転送５２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送５３が行われる。そのデータ転送は高速なものとなる。
【００４５】
ここで、連続的なバースト転送を行うために、スレーブ側ＩＰ１０ａのバースト転送開始アドレスレジスタ１５とマスター側ＩＰ２０ａのバースト転送開始アドレスレジスタ２５とは常に同じ内容を保持し、また、スレーブ側ＩＰ１０ａのバースト転送語長レジスタ１６とマスター側ＩＰ２０ａのバースト転送語長レジスタ２６とは常に同じ内容を保持する。これらのレジスタは表と裏で２重化されているので、表がバースト転送中に裏のレジスタにデータをセットし、裏がバースト転送中には、表のレジスタにデータをセットしておく。これにより、バースト転送を連続的に行うことができる。
【００４６】
図４は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００４７】
本実施の形態では、図１１の場合のアドレスＡ１１からＡ１４までのバースト転送を行う場合に、バースト転送を開始する前に、バースト転送開始アドレスレジスタ１５とバースト転送語長レジスタ１６、および、バースト転送開始アドレスレジスタ２５とバースト転送語長レジスタ２６に、それぞれバースト転送に必要なデータを保持しておく。したがって、バースト転送開始時に最初のメモリバースト開始アドレスＡ１１を転送する必要はない。３２ビットデータ幅のデータバス４１でデータＤ１１とデータＤ１３を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１２とデータＤ１４を転送する。
【００４８】
そして、データＤ２１からＤ２４までのデータを転送する際に、あらかじめ、データＤ１１からＤ１４を転送している間に、２重化したバースト転送開始アドレスレジスタ１５，２５と２重化したバースト転送語長レジスタ１６，２６に対して交互に書き込みを行う。これによって、データＤ１１からＤ２４までを、切れ目なくバースト転送することができる。
【００４９】
最初のデータＤ１１の転送開始から最後のデータＤ１４の転送終了までに要する時間Ｔ２は、バースト開始アドレスＡ１１の転送を要しないので、実施の形態１の場合の時間Ｔ１に比べてさらに短くなる。
【００５０】
このようなバースト転送を行うことによって、単位時間当たりのデータ転送量を増やし、バースト転送自体の時間も短縮することができる。
【００５１】
（実施の形態３）
図５は本発明の実施の形態３におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００５２】
スレーブ側ＩＰ１０に代えて、バースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用スレーブ側ＩＰ１０Ａを備え、マスター側ＩＰ２０に代えて、バースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰ２０Ａを備えている。
【００５３】
実際のシステムにおいて、バースト転送専用スレーブ側ＩＰ１０Ａは、例えばディスプレイデバイスコントローラ等であり、あらかじめ固定的に割り当てられたメモリ空間へのバースト転送を高速に行えるように特化されたＩＰである。このバースト転送専用スレーブ側ＩＰ１０Ａのメモリコントローラ１１においては、バースト転送開始アドレスレジスタとバースト転送語長レジスタは必要でない。
【００５４】
また、バースト転送専用マスター側ＩＰ２０Ａは、例えば監視カメラ等のデバイスコントローラであり、あらかじめ固定的に割り当てられたメモリ空間からのバースト転送を高速に行えるように特化されたＩＰである。
【００５５】
本実施の形態においては、バースト転送開始アドレスとバースト転送語長についてのバースト転送に必要なデータは、システム設計時にあらかじめ固定されている。したがって、バースト転送専用マスター側ＩＰ２０Ａのメモリコントローラ２１内にはバースト転送開始アドレスレジスタとバースト転送語長レジスタは存在しない。
【００５６】
その他の構成については、実施の形態１と同様である。
【００５７】
アービタ３０は、バースト転送専用マスター側ＩＰ２０Ａからのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００５８】
バースト転送専用マスター側ＩＰ２０Ａからバースト転送専用スレーブ側ＩＰ１０Ａへバースト転送を行う場合に、アービタ３０は、バースト転送専用マスター側ＩＰ２０Ａにバス許可信号Ｓ１４を送り、バースト転送専用スレーブ側ＩＰ１０Ａにバス許可信号Ｓ２３を送信する。これによって、バースト転送専用マスター側ＩＰ２０Ａからバースト転送専用スレーブ側ＩＰ１０Ａに対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１と、アドレスバス４２を用いた２４ビットデータ幅のバースト転送５２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送５３が行われる。そのデータ転送は高速なものとなる。
【００５９】
図６は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００６０】
本実施の形態では、図１１の場合のアドレスＡ１１からＡ１４までのバースト転送をバースト転送専用マスター側ＩＰ２０Ａからバースト転送専用スレーブ側ＩＰ１０Ａに行う場合に、バースト転送開始時に最初のメモリバースト開始アドレスＡ１１の転送の必要はない。それは、バースト転送開始アドレスとバースト転送語長がシステム設計時に固定されているためである。そこで、データバス４１でデータＤ１１とデータＤ１３を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１２とデータＤ１４を転送する。
【００６１】
また、データＤ２１からＤ２４までも、同様にバースト転送する。これによって、データＤ１１からＤ２４までを、切れ目なくバースト転送することができる。
【００６２】
最初のデータＤ１１の転送開始から最後のデータＤ１４の転送終了までに要する時間Ｔ３は、実施の形態２の場合と同様に、バースト開始アドレスＡ１１の転送を要しないので、実施の形態１の場合の時間Ｔ１に比べてさらに短くなる。
【００６３】
このようなバースト転送を行うことによって、単位時間当たりのデータ転送量を増やし、バースト転送自体の時間も短縮することができる。
【００６４】
そして、上記の実施の形態２と比べると、メモリコントローラにバースト転送開始アドレスレジスタとバースト転送語長レジスタを必要としないことから、半導体集積回路の面積を削減することができる。
【００６５】
（実施の形態４）
図７は本発明の実施の形態４におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図７において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００６６】
スレーブ側ＩＰ１０とは別にもう１つのスレーブ側ＩＰ１０′を備えている。また、マスター側ＩＰ２０とは別にもう１つのマスター側ＩＰ２０′を備えている。スレーブ側ＩＰ１０′の構成はスレーブ側ＩＰ１０と同様であり、マスター側ＩＰ２０′の構成はマスター側ＩＰ２０と同様である。
【００６７】
その他の構成については、実施の形態１と同様である。
【００６８】
アービタ３０は、マスター側ＩＰ２０からのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取り、これとほぼ並行して、マスター側ＩＰ２０′からのバス要求信号Ｓ１１′とバースト転送信号Ｓ１２′とバースト転送語長信号Ｓ１３′を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。ここでは、マスター側ＩＰ２０の方がマスター側ＩＰ２０′より優先順位が高いものとする。
【００６９】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０にバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０にバースト転送信号Ｓ２１とバースト転送語長信号Ｓ２２を転送するとともに、バス許可信号Ｓ２３を送信する。これによって、マスター側ＩＰ２０からスレーブ側ＩＰ１０に対して、データバス４１を用いた３２ビットデータ幅のバースト転送６１を行い、データ転送が高速に行われる。
【００７０】
この場合に、コントロールバス４３とアドレスバス４２が未使用状態であれば、アービタ３０は、マスター側ＩＰ２０′にバス許可信号Ｓ１４′を送り、スレーブ側ＩＰ１０′にバースト転送信号Ｓ２１′とバースト転送語長信号Ｓ２２′を転送するとともに、バス許可信号Ｓ２３′を送信する。これにより、マスター側ＩＰ２０′からスレーブ側ＩＰ１０′に対して、アドレスバス４２を用いた２４ビットデータ幅のバースト転送６２と、コントロールバス４３を用いた８ビットデータ幅のバースト転送６３を行い、バス資源を有効利用しながらデータ転送を高速に実行する。
【００７１】
図８は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００７２】
本実施の形態では、マスター側ＩＰ２０からスレーブ側ＩＰ１０へ、アドレスＡ１１からＡ１４までのバースト転送を行う場合に、アドレスバス４２に最初のメモリバースト開始アドレスＡ１１のみを転送し、データバス４１を利用してデータＤ１１〜Ｄ１４のデータ転送を行う。アドレスバス４２へはＡ１２からＡ１４のデータは転送しない。
【００７３】
そして、マスター側ＩＰ２０′とスレーブ側ＩＰ１０′との間で、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とを利用して、アドレスＡ４１からＡ４２までのデータＤ４１とデータＤ４２のバースト転送を行う。
【００７４】
このように、バス占有時間が比較的長いデータ転送方法であるバースト転送において、他のＩＰ間のデータ転送を行うことにより、システム上の複数タスクのリアルタイム性や応答性を維持することができる。
【００７５】
（実施の形態５）
図９は本発明の実施の形態５におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図である。図９において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００７６】
スレーブ側ＩＰ１０ｂにおけるメモリコントローラ１１には、誤り訂正符号生成回路１７と誤り訂正符号比較回路１８とが内蔵されている。
【００７７】
マスター側ＩＰ２０ｂにおけるメモリコントローラ２１には、誤り訂正符号生成回路２７と誤り訂正符号比較回路２８とが内蔵されている。
【００７８】
スレーブ側ＩＰ１０ｂのメモリコントローラ１１における誤り訂正符号比較回路１８はアービタ３０に対してデータ再送要求信号Ｓ２４を送出し、これに応じてアービタ３０はマスター側ＩＰ２０ｂに対してデータ再送要求信号Ｓ１５を送出するように構成されている。
【００７９】
その他の構成については、実施の形態１と同様である。
【００８０】
アービタ３０は、マスター側ＩＰ２０ｂからのバス要求信号Ｓ１１とバースト転送信号Ｓ１２とバースト転送語長信号Ｓ１３を受け取ると、優先順位や転送語長、転送方法等の情報に基づいてバスの使用を調停する。
【００８１】
アービタ３０は、バースト転送のバス使用の許可を与える場合は、マスター側ＩＰ２０ｂにバス許可信号Ｓ１４を送り、スレーブ側ＩＰ１０ｂにバス許可信号Ｓ２３を送信する。マスター側ＩＰ２０ｂのメモリコントローラ２１は、スレーブ側ＩＰ１０ｂのメモリコントローラ１１に対して、データバス４１を用いた３２ビットデータ幅のバースト転送５１を行う。これと並行して、バースト転送５１で転送するデータについて、マスター側ＩＰ２０ｂのメモリコントローラ２１の誤り訂正符号生成回路２７で誤り検出や誤り訂正を行うための誤り訂正符号を生成し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２を通して、スレーブ側ＩＰ１０ｂのメモリコントローラ１１に誤り訂正符号のバースト転送５２，５３を行う。
【００８２】
スレーブ側ＩＰ１０ｂのメモリコントローラ１１の誤り訂正符号生成回路１７は、バースト転送５１で送られてきたデータの誤り訂正符号を生成する。スレーブ側ＩＰ１０ｂのメモリコントローラ１１の誤り訂正符号比較回路１８は、誤り訂正符号生成回路１７で生成した誤り訂正符号とバースト転送５２，５３で送られてきた誤り訂正符号を比較する。誤り訂正できる場合には訂正し、誤り訂正できない場合には、誤り訂正符号比較回路１８は、アービタ３０に対してデータ再送要求信号Ｓ２４を送信する。アービタ３０は、データ再送要求信号Ｓ１５をマスター側ＩＰ２０ｂに送信する。これにより、正しいデータのバースト転送が行われるまで、同じデータのバースト転送が繰り返される。
【００８３】
図１０は本実施の形態のバースト転送方法でバースト転送する場合の転送データ列を示す。
【００８４】
本実施の形態では、図１１の場合のアドレスＡ１１からＡ１４までのバースト転送を行う場合に、アドレスバス４２に最初のメモリバースト開始アドレスＡ１１のみを転送し、アドレスＡ１２からＡ１４のデータは転送しない。
【００８５】
その代わり、３２ビットデータ幅のデータバス４１でデータＤ１１からＤ１４を転送し、２つ合わせて３２ビットデータ幅となるコントロールバス４３とアドレスバス４２とでデータＤ１１からＤ１４についての誤り訂正符号Ｐ１１からＰ１４を転送する。誤り訂正符号比較回路１８において、例えばデータＤ１３のデータ転送ミス（×印参照）が検出された場合に、同じデータの再送が行われる。図１２は比較例である。
【００８６】
このようなバースト転送を行うことによって、データのバースト転送におけるデータ劣化を防ぐことができる。
【００８７】
【発明の効果】
以上のように本発明によれば、データの転送をデータバスだけで行うのではなく、データバスとともにアドレスバスとコントロールバスとを利用して、バス幅を拡張した状態でデータ転送を行うので、単位時間当たりのデータ転送量を増大させることができ、バースト転送を高速に実行することができる。換言すれば、複数のＩＰがいろいろな組み合わせで同時に動作するというＬＳＩの様々な輻輳条件に適応でき、バス資源を有効に活用することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態１のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図３】本発明の実施の形態２におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図４】本発明の実施の形態２のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図５】本発明の実施の形態３におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図６】本発明の実施の形態３のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図７】本発明の実施の形態４におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図８】本発明の実施の形態４のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図９】本発明の実施の形態５におけるバースト転送方法が搭載された半導体集積回路の構成を示すブロック図
【図１０】本発明の実施の形態５のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図１１】従来の技術のバースト転送方法でバースト転送する場合の転送データ列を示す図
【図１２】従来の技術のバースト転送方法でバースト転送する場合の転送ミスの状態を示す転送データ列の図
【符号の説明】
１０，１０ａ，１０ｂ，１０′ スレーブ側ＩＰ
１０Ａ バースト転送専用スレーブ側ＩＰ
１１ メモリコントローラ
１２ ３２ビットデータ幅メモリ
１３ ２４ビットデータ幅メモリ
１４ ８ビットデータ幅メモリ
１５ バースト転送開始アドレスレジスタ
１６ バースト転送語長レジスタ
１７ 誤り訂正符号生成回路
１８ 誤り訂正符号比較回路
２０，２０ａ，２０ｂ，２０′ マスター側ＩＰ
２０Ａ バースト転送専用マスター側ＩＰ
２１ メモリコントローラ
２２ ３２ビットデータ幅メモリ
２３ ２４ビットデータ幅メモリ
２４ ８ビットデータ幅メモリ
２５ バースト転送開始アドレスレジスタ
２６ バースト転送語長レジスタ
２７ 誤り訂正符号生成回路
２８ 誤り訂正符号比較回路
３０ アービタ
４１ データバス
４２ アドレスバス
４３ コントロールバス
５１，６１ バースト転送（３２ビット幅）
５２，６２ バースト転送（２４ビット幅）
５３，６３ バースト転送（８ビット幅）
Ｓ１１，Ｓ１１′ バス要求信号
Ｓ１２，Ｓ１２′ バースト転送信号
Ｓ１３，Ｓ１３′ バースト転送語長信号
Ｓ１４，Ｓ１４′ バス許可信号
Ｓ１５ データ再送要求信号
Ｓ２１，Ｓ２１′ バースト転送信号
Ｓ２２，Ｓ２２′ バースト転送語長信号
Ｓ２３，Ｓ２３′ バス許可信号
Ｓ２４ データ再送要求信号
Claims (10)
- バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてバースト開始アドレスとデータをバースト転送することを特徴とする半導体集積回路におけるバースト転送方法。
- バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、バースト転送開始アドレスとバースト転送語長を前記マスター側ＩＰと前記スレーブ側ＩＰのメモリコントローラ内にあらかじめ保持しておき、アービタからのバス許可信号を得たときに、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送することを特徴とする半導体集積回路におけるバースト転送方法。
- バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれをバースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰにし、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送することを特徴とする半導体集積回路におけるバースト転送方法。
- バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスによりバースト転送開始アドレスを転送し、前記データバスによりデータのバースト転送を行う一方、前記アドレスバスと前記コントロールバスとを他のマスター側ＩＰと他のスレーブ側ＩＰとの間のデータ転送に開放し、前記他のＩＰ同士がバースト転送を行うことを特徴とする半導体集積回路におけるバースト転送方法。
- バスに接続されたマスター側ＩＰとスレーブ側ＩＰのそれぞれにデータバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリを有し、それらメモリを使用してデータをバースト転送するバス構成において、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスを用いてバースト転送開始アドレスを転送し、前記データバスを用いてデータを転送し、前記送出データの誤り訂正符号を生成し、前記アドレスバスと前記コントロールバスとを用いて前記データバスでのデータに並行して前記誤り訂正符号を転送し、前記データ受信側のＩＰでは受信したデータに基づいて前記同様の方法で誤り訂正符号を生成した上で、前記受信した誤り訂正符号と比較し、同じであれば前記受信したデータをメモリに格納し、前記誤り訂正符号が異なっていて誤り訂正が不可能であればアービタにデータ再送要求を行い、データを再転送することを特徴とする半導体集積回路におけるバースト転送方法。
- 複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、
前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有し、
前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてバースト開始アドレスとデータをバースト転送するように構成されている半導体集積回路。 - 複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、
前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有し、
前記各メモリコントローラのそれぞれが、データ転送開始前にあらかじめバースト転送開始アドレス、バースト転送語長を書き込んでおくバースト転送開始アドレスレジスタとバースト転送語長レジスタとを有し、
前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記バースト転送開始アドレスと前記バースト転送語長をそれぞれ前記各バースト転送開始アドレスレジスタと前記各バースト転送語長レジスタにあらかじめ保持しておき、前記アービタからのバス許可信号を得たときに、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送するように構成されている半導体集積回路。 - 複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、
前記マスター側ＩＰおよび前記スレーブ側ＩＰのそれぞれがバースト転送用にあらかじめ決まったメモリ空間を割り当てられたバースト転送専用マスター側ＩＰおよびバースト転送専用スレーブ側ＩＰとして構成され、
前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有し、
前記各メモリコントローラは、前記バースト転送専用マスター側ＩＰと前記バースト転送専用スレーブ側ＩＰとの間のデータのバースト転送時に、前記バースト転送用に専用のメモリ空間を利用して、前記データバスとともに前記アドレスバスと前記コントロールバスとを用いてデータのみをバースト転送するように構成されている半導体集積回路。 - 複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、
前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有し、
前記各メモリコントローラは、前記マスター側ＩＰと前記スレーブ側ＩＰとの間のデータのバースト転送時に、前記アドレスバスによりバースト転送開始アドレスを転送し、前記データバスによりデータのバースト転送を行う一方、前記アドレスバスと前記コントロールバスとを他のマスター側ＩＰと他のスレーブ側ＩＰとの間のデータ転送に開放し、前記他のＩＰ同士がバースト転送を行うように構成されている半導体集積回路。 - 複数のマスター側ＩＰと、スレーブ側ＩＰと、前記マスター側ＩＰと前記スレーブ側ＩＰとを接続するデータバス、アドレスバスおよびコントロールバスと、前記バスの調停を行うアービタとを備えた半導体集積回路において、
前記マスター側ＩＰと前記スレーブ側ＩＰのそれぞれが前記データバス、アドレスバスおよびコントロールバスのバス幅に対応したビット幅の複数のメモリとメモリコントローラとを有し、
前記各メモリコントローラのそれぞれが、転送データについての誤り訂正符号を生成する誤り訂正符号生成回路と受信したデータの誤り訂正符号と生成した誤り訂正符号とを比較する誤り訂正符号比較回路とを有し、
前記データ送出側のＩＰのメモリコントローラは、データのバースト転送時に、前記アドレスバスを用いたバースト転送開始アドレスの転送および前記データバスを用いたデータの転送を行うとともに、前記誤り訂正符号生成回路が前記送出データの誤り訂正符号を生成した上で、前記アドレスバスと前記コントロールバスとを用いて前記データバスでのデータ転送に並行して前記誤り訂正符号を転送し、
前記データ受信側のＩＰのメモリコントローラは、その誤り訂正符号生成回路により前記データバスから受信したデータに基づいて前記同様の方法で誤り訂正符号を生成した上で、受信した誤り訂正符号と比較し、同じであれば前記受信したデータをメモリに格納し、前記誤り訂正符号が異なっていて誤り訂正が不可能であれば前記アービタにデータ再送要求を行うように構成されている半導体集積回路。
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| JP2003191687A Pending JP2005025587A (ja) | 2003-07-04 | 2003-07-04 | 半導体集積回路および半導体集積回路におけるバースト転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005025587A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012118855A (ja) * | 2010-12-02 | 2012-06-21 | Mitsubishi Electric Corp | バスマスタ装置及びアドレス／データ設定装置及びバス制御システム及びアドレスとデータの設定方法及びデータ転送要求情報送信方法及びプログラム |
| JP2013146105A (ja) * | 2006-03-09 | 2013-07-25 | Silicon Image Inc | 集積回路間のポイントツーポイント通信のための物理インタフェースでのエラー検出 |
| WO2014083780A1 (ja) * | 2012-11-29 | 2014-06-05 | パナソニック株式会社 | 通信装置、通信装置を有するルータ、バスシステム、およびバスシステムを有する半導体回路の回路基板 |
-
2003
- 2003-07-04 JP JP2003191687A patent/JP2005025587A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013146105A (ja) * | 2006-03-09 | 2013-07-25 | Silicon Image Inc | 集積回路間のポイントツーポイント通信のための物理インタフェースでのエラー検出 |
| JP2012118855A (ja) * | 2010-12-02 | 2012-06-21 | Mitsubishi Electric Corp | バスマスタ装置及びアドレス／データ設定装置及びバス制御システム及びアドレスとデータの設定方法及びデータ転送要求情報送信方法及びプログラム |
| WO2014083780A1 (ja) * | 2012-11-29 | 2014-06-05 | パナソニック株式会社 | 通信装置、通信装置を有するルータ、バスシステム、およびバスシステムを有する半導体回路の回路基板 |
| JPWO2014083780A1 (ja) * | 2012-11-29 | 2017-01-05 | パナソニックＩｐマネジメント株式会社 | 通信装置、通信装置を有するルータ、バスシステム、およびバスシステムを有する半導体回路の回路基板 |
| US9798603B2 (en) | 2012-11-29 | 2017-10-24 | Panasonic Intellectual Property Management Co., Ltd. | Communication device, router having communication device, bus system, and circuit board of semiconductor circuit having bus system |
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