JP2005019505A - 横型絶縁ゲートバイポーラトランジスタ - Google Patents
横型絶縁ゲートバイポーラトランジスタ Download PDFInfo
- Publication number
- JP2005019505A JP2005019505A JP2003179199A JP2003179199A JP2005019505A JP 2005019505 A JP2005019505 A JP 2005019505A JP 2003179199 A JP2003179199 A JP 2003179199A JP 2003179199 A JP2003179199 A JP 2003179199A JP 2005019505 A JP2005019505 A JP 2005019505A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- type
- emitter
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】p形ベース領域2の表面層に2本の第1、第2n形エミッタ領域4a、4bを形成し、第1、第2n形エミッタ領域4a、4bと重複するようにp形コンタクト領域3を形成し、p形ベース領域2と一定の距離を離してn形半導体基板1の表面に選択的にn形バッファ領域9を形成し、n形バッファ領域9の表面層にp形コレクタ領域10を形成し、n形ドリフト領域1aと第1、第2n形エミッタ領域4a、4bに挟まれたp形ベース領域2の表面層に第1、第2チャネル領域A、Bが形成されるように、ゲート酸化膜5a、5bを介してゲート電極6a、6bを配置し、第1、第2チャネル領域A、Bのチャネル長をLchA、LchBとしたとき、LchA>LchBとすることで、正孔電流Ih1を減少させ、第1チャネル領域A付近でのラッチアップの発生を抑える。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、マルチチャネルの横型の絶縁ゲートバイポーラトランジスタ(以下、IGBTと記す)に関する。
【0002】
【従来の技術】
近年スイッチング素子としてMOSFETのゲート絶縁性と高速スイッチング特性およびバイポーラトランジスタの高耐圧大電流特性を合わせ持つIGBTが注目されている。IGBTはMOSFETと同様に入力インピーダンスが高く、しかもバイポーラトランジスタと同様にオン電圧を低くできるという特長を持つ。IGBTは当初、半導体基板の主表面に対して電流が直角方向に流れる縦形素子として開発が進められてきた。
しかし近年、パワーデバイスのインテリジェント化動向に伴い、半導体基板の主表面に対して電流が水平方向に流れ、半導体基板の表面層に形成される横型IGBTの開発が活発化してきている。これは、縦形IGBTが半導体基板の両主面を使用するのに対し、横型IGBTは主電極およびゲート電極が半導体基板の一方の主面のみに形成されるため、制御回路などと一緒に同一の半導体基板に作り込むことが容易であることによる。
【0003】
図4は、単一チャネルの横型IGBTにおける素子内部を流れる電流の経路も示している。以下の説明で電子電流Ie、正孔電流Ihの電流は単位面積当たりの電流(電流密度)である。
nチャネル型の横型IGBTの場合、多数キャリアによる電流は電子電流Ieであり、少数キャリアによる電流は正孔電流Ihとなる。以下に素子動作について説明する。
エミッタ端子Eに対してコレクタ端子Cに正の電圧を印加した状態で、ゲート端子Gに閾値以上の正の電圧を印加すると、ゲート電極直下に反転層が形成されてチャネル領域aが形成される。この反転層であるチャネル領域aを通してp形ベース領域2の表面層に形成されたn形エミッタ領域4からn形ドリフト領域1aに電子が注入される。そして、この電子電流Ieによりp形コレクタ領域10、n形バッファ領域9、n形ドリフト領域1aおよびp形ベース領域2からなるpnpのバイポーラトランジスタがオンし、p形コレクタ領域10から正孔電流Ihがn形ドリフト領域1aに流れ込む。その結果、n形ドリフト領域1aに伝導度変調が起こる。これがIGBTのオン状態である。
【0004】
IGBTをオフする場合はゲート端子Gとエミッタ端子Eを同電位にして反転層を消滅させる。そして、n形エミッタ領域4からの電子の注入を停止することによって達成できる。
IGBTには、高耐圧仕様のn型ドリフト領域1aが長い場合であっても伝導度変調により低いオン電圧を実現できるという利点がある。一方、オフ状態に移行するためには、オン状態の時にn形ドリフト領域1aに充満していた多数キャリアと少数キャリアを再結合で取り除いてしまわなければならない。この取り除くのに時間がかかるため、スイッチング速度が遅くなるという欠点がある。この欠点を克服するためにコレクタショート構造にしてキャリアを引き抜く方法などが採用されている。
【0005】
横型IGBTではエミッタ・ゲート領域8とコレクタ領域12が同一平面上に形成されるため、実質的に通電できる面積が減少する。そのため、単位面積当たりの電流容量が小さいという問題がある。また、素子の横方向に流れる電流成分が大きいため、ラッチアップが発生しやすく、素子の安全動作領域が狭いという問題がある。これらの問題を克服する目的から、多数のチャネル領域を備え、電子電流の注入を増加させたマルチチャネルの横型IGBTが報告されている(例えば、特許文献1、特許文献2など参照)。
図5は、従来のマルチチャネルの横型IGBTの一般的な構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。尚、同図(a)は同図(b)の半導体基板の表面での各拡散領域を示している。また、ここではnチャネル形について説明する。尚、pチャネル型のIGBTに関しては、以下の導電形を逆転することにより説明できる。
【0006】
n形半導体基板1の表面層に選択的にp形ベース領域2、2aを形成し、p形ベース領域2の表面層に2本の第1、第2n形エミッタ領域4a、4bを形成し、p形ベース領域2aの表面層に1本の第3n形エミッタ領域4cを形成する。
これらのn形エミッタ領域4a、4b、4cの1部と重複するようにp形コンタクト領域3、3aを形成する。p形ベース領域2と一定の距離を離してn形半導体基板1の表面層に選択的にn形バッファ領域9を形成し、n形バッファ領域9の表面層にp形コレクタ領域10を形成する。n形半導体基板1の内、n形バッファ領域9からp形ベース領域2までの領域がn形ドリフト領域1aになる。n形ドリフト領域1aと第1、第2n形エミッタ領域4a、4b、第3n形エミッタ領域4cに挟まれたp形ベース領域2、2aの表面層にチャネル領域a、b、cを形成するために、ゲート酸化膜5a、5bを介してゲート電極6a、6bを配置する。これらのチャネル領域a、b、cのチャネル長Lcha、Lchb、Lchcはそれぞれ等しい長さである。
【0007】
また、第1、第2n形エミッタ領域4a、4bとp形コンタクト領域3に接触するエミッタ電極7と、第3n形エミッタ領域4cとp形コンタクト領域3aに接触するエミッタ電極7aと、p形コレクタ領域10に接触するコレクタ電極11とを配置する。エミッタ電極7、7aはエミッタ端子Eと接続し、ゲート電極6a、6bはゲート端子Gに、そしてコレクタ電極11はコレクタ端子Cに接続する。
尚、前記のn形バッファ領域9が形成されない場合もある。この場合はp形コレクタ領域10からの正孔の注入効率が高まり、n形ドリフト領域1aに蓄積される過剰キャリアが多くなり、この過剰キャリアの取り除きに時間がかかるので、p形コレクタ領域10の不純物濃度を低く抑えるなどの工夫が必要になる。また、空乏層の伸びを抑えるn形バッファ領域9がないために、n形ドリフト領域1aの長さを長くする必要があり、オン電圧が上昇する。そのため、n形バッファ領域9が形成されないのは低耐圧素子の場合である。
【0008】
図6は、従来のマルチチャネルの横型IGBTの要部断面図であり、図5(b)のD部に示した要部断面図に電流経路を追加したものである。
マルチチャネルの横型IGBTでは、第1チャネル領域aから電子電流Ieaが流れ、第2チャネル領域bからIebが流れる。そして、p形コレクタ領域10からは第1チャネル領域aに向かう正孔電流Ihaと第2チャネル領域bに向かう正孔電流Ihbが流れる。このマルチチャネルの横型IGBTはエミッタ・ゲート領域8を最適設計することにより、単一チャネルの横型IGBTよりも単位表面積あたりのチャネル幅Wを増加させることができて、単位表面積当たりの電流駆動能力を向上させることができる。
【0009】
【特許文献1】
特開平8−32059号公報
【特許文献2】
特開平9−121046号公報
【0010】
【発明が解決しようとする課題】
しかしながら、マルチチャネルの横型IGBTでは、コレクタ領域側と最接する第1チャネル領域a付近に少数キャリアである正孔電流Ih1が集中する。これは、第1チャネル領域aとp形コレクタ領域10までの距離が、第2チャネル領域bとp形コレクタ領域10までの距離より短いために、第1チャネル領域aからn形ドリフト領域1aに注入される電子量が、第2チャネル領域bからn形ドリフト領域1aに注入される電子量より多くなる。つまり、Iea>Iebとなる。
【0011】
その結果、第1チャネル領域aから注入される電子にクーロン力で引きつけられて流れる正孔電流Ih1が、第2チャネル領域bから注入される電子にクーロン力で引きつけられて流れる正孔電流Ih2よりも多くなり、第1チャネル領域a付近に集中することになる。そのため、この箇所でラッチアップが発生しやすくなる。
このラッチアップを防止するためにコレクタ領域側最接チャネル領域aを削除した構造が提案されている。その一例を図7に示す。図7は図6に相当する要部断面図である。
【0012】
図7のマルチチャネルの横型IGBTでは、コレクタ領域側に位置するn形エミッタ領域4aおよびゲート電極6aを形成しないため、図6で形成される第1チャネル領域aは形成されない。そのため、図6のマルチチャネルの横型IGBTと比べてラッチアップが発生しにくい。しかし、第1チャネル領域aを削除するために電流密度が低下し、電流駆動能力が犠牲になるという課題を持っている。
この発明の目的は、前記の課題を解決して、電流駆動能力の犠牲を抑え、かつラッチアップが発生しにくいマルチチャネルの横型絶縁ゲートバイポーラトランジスタを提供することにある。
【0013】
【課題を解決するための手段】
前記の目的を達成するために、第1導電形の半導体領域の表面層にそれぞれ離して選択的に形成された第2導電形のベース領域と、第2導電形のコレクタ領域と、前記ベース領域の表面層にそれぞれ形成された第1導電形の第1、第2エミッタ領域と、該第1、第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域上に絶縁膜を介してそれぞれ形成された第1、第2ゲート電極とを具備する横型絶縁ゲートバイポーラトランジスタにおいて、前記第1エミッタ領域が前記コレクタ領域と対向して隣接して配設され、前記第2エミッタ領域が前記第1エミッタ領域を挟んで前記コレクタ領域と反対側に配設され、前記第1、第2ゲート電極に同一のゲート電圧を印加したとき、前記第1エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成される第1チャネル領域のチャネル抵抗が、前記第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成される第2チャネル領域のチャネル抵抗より大きい構成とする。
【0014】
また、第1導電形の半導体領域の表面層にそれぞれ離して選択的に形成された第2導電形のベース領域と、第1導電形のバッファ領域と、前記ベース領域の表面層にそれぞれ形成された第1導電形の第1、第2エミッタ領域と、該第1、第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域上に絶縁膜を介してそれぞれ形成された第1、第2ゲート電極と、前記バッファ領域の表面層に形成された第2導電形のコレクタ領域とを具備する横型絶縁ゲートバイポーラトランジスタにおいて、前記第1エミッタ領域が前記バッファ領域と対向して隣接して配設され、前記第2エミッタ領域が前記第1エミッタ領域を挟んで前記バッファ領域と反対側に配設され、前記第1エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成された第1チャネル領域のチャネル抵抗が、前記第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成された第2チャネル領域のチャネル抵抗より大きい構成とする。
【0015】
また、前記第1チャネル領域の長さが前記第2チャネル領域の長さより長いとよい。
また、前記第1チャネル領域(チャネルが形成される領域)の不純物濃度が第2チャネル領域(チャネルが形成される領域)の不純物濃度より高いとよい。
また、第1エミッタ領域を島状に形成するとよい。
〔作用〕
マルチチャネルIGBTに対してコレクタ領域側に最接するチャネルのチャネル抵抗を他のチャネルよりも高くすることで、このチャネルからの電子の注入量を他のチャネルよりも少なくすることができる。その結果、コレクタ領域から注入された正孔が他のチャネルから注入される電子にクーロン力によって引き付けられ、コレクタ領域側に最接するチャネルに流れる正孔電流は少なくなる。つまり、このチャネル付近に正孔電流が集中することはなく、ラッチアップの発生を防止することができる。
【0016】
その結果、電流駆動能力の犠牲を抑え、かつラッチアップが発生しにくいマルチチャネルの横型IGBTを形成することができる。
【0017】
【発明の実施の形態】
以下の説明では従来技術で説明した図と同一部位には同一符号を記した。また第1導電形をn形とし、第2導電形をp形として説明したが逆にしても構わない。
図1は、この発明の第1実施例の横型絶縁ゲートバイポーラトランジスタの構成図であり、同図(a)は要部断面図、同図(b)は要部平面図である。同図(b)は同図(a)の半導体基板の主面表面の平面図で、X−X線で切断した断面図が同図(a)である。また、これらの図は図5(b)のD部に相当する箇所の図である。
【0018】
図1において、n形半導体基板1の表面層に選択的にp形ベース領域2を形成し、p形ベース領域2の表面層に2本の第1、第2n形エミッタ領域4a、4bを形成する。これらの第1、第2n形エミッタ領域4a、4bと重複するようにp形コンタクト領域3を形成する。p形ベース領域2と一定の距離を離してn形半導体基板1の表面層に選択的にn形バッファ領域9を形成し、そのn形バッファ領域9の表面層にp形コレクタ領域10を形成する。n形半導体基板1の内、n形バッファ領域9からp形ベース領域2までの領域がn形ドリフト領域1aになる。n形ドリフト領域1aと第1、第2n形エミッタ領域4a、4bに挟まれたp形ベース領域2の表面層に第1、第2チャネル領域A、Bを形成するために、ゲート酸化膜5a、5bを介してゲート電極6a、6bを配置する。
【0019】
また、第1、第2n形エミッタ領域4a、4bとp形コンタクト領域3に接触するエミッタ電極7と、p形コレクタ領域10に接触するコレクタ電極11とを形成する。エミッタ電極7はエミッタ端子Eに、ゲート電極6a、6bはゲート端子Gに、コレクタ電極11はコレクタ端子Cに接続する。
前記の第1、第2チャネル領域A、Bのチャネル長をそれぞれLchA、LchBとしたとき、LchA>LchBとする。また、第1、第2チャネル領域A、Bのチャネル幅Wは等しい。
このように、LchA>LchBとすることで、第1チャネル領域Aのチャネル抵抗を第2チャネル領域Bよりも高くすることができる。これによって、第1チャネル領域Aから供給される電子電流IeAを減少させ、この電子にクーロン力で引き寄せられて流れる正孔電流Ih1を減少させることができる。
【0020】
その結果、第1チャネル領域A付近のp形ベース領域2への正孔電流Ih1の集中を回避することができる。よって、第1チャネル領域A付近でのラッチアップの発生が抑えられる。
このように第1チャネル領域Aのチャネル抵抗を高くすると、IGBTとしての電流駆動能力は減少する。しかし、第1チャネル領域A(図7では完全に削除)を削除しないので、第1チャネル領域Aからの電流寄与分は存在する。したがって、図7のマルチチャネルの横型IGBTの場合と比べて、電流駆動能力の犠牲を抑えることができる。
【0021】
前記のLchBを5μm以下とした場合、LchAを10μm以下とするとよい。
尚、このマルチチャネルの横型IGBTのn形エミッタ領域を図5(a)の円弧部にも追加形成しても構わない。
図2は、この発明の第2実施例の横型絶縁ゲートバイポーラトランジスタの要部断面図である。
図6の従来のマルチチャネルの横型IGBTに対し、コレクタ領域と最接する第1チャネル領域Aにp形拡散領域2bを追加して、第1チャネル領域Aの不純物濃度(第1n形エミッタ領域4aとn形ドリフト領域1a(n形半導体基板1)に挟まれたp形ベース領域2の表面層の不純物濃度)を高めたものである。この拡散領域2bの追加により、第1チャネル領域Aの閾値電圧が第2チャネル領域Bよりも高くなり、結果としてチャネル抵抗を増加させることができる。そして、第1チャネル領域Aから供給される電子電流IeAが減少し、図1と同等の効果を得ることができる。
【0022】
尚、本実施例の場合ではLchAはLchBと同じでよい。また、追加する拡散領域2bの不純物濃度は、所望の閾値電圧に応じてイオン注入ドーズ量や熱処理時間で調整することができる。
図3は、この発明の第3実施例の横型絶縁ゲートバイポーラトランジスタの要部平面図である。
図6の従来のマルチチャネルの横型IGBTに対し、第1n形エミッタ領域4aを島状に複数個形成し、チャネル幅Wを減じてチャネル抵抗を上げた例である。
【0023】
正孔電流Ih1の一部(ロの正孔電流)は、第1n形エミッタ領域4aが形成されていないp形ベース領域2を流れるため、第1n形エミッタ領域4aの底部と接するp形ベース領域2およびp形コンタクト領域3に流れる正孔電流Ih1の内のイの正孔電流が少なくなり、この箇所で発生する電圧降下が小さくなるため、ラッチアップを防止することができる。尚、図3の斜線(ハッチング)で示した領域にのみゲート電極を形成しても構わない。
前記したように、マルチチャネルの横型IGBTに対してコレクタ領域側に最接する第1チャネル領域Aのチャネル抵抗を第2チャネル領域Bよりも高くすることで、この第1チャネル領域Aからの電子の注入量を第2チャネル領域Bからの注入量よりも少なくすることができる。その結果、コレクタ領域から注入された正孔が第2チャネル領域Bから注入される電子にクーロン力によって、より多く引き付けられるため、正孔電流がコレクタ領域側最接チャネル領域に集中することはない。よって、この第1チャネル領域A近傍でのラッチアップ発生を防止することができる。
【0024】
また、本発明のマルチチャネルの横型IGBTを製作する場合の半導体基板の形態には制約はない。即ち、単結晶基板、接合分離基板および誘電体分離基板などを用いて構わない。
【0025】
【発明の効果】
本発明によれば、マルチチャネルの横型IGBTに対してコレクタ領域側に最接するチャネル領域のチャネル抵抗を他のチャネル領域よりも高くすることにより、最接するチャネル領域近傍でのラッチアップ発生を防止することができる。これにより、オン電圧の増大(電流駆動能力の犠牲)を抑え、かつラッチアップが発生しにくいマルチチャネルの横型IGBTを製作することができる。
【図面の簡単な説明】
【図1】この発明の第1実施例の横型絶縁ゲートバイポーラトランジスタの構成図であり、(a)は要部断面図、(b)は要部平面図
【図2】この発明の第2実施例の横型絶縁ゲートバイポーラトランジスタの要部断面図
【図3】この発明の第3実施例の横型絶縁ゲートバイポーラトランジスタの要部平面図
【図4】従来の単一チャネルの横型IGBTにおける素子内部を流れる電流の経路も示した図
【図5】従来のマルチチャネルの横型IGBTの一般的な構成図であり、(a)は要部平面図、(b)は(a)のX−X線で切断した要部断面図
【図6】図5(b)のD部を示した要部断面図に電流経路を示した図
【図7】従来のマルチチャネルの横型IGBTの要部断面図
【符号の説明】
1 n形半導体基板
1a n形ドリフト領域
2 p形ベース領域
3 p形コンタクト領域
4a 第1n形エミッタ領域
4b 第2n形エミッタ領域
5a、5b ゲート絶縁膜
6a、6b ゲート電極
7 エミッタ電極
8 ゲート・エミッタ領域
9 n形バッファ領域
10 n形コレクタ領域
11 コレクタ電極
12 コレクタ領域
A 第1チャネル領域
B 第2チャネル領域
E エミッタ端子
G ゲート端子
C コレクタ端子
LchA 第1チャネル領域のチャネル長
LchB 第2チャネル領域のチャネル長
IhA 正孔電流(チャネルA成分)
IhB 正孔電流(チャネルB成分)
IeA 電子電流(チャネルA成分)
IeB 電子電流(チャネルB成分)
Ih1 正孔電流(クーロン力で引きつけられたチャネルA成分)
Ih2 正孔電流(クーロン力で引きつけられたチャネルB成分)
W チャネル幅
Claims (5)
- 第1導電形の半導体領域の表面層にそれぞれ離して選択的に形成された第2導電形のベース領域と、第2導電形のコレクタ領域と、前記ベース領域の表面層にそれぞれ形成された第1導電形の第1、第2エミッタ領域と、該第1、第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域上に絶縁膜を介してそれぞれ形成された第1、第2ゲート電極とを具備する横型絶縁ゲートバイポーラトランジスタにおいて、
前記第1エミッタ領域が前記コレクタ領域と対向して隣接して配設され、前記第2エミッタ領域が前記第1エミッタ領域を挟んで前記コレクタ領域と反対側に配設され、前記第1、第2ゲート電極に同一のゲート電圧を印加したとき、前記第1エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成される第1チャネル領域のチャネル抵抗が、前記第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成される第2チャネル領域のチャネル抵抗より大きいことを特徴とする横型絶縁ゲートバイポーラトランジスタ。 - 第1導電形の半導体領域の表面層にそれぞれ離して選択的に形成された第2導電形のベース領域と、第1導電形のバッファ領域と、前記ベース領域の表面層にそれぞれ形成された第1導電形の第1、第2エミッタ領域と、該第1、第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域上に絶縁膜を介してそれぞれ形成された第1、第2ゲート電極と、前記バッファ領域の表面層に形成された第2導電形のコレクタ領域とを具備する横型絶縁ゲートバイポーラトランジスタにおいて、
前記第1エミッタ領域が前記バッファ領域と対向して隣接して配設され、前記第2エミッタ領域が前記第1エミッタ領域を挟んで前記バッファ領域と反対側に配設され、前記第1エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成された第1チャネル領域のチャネル抵抗が、前記第2エミッタ領域と前記半導体領域に挟まれた前記ベース領域の表面に形成された第2チャネル領域のチャネル抵抗より大きいことを特徴とする横型絶縁ゲートバイポーラトランジスタ。 - 前記第1チャネル領域の長さが、前記第2チャネル領域の長さより長いことを特徴とする請求項1または2に記載の横型絶縁ゲートバイポーラトランジスタ。
- 前記第1チャネル領域の不純物濃度が、第2チャネル領域の不純物濃度より高いことを特徴とする請求項1〜3のいずれか一項に記載の横型絶縁ゲートバイポーラトランジスタ。
- 第1エミッタ領域を島状に形成することを特徴とする請求項1〜4のいずれか一項に記載の横型絶縁ゲートバイポーラトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003179199A JP4407172B2 (ja) | 2003-06-24 | 2003-06-24 | 横型絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003179199A JP4407172B2 (ja) | 2003-06-24 | 2003-06-24 | 横型絶縁ゲートバイポーラトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005019505A true JP2005019505A (ja) | 2005-01-20 |
JP4407172B2 JP4407172B2 (ja) | 2010-02-03 |
Family
ID=34180588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003179199A Expired - Fee Related JP4407172B2 (ja) | 2003-06-24 | 2003-06-24 | 横型絶縁ゲートバイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4407172B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010238839A (ja) * | 2009-03-31 | 2010-10-21 | Hitachi Ltd | 横型絶縁ゲートバイポーラトランジスタおよびその製造方法 |
JP2011014557A (ja) * | 2009-06-30 | 2011-01-20 | Hitachi Ltd | 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置 |
-
2003
- 2003-06-24 JP JP2003179199A patent/JP4407172B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010238839A (ja) * | 2009-03-31 | 2010-10-21 | Hitachi Ltd | 横型絶縁ゲートバイポーラトランジスタおよびその製造方法 |
JP2011014557A (ja) * | 2009-06-30 | 2011-01-20 | Hitachi Ltd | 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4407172B2 (ja) | 2010-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3927111B2 (ja) | 電力用半導体装置 | |
US6303410B1 (en) | Methods of forming power semiconductor devices having T-shaped gate electrodes | |
US9082648B2 (en) | Vertical insulated-gate turn-off device having a planar gate | |
JPH10209432A (ja) | 半導体デバイスの改良 | |
JP2000228519A (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
JP2008186921A (ja) | 半導体装置 | |
JP2010177629A (ja) | 半導体装置 | |
US6169299B1 (en) | Semiconductor device | |
JP4415767B2 (ja) | 絶縁ゲート型半導体素子、及びその製造方法 | |
US5336907A (en) | MOS gate controlled thyristor having improved turn on/turn off characteristics | |
JP2001168324A (ja) | 半導体装置 | |
JP4864637B2 (ja) | 電力用半導体装置 | |
JP4407172B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
US11955546B2 (en) | Semiconductor device and method for controlling same | |
JP5292157B2 (ja) | 横型絶縁ゲートバイポーラトランジスタおよびその製造方法 | |
JP4920367B2 (ja) | 電力用半導体装置 | |
JP2000311998A (ja) | 絶縁ゲートターンオフサイリスタ | |
JP2022143556A (ja) | 半導体装置 | |
JPH11195784A (ja) | 絶縁ゲート形半導体素子 | |
JP2004103980A (ja) | 半導体装置 | |
JPH06177371A (ja) | 半導体装置 | |
JP2001144293A (ja) | 半導体装置 | |
JP3277701B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
JP2009071082A (ja) | 半導体装置 | |
JPH09129863A (ja) | エミッタ・スイッチ・サイリスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051017 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080306 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091020 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091102 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4407172 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |