JP2005019473A

JP2005019473A - Semiconductor device and its manufacturing method

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Publication number: JP2005019473A
Application number: JP2003178567A
Authority: JP
Inventors: Hiroshi Takahashi; 洋高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-06-23
Filing date: 2003-06-23
Publication date: 2005-01-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can be increased in operating speed by reducing the capacity formed of semiconductor regions and a gate electrode, and to provide a method of manufacturing the device. <P>SOLUTION: In the semiconductor device, a first groove 14 is formed into a substrate 10 and first insulating films 16 are formed to fill up the vicinities of the side walls of the groove 14. At the central part of the groove 14, a second groove is formed so that its bottom section may be exposed and a gate insulating film 22 is formed in the bottom of the second groove. Then a gate electrode 24 is formed on the gate insulating film 22. In the vicinities of the side walls of the first groove 14, in addition, at least parts of the first insulating films 16 are removed until the bottom of the groove 14 is exposed, and the semiconductor regions 26 are formed in the exposed bottom of the groove 14. In the groove 14, moreover, a second insulating film 28 is formed to bury the exposed bottom of the groove 14 and source and drain regions 30 are formed which are demarcated by the first groove 14 in the substrate 10, and respectively connected electrically to the semiconductor regions 26. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型トランジスタ構造（以下、ＭＯＳトランジスタ、とも称する）を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化および高速度化に伴い、ＭＯＳトランジスタのゲート電極の幅は、より細く加工することが求められている。たとえば、９０ｎｍノードといわれる世代においては７０ｎｍ程度、６５ｎｍノードといわれる世代においては３０〜４０ｎｍ程度のゲート幅になりつつある。
また、ゲート幅によって電流量を制御することには限界があるため、ゲート電極とソース・ドレイン領域との容量を低減することも検討されている。
【０００３】
さらに、ソース・ドレイン領域の抵抗を低くする方法として、シリコン基板上にコバルトやニッケルといった金属層を形成し、熱処理によってシリサイド化する工程が一般的になりつつある。ゲート電極も、シリサイド化することによって抵抗値を下げる効果が著しく大きい。一方で、シリサイド化された領域からの金属原子の突き抜けによる接合リーク電流を抑制するために、ソース・ドレイン領域の深さは、シリサイド化された領域の膜厚のばらつきマージンよりも十分深く取らねばならない。
【０００４】
図７は、従来の技術にかかる半導体装置の構造を示した概略断面図である。基板にゲート絶縁膜およびゲート電極が形成され、ソース・ドレイン領域１３０が、基板１１０表面から選択的にエピタキシャル成長させたシリコン層内に形成されている。また、ゲート電極の側面に絶縁膜などからなるサイドウォールが形成されている。図７のような構造をエレベートソース・ドレイン構造とも称する。
【０００５】
図８は、従来の技術にかかる半導体装置の構造を示した概略断面図である。基板にソース・ドレイン領域を区分する溝が形成され、溝の表面にゲート絶縁膜が形成され、ゲート絶縁膜の上面にゲート電極が形成されている。上記の構造によれば、ソース・ドレイン領域を体積を増やすことなく、エレベートソース・ドレイン構造と同様な性能を得ることができる。
【０００６】
上記のような従来の半導体装置の製造方法として、基板に形成された第１の溝の側壁に、絶縁材料からなるサイドウォールを形成し、第１の溝の底面に第２の溝を形成し、第２の溝の底面にゲート絶縁膜を形成し、第１および第２の溝を埋め込むようにゲート電極を形成する方法が知られている（たとえば、特許文献１参照）。
【０００７】
【特許文献１】
特開２００２−３４３９６３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置においては、プロセスの煩雑さや、形成された半導体素子の性能面などにおいて様々な問題があった。
たとえば、図７に示すような構造においては、ソース・ドレイン領域１３０の形成領域にのみ選択的にシリコン層を形成しなければならない。そのため、不完全なエピタキシャル成長による結晶欠陥の発生や、不要な領域へのシリコン層の形成など、プロセスの制御が難しい。
一方、図８に示すような構造においては、溝１１４に形成されたゲート電極１２４の側壁にも広い範囲にわたりゲート絶縁膜１２２が形成され、容量が大きくなる。また、ゲート電極の深さがソース・ドレイン領域よりも深いと、ゲート電極のエッジ部に反転しない領域が形成される可能性もある。
【０００９】
さらに、上記の溝にサイドウォールを形成する方法においても、抵抗が増加しないように溝の底部に拡張ソース・ドレイン領域を形成し、形成した拡張ソース・ドレイン領域を貫通するようにゲート電極を形成する。このとき、抵抗が増大しないような拡張ソース・ドレイン領域の厚さを貫通させると、ゲート電極の側壁周辺に拡張ソース・ドレイン領域が存在し、ゲート電極の寸法によっては許容できないレベルの容量の増加を生じる可能性がある。たとえば、２０ｎｍ程度の拡張ソース・ドレイン領域を貫通するゲート電極を形成すると、ゲート電極の片側で２０ｎｍ、両側で４０ｎｍ程度の重なりが増える。これは、ゲート長が３０ｎｍ以下の半導体素子においては、許容できないレベルの容量の増加となる。
また、堀り込み量のばらつきにより生じる拡張ソース・ドレイン間のショートを防止するために、拡張ソース・ドレイン領域を貫通し、さらに十分な堀り込み量を追加して、マージンを確保しなければならない。その結果、ゲート電極の実効長も増加することになり、十分な高速化を図ることができない可能性が考えられる。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にする半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置の製造方法は、基板に第１の溝を形成する工程と、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成する工程と、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する工程と、前記第２の溝の底部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する工程と、露出した前記第１の溝の底部に半導体領域を形成する工程と、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成する工程と、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する工程とを含む。
【００１２】
上記の本発明の半導体装置の製造方法においては、基板に第１の溝を形成し、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成し、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する。前記第２の溝の底部にゲート絶縁膜を形成し、前記ゲート絶縁膜の上面にゲート電極を形成し、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する。露出した前記第１の溝の底部に半導体領域を形成し、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成し、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する。
【００１３】
また、上記目的を達成するため、上記の本発明の半導体装置、基板に第１の溝を形成する工程と、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成する工程と、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する工程と、前記第２の溝の底部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する工程と、露出した前記第１の溝の底部に半導体領域を形成する工程と、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成する工程と、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する工程とを含む工程によって形成された半導体装置である。
【００１４】
上記の本発明の半導体装置においては、第１の溝の中央部にゲート絶縁膜およびゲート電極を形成し、第１の溝の底部の側壁近傍にソース・ドレイン領域と電気的に接続する半導体領域を形成する工程により製造がなされたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。本発明における半導体装置は、本発明の半導体装置の製造方法によって形成されたものである。
〔第１の実施形態〕
図１は、本実施形態にかかる半導体装置を模式的に示した概略断面図である。
基板１０の表層にソース・ドレイン領域３０が形成され、ソース・ドレイン領域３０は、第１の溝１４により区分されている。第１の溝１４の中央底部の上面において、ゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にゲート電極２４が形成されている。ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込むように第２の絶縁膜２８が形成されている。また、第１の溝１４の底部の側壁近傍、少なくともゲート絶縁膜が形成された領域を除く第１の溝の底部の表層において、活性領域３０よりも薄い不純物濃度の半導体領域２６が形成されている。
【００１６】
図２〜５は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図２（ａ）に示すように、必要に応じてｐ型の基板１０の所定の領域に不純物を導入し、ｎウェル領域およびｐウェル領域を形成した後に、基板１０上にＳｉＮ膜１２を１２０ｎｍ程度形成する。次に、第１の溝１４を形成するために、ＳｉＮ膜１２の一部を除去する。ＳｉＮ膜１２をマスクとして、基板１０を加工し、１００ｎｍ程度の第１の溝１４を形成する。第１の溝１４を形成後、チャネルのイオン注入やポケット領域の形成などに相当するイオン注入を行い、トランジスタの閾値電圧を所定の値に制御する。
【００１７】
また、ウェル領域を形成する前に、必要に応じて、ｐ型の基板１０にシャロートレンチなどの素子分離を形成してもよい。たとえば、図示は省略するが、基板にＳｉＯ_２膜などからなるパッド酸化膜を５ｎｍ程度形成し、酸化膜の上面にＳｉＮ膜などの絶縁膜を１２０ｎｍ程度形成する。所定の領域の絶縁膜を除去し、絶縁膜をマスクとして基板に素子分離用の溝を形成する。溝の深さは、たとえば、３００ｎｍ程度とする。形成された溝に酸化膜を埋め込み、化学的機械研磨（Ｃｈｅｍｉｃａｌ−ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、以下ＣＭＰとも称する）法などにより平坦化する。この工程を行ったときは、素子分離のマスクとして用いたＳｉＮ膜を、第１の溝を形成するためのマスクとして使用してもよい。
【００１８】
次に、図２（ｂ）に示すように、第１の溝１４が形成された基板１０の上面に化学的気相成長（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ、以下、ＣＶＤとも称する）法などによりＳｉＯ_２膜などからなる第１の絶縁膜１６を第１の溝１４を埋め込むように形成する。第１の絶縁膜１６の膜厚は、たとえば、４０ｎｍ程度とする。また、第１の絶縁膜１６は、基板１０や、基板１０の上面に形成され、溝を形成するマスクとして用いたＳｉＮ膜、および後に形成されるゲート電極およびゲート絶縁膜に対し、選択的に除去することのできる膜であれば特に限定されない。
このとき、第１の絶縁膜１６の側壁における堆積レートが、表面における堆積レートの７割程度であるとする。その結果、上記のような約４０ｎｍ程度の第１の絶縁膜１６が形成され、側壁の片側において３０ｎｍ程度、溝全体で６０ｎｍ程度、第１の溝１４が狭くなる。
【００１９】
次に、図３（ｃ）に示すように、第１の絶縁膜１６をドライエッチングなどによりエッチバックする。その結果、基板１０上に形成された第１の絶縁膜１６を除去する。同時に、第１の溝１４の中央部において、底部が露出するように第１の絶縁膜１６を除去し、第２の溝２０を形成する。このとき、上記のように、第１の絶縁膜１６によって第１の溝１４は全体で６０ｎｍ程度狭くなっている。このため、１００ｎｍ程度の第１の溝１４の幅は、第２の溝２０においては４０ｎｍ程度に加工される。第２の溝は、上記の例に限定されず、後に形成されるゲート電極が所定の形状になるように形成される。
【００２０】
次に、図３（ｄ）に示すように、第２の溝２０の底部の上面にゲート絶縁膜２２を形成し、その後、ゲート絶縁膜２２の上面にゲート電極２４を形成する。たとえば、ゲート絶縁膜２２として、酸化膜の実効膜厚が１ｎｍ程度になるようにＳｉＯＮ膜を形成し、その後、ゲート電極２４として、ポリシリコンを第２の溝２０を埋め込むように形成する。その後、必要に応じてＣＭＰなどにより平坦化を行う。本実施形態においては、基板１０上には第１の溝１４を形成するためにマスクとして用いたＳｉＮ膜１２が形成されているので、ゲート電極２４の上面は基板１０の上面よりも高くなる。
ここで、同一の基板に複数の素子を形成するとき、ゲート絶縁膜２２の膜厚を各素子によって作り分ける場合もある。そのときは、図２（ａ）〜図３（ｄ）の工程において他の素子上にレジスト膜などのマスクを形成し、各素子ごとに行うこともできる。あるいは、図３（ｃ）までの工程を同時に行い、第２の溝２０を形成した状態で他の素子をレジスト膜などのマスクを形成し、ゲート絶縁膜を作り分けてもよい。
【００２１】
次に、図４（ｅ）に示すように、第１の溝１４の側壁近傍の第１の絶縁膜１６をエッチングなどにより底部が露出するまで除去する。本実施形態においては、第１の絶縁膜１６をすべて除去する。その結果、第１の溝１４にはゲート電極２４およびゲート絶縁膜２２が残る。ここで、ゲート電極２４の側壁に第１の絶縁膜１６が多少残っていてもよい。
【００２２】
次に、図４（ｆ）に示すように、露出された第１の溝１４の側壁近傍の底部に不純物を導入し、ゲート電極２４をマスクとして自己整合的に半導体領域２６を形成する。たとえば、形成される半導体領域２６の深さを２０〜３０ｎｍ程度にする。半導体装置として、ｎＭＯＳを形成するときには、Ａｓを１ｋｅＶ、１×１０^１５ｃｍ^−２程度、ｐＭＯＳを形成するときには、ＢＦ_２を１．５ｅＶ、１×１０^１５ｃｍ^−２程度でイオン注入法などにより不純物を導入する。本実施形態においては、ｐ型基板を用いているので、Ａｓを導入する。
【００２３】
その後、必要に応じて半導体領域２６を活性化させるために、加熱を行う。この加熱工程により、半導体領域２６は図４（ｆ）中の破線に示すようにわずかに拡散する。この活性化工程は、後に形成するソース・ドレイン領域の活性化と同時に行ってもよい。
【００２４】
次に、ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込み、基板１０とゲート電極２４を絶縁するように第２の絶縁膜２８を形成する。第２の絶縁膜２８としては、たとえば、ＣＶＤ法などにより、ＳｉＯ_２膜あるいはＳｉＮ膜などを形成する。その後、たとえばエッチバックを行い、不要な領域の第２の絶縁膜２８およびマスクとして用いたＳｉＮ膜１２を除去する。第２の絶縁膜２８はゲート絶縁膜２２と比較して厚く形成されるので、ソース・ドレイン領域とゲート電極２４との間の容量には特に影響を与えない。
【００２５】
その後、基板１０の表面から不純物を導入し、第１の溝１４の底部の側壁近傍に形成された半導体領域２６とそれぞれ接続するソース・ドレイン領域３０を形成する。たとえば、ソース・ドレイン領域３０の深さを１５０ｎｍ程度とするためには、ｎＭＯＳを形成する場合において、Ｐ^＋を１０ｋｅＶ、３×１０^１５ｃｍ^−２程度、ｐＭＯＳを形成する場合において、Ｂ^＋を３ｋｅＶ、５×１０^１５ｃｍ^−２程度でイオン注入を行う。本実施形態においては、ｐ型基板１０にｎＭＯＳを形成するために、Ｐ^＋を導入し、ソース・ドレイン領域３０を形成する。その後、基板１０を加熱し、形成したソース・ドレイン領域３０を活性化する。上記の半導体領域２６の活性化を同時に行ってもよい。その結果、図１に示すような半導体装置を形成する。
【００２６】
本実施形態にかかる半導体装置の製造方法においては、第１の溝１４に形成された第１の絶縁膜１６を除去し、露出した第１の溝１４の側壁近傍の底部に半導体領域２６を形成する。これにより、ソース・ドレイン領域３０と電気的に接続された半導体領域２６と、ゲート電極２４とが、ゲート絶縁膜を介して隣り合う領域を最小限に抑制し、形成される容量を低減することができる。その結果、トランジスタのスイッチング素子を高速化することが可能になる。また、ソース・ドレイン領域を素子の体積を増やすことなく深く形成することができる。
ここで、ゲート電極２４の側壁には、ゲート絶縁膜２２と比較して厚い第２の絶縁膜２８を形成するので、ソース・ドレイン領域３０とゲート電極２４との間の容量には特に影響を与えない。また、第１の絶縁膜１６上にマスクとなるレジスト膜などを形成し、第１の溝１４の側壁に隣接する第１の絶縁膜１６の一部を除去することもできる。
【００２７】
〔第２の実施形態〕
次に、第２の実施形態について、図面を参照して説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図５は、本実施形態にかかる半導体装置を模式的に示した概略断面図である。
基板１０の表層にソース・ドレイン領域３０が形成され、ソース・ドレイン領域３０は、第１の溝１４により区分されている。第１の溝１４の中央底部の上面において、ゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にゲート電極２４が形成されている。ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込むように第２の絶縁膜２８が形成されている。また、第１の溝１４の底部の側壁近傍、少なくともゲート絶縁膜が形成された領域を除く第１の溝の底部の表層において、活性領域３０よりも薄い不純物濃度の半導体領域２６が形成されている。
【００２８】
図６〜８は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図６（ａ）に示すように、必要に応じてｐ型の基板１０上にＳｉＮ膜１２を１２０ｎｍ程度形成する。次に、第１の溝１４を形成するために、ＳｉＮ膜１２の一部を除去する。ＳｉＮ膜１２をマスクとして、基板１０を加工し、１００ｎｍ程度の第１の溝１４を形成する。第１の溝１４を形成後、チャネルのイオン注入やポケット領域の形成などに相当するイオン注入を行い、トランジスタの閾値電圧を所定の値に制御する。
【００２９】
次に、第１の溝１４が形成された基板１０の上面にＣＶＤ法などにより、第１の絶縁膜１６として、エッチング比の異なる第３の絶縁膜１７および第４の絶縁膜１８を形成する。たとえば、第３の絶縁膜１７としてＳｉＯ_２膜を３０ｎｍ程度、第４の絶縁膜１８としてＳｉＮ膜を１０ｎｍ程度形成する。また、第３の絶縁膜１７および第４の絶縁膜１８は、基板１０などに対し、選択的に除去することのできる膜であれば特に限定されない。
【００３０】
次に、図６（ｂ）に示すように、第３の絶縁膜１７および第４の絶縁膜１８をドライエッチングなどによりエッチバックする。その結果、基板１０上に形成された第３および第４の絶縁膜１７，１８を除去するとともに、第１の溝１４の中央部において底部が露出するように所定の領域の第３および第４の絶縁膜１７，１８を除去し、第２の溝２０を形成する。第２の溝２０は、後に形成されるゲート電極が所定の形状になるように形成される。
次に、第２の溝２０の底部の上面にゲート絶縁膜２２を形成し、その後、ゲート絶縁膜２２の上面にゲート電極２４を形成する。
【００３１】
次に、図７（ｃ）に示すように、第１の溝１４の側壁近傍に形成された第３の絶縁膜１７をエッチングなどにより底部が露出するまで除去する。その結果、第４の絶縁膜１８および第３の絶縁膜１７の一部は、ゲート電極のサイドウォールとして残る。
【００３２】
次に、図７（ｄ）に示すように、露出された第１の溝１４の底部に不純物を導入し、半導体領域２６を形成する。たとえば、形成される半導体領域２６の深さを２０〜３０ｎｍ程度にする。その結果、第１の溝１４の底部に選択的に半導体領域２６を形成することができる。
ここで、必要に応じて、加熱をおこない半導体領域２６を活性化させる。半導体領域２６は第４の絶縁膜１８およびゲート電極２４をマスク自己整合的に形成されているので、拡散前の状態においてはゲート絶縁膜と隣接しないように形成される。この状態で加熱拡散を行うと、図中の破線に示すようにゲート絶縁膜と隣接する領域を第１の実施形態よりも低減し、半導体領域２６を形成することができる。これは、加熱拡散量を制御する、あるいは拡散量を予め見積もり、それを考慮にいれて第１の溝の底部の露出する領域を決定することにより、容易に調整することができる。
半導体領域２６の活性化は、この時点で行わず、後の工程においてソース・ドレイン領域の活性化と同時に行ってもよい。
【００３３】
次に、図８（ｅ）に示すように、基板１０の上面に形成されたＳｉＮ膜１２などを除去するとともに、ゲート電極２４の側壁に形成された第４の絶縁膜１８および第３の絶縁膜１７の一部を、たとえば、ウェットエッチングなどにより除去する。
【００３４】
次に、図８（ｆ）に示すように、ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込み、基板１０とゲート電極２４を絶縁するように第２の絶縁膜２８を形成する。その後、エッチバックを行い、不要な領域の第２の絶縁膜２８を除去する。第２の絶縁膜２８はゲート絶縁膜２２と比較して厚く形成されるので、ソース・ドレイン領域とゲート電極２４との間の容量には特に影響を与えない。
【００３５】
その後、基板１０の表面から不純物を導入し、第１の溝１４の底部の側壁近傍に形成された半導体領域２６とそれぞれ接続するソース・ドレイン領域３０を形成する。その後、基板１０を加熱し、形成したソース・ドレイン領域３０を活性化する。上記の半導体領域２６の活性化を同時に行ってもよい。その結果、図５に示すような半導体装置を形成する。
【００３６】
本実施形態にかかる半導体装置の製造方法においては、第１の溝１４の側壁部近傍の第３の絶縁膜１７を除去し、露出した第１の溝１４の底部の側壁近傍に半導体領域２６を形成する。これにより、ソース・ドレイン領域３０と電気的に接続された半導体領域２６とゲート絶縁膜２２との隣り合う領域を最小限に抑制し、形成される容量を低減することができる。その結果、トランジスタのスイッチング素子を高速化することが可能になる。
また、ゲート電極２４の側壁には、ゲート絶縁膜２２と比較して厚い第２の絶縁膜２８を形成するので、ソース・ドレイン領域３０とゲート電極２４との間の容量には特に影響を与えない。
さらに、第１の溝１４に形成されたゲート電極２４および第４の絶縁膜１８をマスクとして半導体領域２６を形成することにより、ゲート絶縁膜２２と半導体領域２６とが隣り合う領域を低減することができる。これにより、短チャネル効果を低減できる。
【００３７】
〔第３の実施形態〕
次に、第３の実施形態について、図面を参照して説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図９は、本実施形態にかかる半導体装置の一部を模式的に示した概略断面図である。
実質的に、上記の実施形態にかかる半導体装置と同様であるが、ソース・ドレイン領域３０の表層およびゲート電極２４の表層にシリサイド３２，３４が形成されている。また、ソース・ドレイン領域３０と基板１０との接合部は第１の溝１４の底部よりも深くなるように形成されている。
上記の構成においても、第１の溝１４の底部の側壁近傍にはソース・ドレイン領域３０と接続するように半導体領域２６が形成されている。
【００３８】
本実施形態にかかる半導体装置は実質的に上記の実施形態と同様に製造することができる。
たとえば、図６（ａ）〜図８（ｆ）まで、上記の実施形態と同様の工程を行う。
その後、少なくともソース・ドレイン領域３０上にコバルト、チタン、ニッケルなどの金属膜を形成し、熱処理によってＳｉと反応させ、シリサイド３２を形成する。シリサイド３２はＳｉ膜上にのみ選択的に形成されるので、ＳｉＯ_２膜上の金属膜は、シリサイドとの薬品耐性の違いを利用して除去される。その結果、図９に示すような半導体装置が形成される。図９においては、ゲート電極２４の上面もシリサイド化されているが、ソース・ドレイン領域３０の上面のみがシリサイド化されていてもよい。
【００３９】
本実施形態の半導体装置の製造方法によれば、第１の溝１４の底部の側壁近傍にソース・ドレイン領域３０と接続するように半導体領域２６を形成し、ゲート電極２４およびソース・ドレイン領域３０の上面をシリサイド化する。その結果、半導体領域２６とゲート電極２４とにより形成される容量を低減するとともに、ゲート電極２４およびソース・ドレイン領域３０の抵抗を下げることができる。また、本実施形態の半導体装置の製造方法によれば、ソース・ドレイン領域３０およびゲート電極２４を形成する深さに制約がないため、シリサイド化するのに十分な深さに形成することができる。
【００４０】
〔第４の実施形態〕
次に、第４の実施形態について説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。実質的に、上記の実施形態にかかる半導体装置と同様であるが、ゲート絶縁膜２２がハフニウムシリコン酸化膜、酸化アルミ膜、および酸化タンタル膜などのＳｉＯ_２膜あるいはＳｉＯＮ膜よりも誘電率が高い材料で形成され、ゲート電極２４がタングステン膜などの金属膜により形成されている。ゲート絶縁膜２２を上記のような高誘電率を有する材料を用いて形成することにより、ＳｉＯ_２膜を用いたときに問題になるようなトンネル電流を防止することができる。また、ゲート電極２４を金属材料により形成することによって、ポリシリコンを用いたときに問題となるゲートの空乏化を防止できる。
上記の構成においても、ソース・ドレイン領域３０とゲート電極２４とはゲート絶縁膜２２を介して隣接せず、第１の溝１４の側壁近傍の底部にはソース・ドレイン領域３０と接続するように半導体領域２６が形成されている。
【００４１】
本実施形態にかかる半導体装置は実質的に上記の実施形態と同様に製造することができる。
たとえば、図６（ａ）に示すような、上記の実施形態と同様の工程を行う。
その後、図６（ｂ）に示す工程において、ゲート絶縁膜２２として上記のようなＳｉＯ_２膜あるいはＳｉＯＮ膜よりも誘電率の高い絶縁膜を第２の溝の中央部の底部上面に形成し、その上にゲート電極２４として金属膜を形成する。その後、ＣＭＰ法などにより平坦化する。その後、図７（ｃ）〜図８（ｆ）に示す工程にしたがって同様に形成し、高誘電率のゲート絶縁膜２２と金属材料からなるゲート電極２４を有する図５に示すような半導体装置を形成する。
【００４２】
本実施形態の半導体装置によれば、半導体領域２６とゲート電極２４とにより形成される容量を低減するとともに、トンネル電流およびゲートの空乏化を抑制できる。
従来、高誘電率を有する絶縁材料および金属材料は、エッチングなどにより適切な形状を得ることは困難であった。しかしながら、本実施形態によれば、ゲート絶縁膜２２およびゲート電極２４の形状は、第１の絶縁膜２８の中央部に形成された溝の形状によって決まるため、ＣＭＰの選択比があれば比較的容易に形成することができる。
【００４３】
本発明は上記の実施形態に限定されない。
たとえば、本実施形態においては、ｐ型基板を用いて形成したが、ｎ型基板を用いてもよい。また、基板上に素子分離領域により分離された素子を複数形成してもよい。その場合、形成するＭＯＳトランジスタに応じて所定の領域にウェル領域を形成する。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４４】
【発明の効果】
以上説明してきたように、本発明の半導体装置によれば、半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にすることができる。
また、半導体装置の製造方法によれば、半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にすることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図２】図２は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図２（ａ）は第１の工程を示し、図２（ｂ）は第２の工程を示す。
【図３】図３は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｃ）は第３の工程を示し、図３（ｄ）は第４の工程を示す。
【図４】図４は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｅ）は第５の工程を示し、図４（ｆ）は、第６の工程を示す。
【図５】図５は、本発明の第２の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図６】図６は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ａ）は第１の工程を示し、図６（ｂ）は第２の工程を示す。
【図７】図７は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図７（ｃ）は第３の工程を示し、図７（ｄ）は第４の工程を示す。
【図８】図８は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図８（ｅ）は第５の工程を示し、図８（ｆ）は、第６の工程を示す。
【図９】図９は、本発明の第３の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１０】図１０は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１１】図１１は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【符号の説明】
１０…基板、１２…ＳｉＮ膜、１４…第１の溝、１６…第１の絶縁膜、１７…第３の絶縁膜、１８…第４の絶縁膜、２０…第２の溝、２２…ゲート絶縁膜、２４…ゲート電極、２６…半導体領域、２８…第２の絶縁膜、３０…ソース・ドレイン領域、３２、３４…シリサイド、１１０…基板、１１４…溝、１２２…ゲート絶縁膜、１２４…ゲート電極、１２８…サイドウォール、１３０…ソース・ドレイン領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a MOS (Metal-Oxide-Silicon) type transistor structure (hereinafter also referred to as a MOS transistor) and a manufacturing method thereof.
[0002]
[Prior art]
Along with the higher integration and higher speed of semiconductor devices, the width of the gate electrode of a MOS transistor is required to be made thinner. For example, the gate width is becoming about 70 nm in the generation called 90 nm node and about 30 to 40 nm in the generation called 65 nm node.
In addition, since there is a limit in controlling the amount of current depending on the gate width, it has been studied to reduce the capacitance between the gate electrode and the source / drain regions.
[0003]
Furthermore, as a method for reducing the resistance of the source / drain regions, a process of forming a metal layer such as cobalt or nickel on a silicon substrate and silicidizing by heat treatment is becoming common. The effect of lowering the resistance value by siliciding the gate electrode is also remarkably large. On the other hand, in order to suppress the junction leakage current due to the penetration of metal atoms from the silicided region, the depth of the source / drain region must be sufficiently deeper than the variation margin of the film thickness of the silicided region. Don't be.
[0004]
FIG. 7 is a schematic sectional view showing the structure of a conventional semiconductor device. A gate insulating film and a gate electrode are formed on the substrate, and source / drain regions 130 are formed in a silicon layer that is selectively epitaxially grown from the surface of the substrate 110. A side wall made of an insulating film or the like is formed on the side surface of the gate electrode. The structure as shown in FIG. 7 is also referred to as an elevated source / drain structure.
[0005]
FIG. 8 is a schematic cross-sectional view showing the structure of a conventional semiconductor device. A groove for dividing the source / drain region is formed in the substrate, a gate insulating film is formed on the surface of the groove, and a gate electrode is formed on the upper surface of the gate insulating film. According to the above structure, the same performance as the elevated source / drain structure can be obtained without increasing the volume of the source / drain region.
[0006]
As a conventional method for manufacturing a semiconductor device as described above, a side wall made of an insulating material is formed on the side wall of the first groove formed in the substrate, and a second groove is formed on the bottom surface of the first groove. A method is known in which a gate insulating film is formed on the bottom surface of the second groove, and a gate electrode is formed so as to fill the first and second grooves (see, for example, Patent Document 1).
[0007]
[Patent Document 1]
JP 2002-343963 A
[0008]
[Problems to be solved by the invention]
However, the conventional semiconductor device as described above has various problems in terms of process complexity and performance of the formed semiconductor elements.
For example, in the structure shown in FIG. 7, a silicon layer must be selectively formed only in the source / drain region 130 formation region. Therefore, it is difficult to control processes such as generation of crystal defects due to incomplete epitaxial growth and formation of silicon layers in unnecessary regions.
On the other hand, in the structure shown in FIG. 8, the gate insulating film 122 is formed over a wide range on the side wall of the gate electrode 124 formed in the trench 114, and the capacitance increases. In addition, when the depth of the gate electrode is deeper than that of the source / drain regions, there is a possibility that a region that is not inverted is formed at the edge portion of the gate electrode.
[0009]
Further, in the method of forming the sidewall in the groove, an extended source / drain region is formed at the bottom of the groove so that the resistance is not increased, and a gate electrode is formed so as to penetrate the formed extended source / drain region. To do. At this time, if the thickness of the extended source / drain region that does not increase the resistance is penetrated, the extended source / drain region exists around the side wall of the gate electrode, and the capacitance increases to an unacceptable level depending on the dimensions of the gate electrode. May occur. For example, when a gate electrode penetrating an extended source / drain region of about 20 nm is formed, an overlap of about 20 nm on one side and about 40 nm on both sides of the gate electrode increases. This is an unacceptable increase in capacitance in a semiconductor element having a gate length of 30 nm or less.
In addition, in order to prevent a short circuit between the extended source and drain due to variations in the amount of digging, a sufficient margin must be secured by penetrating the extended source / drain region and adding a sufficient amount of digging. Don't be. As a result, the effective length of the gate electrode also increases, and there is a possibility that sufficient speedup cannot be achieved.
[0010]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor device capable of reducing the capacitance formed by the semiconductor region and the gate electrode and increasing the speed, and a method for manufacturing the same. It is in.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the method of manufacturing a semiconductor device according to the present invention includes a step of forming a first groove in a substrate, and a first insulating film so as to bury at least the vicinity of the side wall of the first groove. Forming the second groove so that the bottom of the first groove is exposed at the center of the first groove, and forming a gate insulating film on the bottom of the second groove. Forming a gate electrode on an upper surface of the gate insulating film; and at least part of the first insulating film in a vicinity of a side wall of the first groove; Removing until exposed, forming a semiconductor region at the bottom of the exposed first groove, and forming a second insulating film in the first groove so as to fill the exposed bottom. The substrate is partitioned by the first groove, and the half Each and body region and forming a source-drain region electrically connected.
[0012]
In the semiconductor device manufacturing method of the present invention, the first groove is formed in the substrate, the first insulating film is formed so as to fill at least the vicinity of the side wall of the first groove, and the first groove is formed. The second groove is formed so that the bottom of the first groove is exposed at the center of the first groove. Forming a gate insulating film on the bottom of the second groove, forming a gate electrode on the upper surface of the gate insulating film, and at least part of the first insulating film in the vicinity of the sidewall of the first groove; Remove until the bottom of the first groove is exposed. A semiconductor region is formed at the bottom of the exposed first groove, a second insulating film is formed in the first groove so as to bury the exposed bottom, and the substrate is partitioned by the first groove. Then, source / drain regions electrically connected to the semiconductor region are formed.
[0013]
In order to achieve the above object, the step of forming the first groove in the semiconductor device and substrate of the present invention, and the first insulating film is formed so as to fill at least the vicinity of the side wall of the first groove. Forming a second groove so that a bottom portion of the first groove is exposed at a central portion of the first groove; and forming a gate insulating film on a bottom portion of the second groove. A step of forming a gate electrode on an upper surface of the gate insulating film; and a bottom portion of the first groove exposing at least a part of the first insulating film in a vicinity of a side wall of the first groove. Removing the step, forming a semiconductor region in the exposed bottom of the first trench, forming a second insulating film in the first trench so as to embed the exposed bottom, and A semiconductor region partitioned by the first groove; When a respective semiconductor device formed by a process comprising the step of forming the source and drain regions electrically connected.
[0014]
In the semiconductor device according to the present invention, the gate insulating film and the gate electrode are formed in the central portion of the first groove, and the semiconductor region is electrically connected to the source / drain region in the vicinity of the side wall at the bottom of the first groove. Manufacturing is performed by the process of forming.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. The semiconductor device according to the present invention is formed by the method for manufacturing a semiconductor device according to the present invention.
[First Embodiment]
FIG. 1 is a schematic cross-sectional view schematically showing the semiconductor device according to the present embodiment.
Source / drain regions 30 are formed in the surface layer of the substrate 10, and the source / drain regions 30 are separated by the first grooves 14. A gate insulating film 22 is formed on the upper surface of the center bottom of the first trench 14, and a gate electrode 24 is formed on the gate insulating film 22. A second insulating film 28 is formed so as to fill the first trench 14 in which the gate electrode 24 and the gate insulating film 22 are formed. Also, a semiconductor region 26 having an impurity concentration lower than that of the active region 30 is formed in the vicinity of the side wall of the bottom of the first trench 14 and at least in the surface layer of the bottom of the first trench excluding the region where the gate insulating film is formed. Yes.
[0016]
2 to 5 are schematic cross-sectional views sequentially showing main steps of the method for manufacturing the semiconductor device according to the present embodiment.
First, as shown in FIG. 2A, impurities are introduced into a predetermined region of the p-type substrate 10 as necessary to form an n-well region and a p-well region, and then an SiN film 12 is formed on the substrate 10. About 120 nm. Next, a part of the SiN film 12 is removed to form the first groove 14. Using the SiN film 12 as a mask, the substrate 10 is processed to form a first groove 14 of about 100 nm. After the first groove 14 is formed, ion implantation corresponding to channel ion implantation or pocket region formation is performed to control the threshold voltage of the transistor to a predetermined value.
[0017]
In addition, before forming the well region, element isolation such as a shallow trench may be formed in the p-type substrate 10 as necessary. For example, although illustration is omitted, the substrate is made of SiO. ₂ A pad oxide film made of a film or the like is formed with a thickness of about 5 nm, and an insulating film such as a SiN film is formed on the top surface of the oxide film with a thickness of about 120 nm. An insulating film in a predetermined region is removed, and a groove for element isolation is formed in the substrate using the insulating film as a mask. The depth of the groove is about 300 nm, for example. An oxide film is embedded in the formed trench and planarized by a chemical-mechanical polishing (hereinafter also referred to as CMP) method or the like. When this step is performed, the SiN film used as the element isolation mask may be used as a mask for forming the first groove.
[0018]
Next, as shown in FIG. 2B, SiO 2 is formed on the upper surface of the substrate 10 on which the first groove 14 is formed by a chemical vapor deposition (hereinafter also referred to as CVD) method or the like. ₂ A first insulating film 16 made of a film or the like is formed so as to fill the first trench 14. The film thickness of the first insulating film 16 is, for example, about 40 nm. The first insulating film 16 is selectively formed with respect to the substrate 10, the SiN film that is formed on the upper surface of the substrate 10 and used as a mask for forming a groove, and the gate electrode and the gate insulating film that are formed later. The film is not particularly limited as long as it can be removed.
At this time, it is assumed that the deposition rate on the side wall of the first insulating film 16 is about 70% of the deposition rate on the surface. As a result, the first insulating film 16 having a thickness of about 40 nm as described above is formed, and the first groove 14 is narrowed by about 30 nm on one side of the side wall and about 60 nm by the whole groove.
[0019]
Next, as shown in FIG. 3C, the first insulating film 16 is etched back by dry etching or the like. As a result, the first insulating film 16 formed on the substrate 10 is removed. At the same time, the first insulating film 16 is removed so that the bottom is exposed at the center of the first groove 14, thereby forming the second groove 20. At this time, as described above, the first trench 14 is narrowed by about 60 nm as a whole by the first insulating film 16. For this reason, the width of the first groove 14 of about 100 nm is processed to about 40 nm in the second groove 20. The second groove is not limited to the above example, and is formed so that a gate electrode to be formed later has a predetermined shape.
[0020]
Next, as illustrated in FIG. 3D, the gate insulating film 22 is formed on the upper surface of the bottom of the second groove 20, and then the gate electrode 24 is formed on the upper surface of the gate insulating film 22. For example, a SiON film is formed as the gate insulating film 22 so that the effective thickness of the oxide film is about 1 nm, and then polysilicon is formed as the gate electrode 24 so as to fill the second trench 20. Thereafter, planarization is performed by CMP or the like as necessary. In the present embodiment, since the SiN film 12 used as a mask for forming the first groove 14 is formed on the substrate 10, the upper surface of the gate electrode 24 is higher than the upper surface of the substrate 10.
Here, when a plurality of elements are formed on the same substrate, the gate insulating film 22 may have a different thickness depending on each element. In that case, a mask such as a resist film may be formed on another element in the steps of FIGS. 2A to 3D, and the process may be performed for each element. Alternatively, the steps up to FIG. 3C may be performed simultaneously, and a mask such as a resist film may be formed on another element while the second groove 20 is formed, and the gate insulating film may be formed separately.
[0021]
Next, as shown in FIG. 4E, the first insulating film 16 near the side wall of the first groove 14 is removed by etching or the like until the bottom is exposed. In the present embodiment, all of the first insulating film 16 is removed. As a result, the gate electrode 24 and the gate insulating film 22 remain in the first trench 14. Here, the first insulating film 16 may remain somewhat on the side wall of the gate electrode 24.
[0022]
Next, as shown in FIG. 4F, impurities are introduced into the bottom of the exposed first trench 14 in the vicinity of the side wall, and the semiconductor region 26 is formed in a self-aligned manner using the gate electrode 24 as a mask. For example, the depth of the formed semiconductor region 26 is set to about 20 to 30 nm. When an nMOS is formed as a semiconductor device, As is 1 keV, 1 × 10 ¹⁵ cm ^-2 When forming a pMOS, BF ₂ 1.5 eV, 1 × 10 ¹⁵ cm ^-2 Impurities are introduced by an ion implantation method or the like. In this embodiment, since a p-type substrate is used, As is introduced.
[0023]
Thereafter, heating is performed to activate the semiconductor region 26 as necessary. By this heating process, the semiconductor region 26 is slightly diffused as shown by a broken line in FIG. This activation step may be performed simultaneously with activation of a source / drain region to be formed later.
[0024]
Next, the first groove 14 in which the gate electrode 24 and the gate insulating film 22 are formed is embedded, and a second insulating film 28 is formed so as to insulate the substrate 10 from the gate electrode 24. As the second insulating film 28, for example, a CVD method or the like is used. ₂ A film or a SiN film is formed. Thereafter, for example, etch back is performed to remove the second insulating film 28 in an unnecessary region and the SiN film 12 used as a mask. Since the second insulating film 28 is formed thicker than the gate insulating film 22, it does not particularly affect the capacitance between the source / drain regions and the gate electrode 24.
[0025]
Thereafter, impurities are introduced from the surface of the substrate 10 to form source / drain regions 30 respectively connected to the semiconductor region 26 formed in the vicinity of the side wall at the bottom of the first groove 14. For example, in order to set the depth of the source / drain region 30 to about 150 nm, when forming an nMOS, P ⁺ 10 keV, 3 × 10 ¹⁵ cm ^-2 In the case of forming a pMOS, ⁺ 3 keV, 5 × 10 ¹⁵ cm ^-2 Ion implantation is performed at a degree. In this embodiment, in order to form an nMOS on the p-type substrate 10, P ⁺ Then, the source / drain region 30 is formed. Thereafter, the substrate 10 is heated to activate the formed source / drain regions 30. The semiconductor region 26 may be activated at the same time. As a result, a semiconductor device as shown in FIG. 1 is formed.
[0026]
In the semiconductor device manufacturing method according to the present embodiment, the first insulating film 16 formed in the first groove 14 is removed, and the semiconductor region 26 is formed at the bottom near the side wall of the exposed first groove 14. To do. As a result, the semiconductor region 26 electrically connected to the source / drain region 30 and the gate electrode 24 can minimize the region adjacent to the gate electrode 24 through the gate insulating film, thereby reducing the capacitance formed. Can do. As a result, the switching element of the transistor can be increased in speed. Further, the source / drain regions can be formed deeply without increasing the volume of the element.
Here, since the second insulating film 28 thicker than the gate insulating film 22 is formed on the side wall of the gate electrode 24, the capacitance between the source / drain region 30 and the gate electrode 24 is particularly affected. Don't give. Alternatively, a resist film or the like serving as a mask may be formed on the first insulating film 16 and a part of the first insulating film 16 adjacent to the side wall of the first groove 14 may be removed.
[0027]
[Second Embodiment]
Next, a second embodiment will be described with reference to the drawings. Here, the same parts as those in the above embodiment have the same numbers, the description thereof will be omitted, and only different parts will be described below.
FIG. 5 is a schematic cross-sectional view schematically showing the semiconductor device according to the present embodiment.
Source / drain regions 30 are formed in the surface layer of the substrate 10, and the source / drain regions 30 are separated by the first grooves 14. A gate insulating film 22 is formed on the upper surface of the center bottom of the first trench 14, and a gate electrode 24 is formed on the gate insulating film 22. A second insulating film 28 is formed so as to fill the first trench 14 in which the gate electrode 24 and the gate insulating film 22 are formed. In addition, a semiconductor region 26 having an impurity concentration lower than that of the active region 30 is formed in the vicinity of the side wall at the bottom of the first trench 14 and at least in the surface layer of the bottom of the first trench excluding the region where the gate insulating film is formed. Yes.
[0028]
6 to 8 are schematic cross-sectional views sequentially showing main steps of the method for manufacturing the semiconductor device according to this embodiment.
First, as shown in FIG. 6A, a SiN film 12 is formed to a thickness of about 120 nm on a p-type substrate 10 as necessary. Next, a part of the SiN film 12 is removed to form the first groove 14. Using the SiN film 12 as a mask, the substrate 10 is processed to form a first groove 14 of about 100 nm. After the first groove 14 is formed, ion implantation corresponding to channel ion implantation or pocket region formation is performed to control the threshold voltage of the transistor to a predetermined value.
[0029]
Next, the third insulating film 17 and the fourth insulating film 18 having different etching ratios are formed as the first insulating film 16 on the upper surface of the substrate 10 in which the first groove 14 is formed by the CVD method or the like. . For example, the third insulating film 17 is made of SiO. ₂ A film is formed with a thickness of about 30 nm, and a fourth insulating film 18 is formed with a SiN film of about 10 nm. The third insulating film 17 and the fourth insulating film 18 are not particularly limited as long as they can be selectively removed with respect to the substrate 10 and the like.
[0030]
Next, as shown in FIG. 6B, the third insulating film 17 and the fourth insulating film 18 are etched back by dry etching or the like. As a result, the third and fourth insulating films 17 and 18 formed on the substrate 10 are removed, and the third and fourth regions of the predetermined region are exposed so that the bottom is exposed at the center of the first groove 14. The insulating films 17 and 18 are removed, and the second groove 20 is formed. The second groove 20 is formed so that a gate electrode to be formed later has a predetermined shape.
Next, the gate insulating film 22 is formed on the upper surface of the bottom of the second trench 20, and then the gate electrode 24 is formed on the upper surface of the gate insulating film 22.
[0031]
Next, as shown in FIG. 7C, the third insulating film 17 formed near the side wall of the first groove 14 is removed by etching or the like until the bottom is exposed. As a result, a part of the fourth insulating film 18 and the third insulating film 17 remains as a sidewall of the gate electrode.
[0032]
Next, as shown in FIG. 7D, an impurity is introduced into the exposed bottom of the first groove 14 to form a semiconductor region 26. For example, the depth of the formed semiconductor region 26 is set to about 20 to 30 nm. As a result, the semiconductor region 26 can be selectively formed at the bottom of the first groove 14.
Here, if necessary, heating is performed to activate the semiconductor region 26. Since the semiconductor region 26 is formed in a mask self-aligned manner with respect to the fourth insulating film 18 and the gate electrode 24, it is formed so as not to be adjacent to the gate insulating film in a state before diffusion. When heat diffusion is performed in this state, the region adjacent to the gate insulating film can be reduced as compared with the first embodiment as shown by the broken line in the drawing, and the semiconductor region 26 can be formed. This can be easily adjusted by controlling the amount of heat diffusion or estimating the amount of diffusion in advance and taking into account it to determine the exposed region of the bottom of the first groove.
The activation of the semiconductor region 26 may not be performed at this time, but may be performed simultaneously with the activation of the source / drain regions in a later step.
[0033]
Next, as shown in FIG. 8E, the SiN film 12 and the like formed on the upper surface of the substrate 10 are removed, and the fourth insulating film 18 and the third insulation formed on the side wall of the gate electrode 24 are removed. A part of the film 17 is removed by, for example, wet etching.
[0034]
Next, as shown in FIG. 8F, the first insulating film 28 in which the gate electrode 24 and the gate insulating film 22 are formed is filled, and the second insulating film 28 is insulated from the substrate 10 and the gate electrode 24. Form. Thereafter, etch back is performed to remove the second insulating film 28 in unnecessary regions. Since the second insulating film 28 is formed thicker than the gate insulating film 22, it does not particularly affect the capacitance between the source / drain regions and the gate electrode 24.
[0035]
Thereafter, impurities are introduced from the surface of the substrate 10 to form source / drain regions 30 respectively connected to the semiconductor region 26 formed in the vicinity of the side wall at the bottom of the first groove 14. Thereafter, the substrate 10 is heated to activate the formed source / drain regions 30. The semiconductor region 26 may be activated at the same time. As a result, a semiconductor device as shown in FIG. 5 is formed.
[0036]
In the method of manufacturing the semiconductor device according to the present embodiment, the third insulating film 17 in the vicinity of the side wall of the first groove 14 is removed, and the semiconductor region 26 is formed in the vicinity of the exposed side wall of the bottom of the first groove 14. Form. As a result, the adjacent region between the semiconductor region 26 and the gate insulating film 22 electrically connected to the source / drain region 30 can be suppressed to a minimum, and the capacitance formed can be reduced. As a result, the switching element of the transistor can be increased in speed.
In addition, since the second insulating film 28 thicker than the gate insulating film 22 is formed on the side wall of the gate electrode 24, the capacitance between the source / drain region 30 and the gate electrode 24 is particularly affected. Absent.
Further, by forming the semiconductor region 26 using the gate electrode 24 and the fourth insulating film 18 formed in the first groove 14 as a mask, the region where the gate insulating film 22 and the semiconductor region 26 are adjacent to each other is reduced. Can do. Thereby, the short channel effect can be reduced.
[0037]
[Third Embodiment]
Next, a third embodiment will be described with reference to the drawings. Here, the same parts as those in the above embodiment have the same numbers, the description thereof will be omitted, and only different parts will be described below.
FIG. 9 is a schematic cross-sectional view schematically showing a part of the semiconductor device according to the present embodiment.
Substantially the same as in the semiconductor device according to the above embodiment, silicides 32 and 34 are formed on the surface layer of the source / drain region 30 and the surface layer of the gate electrode 24. The junction between the source / drain region 30 and the substrate 10 is formed deeper than the bottom of the first groove 14.
Also in the above configuration, the semiconductor region 26 is formed in the vicinity of the side wall at the bottom of the first groove 14 so as to be connected to the source / drain region 30.
[0038]
The semiconductor device according to this embodiment can be manufactured substantially in the same manner as the above-described embodiment.
For example, the same steps as in the above embodiment are performed from FIG. 6A to FIG.
Thereafter, a metal film of cobalt, titanium, nickel, or the like is formed on at least the source / drain region 30 and reacted with Si by heat treatment to form a silicide 32. Since the silicide 32 is selectively formed only on the Si film, SiO 2 ₂ The metal film on the film is removed by utilizing the difference in chemical resistance from the silicide. As a result, a semiconductor device as shown in FIG. 9 is formed. In FIG. 9, the upper surface of the gate electrode 24 is also silicided, but only the upper surface of the source / drain region 30 may be silicided.
[0039]
According to the manufacturing method of the semiconductor device of the present embodiment, the semiconductor region 26 is formed so as to be connected to the source / drain region 30 in the vicinity of the side wall at the bottom of the first trench 14, and The upper surface of the substrate is silicided. As a result, the capacitance formed by the semiconductor region 26 and the gate electrode 24 can be reduced, and the resistance of the gate electrode 24 and the source / drain region 30 can be lowered. Further, according to the method of manufacturing the semiconductor device of the present embodiment, the depth at which the source / drain regions 30 and the gate electrode 24 are formed is not limited, and can be formed to a depth sufficient for silicidation. .
[0040]
[Fourth Embodiment]
Next, a fourth embodiment will be described. Here, the same parts as those in the above embodiment have the same numbers, the description thereof will be omitted, and only different parts will be described below. Substantially the same as the semiconductor device according to the above embodiment, but the gate insulating film 22 is made of SiO such as hafnium silicon oxide film, aluminum oxide film, and tantalum oxide film ₂ The gate electrode 24 is formed of a metal film such as a tungsten film. By forming the gate insulating film 22 using a material having a high dielectric constant as described above, SiO 2 ₂ It is possible to prevent a tunnel current that causes a problem when a film is used. Further, by forming the gate electrode 24 from a metal material, it is possible to prevent the gate from becoming depleted when polysilicon is used.
Also in the above configuration, the source / drain region 30 and the gate electrode 24 are not adjacent to each other via the gate insulating film 22, and are connected to the source / drain region 30 at the bottom near the side wall of the first trench 14. A semiconductor region 26 is formed.
[0041]
The semiconductor device according to this embodiment can be manufactured substantially in the same manner as the above-described embodiment.
For example, the same process as in the above embodiment as shown in FIG.
After that, in the step shown in FIG. ₂ An insulating film having a dielectric constant higher than that of the film or the SiON film is formed on the upper surface of the bottom of the central portion of the second groove, and a metal film is formed thereon as the gate electrode 24. Thereafter, planarization is performed by a CMP method or the like. After that, the semiconductor device as shown in FIG. 5 having the high dielectric constant gate insulating film 22 and the gate electrode 24 made of a metal material is formed in the same manner according to the steps shown in FIGS. 7C to 8F. Form.
[0042]
According to the semiconductor device of the present embodiment, the capacitance formed by the semiconductor region 26 and the gate electrode 24 can be reduced, and tunnel current and gate depletion can be suppressed.
Conventionally, it has been difficult for insulating materials and metal materials having a high dielectric constant to obtain an appropriate shape by etching or the like. However, according to the present embodiment, the shapes of the gate insulating film 22 and the gate electrode 24 are determined by the shape of the groove formed in the central portion of the first insulating film 28. It can be formed easily.
[0043]
The present invention is not limited to the above embodiment.
For example, in this embodiment, the p-type substrate is used, but an n-type substrate may be used. A plurality of elements separated by the element isolation region may be formed on the substrate. In that case, a well region is formed in a predetermined region in accordance with the MOS transistor to be formed.
In addition, various modifications can be made without departing from the scope of the present invention.
[0044]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, it is possible to reduce the capacitance formed by the semiconductor region and the gate electrode and to increase the speed.
In addition, according to the method for manufacturing a semiconductor device, the capacitance formed by the semiconductor region and the gate electrode can be reduced, and the speed can be increased.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view schematically showing a part of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view sequentially showing main steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and FIG. 2 (a) shows the first step. FIG. 2B shows the second step.
FIG. 3 is a schematic cross-sectional view sequentially showing main steps of the method of manufacturing the semiconductor device according to the first embodiment of the present invention, and FIG. 3 (c) shows the third step. FIG. 3D shows the fourth step.
FIG. 4 is a schematic cross-sectional view sequentially showing main steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and FIG. 4 (e) shows the fifth step. FIG. 4 (f) shows the sixth step.
FIG. 5 is a schematic cross-sectional view schematically showing a part of a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view sequentially showing main steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention. FIG. 6 (a) shows the first step. FIG. 6B shows the second step.
FIG. 7 is a schematic cross-sectional view sequentially showing main steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention, and FIG. 7C shows a third step. FIG. 7 (d) shows the fourth step.
FIG. 8 is a schematic cross-sectional view sequentially showing main steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention, and FIG. 8 (e) shows a fifth step. FIG. 8 (f) shows the sixth step.
FIG. 9 is a schematic cross-sectional view schematically showing a part of a semiconductor device according to a third embodiment of the present invention.
FIG. 10 is a schematic cross-sectional view schematically showing a part of a conventional semiconductor device.
FIG. 11 is a schematic cross-sectional view schematically showing a part of a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Board | substrate, 12 ... SiN film | membrane, 14 ... 1st groove | channel, 16 ... 1st insulating film, 17 ... 3rd insulating film, 18 ... 4th insulating film, 20 ... 2nd groove | channel, 22 ... Gate Insulating film, 24 ... gate electrode, 26 ... semiconductor region, 28 ... second insulating film, 30 ... source / drain region, 32, 34 ... silicide, 110 ... substrate, 114 ... groove, 122 ... gate insulating film, 124 ... Gate electrode, 128 ... sidewall, 130 ... source / drain region

Claims

Forming a first groove in the substrate;
Forming a first insulating film so as to fill at least the vicinity of the side wall of the first groove;
Forming the second groove so that the bottom of the first groove is exposed at the center of the first groove;
Forming a gate insulating film at the bottom of the second trench;
Forming a gate electrode on the upper surface of the gate insulating film;
Removing at least a portion of the first insulating film in the vicinity of the side wall of the first groove until the bottom of the first groove is exposed;
Forming a semiconductor region at the bottom of the exposed first groove;
Forming a second insulating film so as to fill the exposed bottom in the first groove;
Forming a source / drain region which is partitioned by the first groove and electrically connected to the semiconductor region, respectively, on the substrate.

In the step of forming the first insulating film, a third insulating film and a fourth insulating film having different etching selectivity are formed as the first insulating film,
The method of manufacturing a semiconductor device according to claim 1, wherein in the step of removing at least a part of the first insulating film, the third insulating film formed in the vicinity of the side wall of the first groove is selectively removed. .

3. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of removing the fourth insulating film between the step of forming the semiconductor region and the step of forming the second insulating film.

2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of silicidizing an upper surface of the source / drain region after the step of forming the source / drain region.

The method of manufacturing a semiconductor device according to claim 1, further comprising a step of activating the semiconductor region after the step of forming the semiconductor region.

A step of forming an element isolation region in the substrate before the step of forming the first groove, and forming the first groove by using a mask used in the step of forming the element isolation region. The method of manufacturing a semiconductor device according to claim 1, wherein the method is used as a mask when performing the above.

Forming a first groove in the substrate; forming a first insulating film so as to bury at least the vicinity of the side wall of the first groove; and in the central portion of the first groove, the first groove Forming the second groove so that the bottom of the groove is exposed; forming a gate insulating film on the bottom of the second groove; and forming a gate electrode on the top surface of the gate insulating film; Removing at least a portion of the first insulating film in the vicinity of the side wall of the first groove until the bottom of the first groove is exposed, and a semiconductor is formed on the exposed bottom of the first groove. A step of forming a region, a step of forming a second insulating film so as to embed an exposed bottom portion in the first trench, and a region separated from the semiconductor region by the first trench, Source / drain regions are formed The semiconductor device formed by a process comprising the step.