JP2005175132A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、絶縁ゲート型電界効果トランジスタ(以下、MISFETと称す。)を含む半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including an insulated gate field effect transistor (hereinafter referred to as MISFET).
近年、MISFETを用いたLSI等の半導体装置の高性能化及び高集積化が進んでいる。これに伴い、MISFETのゲート寸法、素子分離領域の幅、配線の幅等、半導体基体における面方向の寸法の縮小だけでなく、ソース及びドレイン領域、或いはソース及びドレイン領域に使用されるコンタクト領域の接合深さ等、半導体基板における深さ方向の寸法も縮小することが必要となる。 In recent years, higher performance and higher integration of semiconductor devices such as LSI using MISFET have been advanced. Along with this, not only the reduction in dimensions in the surface direction of the semiconductor substrate, such as the gate size of the MISFET, the width of the element isolation region, the width of the wiring, etc. It is also necessary to reduce the depth dimension of the semiconductor substrate, such as the junction depth.
このため、比較的接合深さの浅いエクステンション領域をゲート絶縁膜直下のチャネル領域に隣接するように形成し、チャネル間の電気伝導に用いる。一方、ソース及びドレイン領域は、ゲート電極に側壁を形成した領域をマスクにし、エクステンション領域の一部に重ねるように半導体基板に形成される。また、ソース及びドレイン領域はコンタクト領域を介して配線と接続される。更に、エクステンション領域を形成する工程は通常、ソース及びドレイン領域を形成する工程よりも前に実施される(例えば、特許文献1参照。)。 For this reason, an extension region having a relatively shallow junction depth is formed so as to be adjacent to the channel region directly under the gate insulating film and used for electrical conduction between the channels. On the other hand, the source and drain regions are formed on the semiconductor substrate so as to overlap with a part of the extension region using a region in which the side wall is formed on the gate electrode as a mask. Further, the source and drain regions are connected to the wiring through the contact region. Further, the step of forming the extension region is usually performed before the step of forming the source and drain regions (see, for example, Patent Document 1).
従来のMISFETを用いたLSI等の半導体装置は、上述の方法によって高性能化及び高集積化が得られた。しかし、更なる高性能化及び高集積化のため、素子の微細化を進めていく上で、以下のような問題がある。 A conventional semiconductor device such as an LSI using a MISFET has been improved in performance and integration by the above-described method. However, there are the following problems in further miniaturization of elements for higher performance and higher integration.
即ち、従来のMISFET製造工程では、エクステンション領域を形成後、ソース及びドレイン領域を形成する。従って、ソース及びドレイン領域を形成する熱処理工程において、エクステンション領域も同じ条件によって熱処理される。 That is, in the conventional MISFET manufacturing process, after forming the extension region, the source and drain regions are formed. Therefore, in the heat treatment process for forming the source and drain regions, the extension regions are also heat treated under the same conditions.
高濃度の不純物注入を行ったソース及びドレイン領域は、配線と接続するコンタクト部での寄生抵抗(コンタクト抵抗)低減化、或いはゲート電極での空乏化を抑制するため、不純物拡散層における結晶回復及び導入された不純物の活性化率向上が必須である。従って、例えば、1000℃以上の比較的高温の熱工程が必要である。 The source and drain regions into which the high-concentration impurity is implanted are used for crystal recovery and impurity recovery in the impurity diffusion layer in order to reduce parasitic resistance (contact resistance) at the contact portion connected to the wiring or to suppress depletion at the gate electrode. It is essential to improve the activation rate of the introduced impurities. Therefore, for example, a relatively high temperature heat process of 1000 ° C. or higher is required.
例えば、低加速エネルギーによって、導電型を与える不純物である砒素或いは硼素をイオン注入し、比較的浅く形成されたエクステンション領域においても、前述の比較的高温の熱工程により不純物拡散層が深さ方向に広がる。このため、素子の微細化は妨げられ、その素子特性も劣化する。 For example, arsenic or boron, which is an impurity imparting conductivity type, is ion-implanted with low acceleration energy, and even in an extension region formed relatively shallow, the impurity diffusion layer is formed in the depth direction by the above-described relatively high temperature thermal process. spread. For this reason, miniaturization of the element is hindered, and the element characteristics are also deteriorated.
また、比較的高温での熱処理工程も含めてソース及びドレイン領域形成後、エクステンション領域の形成を行う方法についても検討されている。しかし、工程が複雑化し、また、ゲート電極の側壁形成加工の際に生じる基板表面のエッチング、ゲート絶縁膜の端部へのダメージ導入等の問題が発生する。
本発明は上記問題を解決するためになされたもので、基板表面のエッチング、ゲート絶縁膜の端部へのダメージ導入等の素子特性への悪影響を抑制し、かつ、接合深さが比較的浅いエクステンション領域を形成できる半導体装置の製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and suppresses adverse effects on device characteristics such as etching of the substrate surface and introduction of damage to the edge of the gate insulating film, and the junction depth is relatively shallow. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming an extension region.
上記の課題を解決するため、本発明の第1の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜を選択的に加工してゲート電極を形成する工程と、前記ゲート電極及び前記半導体基体上にライナ絶縁膜及び第1の側壁絶縁膜を積層して形成する工程と、前記ゲート電極の側周壁に形成された前記ライナ絶縁膜及び第1の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第1の側壁絶縁膜を選択的に加工する工程と、前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜直下の素子領域を挟むように前記素子領域の一領域に導電型を与える第1の不純物を導入し、ソース及びドレイン領域を形成する工程と、前記第1の側壁絶縁膜、及び前記第1の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、前記ゲート電極膜及びライナ絶縁膜をマスクに、前記ゲート電極及びライナ絶縁膜直下の素子領域を挟むように前記素子領域の一領域に前記第1の不純物と同じ導電型を与える第2の不純物を導入し、エクステンション領域を形成する工程とを有することを特徴とする。 In order to solve the above problems, a first aspect of the present invention is a method for manufacturing a semiconductor device, comprising: forming an element isolation region in a semiconductor substrate; and forming a gate insulating film in an element region surrounded by the element isolation region. A step of forming a gate electrode film on the gate insulating film, a step of selectively processing the gate electrode film to form a gate electrode, and a liner on the gate electrode and the semiconductor substrate. A step of stacking and forming an insulating film and a first sidewall insulating film; and the liner insulating film and the first sidewall insulating film so as to leave the liner insulating film and the first sidewall insulating film formed on the side peripheral wall of the gate electrode. A step of selectively processing one sidewall insulating film, and an element immediately below the gate electrode, the liner insulating film, and the first sidewall insulating film using the gate electrode, the liner insulating film, and the first sidewall insulating film as a mask. region A step of introducing a first impurity imparting a conductivity type into one region of the element region so as to sandwich the source region and forming a source region and a drain region; the first sidewall insulating film; the first sidewall insulating film; A step of selectively removing the liner insulating film existing between the semiconductor substrate and the element so as to sandwich an element region immediately below the gate electrode and the liner insulating film with the gate electrode film and the liner insulating film as a mask; And introducing a second impurity which gives the same conductivity type as the first impurity into one region to form an extension region.
また、本発明の第2の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜及びゲート電極膜を選択的に加工してゲート電極を形成する工程と、前記マスク絶縁膜及び前記半導体基体上にライナ絶縁膜及び第1の側壁絶縁膜を積層して形成する工程と、前記ゲート電極の側周壁に形成されたライナ絶縁膜及び第1の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第1の側壁絶縁膜を選択的に加工する工程と、前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜直下の素子領域を挟むように前記素子領域の一領域に導電型を与える第1の不純物を導入し、ソース及びドレイン領域を形成する工程と、前記第1の側壁絶縁膜、及び前記第1の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、前記ゲート電極膜及びライナ絶縁膜をマスクに、前記ゲート電極を挟むように前記半導体基体が露出した領域にシリコン膜を選択成長させる工程と、選択成長した前記シリコン膜及び前記シリコン膜の下層に存在する前記素子領域の一領域に第1の不純物と同じ導電型を与える第2の不純物を導入し、エクステンション領域を形成する工程とを有することを特徴とする。 According to a second aspect of the present invention, as a method for manufacturing a semiconductor device, a step of forming an element isolation region in a semiconductor substrate, a step of forming a gate insulating film in an element region surrounded by the element isolation region, Forming a gate electrode film on the gate insulating film; forming a mask insulating film on the gate electrode film; and selectively processing the mask insulating film and the gate electrode film to form a gate electrode. A step of stacking and forming a liner insulating film and a first sidewall insulating film on the mask insulating film and the semiconductor substrate; a liner insulating film and a first sidewall formed on a side peripheral wall of the gate electrode; Selectively processing the liner insulating film and the first sidewall insulating film so as to leave an insulating film; and using the gate electrode, the liner insulating film and the first sidewall insulating film as a mask, the gate electrode, La Introducing a first impurity imparting a conductivity type into one region of the element region so as to sandwich the element region immediately below the first insulating layer and the first sidewall insulating film, and forming a source and drain region; A step of selectively removing the side wall insulating film, the liner insulating film existing between the first side wall insulating film and the semiconductor substrate, and the gate electrode film and the liner insulating film as a mask. A step of selectively growing a silicon film in a region where the semiconductor substrate is exposed so as to sandwich the electrode; and the same as the first impurity in the region of the element region existing under the silicon film and the silicon film that has been selectively grown And introducing a second impurity imparting a conductivity type to form an extension region.
本発明によれば、ゲート電極の側周壁及びゲート絶縁膜端部をライナ絶縁膜で覆うことによって、製造工程において受けるゲート絶縁膜及び半導体基体の損傷を抑制でき、かつ、ソース及びドレイン領域形成の後にエクステンション領域を形成することによって、エクステンション領域の接合深さを比較的浅くできる。これによって、良好な素子特性を有する半導体装置の製造方法を提供することができる。 According to the present invention, by covering the side peripheral wall of the gate electrode and the edge of the gate insulating film with the liner insulating film, damage to the gate insulating film and the semiconductor substrate received in the manufacturing process can be suppressed, and the source and drain regions can be formed. By forming the extension region later, the junction depth of the extension region can be made relatively shallow. Thus, a method for manufacturing a semiconductor device having good element characteristics can be provided.
以下、図面を参照して本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図1(a)乃至図3(i)は本発明による半導体装置の製造方法の第1の実施例を工程順に示す断面図である。この第1の実施例は、本発明をCMOS回路構造のMISFETに適用した例である。 FIG. 1A to FIG. 3I are sectional views showing a first embodiment of a semiconductor device manufacturing method according to the present invention in the order of steps. In the first embodiment, the present invention is applied to a MISFET having a CMOS circuit structure.
先ず、図1(a)乃至図1(c)を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。 First, a manufacturing process for forming an element isolation region in a semiconductor substrate will be described with reference to FIGS.
図1(a)に示すように、半導体基体であるP型のシリコン基板10の表面領域に、第1の絶縁膜11及び第2の絶縁膜12を積層して形成する。第1の絶縁膜11として、例えばシリコン酸化膜、第2の絶縁膜12として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて、第2の絶縁膜12及び第1の絶縁膜11を選択的にエッチングし、マスクパターンを形成する。
As shown in FIG. 1A, a first
次に、第2の絶縁膜12及び第1の絶縁膜11をマスクにドライエッチング法を用いて、シリコン基板10をエッチングし、浅いトレンチ溝を形成する。更に、図1(b)に示すように、CVD法を用い、第3の絶縁膜13として例えばシリコン酸化膜を形成する。第3の絶縁膜13は溝に埋め込まれ、かつ、シリコン基板10の上にも堆積する。
Next, the
次に、CMP法及びエッチング法を用い、シリコン基板10の表面を平坦にしながら、シリコン基板10表面に形成された第3の絶縁膜13、並びにマスクとして用いた第2の絶縁膜12及び第1の絶縁膜11を除去する。
Next, the CMP method and the etching method are used to flatten the surface of the
図1(c)に示すように、第3の絶縁膜13が埋め込まれた浅いトレンチ溝の素子分離領域14が形成される。
As shown in FIG. 1C, a shallow trench isolation
続いて、シリコン基板10の表面に5nm程度のシリコン酸化膜(図示せず)を形成する。その後、シリコン基板10の素子分離領域14によって選択的に分離された素子領域のうち、PチャネルMISFET形成領域にはN型不純物として燐をイオン注入法で導入し、N型ウェル領域15aを形成する。一方、NチャネルMISFET形成領域にはP型不純物としてボロンをイオン注入法で導入し、P型ウェル領域15bを形成する。この時のドーズ量はそれぞれ1E12cm−2〜1E13cm−2程度である。その後、例えば、1,000〜1,100℃、急速加熱を施し、導入した不純物を活性化する。これによりCMOS回路構造におけるPチャネルMISFET及びNチャネルMISFETの領域が形成される。
Subsequently, a silicon oxide film (not shown) having a thickness of about 5 nm is formed on the surface of the
次に、図2(d)乃至図3(i)を用いて、ゲート構造を形成する製造工程について説明する。 Next, a manufacturing process for forming a gate structure will be described with reference to FIGS. 2 (d) to 3 (i).
先ず、図2(d)に示すように、シリコン基板10の表面を、熱酸化続いてプラズマ窒化することにより、ゲート絶縁膜16として膜厚1〜2nm程度の熱酸窒化膜を形成する。次に、LPCVD法を用い、ゲート電極膜17として多結晶シリコン膜を、例えば100nm程度形成する。
First, as shown in FIG. 2D, the surface of the
次に、図2(e)に示すように、リソグラフィ法、ドライエッチング法及びウェットエッチング法を用い、ゲート電極膜17及びゲート絶縁膜16を選択的にエッチングし、ゲート絶縁膜16及びゲート電極17aからなる積層構造を形成する。
Next, as shown in FIG. 2E, the
更に、図2(f)に示すように、ライナ絶縁膜18として2nm程度のシリコン窒化膜を、LPCVD法を用いて形成する。続いて、第1の側壁絶縁膜19として30nm程度のシリコン酸化膜を、LPCVD法を用いて形成する。
Further, as shown in FIG. 2F, a silicon nitride film having a thickness of about 2 nm is formed as the
続いて、RIE法による異方性エッチングを用いて、シリコン基板10及びゲート電極膜17の表面領域を選択的に除去し、図3(g)に示すように、第1の側壁絶縁膜19及びライナ絶縁膜18をゲート電極17aの側壁面に残存させる。
Subsequently, the surface regions of the
次に、ゲート電極17a、並びに第1の側壁絶縁膜19及びライナ絶縁膜18をマスクとしてイオン注入法によりソース及びドレイン領域20を形成する。即ち、N型ウェル領域15aにはP型不純物であるボロンを、P型ウェル領域15bにはN型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ1E15cm−2〜1E16cm−2程度である。その後、例えば、1,000℃、10秒程度の急速加熱を施し、導入した不純物を活性化する。
Next, source and drain
続いて、図3(h)に示すように、第1の側壁絶縁膜19をウェットエッチング等により除去した後、ドライエッチング法による異方性エッチングを行うことによってライナ絶縁膜18がゲート側壁に残存するように加工する。
Subsequently, as shown in FIG. 3H, after the first
更に、ゲート電極17a及びライナ絶縁膜18をマスクとしてイオン注入法によりエクステンション領域21を形成する。即ち、N型ウェル領域15aにはP型不純物であるボロンを、P型ウェル領域15bにはN型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ1E14cm−2〜1E15cm−2程度である。その後、例えば、900℃程度の急速加熱を施し、導入した不純物を活性化する。
Further, the
なお、ゲート電極17aを形成する際に、ゲート絶縁膜16を選択的に加工せず、エクステンション領域21を形成した後、ゲート電極17a及びライナ絶縁膜18をマスクとして選択的に加工する方法を用いても良い。
When forming the
次に、LPCVD法を用いて、シリコン酸化膜を30nm程度形成する。続いて、図3(i)に示すように、RIE法による異方性エッチングを用いて、シリコン基板10及びゲート電極17aの表面領域を選択的に除去し、ゲート電極17a及びライナ絶縁膜18の側壁面に第2の側壁絶縁膜19aを形成する。
Next, a silicon oxide film having a thickness of about 30 nm is formed by LPCVD. Subsequently, as shown in FIG. 3I, the surface regions of the
更に、スパッタ法を用いて、10nm程度のコバルト膜(図示せず)を形成する。その後、例えば窒素雰囲気中、500℃程度の熱処理を行う。この熱処理によってソース及びドレイン領域、エクステンション領域21、並びにゲート電極17aのシリコンとコバルト膜が反応し、コバルトシリサイド膜が形成される。続いて、ウェットエッチング法を用いて、未反応で残されたコバルト膜を除去する。次に、750℃程度の熱処理を行い、コバルトシリサイド膜を高抵抗のCoSi膜から低抵抗のCoSi2へ変化させ、CoSi2からなる金属シリサイド電極層22を形成する。
Further, a cobalt film (not shown) having a thickness of about 10 nm is formed by sputtering. Thereafter, for example, heat treatment is performed at about 500 ° C. in a nitrogen atmosphere. By this heat treatment, the silicon of the source and drain regions, the
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、CVD法を用い、シリコン基板10の全面に堆積した後、熱処理、CMP法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、NチャネルMISFETのゲート電極、ソース及びドレイン領域、PチャネルMISFETのゲート電極、ソース及びドレイン領域に接続するAl、Cu等の金属配線を形成する。
Thereafter, an interlayer insulating film made of a silicon oxide film (not shown) is deposited on the entire surface of the
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成する。更に、シリコン基板10の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第1の実施例を完成させる。
Further, a multilayer wiring structure is formed by repeatedly depositing an interlayer insulating film and forming a metal wiring as necessary. Further, the entire surface of the
本実施例によれば、ゲート電極17aの側壁部及びゲート絶縁膜端部をライナ絶縁膜18で覆うことによって、製造工程においてドライエッチング、イオン注入等によるゲート絶縁膜16、エクステンション領域21、並びにソース及びドレイン領域20への損傷を抑制できる。
According to the present embodiment, the side wall portion and the gate insulating film end portion of the
また、ライナ絶縁膜18としてシリコン窒化膜、第1の側壁絶縁膜19としてシリコン酸化膜を用いることによって、ゲート電極17aの周辺を加工する際に、エッチング選択比を大きくとれる等の利点を生ずる。
Further, by using a silicon nitride film as the
更に、ライナ絶縁膜18を5nm程度に薄く形成することにより、ゲート絶縁膜16の端部を保護し、かつ、エクステンション領域21の接合深さを比較的浅く制御可能になる。ライナ絶縁膜18の適切な厚さは素子寸法によるが、微細化された素子に適用するためには、2nm乃至10nm程度に抑える必要がある。即ち、ライナ絶縁膜18が厚くなると、エクステンション領域21の接合深さを浅く制御することが困難になる。
Further, by forming the
また、本実施例によれば、ソース及びドレイン領域20の形成後に、エクステンション領域21を形成することによって、エクステンション領域21の接合深さを比較的浅くできる。更に、エクステンション領域21形成における熱処理温度を、ソース及びドレイン領域20の形成における熱処理温度よりも低く抑えることによって、その効果を増すことができる。
Further, according to the present embodiment, by forming the
図4(a)乃至図7(k)は本発明による半導体装置の製造方法の第2の実施例を工程順に示す断面図である。この第2の実施例は、第1の実施例と同様に、本発明をCMOS回路構造のMISFETに適用した例である。また、第1の実施例との違いは、エクステンション領域に選択成長シリコン膜を適用した工程を有することである。 FIGS. 4A to 7K are cross-sectional views showing a second embodiment of the semiconductor device manufacturing method according to the present invention in the order of steps. As in the first embodiment, the second embodiment is an example in which the present invention is applied to a MISFET having a CMOS circuit structure. Also, the difference from the first embodiment is that it has a step of applying a selectively grown silicon film to the extension region.
先ず、図4(a)乃至図4(c)を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。 First, a manufacturing process for forming an element isolation region in a semiconductor substrate will be described with reference to FIGS.
図4(a)に示すように、半導体基体であるP型のシリコン基板10の表面領域に、第1の絶縁膜11及び第2の絶縁膜12を積層して形成する。第1の絶縁膜11として、例えばシリコン酸化膜、第2の絶縁膜12として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて、第2の絶縁膜12及び第1の絶縁膜11を選択的にエッチングし、マスクパターンを形成する。
As shown in FIG. 4A, a first insulating
次に、第2の絶縁膜12及び第1の絶縁膜11をマスクにドライエッチング法を用いて、シリコン基板10をエッチングし、浅いトレンチ溝を形成する。更に、図4(b)に示すように、CVD法を用い、第3の絶縁膜13として例えばシリコン酸化膜を形成する。第3の絶縁膜13は溝に埋め込まれ、かつ、シリコン基板10の上にも堆積する。
Next, the
次に、CMP法及びエッチング法を用い、シリコン基板10の表面を平坦にしながら、シリコン基板10表面に形成された第3の絶縁膜13、並びにマスクとして用いた第2の絶縁膜12及び第1の絶縁膜11を除去する。
Next, the CMP method and the etching method are used to flatten the surface of the
図4(c)に示すように、第3の絶縁膜13が埋め込まれた浅いトレンチ溝の素子分離領域14が形成される。
As shown in FIG. 4C, a shallow trench isolation
続いて、シリコン基板10の表面に5nm程度のシリコン酸化膜(図示せず)を形成する。その後、シリコン基板10の素子分離領域14によって選択的に分離された素子領域のうち、PチャネルMISFET形成領域にはN型不純物として燐をイオン注入法で導入し、N型ウェル領域15aを形成する。一方、NチャネルMISFET形成領域にはP型不純物としてボロンをイオン注入法で導入し、P型ウェル領域15bを形成する。この時のドーズ量はそれぞれ1E12cm−2〜1E13cm−2程度である。その後、例えば、1,000〜1,100℃程度の急速加熱を施し、導入した不純物を活性化する。これによりCMOS回路構造におけるPチャネルMISFET及びNチャネルMISFETの領域が形成される。
Subsequently, a silicon oxide film (not shown) having a thickness of about 5 nm is formed on the surface of the
次に、図5(d)乃至図6(i)を用いて、ゲート構造を形成する製造工程について説明する。 Next, a manufacturing process for forming the gate structure will be described with reference to FIGS.
先ず、図5(d)に示すように、シリコン基板10の表面を、熱酸化続いてプラズマ窒化することにより、ゲート絶縁膜16として膜厚1〜2nm程度の熱酸窒化膜を形成する。次に、LPCVD法を用い、ゲート電極膜17として多結晶シリコン膜を、例えば80nm程度形成する。また、PチャネルMISFET領域には例えばボロンを、NチャネルMISFET領域には例えば砒素を、それぞれイオン注入法等を用いて1E15cm−2〜1E16cm−2程度ドーピングする。更に、マスク絶縁膜17bとしてLPCVD法を用い、20nm程度のシリコン窒化膜を形成する。
First, as shown in FIG. 5D, a thermal oxynitride film having a thickness of about 1 to 2 nm is formed as the
次に、図5(e)に示すように、リソグラフィ法、ドライエッチング法及びウェットエッチング法を用い、マスク絶縁膜17b、ゲート電極膜17及びゲート絶縁膜16を選択的にエッチングし、ゲート絶縁膜16、ゲート電極17a及びマスク絶縁膜17bからなる積層構造を形成する。
Next, as shown in FIG. 5E, the
更に、図5(f)に示すように、ライナ絶縁膜18として5nm程度のシリコン窒化膜を、LPCVD法を用いて形成する。続いて、第1の側壁絶縁膜19として30nm程度のシリコン酸化膜を、LPCVD法を用いて形成する。
Further, as shown in FIG. 5F, a silicon nitride film of about 5 nm is formed as the
続いて、RIE法による異方性エッチングを用いて、シリコン基板10及びマスク絶縁膜17bの表面領域を選択的に除去し、第1の側壁絶縁膜19及びライナ絶縁膜18をゲート電極17aの側壁面に残存させる。
Subsequently, the surface regions of the
次に、ゲート電極17a、並びに第1の側壁絶縁膜19及びライナ絶縁膜18をマスクとしてイオン注入法によりソース及びドレイン領域20を形成する。即ち、N型ウェル領域15aにはP型不純物であるボロンを、P型ウェル領域15bにはN型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ1E15cm−2〜1E16cm−2程度である。その後、例えば、1,000℃程度の急速加熱を施し、導入した不純物を活性化する。
Next, source and drain
続いて、図6(g)に示すように、第1の側壁絶縁膜19をウェットエッチング法により除去し、次にドライエッチング法を用いた異方性エッチングを行うことにより、ライナ絶縁膜18を選択的に除去して、ライナ絶縁膜18を側壁に残存させる。
Subsequently, as shown in FIG. 6G, the first
次に、LPCVDによる選択成長法を用いて、シリコン基板10の表面が露出された領域だけに、10nm程度の選択成長シリコン膜23を形成する。ゲート電極17aの上にはマスク絶縁膜17bが形成されているため、シリコン膜は成長しない。
Next, a selective
更に、図6(h)に示すように、ゲート電極17a及びライナ絶縁膜18をマスクとしてイオン注入法によりエクステンション領域21を形成する。即ち、N型ウェル領域15aにはP型不純物であるボロンを、P型ウェル領域15bにはN型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ1E14cm−2〜1E15cm−2程度である。その後、例えば、900℃程度の急速加熱を施し、導入した不純物を活性化する。
Further, as shown in FIG. 6H, an
次に、LPCVD法を用いて、シリコン酸化膜を30nm程度形成する。続いて、図6(i)に示すように、RIE法による異方性エッチングを用いて、選択成長シリコン膜23及びマスク絶縁膜17bの表面領域を選択的に除去し、ゲート電極17及びライナ絶縁膜18の側壁面に第2の側壁絶縁膜19aを形成する。
Next, a silicon oxide film having a thickness of about 30 nm is formed by LPCVD. Subsequently, as shown in FIG. 6I, the surface regions of the selectively grown
続いて、図7(j)に示すように、ウェットエッチング法を用いて、ゲート電極17aの上のマスク絶縁膜17bを選択的に除去する。
Subsequently, as shown in FIG. 7J, the
更に、スパッタ法を用いて、10nm程度のコバルト膜(図示せず)を形成する。その後、例えば窒素雰囲気中、500℃程度の熱処理を行う。この熱処理によってソース及びドレイン領域、エクステンション領域21、並びにゲート電極17aのシリコンとコバルト膜が反応し、コバルトシリサイド膜が形成される。続いて、ウェットエッチング法を用いて、未反応で残されたコバルト膜を除去する。次に、750℃程度の熱処理を行い、コバルトシリサイド膜を高抵抗のCoSi膜から低抵抗のCoSi2膜へ変化させ、図7(k)に示すように、CoSi2からなる金属シリサイド電極層22を形成する。
Further, a cobalt film (not shown) having a thickness of about 10 nm is formed by sputtering. Thereafter, for example, heat treatment is performed at about 500 ° C. in a nitrogen atmosphere. By this heat treatment, the silicon of the source and drain regions, the
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、CVD法を用い、シリコン基板10の全面に堆積した後、熱処理、CMP法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、NチャネルMISFETのゲート電極、ソース及びドレイン領域、PチャネルMISFETのゲート電極、ソース及びドレイン領域に接続するAl、Cu等の金属配線を形成する。
Thereafter, an interlayer insulating film made of a silicon oxide film (not shown) is deposited on the entire surface of the
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成する。更に、シリコン基板10の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第2の実施例を完成させる。
Further, a multilayer wiring structure is formed by repeatedly depositing an interlayer insulating film and forming a metal wiring as necessary. Further, the entire surface of the
本実施例によれば、ゲート電極17aの側壁部及びゲート絶縁膜端部をライナ絶縁膜18で覆うことによって、製造工程においてドライエッチング、イオン注入等によるゲート絶縁膜16、エクステンション領域21、並びにソース及びドレイン領域20への損傷を抑制できる。
According to the present embodiment, the side wall portion and the gate insulating film end portion of the
また、ライナ絶縁膜18としてシリコン窒化膜、第1の側壁絶縁膜19としてシリコン酸化膜を用いることによって、ゲート電極17aの周辺を加工する際に、エッチング選択比を大きくとれる等の利点を生ずる。
Further, by using a silicon nitride film as the
更に、ライナ絶縁膜18を5nm程度に薄く形成することにより、ゲート絶縁膜16の端部を保護し、かつ、エクステンション領域21の接合深さを比較的浅く制御可能になる。ライナ絶縁膜18の適切な厚さは素子寸法によるが、微細化された素子に適用するためには、2nm乃至10nm程度に抑える必要がある。即ち、ライナ絶縁膜18が厚くなると、エクステンション領域21の接合深さを浅く制御することが困難になる。
Further, by forming the
また、本実施例によれば、ソース及びドレイン領域20の形成後に、エクステンション領域21を形成することによって、エクステンション領域21の接合深さを比較的浅くできる。更に本実施例では、エクステンション領域21の形成方法として、選択成長シリコン膜23を設けることにより、更に、エクステンション領域21の接合深さを浅くできる。加えて、エクステンション領域21形成における熱処理温度を、ソース及びドレイン領域20の形成における熱処理温度よりも低く抑えることによって、その効果を増すことができる。
Further, according to the present embodiment, by forming the
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
ライナ絶縁膜、第1の側壁絶縁膜及び第2の側壁絶縁膜としてシリコン窒化膜、シリコン酸化膜以外にも、シリコン窒化膜とシリコン酸化膜の混合膜等を用いても良い。 In addition to the silicon nitride film and the silicon oxide film, a mixed film of a silicon nitride film and a silicon oxide film may be used as the liner insulating film, the first sidewall insulating film, and the second sidewall insulating film.
また、ライナ絶縁膜がシリコン酸化膜であり、かつ、第1の側壁絶縁膜がシリコン窒化膜であることを特徴とする半導体装置の製造方法であっても良い。 Further, a method of manufacturing a semiconductor device, wherein the liner insulating film is a silicon oxide film and the first sidewall insulating film is a silicon nitride film, may be used.
更に、ライナ絶縁膜の厚さが2nm乃至10nmであることを特徴とする半導体装置の製造方法であっても良い。 Furthermore, the semiconductor device manufacturing method may be characterized in that the thickness of the liner insulating film is 2 nm to 10 nm.
金属シリサイド層はコバルトシリサイド、以外にもニッケル、タングステン、チタン、モリブデン、タンタル、パラジウム、白金、ニオブ等のシリサイドでも良い。 In addition to cobalt silicide, the metal silicide layer may be silicide of nickel, tungsten, titanium, molybdenum, tantalum, palladium, platinum, niobium, or the like.
また、金属シリサイド層における金属とシリコンとの組成比も、例えば、コバルトシリサイド膜の場合、CoSi2とは限らない。他の金属シリサイドにおいても同様である。 Also, the composition ratio of metal to silicon in the metal silicide layer is not necessarily CoSi 2 in the case of a cobalt silicide film, for example. The same applies to other metal silicides.
また、ゲート絶縁膜はシリコン酸窒化膜以外に、シリコン酸化膜、シリコン窒化膜、或いはシリコン酸化膜とシリコン窒化膜との積層膜でも良い。また、金属酸化膜としてチタン酸化膜、ハフニウム酸化膜等の金属系の酸化膜を単独で、或いは積層構造にして組合せて使用できることは勿論である。 In addition to the silicon oxynitride film, the gate insulating film may be a silicon oxide film, a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film. Needless to say, a metal oxide film such as a titanium oxide film or a hafnium oxide film can be used alone or in combination in a laminated structure.
半導体基体としてはシリコン基板に限らず、GaAs基板等のIII―V族半導体基板、SOI基板等の絶縁性を有する基板でも同様な効果が得られる。 The semiconductor substrate is not limited to a silicon substrate, but a similar effect can be obtained with a III-V semiconductor substrate such as a GaAs substrate, or an insulating substrate such as an SOI substrate.
10 シリコン基板
11 第1の絶縁膜
12 第2の絶縁膜
13 第3の絶縁膜
14 素子分離領域
15a N型ウェル領域
15b P型ウェル領域
16 ゲート絶縁膜
17 ゲート電極膜
17a ゲート電極
17b マスク絶縁膜
18 ライナ絶縁膜
19 第1の側壁絶縁膜
19a 第2の側壁絶縁膜
20 ソース及びドレイン領域
21 エクステンション領域
22 金属シリサイド電極層
23 選択成長シリコン膜
DESCRIPTION OF
Claims (5)
前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜を選択的に加工してゲート電極を形成する工程と、
前記ゲート電極及び前記半導体基体上にライナ絶縁膜及び第1の側壁絶縁膜を積層して形成する工程と、
前記ゲート電極の側周壁に形成された前記ライナ絶縁膜及び第1の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第1の側壁絶縁膜を選択的に加工する工程と、
前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜直下の素子領域を挟むように前記素子領域の一領域に導電型を与える第1の不純物を導入し、ソース及びドレイン領域を形成する工程と、
前記第1の側壁絶縁膜、及び前記第1の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、
前記ゲート電極膜及びライナ絶縁膜をマスクに、前記ゲート電極及びライナ絶縁膜直下の素子領域を挟むように前記素子領域の一領域に前記第1の不純物と同じ導電型を与える第2の不純物を導入し、エクステンション領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 Forming an element isolation region in a semiconductor substrate;
Forming a gate insulating film in an element region surrounded by the element isolation region;
Forming a gate electrode film on the gate insulating film;
Selectively processing the gate electrode film to form a gate electrode;
Laminating a liner insulating film and a first sidewall insulating film on the gate electrode and the semiconductor substrate; and
Selectively processing the liner insulating film and the first sidewall insulating film so as to leave the liner insulating film and the first sidewall insulating film formed on the side wall of the gate electrode;
Using the gate electrode, the liner insulating film, and the first sidewall insulating film as a mask, a conductive type is formed in a region of the element region so as to sandwich the element region immediately below the gate electrode, the liner insulating film, and the first sidewall insulating film. Introducing a first impurity to provide source and drain regions; and
Selectively removing the first sidewall insulating film and the liner insulating film existing between the first sidewall insulating film and the semiconductor substrate;
Using the gate electrode film and the liner insulating film as a mask, a second impurity imparting the same conductivity type as the first impurity is formed in a region of the element region so as to sandwich the element region immediately below the gate electrode and the liner insulating film. And a step of forming an extension region. A method for manufacturing a semiconductor device, comprising:
前記ゲート電極及び前記半導体基体上に第2の側壁絶縁膜を形成する工程と、
前記ゲート電極の側周壁に形成された前記第2の側壁絶縁膜を残存させるように前記第2の側壁絶縁膜を選択的に加工する工程と、
少なくとも前記ソース及びドレイン領域上に、選択的に金属シリサイド層を形成する工程とを
有することを特徴とする請求項1に記載の半導体装置の製造方法。 After the step of forming the extension region,
Forming a second sidewall insulating film on the gate electrode and the semiconductor substrate;
Selectively processing the second sidewall insulating film so as to leave the second sidewall insulating film formed on the side peripheral wall of the gate electrode;
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of selectively forming a metal silicide layer on at least the source and drain regions.
前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜及びゲート電極膜を選択的に加工してゲート電極を形成する工程と、
前記マスク絶縁膜及び前記半導体基体上にライナ絶縁膜及び第1の側壁絶縁膜を積層して形成する工程と、
前記ゲート電極の側周壁に形成されたライナ絶縁膜及び第1の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第1の側壁絶縁膜を選択的に加工する工程と、
前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜をマスクに、前記ゲート電極下の素子領域を挟むように前記素子領域の一領域に導電型を与える第1の不純物を導入し、ソース及びドレイン領域を形成する工程と、
前記第1の側壁絶縁膜、及び前記第1の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、
前記ゲート電極膜及びライナ絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第1の側壁絶縁膜直下の素子領域を挟むように前記半導体基体が露出した領域にシリコン膜を選択成長させる工程と、
選択成長した前記シリコン膜及び前記シリコン膜の下層に存在する前記素子領域の一領域に第1の不純物と同じ導電型を与える第2の不純物を導入し、エクステンション領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 Forming an element isolation region in a semiconductor substrate;
Forming a gate insulating film in an element region surrounded by the element isolation region;
Forming a gate electrode film on the gate insulating film;
Forming a mask insulating film on the gate electrode film;
Selectively processing the mask insulating film and the gate electrode film to form a gate electrode;
Laminating a liner insulating film and a first sidewall insulating film on the mask insulating film and the semiconductor substrate; and
Selectively processing the liner insulating film and the first sidewall insulating film so as to leave the liner insulating film and the first sidewall insulating film formed on the side peripheral wall of the gate electrode;
Using the gate electrode, the liner insulating film, and the first sidewall insulating film as a mask, a first impurity imparting a conductivity type is introduced into one region of the element region so as to sandwich the element region under the gate electrode, and the source and Forming a drain region;
Selectively removing the first sidewall insulating film and the liner insulating film existing between the first sidewall insulating film and the semiconductor substrate;
A step of selectively growing a silicon film in a region where the semiconductor substrate is exposed so as to sandwich an element region immediately below the gate electrode, the liner insulating film, and the first sidewall insulating film, using the gate electrode film and the liner insulating film as a mask; When,
A step of introducing an extension region by introducing a second impurity which gives the same conductivity type as the first impurity into the selectively grown silicon film and a region of the element region existing under the silicon film. A method of manufacturing a semiconductor device.
前記ゲート電極及び前記シリコン膜上に第2の側壁絶縁膜を形成する工程と、
前記ゲート電極の側周壁に形成された前記第2の側壁絶縁膜を残存させるように前記第2の側壁絶縁膜を選択的に加工する工程と、
少なくとも前記ソース及びドレイン領域上に、選択的に金属シリサイド層を形成する工程とを
有することを特徴とする請求項3に記載の半導体装置の製造方法。 After the step of forming the extension region,
Forming a second sidewall insulating film on the gate electrode and the silicon film;
Selectively processing the second sidewall insulating film so as to leave the second sidewall insulating film formed on the side peripheral wall of the gate electrode;
4. The method of manufacturing a semiconductor device according to claim 3, further comprising the step of selectively forming a metal silicide layer on at least the source and drain regions.
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