JP2005017604A - 表示装置 - Google Patents

Abstract

【課題】黒挿入による動画特性の向上を行う表示装置における入力信号の異常に起因する表示輝度の変動を抑制する。
【解決手段】映像信号の走査中のゲートドライバへは黒挿入用の走査を開始させないようにし、逆に黒挿入用の走査中のゲートドライバへは映像信号用の走査を開始させないようにして、入力信号に異常があっても表示の輝度への影響を抑制する。 フレーム開始信号ＦＬＭ発生回路は、フレームＦ１〜Ｆ４の総ライン数検出回路１００１、黒挿入用フレーム開始信号生成回路１００２、黒挿入用フレーム開始信号マスク制御回路１００３、映像信号用フレーム開始信号マスクパルス生成回路１００６、映像信号用フレーム開始信号テーブル１００４、映像信号用フレーム開始信号生成回路１００５、映像信号用フレーム開始信号マスク制御回路１００８、黒挿入用フレーム開始信号マスクパルス生成回路１００７、セレクタ１００９、等を備える。
【選択図】図１０

Description

本発明は、たとえばアクティブ・マトリクス型の液晶表示装置あるいはエレクトロルミネセンス・アレイ等の表示装置に関する。
【０００１】
【従来の技術】
アクティブ・マトリクス型の表示装置は、たとえばｘ方向沿いに並ぶ複数の画素を夫々含む複数の画素行がｙ方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給する映像信号駆動回路を備えて構成される。
【０００２】
このように構成される表示装置で動画像（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ ）を鮮明に表示させるため、フレーム期間毎に表示信号を表示パネル（表示素子）に順次供給する映像信号駆動回路から、当該動画像に係る表示信号（画像信号）を出力した後、当該表示信号を受けた画素の輝度を該画素のそれ以下にする表示信号（所謂ブランキング信号、以下、黒信号と称する）を出力させる。このような動作をフレーム期間毎に順次繰り返すことで、画像が生成された表示パネルの画面はフレーム期間内に黒又はそれに近い暗い色に変わる。このため、複数のフレーム期間に亘る画像の変化で生成される動画像は、インパルス的に表示され、フレーム期間に亘る残像による動画像のボヤケが低減される。このようにフレーム期間毎に表示パネルに黒信号を書き込み、或るフレーム期間に表示される画像がその次のフレーム期間まで画面に残らないように表示パネルを動作させる手法は、黒挿入法とも呼ばれる。
【０００３】
この場合、画素アレイへの表示信号の書込みの進行と黒信号の書込みの進行は時間経過に対して略同様に進行することから、前記表示信号の供給開始から黒信号の供給開始に至る時間を設定することにより、表示信号の表示期間と黒信号の表示期間の比率を任意に設定できるようになっている。
【０００４】
【発明が解決しようとする課題】
しかし、上述した表示装置において、表示信号の供給開始から黒信号の供給開始に至る時間は該表示装置に入力される映像信号に含まれる水平同期信号のパルス数（走査ライン数）に対応させたものであり、表示信号の表示期間と黒信号の表示期間の比率を設定した後において、映像信号をたとえばテレビジョン受像機等からのそれに変更させた場合にその水平同期信号の周期が変更されることになる。
【０００５】
上記の黒表示すなわち黒挿入はＴＣＯＮ（タイミングコントローラ）−ＩＣ（集積回路チップ）で生成するが、黒挿入の比率（黒挿入率）は入力信号のフレームのライン数から演算により決定している。このため、１フレームが長い、または短いなどの異常信号が入力されると、黒挿入率の演算結果が異常値となり、表示の輝度に影響する。
【０００６】
表示装置への入力信号のライン数、すなわち表示装置に入力される映像データに含まれる表示ライン数＋帰線ライン数は、当該表示装置をテレビジョン装置やビデオ再生装置等に実装して製品を完成する顧客によって必ずしも同じとならない。この対策として、本出願人は先に、入力信号のライン数にかかわらず黒挿入率を一定にする技術を提案した（特願２００３−５３７３１）。
【０００７】
しかし、上記映像データの表示条件（再生条件）に応じて、フレーム期間毎に宛がわれた表示ライン数や帰線ライン数が突発的に変わることもある。このような表示ライン数や帰線ライン数の急峻な変化は、これを受ける表示装置において言わば異常信号として認識される。表示装置に表示データが異常信号として入力されると、この表示データから生じる表示信号のタイミングと予め当該表示装置にて設定された映像信号と黒信号との走査（スキャン）タイミングとがずれ、表示パネルに黒信号が入力される前に次のフレーム期間の表示信号が入力されたり、１フレーム期間に対する表示パネルが黒信号に応じた輝度を示す期間（黒表示期間）の比率が所望の値以上に増加する。その結果、動画像自体の表示輝度も不安定となり、その表示画質が劣化する。
【０００８】
本発明は、このような事情に基づいてなされたものであり、その目的は表示装置に入力される映像データの１フレーム期間の長さに応じ、表示パネルに映像信号を入力するスキャン中のゲートドライバによる黒信号の表示パネルへの入力スキャン開始を止め、逆に表示パネルに黒信号を入力するスキャン中のゲートドライバによる映像信号の表示パネルへの入力スキャン開始を止めて、液晶表示装置への信号入力に異常があっても表示の輝度への影響を抑制した表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイと、該複数の画素行の夫々を走査信号にて選択する走査駆動回路と該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給する映像信号駆動回路及び該画素アレイの表示動作を制御する表示制御回路を備え、表示装置に入力する映像信号がその水平走査周期ごとにその１行ずつ入力される表示装置において、該表示信号の表示を次の構成で実行するようにした。
【００１０】
前記映像信号駆動回路が、前記映像信号の１行毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１工程と、前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２工程とが交互に繰り返される。
【００１１】
前記走査駆動回路は、前記第１工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、１フレーム期間当りの前記第２工程による表示の比率を設定する手段を備える。
【００１２】
前記映像信号に含まれる１フレーム期間の水平同期信号のパルス数を演算し、この演算結果に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２工程による表示開始時を決定する手段を備える。
【００１３】
前記第１工程での前記画素アレイへの表示信号の出力開始信号で前記第２工程の表示信号の出力開始信号を抑制するマスクパルスを生成する手段を備える。
【００１４】
前記第２工程での前記画素アレイへの表示信号の出力開始信号で前記第１工程の表示信号の出力開始信号を抑制するマスクパルスを生成する手段とを備える。
【００１５】
なお、本発明は以上の構成および後述する実施の形態に記載された構成に限定されるものではなく、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１６】
【発明の実施の形態】
以下、本発明による表示装置の実施の形態を液晶表示装置に適用した実施例の図面を用いて説明をする。
【００１７】
本発明による表示装置及びその駆動方法を図１乃至図５を参照して説明する。本実施例では、アクティブ・マトリクス型の液晶表示パネル（Ａｃｔｉｖｅ Ｍａｔｒｉｘ−ｔｙｐｅ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）を画素アレイ（Ｐｉｘｅｌｓ−Ａｒｒａｙ）に用いた表示装置（液晶表示装置）を引き合いに出すが、その基本的な構造や駆動方法はエレクトロルミネセンス・アレイ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ａｒｒａｙ）や発光ダイオード・アレイ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ Ａｒｒａｙ ）を画素アレイとして用いた表示装置にも適用され得る。
【００１８】
図１は本発明の実施例が適用されるたとえば液晶表示装置の構成を概念的に示したブロック図である。
【００１９】
この液晶表示装置は、液晶表示モジュール（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｍｏｄｕｌｅ）とも呼ばれ、図１に示す如く、液晶表示パネル（表示パネル）１００を含む表示素子部、タイミング・コントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）１１０と呼ばれる回路を含む表示制御部、及びバックライト・システム（又はフロントライト・システム）１１８を含む光源部という３つのセクションに分けられる。
【００２０】
表示素子部は、表示パネル１００の面に複数の画素を２次元的に配置してなる画素アレイを備え、この画素アレイに表示装置（表示モジュール）に入力された画像情報を表示する。液晶表示装置に代表されるフラット・パネル・ディスプレイ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の多くでは、表示パネル１００が画素アレイと等価であるとみなされる。表示装置の雰囲気から画素アレイに入射する光を各画素で反射させて画像表示する反射型の液晶表示装置や、画素アレイ内の各画素に発光領域を設け、その発光現象により画像表示するエレクトロルミネセンス・アレイ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ Ａｒｒａｙ ）や電界放射型表示素子（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ−ｔｙｐｅ Ｄｉｓｐｌａｙ Ｅｌｅｍ ｅｎｔ ）では、この表示素子部（画素アレイ）で表示装置に入力された画像情報をそのユーザに見せる（可視化する）ことができる。しかし、本実施例の液晶表示装置は所謂「透過型」であるため、上記光源部からの光で画素アレイを照射しない限り、表示装置のユーザは画素アレイに表示される画像を見れない。
【００２１】
本実施例による液晶表示装置では、その表示パネル１００（ユーザから見た「画面」）が画素アレイＡ（画面の上側）１０１と画素アレイＢ（画面の下側）１０２とを含む。それぞれの画素アレイ１０１，１０２には、図１の横方向（第１の方向、ｘ方向）沿いに延び且つ縦方向（第１の方向に交差する第２の方向、ｙ方向）沿いに並ぶ複数の走査信号線と、縦方向沿いに延び且つ横方向沿いに並ぶ複数の映像信号線とが設けられている。これらの信号線の具体的な配置及び機能は、図２を参照して後述し、図１での表示は省略する。なお、走査信号線はゲート線またはゲートライン、映像信号線は映像線またはドレイン線とも称する。
【００２２】
表示パネル１００の画面（画像表示領域）は、２つの画素アレイ１０１，１０２を縦方向（走査信号線の並設方向、又は映像信号線の延伸方向）沿いに並べて形成される。例えば、画面の垂直解像度：Ｍ（Ｍは自然数）の表示パネル１００では、画素アレイＡ（上側画素アレイ）１０１の画像表示領域に１番目からＮ番目（Ｎは上記のＭより小さい自然数）までのＮ本の走査信号線が、画素アレイＢ（下側画素アレイ）１０２の画像表示領域に（Ｎ＋１）番目からＭ番目までの（Ｍ−Ｎ）本の走査信号線が、夫々並設される。例えば、ＸＧＡ級の精細度の表示パネル１００（Ｍ＝７６８）にて、１番目から４００番目までの４００本の走査信号線（画素行）を画素アレイ１０１の画像表示領域に、４０１番目から７６８番目までの３６８本の走査信号線（画素行）を画素アレイ１０２の画像表示領域に設ける。なお、ここに記した走査信号線の数は、夫々の画素アレイの画像表示領域周縁に配置した所謂ダミー走査信号線を含まない。
【００２３】
画素アレイ１０１，１０２の夫々の画像表示領域には、映像信号線が例えば同じ本数で並設されるが、用途に応じてはいずれかの画素アレイの映像信号線数を他のそれより少なくしても、多くしてもよい。双方の画素アレイの画像表示領域に同数の映像信号線を設けた場合、画素アレイＡの映像信号線と画素アレイＢの映像信号線とは、譬え同じ番地（例えば、図１の左端を基準として）に位置しても電気的に分離されている。
【００２４】
上述のように、本実施例の表示パネル１００は、言わば個別に表示パネルの機能を備えた２つの画素アレイ１０１，１０２を備えるため、画素アレイ１０１，１０２の各々には上記映像信号線に画像信号を出力する映像信号駆動回路と、この画像信号が入力される画素行をこれに対応した上記走査信号線に走査信号を出力して選択する走査信号駆動回路とが個別に設けられる。画素アレイＡ（上側画素アレイ）１０１には、上記１番目からＮ番目の走査信号線に対応するＮ本の画素行を選択する（走査信号線に選択信号を入力する）走査信号駆動回路１０３と、これにより選択された画素行に含まれる画素の夫々に画像信号を供給する映像信号駆動回路１０５，１０６が設けられている。画素アレイＢ（下側画素アレイ）１０２には、上記（Ｎ＋１）番目からＭ番目の走査信号線に対応する（Ｍ−Ｎ）本の画素行を選択する走査信号駆動回路１０４と、これにより選択された画素行に含まれる画素の夫々に画像信号を供給する映像信号駆動回路１０７，１０８が設けられている。なお、走査信号駆動回路はゲートドライバ、映像信号駆動回路はドレインドライバとも称する。
【００２５】
表示制御部は、タイミング制御回路（タイミング・コントローラ）１１０とこれから上記走査信号駆動回路１０３，１０４及び上記映像信号駆動回路１０５〜１０８に到る信号供給バス（Ｓｉｇｎａｌ Ｓｕｐｐｌｙ Ｂｕｓ Ｌｉｎｅ ）１１１〜１１６とを含む。本実施例の液晶表示装置では、例えばコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）、テレビジョン装置の受信機（テレビ受像機）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）のデコーダ（Ｄｅｃｏｄｅｒ ）等から転送される画像情報（映像情報）をタイミング制御回路１１０で受信し、これをタイミング制御回路１１０（又はその周辺回路）にて表示パネル１００での画像表示に適した画像データ（映像データ）に変換して信号供給バス１１３〜１１６に通し、映像信号駆動回路１０５〜１０８へ転送する。タイミング制御回路１１０が液晶表示装置の外部から受ける上記画像情報には、画像データやこれを伝送するタイミング信号（表示装置から見て「外部クロック」とも呼ぶ）が含まれる。
【００２６】
タイミング制御回路１１０は、これから出力される画像データを上記映像信号駆動回路１０５〜１０８の各々に設けられたラッチ回路にラッチするタイミングを制御するクロック（ラッチクロック）、映像信号駆動回路１０５〜１０８にてラッチされた画像データを画素アレイＡや画素アレイＢの画素（画素行）に供給するタイミングを制御するクロック（走査クロック）、及び画素アレイＡ及び画素アレイＢにおける表示画像を更新するタイミングを制御するクロック（フレーム開始信号）というような表示制御信号も生成する。このため、タイミング制御回路１１０は、表示制御回路とも呼ばれる。上記走査クロック及び上記フレーム開始信号は信号供給バス１１１，１１２を通して走査信号駆動回路１０３，１０４へ転送され、上記ラッチクロックは信号供給バス１１３〜１１６を通して映像信号駆動回路１０５〜１０８へ転送される。走査クロックやフレーム開始信号は、必要に応じて映像信号駆動回路１０５〜１０８にも転送するとよい。
【００２７】
本実施例では、画素アレイＡ（上側画素アレイ）１０１に設けた２つの映像信号駆動回路（Ａ１，Ａ２）１０５，１０６とタイミング制御回路１１０とを信号供給バス１１３，１１４で個別に接続し、画素アレイＢ（下側画素アレイ）１０２に設けた２つの映像信号駆動回路（Ｂ１，Ｂ２）１０７，１０８とタイミング制御回路１１０とを信号供給バス１１５，１１６で個別に接続する。このため、表示パネルに入力すべき画像データは、タイミング制御回路１１０から、その画像表示領域に含まれる全画素数の１／４毎に信号供給バス１１３〜１１６の夫々を通して、映像信号駆動回路１０５〜１０８の夫々に並行して転送される。また、上述のようにラッチクロックも信号供給バス１１３〜１１６を通して映像信号駆動回路１０５〜１０８に夫々転送される。従って、本実施例の表示装置では、表示パネル１００の画面（画像表示領域）全体での画像形成に必要な画像データが、例えば１フレーム期間の１／４ほどの時間で表示制御部から表示素子部へ高速で転送できる。
【００２８】
このようにして本実施例の画素アレイＡに設けた２つの映像信号駆動回路Ａ１，Ａ２及び画素アレイＢに設けた２つの映像信号駆動回路Ｂ１，Ｂ２に並行して取り込まれた画像データは、走査信号駆動回路Ａ，Ｂ（１０３，１０４）から画素アレイＡ，Ｂ（１０１，１０２）への並行した走査信号入力に呼応して、それぞれの画素行に画像信号として順次供給される。走査信号の画素アレイＡ，Ｂ（１０１，１０２）への入力に応じて、画素アレイＡに配置された画素行の少なくとも１本と画素アレイＢに配置された画素行の少なくとも１本とが選択されるため、表示パネル１００には４つの映像信号駆動回路Ａ１，Ａ２，Ｂ１，Ｂ２（１０５，１０６，１０７，１０８）から同時に画像信号が入力される。このため、表示制御部から表示素子部へ高速転送された画像データは、表示素子部にて即座に表示画像に変換される。従って、本実施例の液晶表示装置では、これに１フレーム期間で入力される画像情報を、その１／４の時間で液晶表示パネル１００の全域に表示することもできる。
【００２９】
光源部は、例えば冷陰極蛍光ランプＣＦＬ（Ｃｏｌｄ Ｃａｔｈｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ）を光源として備えた光源ユニット１１８、この光源を駆動する（点灯電力を生成する）インバータ回路１０９、及びこのインバータ回路１０９から光源ユニット１１８に駆動電力を供給する電源線１１９を含む。上記冷陰極蛍光ランプの如き光源は、表示パネル１００に対向させて配置しても、導光板（図示せず）を通して表示パネル１００に光を照射するように配置してもよい。
【００３０】
本実施例では、この光源部における光源（例えば、冷陰極蛍光ランプ）を上記タイミング制御回路１１０にて生成される表示制御信号に応じて間欠的に駆動し、又はその点灯輝度を変調する。そのため、光源の点灯輝度を調整するインバータ回路１０９とタイミング制御回路１１０とは信号供給バス１１７にて接続され、タイミング制御回路１１０から供給される制御信号に応じて光源の輝度を制御する。タイミング制御回路１１０からインバータ回路１０９に送られる制御信号は、このインバータ回路１０９の制御のためにタイミング制御回路１１０で生成しても、又は既にタイミング制御回路１１０で生成された上述の走査クロックやフレーム開始信号に置き換えてもよい。従って、光源部の点灯タイミング又は点灯輝度の変調も表示制御部により制御される。
【００３１】
図２は、本発明に係るアクティブ・マトリクス型の液晶表示装置の画像表示領域をなす画素アレイ１０１、１０２の内部等価回路を示す。画素アレイ１０１，１０２のいずれにも、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，以後ＴＦＴとも称する）２０１、液晶容量２０３、並びにこれに印加される電界を保持する容量成分（保持容量）２０２を備えた複数の画素が２次元的に配列される。
【００３２】
画素アレイＡ，Ｂ（１０１，１０２）の夫々には、本実施例の表示装置における表示素子部の説明にて述べたように、表示画面の横方向（第１方向）沿いに延び且つ縦方向（第１の方向に交差する第２の方向）沿いに複数本の走査信号線２０５が並設される。本実施例では、図１に示す表示パネル１００の画像表示領域にｍ本（ｍは２以上の偶数）の走査信号線が配置され、図２に示す如く、これらの走査信号線の（ｍ／２）本が表示パネル１００の画面上側の画像表示を担う画素アレイＡ（１０１）に、その残りの（ｍ／２）本が表示パネル１００の画面下側の画像表示を担う画素アレイＢ（１０２）に夫々設けられる。よって、表示パネル１００の画像表示領域の上端に位置する１番目の走査信号線からその下端に位置するｍ番目の走査信号線２０５のうち、１番目から（ｍ／２）番目に到る（ｍ／２）本は画素アレイＡ（１０１）に並設され、その夫々はＡＧ（１）からＡＧ（ ｍ／２） に到るアドレスが順次付されて識別される。
【００３３】
また、表示パネル１００の画像表示領域の下半分に配置される（ｍ／２＋１）番目から画面下端のｍ番目は画素アレイＢ（１０２）に並設され、その夫々はＢＧ（ｍ／２）からＢＧ（１）に到るアドレスが順次付されて識別される。画素アレイＡ（１０１）の走査信号線：ＡＧ（１）乃至ＡＧ（ｍ／２）には図１の走査信号駆動回路Ａ（１０３）から走査信号（電圧信号）が印加され、画素アレイＢ（１０２）の走査信号線：ＢＧ（ｍ／２）乃至ＢＧ（１） には図１０の走査信号駆動回路Ｂ（１０４）から走査信号（電圧信号）が印加される。
【００３４】
一方、画素アレイＡ，Ｂ（１０１，１０２）の夫々には、本実施例の表示装置における表示素子部の説明にて述べたように、表示画面の縦方向（上記第２の方向）沿いに延び且つ横方向（上記第１の方向）沿いに複数本の映像信号線２０４が並設される。本実施例では、図１に示す表示パネル１００の画像表示領域にｎ本（ｎは２以上の自然数）の映像信号線が配置され、図２に示す如く、これらの映像信号線は、画素アレイＡ（１０１）及び画素アレイＢ（１０２）に個別に設けられる。画素アレイＡ（１０１）に並設されるｎ本の映像信号線２０４には、図１に示す表示パネル１００の画像表示領域左端からＡＤ（１） からＡＤ（ｎ）に到るアドレスが順次付され、画素アレイＢ（１０２）に並設されるｎ本の映像信号線２０４にもこの画像表示領域左端からＢＤ（１） からＢＤ（ｎ）に到るアドレスが順次付される。画素アレイＡに設けられた映像信号線ＡＤ（ｘ）（ｘは、１乃至ｎの範囲にある任意の自然数）と画素アレイＢに設けられた映像信号線ＢＤ（ｘ）とは、ともに表示パネルの画像表示領域の左端からｘ番目の映像信号線として機能するが、互いに電気的に分離される。
【００３５】
従って、映像信号線ＡＤ（ｘ）と映像信号線ＢＤ（ｘ）とに異なる電圧を同時に印加することができる。画素アレイＡ（１０１）の映像信号線ＡＤ（１） 乃至ＡＤ（ｎ）のうち、本実施例では図示せざるも映像信号線ＡＤ（１） 乃至ＡＤ（ｎ／２）には図１の映像信号駆動回路Ａ１（１０５）から、映像信号線ＡＤ（ｎ／２＋１）乃至ＡＤ（ｎ）には図１の映像信号駆動回路Ａ２（１０６）から、映像信号が夫々供給される。また、画素アレイＢ（１０１）の映像信号線ＢＤ（１） 乃至ＢＤ（ｎ） のうち、本実施例では図示せざるも映像信号線ＢＤ（１） 乃至ＢＤ（ｎ／２）には図１の映像信号駆動回路Ｂ１（１０７）から、映像信号線ＢＤ（ｎ／２＋１）乃至ＢＤ（ｎ）には図１の映像信号駆動回路Ｂ２（１０８）から、画像信号が夫々供給される。
【００３６】
図２にて、画素アレイ１０１，１０２に二次元的に設けられた画素は、映像信号線２０４を通して供給される画像信号を各々に設けられた上記薄膜トランジスタ２０１のドレイン領域で受け、この薄膜トランジスタ２０１のゲート電極に走査信号線２０５から選択電圧（例えば、ゲート選択パルスとも呼ばれる電圧パルス）が印加されることにより、この画像信号に応じた電圧を液晶容量２０３に印加する。このため、画素アレイ１０１，１０２にそれぞれ配置された画素群は、これに画像信号を供給する映像信号線２０４毎にｎ本の画素列（Ｐｉｘｅｌｓ Ｃｏｌｕｍｎ）を形成し、また、これを走査信号にて選択する走査信号線２０５毎に（ ｍ／２） 本の画素行（Ｐｉｘｅｌｓ Ｒｏｗ ）を形成する。従って、図１に示す表示パネル１００には、その縦方向（上記第２の方向）沿いにｍ本の画素行が並び、その横方向（上記第１の方向）沿いにｎ本の画素列が並ぶ、言わば「ｍ×ｎのマトリクス・アレイ」が形成される。これらの画素行及び画素列に応じて各画素に設けられた液晶容量２０３は表示パネル１００の面内に二次元的に配置され、表示パネル１００面内の光透過率は液晶容量２０３のそれぞれへの印加電圧（画像信号）により画素毎に所定の値に設定される。
【００３７】
薄膜トランジスタ２０１は、それぞれの画素の液晶容量２０３（換言すれば、この画素に対応する液晶層）が示す光透過率を制御する能動素子（Ａｃｔｉｖｅ Ｅｌｅｍｅｎｔ ）であり、この能動素子は表示パネル１００’ に応じてダイオード等にも置き換えられる。この能動素子は、画素行の選択に関ることから、スイッチング素子とも呼ばれる。薄膜トランジスタ２０１は、そのソース領域とドレイン領域との間に設けられたチャネル（Ｃｈａｎｎｅｌ ）の電荷の移動を、ゲートからチャネルに電界を印加して制御する電界効果型トランジスタの構造を持つ。
【００３８】
従って、薄膜トランジスタ２０１を備えた画素を二次元的に配置してなる表示装置において、そのドレイン領域に画素信号を供給する映像信号線をドレイン線、この映像信号線へ画像信号を出力する映像信号駆動回路をドレイン駆動回路（またはドレインドライバ）、そのゲート（ゲート電極）に走査信号を印加する走査信号線をゲート線、この走査信号線へ走査信号を出力する走査信号駆動回路をゲート駆動回路（またはゲートドライバ）とも呼ぶ。なお、図１において、映像信号駆動回路１０５，１０６，１０７，１０８はドレイン駆動回路Ａ１，Ａ２，Ｂ１，Ｂ２としても記され、走査信号駆動回路１０３，１０４はゲート駆動回路Ａ，Ｂとしても記される。
【００３９】
画像信号は、図１に示す映像信号駆動回路１０５〜１０８の各々において、これに転送された画像データに基づき、画素の各々の表示輝度に応じた階調電圧（Ｇｒａｙ Ｓｃａｌｅ Ｖｏｌｔａ ｇｅ）を選択して各画素に対応した映像信号線に出力される。図２に示される液晶容量２０３の薄膜トランジスタ２０１とは反対側には、コモン線（Ｃｏｍｍｏｎ Ｌｉｎｅ）２０６が接続され、液晶容量２０３の一端に印加される階調電圧に対して基準電圧（Ｒｅｆｅｒｅｎｃｅ Ｖｏｌｔａｇｅ）をその他端に印加する。
【００４０】
本実施例において、図２に示す等価回路を備えた画素アレイ１０１，１０２は、表示パネル１００に備えられた一つの液晶層内に並設される。図２には、画素アレイ１０１の等価回路と画素アレイ１０２の等価回路とが個別に示されるが、これに応じて液晶層を画素アレイ毎に分割する必要はない。表示パネル１００の製造工程を簡略にし、また表示パネルによる表示画像の品質を確保する上では、一つの液晶表示パネル内に画素アレイ１０１，１０２の夫々の等価回路に応じた２つの電極及び配線群を形成することが推奨される。本実施例にて、以下に述べる表示パネル１００は、特に断わりのない限り画素アレイ１０１，１０２の夫々の等価回路が形成された一つの液晶表示パネルとして形成される。
【００４１】
なお、図２に示す等価回路は、電界効果型トランジスタを能動素子として有する液晶表示装置であれば、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）、ＭＶＡ （Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ ）、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ ）などのスイッチング・モードに関係なく適用され得る。また、図２に示す薄膜トランジスタ２０１は、そのチャネル層をａ−Ｓｉ（非晶質シリコン）、ｐ−Ｓｉ（多結晶シリコン）、及びシリコンの擬似単結晶（Ｐｓｅｕｄｏ Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ ）のいずれで形成してもよい。
【００４２】
図３は、このような構成からなる液晶表示装置において、その画像表示タイミングを連続する２つのフレーム期間に亘り示すタイミング・ チャートである。図３には、画素アレイへの映像データ書込みの進行とブランキング・データの書込みの進行とをライン毎に示したデータによって示している。
【００４３】
そして、適用された液晶表示装置は、前述したように、その表示パネル１００の画面がそれぞれ独立に書込みを行なうことのできる画素アレイＡ（上側画素アレイ）と画素アレイＢ（下側画素アレイ）から構成されているために、ある時点における映像データ書込みとブランキング・データ書込みが同時に行なわれるようになっている。
【００４４】
すなわち、図３（ａ）は、映像データの変更前であって、映像データの表示期間とブランキング・データの表示期間との調整が適切になされている場合を示す。まず、各フレーム期間の冒頭にて、画素アレイＡ側の１番目の走査線（１ｓｔ Ｒｏｗ ）からの画素アレイへの映像データ書込みが図示しない走査開始信号ＦＬＭの第１パルスにより開始される。この際に、予め設定されている次のブランキング・データの書込みまでの時間に相当する水平同期信号ＨＳｙｎｃのパルスがカウントされる。なお、１番目の走査線（１ｓｔ Ｒｏｗ ）からの画素アレイへの映像データ書込みがなされる時点で、画素アレイＢ側におけるあるラインへのブランキング・データの書込みが前のフレーム期間から引き続きなされるようになっている。
【００４５】
１番目の走査線（１ｓｔ Ｒｏｗ ）からの画素アレイへの映像データ書込みから、予め設定されている次のブランキング・データの書込みまでの時間に相当する水平同期信号ＨＳｙｎｃのパルス数は図３（ａ）の場合、便宜上たとえば２４となっており、それまで映像データ書込みは２４番目の走査線（２４ｔｈ Ｒｏｗ ）に至るまで順次なされる。そして、水平同期信号ＨＳｙｎｃのパルスのカウント値が２４となった次の時点でブランキング・データの書込みが開始される。そして、このブランキング・データの書込みはそのまま続行されるが当該フレーム期間においては水平同期信号ＨＳｙｎｃのパルス数が前記の２４からさらにカウントされた値３５（説明の便宜上設定された値）に至るまでなされることになる。
【００４６】
このことから、図３（ａ）に示す画像表示タイミングにおいて、映像データの表示期間とブランキング・データの表示期間の比は２４：（３５−２４）となっており、ブランキング・データの表示期間は１フレーム期間において約３５％に割り当てられていることになる。
【００４７】
図３（ｂ）は、入力される映像データの変更があって、図３（ａ）の場合よりも該映像データに含まれる水平同期信号ＨＳｙｎｃの周期が短くなってしまった場合を示している。同様に、フレーム期間の冒頭にて、画素アレイＡ側の１番目の走査線（１ｓｔ Ｒｏｗ ）からの画素アレイへの映像データ書込みは、次のブランキング・データの書込みまでの時間に相当する水平同期信号ＨＳｙｎｃのパルスのカウント値（２４）まで続行され、それに続く次の時点からブランキング・データの書込みが開始され、このブランキング・データの書込みは当該フレーム期間において、水平同期信号ＨＳｙｎｃのパルス数が前記の２４からさらにカウントされた値４４（説明の便宜上設定された値）までなされることになる。このことは、映像データの表示期間とブランキング・データの表示期間の比は２４：（４４−２４）となってしまい、１フレーム（Ｆとも呼ぶ）期間においてブランキング・データの表示期間は増加することになる。
【００４８】
このような不都合に鑑み、たとえ映像データの水平同期信号ＨＳｙｎｃの周期が変更されても、ブランキング・データの書込みの開始時期を的確に定めるようにし、これにより映像データの表示期間とブランキング・データの表示期間の比を設定された値どおりにするようにする。
【００４９】
すなわち、入力される映像データの１フレーム期間の水平同期信号ＨＳｙｎｃのパルス数を計測し、その計測数から予め設定された１フレーム期間当りのブランキング・データの表示期間の比率に前記計測数を乗算した値を引いて得られる値を、映像データ書込みからブランキング・データ書込みまでの前記水平同期信号ＨＳｙｎｃのパルス数とするようにしている。
【００５０】
図３（ｃ）は、水平同期信号ＨＳｙｎｃ図３（ｂ）と同様な周期をもって入力されている場合を示す画像表示タイミングのタイミング・チャートである。該水平同期信号ＨＳｙｎｃの１フレーム期間におけるパルス数は図３（ｂ）の場合と同様に４４である。そして、予め設定された１フレーム期間当りのブランキング・データの表示期間の比率は、図３（ａ）にて示したように（３５−２４）／３５である。
【００５１】
これから、次式（１）を得ることができ、この値は映像データ書込みからブランキング・データ書込みまでの前記水平同期信号ＨＳｙｎｃのパルス数であり、３０となる。
【００５２】
４４−４４×｛（３５−２４）／３５｝・・・・（１）
このように映像データ書込みから前記水平同期信号ＨＳｙｎｃのパルス数が３０になった時点以降からブランキング・データ書込みを行なうことにより、１フレーム期間当りのブランキング・データの表示期間の比率は、たとえ水平同期信号ＨＳｙｎｃの周期が変わっても不変とすることができる。
【００５３】
上述したように、１フレーム期間当りの水平同期信号ＨＳＹＮＣのパルス数と予め設定された１フレーム期間当りのブランキング・データの表示期間の比率に基づいて、ブランキング・データの書込み開始時点を演算する手段は電子回路で構成することができ、この電子回路はたとえば前記表示制御回路１０４に組み込まれて形成される。
【００５４】
なお、上述した実施例では、ブランキング・データの書込み開始時点は予め設定された１フレーム期間当りのブランキング・データの表示期間の比率に基づいて算出したものであるが、必ずしもこれに限定されることはなく、予め設定された１フレーム期間当りの映像データの表示期間の比率に基づいて算出するようにしてもよいことはいうまでもない。
【００５５】
上記した液晶表示装置は、その表示パネル１００の画面がそれぞれ独立に書込みを行なうことのできる画素アレイＡ（上側画素アレイ）と画素アレイＢ（下側画素アレイ）から構成されたものである。
【００５６】
しかし、このような構成でなくても、たとえば画素アレイが一つ、すなわち一個の表示パネルを持つ表示装置においても、上記の実施例に示した構成を適用できることはいうまでもない。
【００５７】
図４はこのような表示装置に適用させた場合の画像表示タイミングのタイミング・チャートで、図４（ａ）、（ｂ）、（ｃ）はそれぞれ図３（ａ）、（ｂ）、（ｃ）に対応した図となっている。なお、表示パネルとその駆動回路の基本的構成は第１実施例と同様であるので、繰り返しの説明はしない。
【００５８】
この表示装置は、ブランキング・データ書込みにおいて１水平期間にて選択するゲート線のライン数が複数（たとえば４個）であり、この場合には映像データ書込みがなされないように構成されている。図４（ａ）、（ｂ）、（ｃ）において図３（ａ）、（ｂ）、（ｃ）と異なる部分はこの部分のみで他は全く同様となっている。
【００５９】
上記した構成において、入力信号のライン数、すなわち表示ライン数＋帰線ライン数は、表示装置を実装して製品化する顧客によって必ずしも同じとならない。異常信号が入力されると、映像信号表示と黒挿入の走査（スキャン）が同一のゲートドライバ内で競合し、上記した表示の輝度への影響が生じ、画質を劣化させることがある。
【００６０】
図５は、同一のゲートドライバ内で映像信号表示と黒挿入の走査に競合が発生する異常信号の発生原因の説明図である。ここでは、表示装置として液晶表示装置を用いたテレビ受像機を例として説明する。液晶表示装置の基本的な構成は前記実施例と同様なので、繰り返しの説明はしない。図５において、参照符号５００はテレビ受像機であり、表示手段に液晶表示装置５０１を実装している。液晶表示装置は液晶パネルＬＣＤの周辺にドレインドライバ５０２、ゲートドライバ５０３を有する。これらのドライバは黒挿入対応のタイミングコントローラＴＣＯＮ５０４から供給される制御信号５０７で制御される。このタイミングコントローラＴＣＯＮ５０４は前記した各実施例で説明した機能を備えている。
【００６１】
また、テレビ受像機５００は自動選局回路や手動チャンネル切換え回路などの顧客信号処理回路を有している。また、このテレビ受像機５００の映像入力として、アンテナ、ＤＶＤ、ビデオ（ＶＩＤＥＯ）、パソコン（ＰＣ）などの外部入力端子を有している。
【００６２】
このようなテレビ受像機において、顧客はアンテナ入力時の選局操作やＤＶＤ、ビデオ、パソコンなどからの映像信号を表示するための映像信号源の操作やそれを表示するためのチャンネル操作を行う。このとき、タイミングコントローラ（ＴＣＯＮ）５０４の入力信号である垂直同期信号ＶＳＹＮＣやフレーム開始信号ＦＬＭのタイミングに異常が発生する場合がある。その結果、上記したような映像信号表示用と黒挿入用の走査（スキャン）が同一のゲートドライバ内で競合して表示の輝度への影響が生じ、画質を劣化させる場合がある。
【００６３】
図６は、正常時と異常時の垂直同期信号のタイミングとフレーム開始信号の生成タイミングを比較して説明するタイミング・チャートである。図６（ａ）は正常時と異常時の垂直同期信号ＶＳＹＮＣのタイミング比較図、図６（ｂ）は正常時と異常時のフレーム開始信号ＦＬＭのタイミング比較図である。
【００６４】
図６（ａ）において、タイミングＡは正常時の垂直同期信号ＶＳＹＮＣのタイミング、タイミングａは異常時の垂直同期信号ＶＳＹＮＣのタイミングである。タイミングａに示した異常時の垂直同期信号ＶＳＹＮＣは正常時の１フレーム期間に対して長い時や短いときがある。フレーム開始信号ＦＬＭは垂直同期信号ＶＳＹＮＣに基づいて生成さるゲートドライバの制御信号であり、液晶パネルのライン走査を開始したい位置で発生されるパルスである。図６（ｂ）におけるタイミングＢは正常時の垂直同期信号ＶＳＹＮＣ、Ｃは正常時のフレーム開始信号ＦＬＭのタイミングを示す。また、図６（ｂ）におけるタイミングｂは異常時の垂直同期信号ＶＳＹＮＣ、タイミングｃは異常時のフレーム開始信号ＦＬＭのタイミングを示す。
【００６５】
黒挿入用のフレーム開始信号ＦＬＭのタイミングは、４フレーム分（前記実施例と対応）の総ライン数を演算して決定し、次の４フレームに反映させている。すなわち、図６（ｂ）のタイミングｂ、ｃに示したように、フレームＦ１からフレームＦ４の総ライン数から次のフレームＦ１からフレームＦ４の黒挿入用のフレーム開始信号ＦＬＭを決定する。このため、前のフレームＦ１からフレームＦ４に広い（間隔が長い）フレームがあると、総ライン数も正常時の総ライン数よりも多くなり、次のフレームＦ１からフレームＦ４の黒挿入用のフレーム開始信号ＦＬＭに間隔が狭く（周期が短い）ものが生じる。
【００６６】
図７は、異常信号の発生時に生じる液晶パネル上での表示の不具合の説明図であり、図７（ａ）は液晶パネル上の任意の画素列の説明図、図７（ｂ）は図７（ａ）に示した任意の画素列における走査とその表示信号の保持期間の説明図、図７（ｃ）は映像信号の走査と黒挿入の走査が同一ゲートドライバで競合したときの表示不具合である表示輝度差の説明図である。なお、これらの図では、横軸に時間を、縦軸にライン数をとって示し、図７（ｂ）と図７（ｃ）には、３つのゲートドライバ（ゲートドライバ１、２、３）の各走査範囲を示してある。
【００６７】
黒挿入用のフレーム開始信号ＦＬＭと映像信号表示用のフレーム開始信号ＦＬＭとの間隔が狭くなると、同時刻で同一のゲートドライバ内での映像信号の走査と黒挿入用の走査とが競合してしまう。その結果、図７（ｃ）に示したように液晶パネル上の表示に明るい帯状の部分が発生する。
【００６８】
図８は、異常発生時に同一のゲートドライバ内での映像信号の走査と黒挿入用の走査の競合を防止するための垂直同期信号とフレーム開始信号の本実施例による対策有りと対策なしを比較して説明するタイミング・チャートである。図８におけるタイミングａは異常時の垂直同期信号ＶＳＹＮＣ、タイミングｃは異常時のフレーム開始信号ＦＬＭ、タイミングＤは従来の対策無し走査タイミング、タイミングＥは黒挿入用（図では黒用と表記）のフレーム開始信号ＦＬＭのマスクパネルのタイミング、タイミングＦは映像信号用（図では映像用と表記）のフレーム開始信号ＦＬＭのマスクパネルのタイミング、タイミングＧは対策有りのフレーム開始信号ＦＬＭタイミング、タイミングＨは対策有り走査タイミングを示す。
【００６９】
図８において、タイミングａに示した異常時の垂直同期信号ＶＳＹＮＣに起因してフレームＦ１〜Ｆ４のうちのフレームＦ２とフレームＦ３の間隔が正常時よりも長くなった場合、垂直同期信号ＶＳＹＮＣの総ライン数が異なってしまい次のフレームＦ１〜Ｆ４ではタイミングＤに示したように同一のゲートドライバ内で映像信号と黒層挿入の走査が競合する。例えば次のフレームＦ２〜フレームＦ４および次の次のフレームＦ１〜Ｆ２で前記した図７（ｃ）に示したような帯状の部分が発生する。また、次の次のフレームＦ１〜Ｆ４のフレームＦ３とＦ４の間隔が短くなった場合は、当該フレームＦ４と後続フレームＦ１で表示不具合すなわち帯状の部分が発生する。
【００７０】
本実施例では、上記の表示不具合を解消するために、図８のタイミングＥに示した黒挿入用フレーム開始信号ＦＬＭを抑制する黒挿入用フレーム開始信号マスクパルスと、タイミングＦに示した映像信号表示用フレーム開始信号を抑制する映像信号表示用フレーム開始信号マスクパルスにより、競合が発生したゲートドライバのフレーム開始信号ＦＬＭを抑制する。その結果、ゲートドライバに供給される表示のためのフレーム開始信号ＦＬＭはタイミングＧに示したようになり、競合が防止されてタイミングＨに示したような帯状輝度差を有しない走査がなされる。
【００７１】
図９は、図８のタイミングＤに示した走査を行うためのフレーム開始信号ＦＬＭ発生回路の構成を説明するブロック図である。また図１０は、図９のタイミングＨに示した走査を行うためのフレーム開始信号ＦＬＭ発生回路の構成を説明するブロック図である。本実施例において、図９および図１０の回路はタイミングコントローラ（ＴＣＯＮ）の集積回路（ＩＣ）に内蔵されるが、表示装置の表示制御回路の構成に応じて、これらの回路をタイミングコントローラとは別の集積回路素子として用意してもよい。これらのフレーム開始信号発生回路は、表示装置にその外部（例えば、テレビジョン装置）から映像信号を入力する所謂インタフェースに設けることが望ましい。以下、図９および図１０の動作を図６〜図８のタイミング図を参照して説明する。
【００７２】
本実施例の基本的構成では、図６で説明したようにフレームＦ１〜Ｆ４の総ライン数から黒挿入用フレーム開始信号を生成する。例えば、これから表示装置に取り込まれる４フレームの画像表示条件は、これに先行する４フレームＦ１〜Ｆ４の表示データの取り込み情報が参照される。図９において、総ライン数検出回路９０１は、先行する４フレームＦ１〜Ｆ４の総ライン数を演算し、この演算結果に応じて黒挿入用フレーム開始信号生成回路９０２は、当該フレームＦ１〜Ｆ４に続く４フレームの画像表示動作における黒挿入用フレーム開始信号ＦＬＭを生成する。一方、映像信号については映像信号用フレーム開始信号テーブル９０３が設けられており、この映像信号用フレーム開始信号テーブル９０３を参照して映像信号用フレーム開始信号生成回路９０４で映像信号用フレーム開始信号ＦＬＭを生成する。
【００７３】
映像信号用フレーム開始信号テーブル９０３には、表示装置にその外部から入力された表示データ及びそのタイミングデータ（表示データとして送られる画像に応じた垂直同期信号、水平同期信号、帰線期間等の情報を含む）がルックアップテーブルとして格納されている。これらの両フレーム開始信号をセレクタ９０５で選択し、選択された方のフレーム開始信号をゲートドライバに印加する。この場合、当該先行するフレームＦ１〜Ｆ４に続く４フレームのタイミングデータ（それに含まれる情報）は、黒挿入用フレーム開始信号生成回路９０２による黒挿入用フレーム開始信号ＦＬＭ生成に反映されない。従って、先行４フレームＦ１〜Ｆ４におけるタイミングデータが、これに続く４フレームのタイミングデータと少しでも異なると、前述したように映像信号用フレーム開始信号ＦＬＭと黒挿入用フレーム開始信号とがゲートドライバで競合（Ｃｏｎｆｌｉｃｔ）し、黒挿入なしのフレーム期間や画面が黒表示される期間の長いフレーム期間が生じる可能性も否めない。
【００７４】
映像信号表示用と黒挿入用の走査が同一のゲートドライバ内で競合するのを回避する場合は、図１０に示した回路構成でゲートドライバへのフレーム開始信号を生成する。図１０において、上記先行するフレームＦ１〜Ｆ４の総ライン数検出回路１００１で当該フレームＦ１〜Ｆ４の総ライン数を演算し、その結果を黒挿入用フレーム開始信号生成回路１００２に与えて次の４フレームの画像表示に用いる黒挿入用フレーム開始信号ＦＬＭを生成する。黒挿入用フレーム開始信号ＦＬＭは、黒挿入用フレーム開始信号マスク制御回路１００３及び映像信号用フレーム開始信号マスクパルス生成回路１００６に夫々入力される。映像信号用フレーム開始信号マスクパルス生成回路１００６は、黒挿入用フレーム開始信号ＦＬＭを受けて映像信号用フレーム開始信号マスクパルスを生成する。この映像信号用フレーム開始信号マスクパルスは、映像信号用フレーム開始信号マスク制御回路１００８に入力される。
【００７５】
一方、映像信号用フレーム開始信号は映像信号用フレーム開始信号テーブル１００４を参照して映像信号用フレーム開始信号生成回路１００５で生成され、映像信号用フレーム開始信号マスク制御回路１００８に供給される。映像信号用フレーム開始信号テーブル１００４には、映像信号用フレーム開始信号テーブル９０３と同様に、外部から表示装置に入力された表示データ及びそのタイミングデータがルックアップテーブルとして格納されている。
【００７６】
また、映像信号用フレーム開始信号生成回路１００５で生成された映像信号用フレーム開始信号は、黒挿入用フレーム開始信号マスクパルス生成回路１００７及び映像信号用フレーム開始信号マスク制御回路１００８に夫々入力される。黒挿入用フレーム開始信号マスクパルス生成回路１００７は、映像信号用フレーム開始信号を受けて、黒挿入用フレーム開始信号マスクパルスを生成する。この黒挿入用フレーム開始信号マスクパルスは、黒挿入用フレーム開始信号マスク制御回路１００３に入力される。
【００７７】
先行する４フレーム期間がそれに続く４フレーム期間Ｆ１〜Ｆ４に対して長い場合、後者の４フレーム期間Ｆ１〜Ｆ４における画像表示用に黒挿入用フレーム開始信号生成回路１００２で生成される黒挿入用フレーム開始信号ＦＬＭは、当該４フレーム期間の各々（例えば、Ｆ２）において、これに続く次のフレーム期間（例えば、Ｆ３）の映像信号用フレーム開始信号に近づく。
【００７８】
後者の４フレーム期間Ｆ１〜Ｆ４に属するフレーム期間Ｆ２とこれに続くフレーム期間Ｆ３とで説明すれば、表示パネルの１番目のラインに入力されたフレーム期間Ｆ２の画像が黒信号で消されるや否や、このラインにフレーム期間Ｆ３の画像が入力される。従って、フレーム期間Ｆ２とフレーム期間Ｆ３との間では、実質的に黒挿入動作が行われなくなり、所謂動画像のボヤケが生じる。
【００７９】
しかし、映像信号用フレーム開始信号マスクパルス生成回路１００６からフレーム期間Ｆ２の黒挿入用フレーム開始信号ＦＬＭに呼応して所定期間に亘り出力される映像信号用フレーム開始信号マスクパルスを映像信号用フレーム開始信号マスク制御回路１００８に入力することにより、フレーム期間Ｆ３の映像信号用フレーム開始信号ＦＬＭは無効となり、セレクタ１００９からフレーム期間Ｆ２の黒挿入用フレーム開始信号ＦＬＭが出力された直後にゲートドライバへ供給されることは無くなる。このとき、前記４フレーム期間Ｆ１〜Ｆ４における表示パネルへの画像信号入力が休止することもあるが、この４フレーム期間Ｆ１〜Ｆ４で得た表示条件に基づいて、これに続く４フレーム期間の映像信号用フレーム開始信号ＦＬＭと黒挿入用フレーム開始信号ＦＬＭとを調整することにより、その影響は低減できる。
【００８０】
一方、先行する４フレーム期間がそれに続く４フレーム期間Ｆ１〜Ｆ４に対して短い場合、後者の４フレーム期間Ｆ１〜Ｆ４における画像表示用に黒挿入用フレーム開始信号生成回路１００２で生成される黒挿入用フレーム開始信号ＦＬＭは、当該４フレーム期間の各々において、表示パネル（これに備えられた各画素）が黒信号を保持する時間の比率が高まり、表示される動画像が暗くなる。この場合は、黒挿入用フレーム開始信号マスクパルス生成回路１００７で生成される黒挿入用フレーム開始信号マスクパルス、及び黒挿入用フレーム開始信号生成回路１００２で生成される黒挿入用フレーム開始信号ＦＬＭの夫々の時間幅を調整し、映像信号用フレーム開始信号ＦＬＭとともに立ち上がる黒挿入用フレーム開始信号マスクパルスと、黒挿入用フレーム開始信号マスクパルスより遅れて立ち上がる黒挿入用フレーム開始信号ＦＬＭのパルスとを時間軸上にて部分的に重複させて、黒挿入期間の開始を遅らせる。このとき、黒挿入用フレーム開始信号ＦＬＭは、黒挿入用フレーム開始信号マスクパルスが立ち下がるや否や、セレクタ１００９からゲートドライバへと出力される。
【００８１】
このように、映像信号の走査中のゲートドライバへは黒挿入用の走査を開始させないようにし、逆に黒挿入用の走査中のゲートドライバへは映像信号用の走査を開始させないようにして、入力信号に異常があっても表示の輝度への影響を抑制できるようにした。これにより、表示の輝度への影響が回避され、高画質の表示を得ることができる。
【００８２】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【００８３】
【発明の効果】
以上説明したことから明らかとなるように、本発明による表示装置によれば、異常信号が入力されても、映像信号と黒挿入の走査（スキャン）が同一のゲートドライバ内で競合することがなく、表示の輝度への影響が防止されて高品質の表示を得ることができる。
【図面の簡単な説明】
【図１】本発明が適用されるたとえば液晶表示装置の構成を概念的に示したブロック図である。
【図２】本発明に係るアクティブ・マトリクス型の液晶表示装置の画像表示領域をなす画素アレイの内部等価回路図である。
【図３】本発明に係るアクティブ・マトリクス型の液晶表示装置の画像表示タイミングを連続する２つのフレーム期間に亘り示すタイミング・ チャートである。
【図４】本発明に係るアクティブ・マトリクス型の液晶表示装置に適用させた場合の画像表示タイミングのタイミング・チャートである。
【図５】同一のゲートドライバ内で映像信号表示と黒挿入の走査に競合が発生する異常信号の発生原因の説明図である。
【図６】本発明に係るアクティブ・マトリクス型の液晶表示装置における正常時と異常時の垂直同期信号のタイミングとフレーム開始信号の生成タイミングを比較して説明するタイミング・チャートである。
【図７】本発明に係るアクティブ・マトリクス型の液晶表示装置における異常信号の発生時に生じる液晶パネル上での表示の不具合の説明図である。
【図８】異常発生時に同一のゲートドライバ内での映像信号の走査と黒挿入用の走査の競合を防止する対策有りと対策なしを比較して説明するタイミング・チャートである。
【図９】図８のタイミングＤに示した走査を行うためのフレーム開始信号ＦＬＭ発生回路の構成を説明するブロック図である。
【図１０】図８のタイミングＨに示した走査を行うためのフレーム開始信号ＦＬＭ発生回路の構成を説明するブロック図である。
【符号の説明】
１００・・・・表示装置（液晶表示装置）、１０１，１０２，５０１・・・・画素アレイ（ＴＦＴ型液晶表示パネル）、１０３，１０４，５０３・・・・ゲートドライバ（走査ドライバ）、１０５，１０６，１０７，１０８，５０２・・・・ドレインドライバ、１０９・・・・インバータ、１１０，５０４・・・表示制御回路（タイミング・コントローラ：ＴＣＯＮ）。

Claims (1)

1. 第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給する映像信号駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備え、
   映像信号がその水平走査周期ごとにその１行ずつ入力され、前記映像信号駆動回路は、前記映像信号の１行毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１工程と、
   前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２工程とが交互に繰り返され、
   前記走査駆動回路は、前記第１工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
   前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、１フレーム期間当りの前記第２工程による表示の比率を設定する手段を備えるとともに、
   前記映像信号に含まれる１フレーム期間の水平同期信号のパルス数を演算し、この演算結果に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２工程による表示開始時を決定する手段と、
   前記第１工程での前記画素アレイへの表示信号の出力開始信号で前記第２工程の表示信号の出力開始信号を抑制するマスクパルスを生成する手段と、
   前記第２工程での前記画素アレイへの表示信号の出力開始信号で前記第１工程の表示信号の出力開始信号を抑制するマスクパルスを生成する手段とを具備することを特徴とする表示装置。

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