JP2005012420A - レートデマッチング処理装置 - Google Patents
レートデマッチング処理装置 Download PDFInfo
- Publication number
- JP2005012420A JP2005012420A JP2003173297A JP2003173297A JP2005012420A JP 2005012420 A JP2005012420 A JP 2005012420A JP 2003173297 A JP2003173297 A JP 2003173297A JP 2003173297 A JP2003173297 A JP 2003173297A JP 2005012420 A JP2005012420 A JP 2005012420A
- Authority
- JP
- Japan
- Prior art keywords
- parity bit
- bits
- parity
- queue
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0064—Concatenated codes
- H04L1/0066—Parallel concatenated codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0067—Rate matching
- H04L1/0068—Rate matching by puncturing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Error Detection And Correction (AREA)
- Communication Control (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
【課題】メモリ総容量を低減するレートデマッチング処理装置を提供する。
【解決手段】３ｎ＋１番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第１のメモリ１０２に格納し、３ｎ＋２番目に入力されたデータを第２のメモリ１０３に格納し、３ｎ＋３番目に入力されたデータを第３のメモリ１０４に格納する。３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０に保持し、これらキュー１０９、１１０によりレートデマッチング回路１１１、１１２へのデータ供給を調整する。
【選択図】 図１
【解決手段】３ｎ＋１番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第１のメモリ１０２に格納し、３ｎ＋２番目に入力されたデータを第２のメモリ１０３に格納し、３ｎ＋３番目に入力されたデータを第３のメモリ１０４に格納する。３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０に保持し、これらキュー１０９、１１０によりレートデマッチング回路１１１、１１２へのデータ供給を調整する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、送信側でレートマッチング処理されたデータを、受信側でレートデマッチング処理する、すなわち、送信側で間引かれたデータの位置に、受信側でダミーデータを挿入し、送信側で繰り返されたデータを、受信側で削除するレートデマッチング処理装置に関する。
【０００２】
【従来の技術】
移動体無線通信方式に関する３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）国際標準規格の１つに、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）がある。本方式はさまざまな処理より構成されるが、これらの処理の１つに、送信データと物理チャネルのレートの違いを調整するレートマッチングと呼ばれる処理がある。
【０００３】
この処理では、送信データのレートが物理チャネルのレートよりも高い場合には、送信データ列において、いくつかのデータを間引く（以下、パンクチャと呼ぶ）ことにより、送信データと物理チャネルのレートを一致させる。また逆に、送信データのレートが物理チャネルのレートよりも低い場合には、送信データ列において、いくつかのデータを繰り返す（以下、リピートと呼ぶ）ことにより、送信データと物理チャネルのレートを一致させる。
【０００４】
一方、受信側では、レートマッチングの逆処理であるレートデマッチングを行う。レートデマッチングでは、送信側で間引かれたデータの位置にダミーデータを挿入し、送信側で繰り返されたデータを削除する。
【０００５】
このようなレートデマッチングを行う装置が発明されている（特許文献１参照）。特許文献１に記載の装置（以下、従来装置と呼ぶ）は、図６に示すように、情報ビット用メモリ２０２と、第１パリティビット用メモリ２０３と、第２パリティビット用メモリ２０４と、３種類のメモリ２０２、２０３、２０４のいずれかに入力データを振り分けるスイッチ２０１と、第１パリティビットのレートデマッチングを行う第１パリティビット用レートデマッチング回路２０５と、第２パリティビットのレートデマッチングを行う第２パリティビット用レートデマッチング回路２０６から構成される。なお、従来装置は、符号化レート１／３のターボ符号化データを送信側でパンクチャしたデータに対して、レートデマッチングを行う装置である。ここで、ターボ符号化後のデータとは、情報ビット、第１パリティビット、第２パリティビットの３種類のビット列から構成されているデータをいう。
【０００６】
次に、従来装置の動作について説明する。まず、情報ビット用メモリ２０２、第１パリティビット用メモリ２０３、第２パリティビット用メモリ２０４のいずれかに入力データを格納する。各メモリへの振り分けは、スイッチ２０１によって行い、入力データが情報ビットの場合には情報ビット用メモリ２０２へ、入力データが第１パリティビットの場合には第１パリティビット用メモリ２０３へ、入力データが第２パリティビットの場合には第２パリティビット用メモリ２０４へそれぞれ振り分ける。
【０００７】
このようにしてメモリ２０２、２０３、２０４に格納されたデータのうち、情報ビット用メモリ２０２に格納されたデータは、装置出力Ａとしてそのまま装置外へ出力される。また、第１パリティビット用メモリ２０３と第２パリティビット用メモリ２０４に格納されたデータに対しては、第１パリティビット用レートデマッチング回路２０５と第２パリティビット用レートデマッチング回路２０６により、それぞれレートデマッチングを行う。そして、第１パリティビット用レートデマッチング回路２０５と第２パリティビット用レートデマッチング回路２０６によるレートデマッチング後のデータを、それぞれ装置出力Ｂ、装置出力Ｃとして装置外へ出力する。
【０００８】
【特許文献１】
特開２００２−１９９０４８号公報
【０００９】
【発明が解決しようとする課題】
３ＧＰＰでは、より高速な移動体無線通信を実現するために、ＨＳＤＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）と呼ばれる新機能を、Ｗ−ＣＤＭＡ国際標準規格に追加する予定である。ＨＳＤＰＡは、下り（すなわち、基地局から移動体への経路）のパケット送信を高速化する技術である。このＨＳＤＰＡにおける処理の１つに、第１レートマッチングと呼ばれるレートマッチング処理がある。この第１レートマッチングには、通常のレートマッチングと比較して、以下のような制約が設けられている。
（１）リピート処理は行わない（すなわち、パンクチャ処理のみを行う）。
（２）第１レートマッチング後の情報ビットと第１パリティビットと第２パリティビットの総データ量は、一定値Ｍに制限される。
【００１０】
（２）について、第１レートマッチング後の総データ量Ｍが、例えば３０ビットの場合、次のようなケースが考えられる。これらは、すべてのケースを網羅しているわけではないが、典型的なケースである。
【００１１】
（ケース１）
第１レートマッチング前における情報ビット２０ビット、第１パリティビット２０ビット、第２パリティビット２０ビットのうち、１５ビットの第１パリティビットと、１５ビットの第２パリティビットがパンクチャされて、合計３０ビットとなるケース。このケースでは、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットは、それぞれ２０ビット、５ビット、５ビットとなる。
【００１２】
（ケース２）
第１レートマッチング前における情報ビット３０ビット、第１パリティビット３０ビット、第２パリティビット３０ビットのうち、３０ビットの第１パリティビットと、３０ビットの第２パリティビットがパンクチャされて、合計３０ビットとなるケース。このケースでは、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットは、それぞれ３０ビット、０ビット、０ビットとなる。
【００１３】
（ケース３）
第１レートマッチング前における情報ビット１０ビット、第１パリティビット１０ビット、第２パリティビット１０ビットのうち、どのビットもパンクチャされずに合計３０ビットとなるケース。このケースでは、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットは、それぞれ１０ビット、１０ビット、１０ビットとなる。
【００１４】
上の３つのケースにおいて、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットの最大データ量は、それぞれ３０ビット（ケース２の場合）、１０ビット（ケース３の場合）、１０ビット（ケース３の場合）であると想定される。このとき、第１レートマッチングの逆処理である第１レートデマッチングを従来装置で行うと、図６に示すメモリ２０２、２０３、２０４は、それぞれ３０ビット、１０ビット、１０ビットの容量が必要となる。そうすると、メモリ２０２、２０３、２０４の総容量Ｎは５０ビットとなり、第１レートマッチング後の総データ量Ｍ（３０ビット）よりも２０ビット多い。
【００１５】
上の例は、ＭとＮの値が小さいため、ＭとＮの差は２０ビットですむが、実運用で用いられるＭの値は数千から数万とずっと大きいので、ＭとＮの差もかなり大きな値になってしまう。
【００１６】
本発明の目的は、メモリ総容量を低減するレートデマッチング処理装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明のレートデマッチング処理装置は、送信側でレートマッチング処理された、情報ビットと、第１パリティビットと、第２パリティビットからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、装置に入力された順序で、または、入力された順序で均等に分配して、入力されたデータを１つまたは複数のメモリに格納する第１の手段と、メモリから、ｎを自然数として、３ｎビットずつ、情報ビットと、第１パリティビットと、第２パリティビットを読み出す第２の手段と、少なくとも情報ビット、第１パリティビット、第２パリティビットごとに設けられ、レートデマッチング回路へのデータ供給を調整するため、第２の手段によって読み出されたデータを一時的に保持する第３の手段を有することを特徴とする。
【００１８】
例えば、従来装置のように３つのメモリを情報ビット用、第１パリティビット用、第２パリティビット用に分けるのではなく、３ｎ＋１番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第１のメモリへ格納し、３ｎ＋２番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第２のメモリへ格納し、３ｎ＋３番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第３のメモリへ格納するようする。したがって、第１のメモリ、第２のメモリ、第３のメモリは、それぞれＭ／３ビットの容量を持つ。こうして、３つのメモリの総容量Ｎは制限値Ｍと一致し、従来装置に比べてＮの値を小さくすることができる。
【００１９】
しかし、上述のようにデータを格納した３つのメモリから１ビットの情報ビット、１ビットの第１パリティビット、１ビットの第２パリティビットを同時に読み出そうとすると、同じメモリに同時にアクセスするアクセス競合が発生することがあり、所望のデータを読み出せないことがある。これを回避するため、同時に読み出すデータは、３ビットの情報ビット、３ビットの第１パリティビット、３ビットの第２パリティビットのいずれかとする。このようにして、３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットを、それぞれ情報ビット用キュー、第１パリティビット用キュー、第２パリティビット用キューに保持し、キューによりレートデマッチング回路へのデータ供給を調整するようにした。情報ビット用キュー、第１パリティビット用キュー、第２パリティビット用キューの容量はそれぞれ６ビットであるため、実運用で用いられるＮ、Ｍの値（数千から数万）に比べると無視できるくらい小さい。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２１】
（第１の実施形態）
図１を参照すると、第１レートデマッチングを行う、本発明の第１の実施形態のレートデマッチング処理装置は、スイッチ１０１と、第１のメモリ１０２と、第２のメモリ１０３と、第３のメモリ１０４と、スイッチ１０５と、スイッチ１０６と、スイッチ１０７と、情報ビット用キュー１０８と、第１パリティビット用キュー１０９と、第２パリティビット用キュー１１０と、第１パリティビット用レートデマッチング回路１１１と、第２パリティビット用レートデマッチング回路１１２を含む。
【００２２】
スイッチ１０１は、３つのメモリ１０２、１０３、１０４のいずれかに入力データを振り分けるスイッチである。
【００２３】
第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４は、スイッチ１０１により振り分けられた入力データを格納するメモリである。
【００２４】
スイッチ１０５は、メモリ１０２から出力されたデータを３つのキュー１０８、１０９、１１０のいずれかに振り分けるスイッチである。スイッチ１０６は、メモリ１０３から出力されたデータを３つのキュー１０８、１０９、１１０のいずれかに振り分けるスイッチである。スイッチ１０７は、メモリ１０４から出力されたデータを３つのキュー１０８、１０９、１１０のいずれかに振り分けるスイッチである。
【００２５】
情報ビット用キュー１０８は、スイッチ１０５、１０６、１０７により振り分けられた情報ビットを保持するキューである。第１パリティビット用キュー１０９は、スイッチ１０５、１０６、１０７により振り分けられた第１パリティビットを保持するキューである。第２パリティビット用キュー１１０は、スイッチ１０５、１０６、１０７により振り分けられた第２パリティビットを保持するキューである。
【００２６】
第１パリティビット用レートデマッチング回路１１１は、第１パリティビット用キュー１０９に保持されているデータに対して第１レートデマッチングを行う回路である。第２パリティビット用レートデマッチング回路１１２は、第２パリティビット用キュー１１０に保持されているデータに対して第１レートデマッチングを行う回路である。
【００２７】
なお、第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４の容量は、それぞれＭ／３ビットである。また、情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０の容量は、それぞれ６ビットである。
【００２８】
次に、本実施形態のレートデマッチング処理装置の動作について説明する。
【００２９】
本実施形態のレートデマッチング処理装置には、情報ビット列、第１パリティビット列、第２パリティビット列の順に合計Ｍ個の入力データが入力されるとする。ただし、Ｍ個の入力データにおける情報ビット、第１パリティビット、第２パリティビットの割合は任意である。
【００３０】
（１）１番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ１０１を第１のメモリ１０２に接続し、同データをメモリ１０２に格納する。
【００３１】
（２）２番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ１０１を第２のメモリ１０３に接続し、同データをメモリ１０３に格納する。
【００３２】
（３）３番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ１０１を第３のメモリ１０４に接続し、同データをメモリ１０４に格納する。
【００３３】
（４）以降、３ｎ＋１番目（ｎ＝１，２，・・・，Ｍ／３−１）の入力データに対して（１）と同様の処理を行い、３ｎ＋２番目（ｎ＝１，２，・・・，Ｍ／３−１）の入力データに対して（２）と同様の処理を行い、３ｎ＋３番目（ｎ＝１，２，・・・，Ｍ／３−１）の入力データに対して（３）と同様の処理を行う。このようにして、Ｍ個の入力データをメモリ１０２、１０３、１０４に格納する。
【００３４】
（５）以下の（５−１）から（５−４）の処理を並列に行う。
【００３５】
（５−１）スイッチ１０５、１０６、１０７を情報ビット用キュー１０８に接続する。そして、メモリ１０２、１０３、１０４から情報ビットを１ビットずつ読み出し、合計３ビットの情報ビットをキュー１０８に格納する。
【００３６】
（５−２）情報ビット用キュー１０８の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００３７】
（５−３）第１パリティビット用レートデマッチング回路１１１においてダミーデータを挿入する場合（すなわち、送信側の第１レートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｂとして出力する。または、第１パリティビット用キュー１０９の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００３８】
（５−４）第２パリティビット用レートデマッチング回路１１２においてダミーデータを挿入する場合（すなわち、送信側のレートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｃとして出力する。または、第２パリティビット用キュー１１０の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００３９】
（６）以下の（６−１）から（６−４）の処理を並列に行う。
【００４０】
（６−１）スイッチ１０５、１０６、１０７を第１パリティビット用キュー１０９に接続する。第１パリティビット用キュー１０９内に残っているデータ数が３ビット以下の場合には、メモリ１０２、１０３、１０４から第１パリティビットを１ビットずつ読み出し、合計３ビットの第１パリティビットを第１パリティビット用キュー１０９に格納する。第１パリティビット用キュー１０９内に残っているデータ数が４ビット以上の場合には、３ビットの第１パリティビットを新たに格納する余地が無いため何もしない。
【００４１】
（６−２）情報ビット用キュー１０８の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００４２】
（６−３）第１パリティビット用レートデマッチング回路１１１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１パリティビット用キュー１０９の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００４３】
（６−４）第２パリティビット用レートデマッチング回路１１２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第２パリティビット用キュー１１０の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００４４】
（７）以下の（７−１）から（７−４）の処理を並列に行う。
【００４５】
（７−１）スイッチ１０５、１０６、１０７を第２パリティビット用キュー１１０に接続する。第２パリティビット用キュー１１０内に残っているデータ数が３ビット以下の場合には、メモリ１０２、１０３、１０４から第２パリティビットを１ビットずつ読み出し、合計３ビットの第２パリティビットを第２パリティビット用キュー１１０に格納する。第２パリティビット用キュー１１０内に残っているデータ数が４ビット以上の場合には、３ビットの第２パリティビットを新たに格納する余地が無いため何もしない。
【００４６】
（７−２）情報ビット用キュー１０８の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００４７】
（７−３）第１パリティビット用レートデマッチング回路１１１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１パリティビット用キュー１０９の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００４８】
（７−４）第２パリティビット用レートデマッチング回路１１２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第２パリティビット用キュー１１０の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００４９】
（８）以上の（５）から（７）の処理を繰り返すことにより、全データの第１レートデマッチングを行う。
【００５０】
以上の一連の処理のうち、（５）から（８）の動作タイミングについて、図２を参照して詳細に説明する。図２では、３番目、６番目、９番目、１２番目、１５番目、・・・の第１パリティビットと、２番目、５番目、８番目、１１番目、１４番目、・・・の第２パリティビットが、送信側の第１レートマッチングでパンチャされている。
【００５１】
なお、（４）の処理後のメモリ１０２、１０３、１０４におけるデータの配置は、図３のようになっている。図３において、Ｓｋ、Ｐｋ、Ｑｋは、本実施形態のレートデマッチング処理装置へｋ番目に入力された情報ビット、第１パリティビット、第２パリティビットをそれぞれ表す。
【００５２】
図２における１．〜１８．の処理は以下の通りである。
１．情報ビットＳ１、Ｓ２、Ｓ３を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。
【００５３】
２．第１パリティビットＰ１、Ｐ２、Ｐ３を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する（図３では、第１パリティビットの格納開始が第２のメモリ１０３であることに注意）。
【００５４】
３．第２パリティビットＱ１、Ｑ２、Ｑ３を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３よりそれぞれ読み出し、第２パリティビット用キュー１１０に格納する（図３では、第２パリティビットの格納開始が第３のメモリ１０４であることに注意）。
【００５５】
４．情報ビットＳ４、Ｓ５、Ｓ６を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ１を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ１を装置出力Ｃとして出力する。
【００５６】
５．第１パリティビットＰ４、Ｐ５、Ｐ６を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ２を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ２を装置出力Ｂとして出力する。さらに、２番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００５７】
６．第２パリティビットＱ４、Ｑ５、Ｑ６を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ３を装置出力Ａとして出力する。また、３番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ２を装置出力Ｃとして出力する。
【００５８】
７．情報ビットＳ７、Ｓ８、Ｓ９を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ４を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ３を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ３を装置出力Ｃとして出力する。
【００５９】
８．第１パリティビットＰ７、Ｐ８、Ｐ９を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ５を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ４を装置出力Ｂとして出力する。さらに、５番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６０】
９．第２パリティビットＱ７、Ｑ８、Ｑ９を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ６を装置出力Ａとして出力する。また、６番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ４を装置出力Ｃとして出力する。
【００６１】
１０．情報ビットＳ１０、Ｓ１１、Ｓ１２を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ７を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ５を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ５を装置出力Ｃとして出力する。
【００６２】
１１．第１パリティビットＰ１０、Ｐ１１、Ｐ１２を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ８を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ６を装置出力Ｂとして出力する。さらに、８番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６３】
１２．第２パリティビットＱ１０、Ｑ１１、Ｑ１２を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ９を装置出力Ａとして出力する。また、９番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ６を装置出力Ｃとして出力する。
【００６４】
１３．情報ビットＳ１３、Ｓ１４、Ｓ１５を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１０を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ７を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ７を装置出力Ｃとして出力する。
【００６５】
１４．６ビットまで格納可能な第１パリティビット用キュー１０９にはこの時点で５ビットの第１パリティビット（Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２）が残っており、新たに３ビットを格納する余地は無い。このため第１パリティビット用キュー１０９には何も格納しない。情報ビット用キュー１０８の先頭データＳ１１を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ８を装置出力Ｂとして出力する。さらに、１１番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６６】
１５．６ビットまで格納可能な第２パリティビット用キュー１１０にはこの時点で５ビットの第２パリティビット（Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２）が残っており、新たに３ビットを格納する余地は無い。このため第２パリティビット用キュー１１０には何も格納しない。情報ビット用キュー１０８の先頭データＳ１２を装置出力Ａとして出力する。また、１２番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ８を装置出力Ｃとして出力する。
【００６７】
１６．情報ビットＳ１６、Ｓ１７、Ｓ１８を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１３を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ９を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ９を装置出力Ｃとして出力する。
【００６８】
１７．第１パリティビットＰ１３、Ｐ１４、Ｐ１５を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１４を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ１０を装置出力Ｂとして出力する。さらに、１４番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６９】
１８．第２パリティビットＱ１３、Ｑ１４、Ｑ１５を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１５を装置出力Ａとして出力する。また、１５番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ１０を装置出力Ｃとして出力する。
【００７０】
（第２の実施形態）
送信データが多い場合、第１レートデマッチング処理を高速化するために、レートデマッチング処理装置の入力データを複数のブロックに分割して、分割した各ブロックに対して並列に第１レートデマッチングを行うことも考えられる。そこで、複数のブロックに対して並列に第１レートデマッチングを行う第２の実施形態について以下に述べる。なお、以下ではブロック数が２の場合について説明するが、より大きなブロック数の場合でも本実施形態を容易に拡張できる。
【００７１】
図４を参照すると、本発明の第２の実施形態のレートデマッチング処理装置は、スイッチ３０１と、第１のメモリ３０２と、第２のメモリ３０３と、第３のメモリ３０４と、第４のメモリ３０５と、第５のメモリ３０６と、第６のメモリ３０７と、スイッチ３０８と、スイッチ３０９と、スイッチ３１０と、スイッチ３１１と、スイッチ３１２と、スイッチ３１３と、第１ブロック情報ビット用キュー３１４と、第１ブロック第１パリティビット用キュー３１５と、第１ブロック第２パリティビット用キュー３１６と、第２ブロック情報ビット用キュー３１７と、第２ブロック第１パリティビット用キュー３１８と、第２ブロック第２パリティビット用キュー３１９と、第１ブロック第１パリティビット用レートデマッチング回路３２０と、第１ブロック第２パリティビット用レートデマッチング回路３２１と、第２ブロック第１パリティビット用レートデマッチング回路３２２と、第２ブロック第２パリティビット用レートデマッチング回路３２３を含む。
【００７２】
スイッチ３０１は、６個のメモリ３０２、３０３、３０４、３０５、３０６、３０７のいずれかに入力データを振り分けるスイッチである。
【００７３】
メモリ３０２、３０３、３０４、３０５、３０６、３０７は、入力データを格納するメモリである。
【００７４】
スイッチ３０８、３０９、３１０、３１１、３１２、３１３は、それぞれメモリ３０２、３０３、３０４、３０５、３０６、３０７から出力されたデータを、６個のキュー３１４、３１５、３１６、３１７、３１８、３１９のいずれかに振り分けるスイッチである。
【００７５】
第１ブロック情報ビット用キュー３１４は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第１のブロックの情報ビットを保持するキューである。第１ブロック第１パリティビット用キュー３１５は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により割り振られた第１のブロックの第１パリティビットを保持するキューである。第１ブロック第２パリティビット用キュー３１６は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により割り振られた第１のブロックの第２パリティビットを保持するキューである。
【００７６】
第２ブロック情報ビット用キュー３１７は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第２のブロックの情報ビットを保持するキューである。第２ブロック第１パリティビット用キュー３１８は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第２のブロックの第１パリティビットを保持するキューである。第２ブロック第２パリティビット用キュー３１９は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第２のブロックの第２パリティビットを保持するキューである。
【００７７】
第１ブロック第１パリティビット用レートデマッチング回路３２０は、第１ブロック第１パリティビット用キュー３１５に保持されているデータに対して第１レートデマッチングを行う回路である。第１ブロック第２パリティビット用レートデマッチング回路３２１は、第１ブロック第２パリティビット用キュー３１６に保持されているデータに対して第１レートデマッチングを行う回路である。
【００７８】
第２ブロック第１パリティビット用レートデマッチング回路３２２は、第２ブロック第１パリティビット用キュー３１８に保持されているデータに対して第１レートデマッチングを行う回路である。第２ブロック第２パリティビット用レートデマッチング回路３２３は、第２ブロック第２パリティビット用キュー３１９に保持されているデータに対して第１レートデマッチングを行う回路である。
【００７９】
図４における装置出力Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、それぞれ第１ブロックの情報ビット出力、第１ブロックの第１パリティビット出力、第１ブロックの第２パリティビット出力、第２ブロックの情報ビット出力、第２ブロックの第１パリティビット出力、第２ブロックの第２パリティビット出力である。なお、メモリ３０２、３０３、３０４、３０５、３０６の容量はそれぞれＭ／６ビットである。また、第１ブロック情報ビット用キュー３１４、第１ブロック第１パリティビット用キュー３１５、第１ブロック第２パリティビット用キュー３１６、第２ブロック情報ビット用キュー３１７、第２ブロック第１パリティビット用キュー３１８、第２ブロック第２パリティビット用キュー３１９の容量はそれぞれ１２ビットである。
【００８０】
次に、本実施形態のレートデマッチング処理装置の動作について説明する。
【００８１】
（１）１番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第１のメモリ３０２に接続し、１番目の入力データを第１のメモリ３０２に格納する。
【００８２】
（２）２番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第２のメモリ３０３に接続し、２番目の入力データを第２のメモリ３０３に格納する。
【００８３】
（３）３番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第３のメモリ３０４に接続し、３番目の入力データを第３のメモリ３０４に格納する。
【００８４】
（４）４番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第４のメモリ３０５に接続し、４番目の入力データを第４のメモリ３０５に格納する。
【００８５】
（５）５番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第５のメモリ３０６に接続し、５番目の入力データを第５のメモリ３０６に格納する。
【００８６】
（６）６番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第６のメモリ３０７に接続し、６番目の入力データを第６のメモリ３０７に格納する。
【００８７】
（７）以降、６ｎ＋１番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（１）と同様の処理を行い、６ｎ＋２番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（２）と同様の処理を行い、６ｎ＋３番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（３）と同様の処理を行い、６ｎ＋４番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（４）と同様の処理を行い、６ｎ＋５番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（５）と同様の処理を行い、６ｎ＋６番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（６）と同様の処理を行う。このようにして、Ｍ個の入力データをメモリ３０２、３０３、３０４、３０５、３０６、３０７に格納する。
【００８８】
（８）以下の（８−１）から（８−７）の処理を並列に行う。
【００８９】
（８−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第１ブロック情報ビット用キュー３１４に接続する。そして、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第１ブロックの情報ビットを１ビットずつ読み出し、合計６ビットの情報ビットを第１ブロック情報ビット用キュー３１４に格納する。
【００９０】
（８−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００９１】
（８−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合（すなわち、送信側の第１レートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００９２】
（８−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００９３】
（８−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【００９４】
（８−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【００９５】
（８−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【００９６】
（９）以下の（９−１）から（９−７）の処理を並列に行う。
【００９７】
（９−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第１ブロック第１パリティビット用キュー３１５に接続する。そして、キュー３１５内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第１ブロックの第１パリティビットを１ビットずつ読み出し、合計６ビットの第１パリティビットを第１ブロック第１パリティビット用キュー３１５に格納する。第１ブロック第１パリティビット用キュー３１５内に残っているデータ数が７ビット以上の場合には、６ビットの第１パリティビットを新たに格納する余地が無いため何もしない。
【００９８】
（９−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００９９】
（９−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１００】
（９−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１０１】
（９−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１０２】
（９−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１０３】
（９−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１０４】
（１０）以下の（１０−１）から（１０−７）の処理を並列に行う。
【０１０５】
（１０−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第１ブロック第２パリティビット用キュー３１６に接続する。そして、第１ブロック第２パリティビット用キュー３１６内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第１ブロックの第２パリティビットを１ビットずつ読み出し、合計６ビットの第２パリティビットを第１ブロック第２パリティビット用キュー３１６に格納する。第１ブロック第２パリティビット用キュー３１６内に残っているデータ数が７ビット以上の場合には、６ビットの第２パリティビットを新たに格納する余地が無いため何もしない。
【０１０６】
（１０−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１０７】
（１０−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１０８】
（１０−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１０９】
（１０−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１１０】
（１０−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１１１】
（１０−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１１２】
（１１）以下の（１１−１）または（１１−７）の処理を並列に行う。
【０１１３】
（１１−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第２ブロック情報ビット用キュー３１７に接続する。そして、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第２ブロックの情報ビットを１ビットずつ読み出し、合計６ビットの情報ビットを第２ブロック情報ビット用キュー３１７に格納する。
【０１１４】
（１１−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１１５】
（１１−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合（すなわち、送信側の第１レートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１１６】
（１１−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１１７】
（１１−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１１８】
（１１−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１１９】
（１１−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１２０】
（１２）以下の（１２−１）から（１２−７の）の処理を並列に行う。
【０１２１】
（１２−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第２ブロック第１パリティビット用キュー３１８に接続する。そして、第２ブロック第１パリティビット用キュー３１８内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第２ブロックの第１パリティビットを１ビットずつ読み出し、合計６ビットの第１パリティビットを第２ブロック第１パリティビット用キュー３１８に格納する。キュー３１８内に残っているデータ数が７ビット以上の場合には、６ビットの第１パリティビットを新たに格納する余地が無いため何もしない。
【０１２２】
（１２−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１２３】
（１２−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１２４】
（１２−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１２５】
（１２−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１２６】
（１２−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１２７】
（１２−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１２８】
（１３）以下の（１３−１）から（１３−７）の処理を並列に行う。
【０１２９】
（１３−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第２ブロック第２パリティビット用キュー３１９に接続する。そして、第２ブロック第２パリティビット用キュー３１９内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第２ブロックの第２パリティビットを１ビットずつ読み出し、合計６ビットの第２パリティビットを第２ブロック第２パリティビット用キュー３１９に格納する。第２ブロック第２パリティビット用キュー３１９内に残っているデータ数が７ビット以上の場合には、６ビットの第２パリティビットを新たに格納する余地が無いため何もしない。
【０１３０】
（１３−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１３１】
（１３−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１３２】
（１３−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１３３】
（１３−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１３４】
（１３−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１３５】
（１３−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１３６】
（１４）以上の（８）〜（１３）の処理を繰り返すことにより、第１のブロックおよび第２のブロックにおける全データの第１レートデマッチングを行う。
【０１３７】
（第３の実施形態）
第１の実施形態は、３つのメモリ１０２、１０３、１０４による構成であるが、これを１つのメモリで構成することも可能である。
【０１３８】
図５を参照すると、本発明の第３の実施形態のレートデマッチング処理装置は、メモリ４０１と、スイッチ４０２と、スイッチ４０３と、スイッチ４０４と、情報ビット用キュー４０５と、第１パリティビット用キュー４０６と、第２パリティビット用キュー４０７と、第１パリティビット用レートデマッチング回路４０８と、第２パリティビット用レートデマッチング回路４０９を含む。
【０１３９】
メモリ４０１は、入力データを格納するメモリである。
【０１４０】
スイッチ４０２、４０３、４０４は、メモリ４０１から出力されたデータを情報ビット用キュー４０５、第１パリティビット用キュー４０６、第２パリティビット用キュー４０７のいずれかに振り分けるスイッチである。
【０１４１】
情報ビット用キュー４０５は、スイッチ４０２、４０３、４０４により振り分けられた情報ビットを保持するキューである。第１パリティビット用キュー４０６は、スイッチ４０２、４０３、４０４により振り分けられた第１パリティビットを保持するキューである。第２パリティビット用キュー４０７は、スイッチ４０２、４０３、４０４により振り分けられた第２パリティビットを保持するキューである。
【０１４２】
第１パリティビット用レートデマッチング回路４０８は、第１パリティビット用キュー４０６に保持されているデータに対して第１レートデマッチングを行う回路である。第２パリティビット用レートデマッチング回路４０９は、第２パリティビット用キュー４０７に保持されているデータに対して第１レートデマッチングを行う回路である。
【０１４３】
スイッチ４０２、スイッチ４０３、スイッチ４０４、情報ビット用キュー４０５、第１パリティビット用キュー４０６、第２パリティビット用キュー４０７、第１パリティビット用レートデマッチング回路４０８、第２パリティビット用レートデマッチング回路４０９は、それぞれ第１の実施形態におけるスイッチ１０５、スイッチ１０６、スイッチ１０７、情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０、第１パリティビット用レートデマッチング回路１１１、第２パリティビット用レートデマッチング回路１１２と同じ構成である。なお、メモリ４０１の容量はＭビットである。
【０１４４】
次に、本実施形態のレートデマッチング処理装置の動作について説明する。
【０１４５】
本実施形態のレートデマッチング処理装置には、情報ビット列、第１パリティビット列、第２パリティビット列の順に合計Ｍ個の入力データが入力されるとする。ただし、Ｍ個の入力データにおける情報ビット、第１パリティビット、第２パリティビットの割合は任意である。
【０１４６】
（１）１番目の入力データを本実施形態のレートデマッチング処理装置に入力し、メモリ４０１に格納する。
【０１４７】
（２）以降、ｎ番目（ｎ＝２，・・・，Ｍ）の入力データに対して（１）と同様の処理を繰り返す。このようにしてＭ個の入力データをメモリ４０１に格納する。
【０１４８】
その後の動作は、メモリ１０２、１０３、１０４から３ビットずつ読み出す代わりにメモリ４０１から３ビットずつ読み出すようにすることを除き、第１の実施形態の動作（５）〜（８）と同様である。
【０１４９】
【発明の効果】
以上説明したように、本発明によれば、３つのメモリの使用方法を工夫し、さらに３つのキューを設けることにより、メモリの総容量Ｎを制限値Ｍと一致させることができるため、従来装置に比べてＮの値を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のレートデマッチング処理装置の構成を示した図である。
【図２】本発明の第１の実施形態のレートデマッチング処理装置の動作を説明するためのタイミングチャートである。
【図３】本発明の第１の実施形態のレートデマッチング処理装置のメモリ１０２、１０３、１０４におけるデータの配置を示した図である。
【図４】本発明の第２の実施形態のレートデマッチング処理装置の構成を示した図である。
【図５】本発明の第３の実施形態のレートデマッチング処理装置の構成を示した図である。
【図６】従来技術のレートデマッチング処理装置の構成を示した図である。
【符号の説明】
１０１ スイッチ
１０２ 第１のメモリ
１０３ 第２のメモリ
１０４ 第３のメモリ
１０５ スイッチ
１０６ スイッチ
１０７ スイッチ
１０８ 情報ビット用キュー
１０９ 第１パリティビット用キュー
１１０ 第２パリティビット用キュー
１１１ 第１パリティビット用レートデマッチング回路
１１２ 第２パリティビット用レートデマッチング回路
２０１ スイッチ
２０２ 情報ビット用メモリ
２０３ 第１パリティビット用メモリ
２０４ 第２パリティビット用メモリ
２０５ 第１パリティビット用レートデマッチング回路
２０６ 第２パリティビット用レートデマッチング回路
３０１ スイッチ
３０２ 第１のメモリ
３０３ 第２のメモリ
３０４ 第３のメモリ
３０５ 第４のメモリ
３０６ 第５のメモリ
３０７ 第６のメモリ
３０８ スイッチ
３０９ スイッチ
３１０ スイッチ
３１１ スイッチ
３１２ スイッチ
３１３ スイッチ
３１４ 第１ブロック情報ビット用キュー
３１５ 第１ブロック第１パリティビット用キュー
３１６ 第１ブロック第２パリティビット用キュー
３１７ 第２ブロック情報ビット用キュー
３１８ 第２ブロック第１パリティビット用キュー
３１９ 第２ブロック第２パリティビット用キュー
３２０ 第１ブロック第１パリティビット用レートデマッチング回路
３２１ 第１ブロック第２パリティビット用レートデマッチング回路
３２２ 第２ブロック第１パリティビット用レートデマッチング回路
３２３ 第２ブロック第２パリティビット用レートデマッチング回路
４０１ メモリ
４０２ スイッチ
４０３ スイッチ
４０４ スイッチ
４０５ 情報ビット用キュー
４０６ 第１パリティビット用キュー
４０７ 第２パリティビット用キュー
４０８ 第１パリティビット用レートデマッチング回路
４０９ 第２パリティビット用レートデマッチング回路
【発明の属する技術分野】
本発明は、送信側でレートマッチング処理されたデータを、受信側でレートデマッチング処理する、すなわち、送信側で間引かれたデータの位置に、受信側でダミーデータを挿入し、送信側で繰り返されたデータを、受信側で削除するレートデマッチング処理装置に関する。
【０００２】
【従来の技術】
移動体無線通信方式に関する３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）国際標準規格の１つに、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）がある。本方式はさまざまな処理より構成されるが、これらの処理の１つに、送信データと物理チャネルのレートの違いを調整するレートマッチングと呼ばれる処理がある。
【０００３】
この処理では、送信データのレートが物理チャネルのレートよりも高い場合には、送信データ列において、いくつかのデータを間引く（以下、パンクチャと呼ぶ）ことにより、送信データと物理チャネルのレートを一致させる。また逆に、送信データのレートが物理チャネルのレートよりも低い場合には、送信データ列において、いくつかのデータを繰り返す（以下、リピートと呼ぶ）ことにより、送信データと物理チャネルのレートを一致させる。
【０００４】
一方、受信側では、レートマッチングの逆処理であるレートデマッチングを行う。レートデマッチングでは、送信側で間引かれたデータの位置にダミーデータを挿入し、送信側で繰り返されたデータを削除する。
【０００５】
このようなレートデマッチングを行う装置が発明されている（特許文献１参照）。特許文献１に記載の装置（以下、従来装置と呼ぶ）は、図６に示すように、情報ビット用メモリ２０２と、第１パリティビット用メモリ２０３と、第２パリティビット用メモリ２０４と、３種類のメモリ２０２、２０３、２０４のいずれかに入力データを振り分けるスイッチ２０１と、第１パリティビットのレートデマッチングを行う第１パリティビット用レートデマッチング回路２０５と、第２パリティビットのレートデマッチングを行う第２パリティビット用レートデマッチング回路２０６から構成される。なお、従来装置は、符号化レート１／３のターボ符号化データを送信側でパンクチャしたデータに対して、レートデマッチングを行う装置である。ここで、ターボ符号化後のデータとは、情報ビット、第１パリティビット、第２パリティビットの３種類のビット列から構成されているデータをいう。
【０００６】
次に、従来装置の動作について説明する。まず、情報ビット用メモリ２０２、第１パリティビット用メモリ２０３、第２パリティビット用メモリ２０４のいずれかに入力データを格納する。各メモリへの振り分けは、スイッチ２０１によって行い、入力データが情報ビットの場合には情報ビット用メモリ２０２へ、入力データが第１パリティビットの場合には第１パリティビット用メモリ２０３へ、入力データが第２パリティビットの場合には第２パリティビット用メモリ２０４へそれぞれ振り分ける。
【０００７】
このようにしてメモリ２０２、２０３、２０４に格納されたデータのうち、情報ビット用メモリ２０２に格納されたデータは、装置出力Ａとしてそのまま装置外へ出力される。また、第１パリティビット用メモリ２０３と第２パリティビット用メモリ２０４に格納されたデータに対しては、第１パリティビット用レートデマッチング回路２０５と第２パリティビット用レートデマッチング回路２０６により、それぞれレートデマッチングを行う。そして、第１パリティビット用レートデマッチング回路２０５と第２パリティビット用レートデマッチング回路２０６によるレートデマッチング後のデータを、それぞれ装置出力Ｂ、装置出力Ｃとして装置外へ出力する。
【０００８】
【特許文献１】
特開２００２−１９９０４８号公報
【０００９】
【発明が解決しようとする課題】
３ＧＰＰでは、より高速な移動体無線通信を実現するために、ＨＳＤＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）と呼ばれる新機能を、Ｗ−ＣＤＭＡ国際標準規格に追加する予定である。ＨＳＤＰＡは、下り（すなわち、基地局から移動体への経路）のパケット送信を高速化する技術である。このＨＳＤＰＡにおける処理の１つに、第１レートマッチングと呼ばれるレートマッチング処理がある。この第１レートマッチングには、通常のレートマッチングと比較して、以下のような制約が設けられている。
（１）リピート処理は行わない（すなわち、パンクチャ処理のみを行う）。
（２）第１レートマッチング後の情報ビットと第１パリティビットと第２パリティビットの総データ量は、一定値Ｍに制限される。
【００１０】
（２）について、第１レートマッチング後の総データ量Ｍが、例えば３０ビットの場合、次のようなケースが考えられる。これらは、すべてのケースを網羅しているわけではないが、典型的なケースである。
【００１１】
（ケース１）
第１レートマッチング前における情報ビット２０ビット、第１パリティビット２０ビット、第２パリティビット２０ビットのうち、１５ビットの第１パリティビットと、１５ビットの第２パリティビットがパンクチャされて、合計３０ビットとなるケース。このケースでは、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットは、それぞれ２０ビット、５ビット、５ビットとなる。
【００１２】
（ケース２）
第１レートマッチング前における情報ビット３０ビット、第１パリティビット３０ビット、第２パリティビット３０ビットのうち、３０ビットの第１パリティビットと、３０ビットの第２パリティビットがパンクチャされて、合計３０ビットとなるケース。このケースでは、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットは、それぞれ３０ビット、０ビット、０ビットとなる。
【００１３】
（ケース３）
第１レートマッチング前における情報ビット１０ビット、第１パリティビット１０ビット、第２パリティビット１０ビットのうち、どのビットもパンクチャされずに合計３０ビットとなるケース。このケースでは、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットは、それぞれ１０ビット、１０ビット、１０ビットとなる。
【００１４】
上の３つのケースにおいて、第１レートマッチング後の情報ビット、第１パリティビット、第２パリティビットの最大データ量は、それぞれ３０ビット（ケース２の場合）、１０ビット（ケース３の場合）、１０ビット（ケース３の場合）であると想定される。このとき、第１レートマッチングの逆処理である第１レートデマッチングを従来装置で行うと、図６に示すメモリ２０２、２０３、２０４は、それぞれ３０ビット、１０ビット、１０ビットの容量が必要となる。そうすると、メモリ２０２、２０３、２０４の総容量Ｎは５０ビットとなり、第１レートマッチング後の総データ量Ｍ（３０ビット）よりも２０ビット多い。
【００１５】
上の例は、ＭとＮの値が小さいため、ＭとＮの差は２０ビットですむが、実運用で用いられるＭの値は数千から数万とずっと大きいので、ＭとＮの差もかなり大きな値になってしまう。
【００１６】
本発明の目的は、メモリ総容量を低減するレートデマッチング処理装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明のレートデマッチング処理装置は、送信側でレートマッチング処理された、情報ビットと、第１パリティビットと、第２パリティビットからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、装置に入力された順序で、または、入力された順序で均等に分配して、入力されたデータを１つまたは複数のメモリに格納する第１の手段と、メモリから、ｎを自然数として、３ｎビットずつ、情報ビットと、第１パリティビットと、第２パリティビットを読み出す第２の手段と、少なくとも情報ビット、第１パリティビット、第２パリティビットごとに設けられ、レートデマッチング回路へのデータ供給を調整するため、第２の手段によって読み出されたデータを一時的に保持する第３の手段を有することを特徴とする。
【００１８】
例えば、従来装置のように３つのメモリを情報ビット用、第１パリティビット用、第２パリティビット用に分けるのではなく、３ｎ＋１番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第１のメモリへ格納し、３ｎ＋２番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第２のメモリへ格納し、３ｎ＋３番目（ｎ＝０，１，２，・・・，Ｍ／３−１）に入力されたデータを第３のメモリへ格納するようする。したがって、第１のメモリ、第２のメモリ、第３のメモリは、それぞれＭ／３ビットの容量を持つ。こうして、３つのメモリの総容量Ｎは制限値Ｍと一致し、従来装置に比べてＮの値を小さくすることができる。
【００１９】
しかし、上述のようにデータを格納した３つのメモリから１ビットの情報ビット、１ビットの第１パリティビット、１ビットの第２パリティビットを同時に読み出そうとすると、同じメモリに同時にアクセスするアクセス競合が発生することがあり、所望のデータを読み出せないことがある。これを回避するため、同時に読み出すデータは、３ビットの情報ビット、３ビットの第１パリティビット、３ビットの第２パリティビットのいずれかとする。このようにして、３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットを、それぞれ情報ビット用キュー、第１パリティビット用キュー、第２パリティビット用キューに保持し、キューによりレートデマッチング回路へのデータ供給を調整するようにした。情報ビット用キュー、第１パリティビット用キュー、第２パリティビット用キューの容量はそれぞれ６ビットであるため、実運用で用いられるＮ、Ｍの値（数千から数万）に比べると無視できるくらい小さい。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２１】
（第１の実施形態）
図１を参照すると、第１レートデマッチングを行う、本発明の第１の実施形態のレートデマッチング処理装置は、スイッチ１０１と、第１のメモリ１０２と、第２のメモリ１０３と、第３のメモリ１０４と、スイッチ１０５と、スイッチ１０６と、スイッチ１０７と、情報ビット用キュー１０８と、第１パリティビット用キュー１０９と、第２パリティビット用キュー１１０と、第１パリティビット用レートデマッチング回路１１１と、第２パリティビット用レートデマッチング回路１１２を含む。
【００２２】
スイッチ１０１は、３つのメモリ１０２、１０３、１０４のいずれかに入力データを振り分けるスイッチである。
【００２３】
第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４は、スイッチ１０１により振り分けられた入力データを格納するメモリである。
【００２４】
スイッチ１０５は、メモリ１０２から出力されたデータを３つのキュー１０８、１０９、１１０のいずれかに振り分けるスイッチである。スイッチ１０６は、メモリ１０３から出力されたデータを３つのキュー１０８、１０９、１１０のいずれかに振り分けるスイッチである。スイッチ１０７は、メモリ１０４から出力されたデータを３つのキュー１０８、１０９、１１０のいずれかに振り分けるスイッチである。
【００２５】
情報ビット用キュー１０８は、スイッチ１０５、１０６、１０７により振り分けられた情報ビットを保持するキューである。第１パリティビット用キュー１０９は、スイッチ１０５、１０６、１０７により振り分けられた第１パリティビットを保持するキューである。第２パリティビット用キュー１１０は、スイッチ１０５、１０６、１０７により振り分けられた第２パリティビットを保持するキューである。
【００２６】
第１パリティビット用レートデマッチング回路１１１は、第１パリティビット用キュー１０９に保持されているデータに対して第１レートデマッチングを行う回路である。第２パリティビット用レートデマッチング回路１１２は、第２パリティビット用キュー１１０に保持されているデータに対して第１レートデマッチングを行う回路である。
【００２７】
なお、第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４の容量は、それぞれＭ／３ビットである。また、情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０の容量は、それぞれ６ビットである。
【００２８】
次に、本実施形態のレートデマッチング処理装置の動作について説明する。
【００２９】
本実施形態のレートデマッチング処理装置には、情報ビット列、第１パリティビット列、第２パリティビット列の順に合計Ｍ個の入力データが入力されるとする。ただし、Ｍ個の入力データにおける情報ビット、第１パリティビット、第２パリティビットの割合は任意である。
【００３０】
（１）１番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ１０１を第１のメモリ１０２に接続し、同データをメモリ１０２に格納する。
【００３１】
（２）２番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ１０１を第２のメモリ１０３に接続し、同データをメモリ１０３に格納する。
【００３２】
（３）３番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ１０１を第３のメモリ１０４に接続し、同データをメモリ１０４に格納する。
【００３３】
（４）以降、３ｎ＋１番目（ｎ＝１，２，・・・，Ｍ／３−１）の入力データに対して（１）と同様の処理を行い、３ｎ＋２番目（ｎ＝１，２，・・・，Ｍ／３−１）の入力データに対して（２）と同様の処理を行い、３ｎ＋３番目（ｎ＝１，２，・・・，Ｍ／３−１）の入力データに対して（３）と同様の処理を行う。このようにして、Ｍ個の入力データをメモリ１０２、１０３、１０４に格納する。
【００３４】
（５）以下の（５−１）から（５−４）の処理を並列に行う。
【００３５】
（５−１）スイッチ１０５、１０６、１０７を情報ビット用キュー１０８に接続する。そして、メモリ１０２、１０３、１０４から情報ビットを１ビットずつ読み出し、合計３ビットの情報ビットをキュー１０８に格納する。
【００３６】
（５−２）情報ビット用キュー１０８の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００３７】
（５−３）第１パリティビット用レートデマッチング回路１１１においてダミーデータを挿入する場合（すなわち、送信側の第１レートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｂとして出力する。または、第１パリティビット用キュー１０９の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００３８】
（５−４）第２パリティビット用レートデマッチング回路１１２においてダミーデータを挿入する場合（すなわち、送信側のレートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｃとして出力する。または、第２パリティビット用キュー１１０の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００３９】
（６）以下の（６−１）から（６−４）の処理を並列に行う。
【００４０】
（６−１）スイッチ１０５、１０６、１０７を第１パリティビット用キュー１０９に接続する。第１パリティビット用キュー１０９内に残っているデータ数が３ビット以下の場合には、メモリ１０２、１０３、１０４から第１パリティビットを１ビットずつ読み出し、合計３ビットの第１パリティビットを第１パリティビット用キュー１０９に格納する。第１パリティビット用キュー１０９内に残っているデータ数が４ビット以上の場合には、３ビットの第１パリティビットを新たに格納する余地が無いため何もしない。
【００４１】
（６−２）情報ビット用キュー１０８の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００４２】
（６−３）第１パリティビット用レートデマッチング回路１１１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１パリティビット用キュー１０９の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００４３】
（６−４）第２パリティビット用レートデマッチング回路１１２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第２パリティビット用キュー１１０の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００４４】
（７）以下の（７−１）から（７−４）の処理を並列に行う。
【００４５】
（７−１）スイッチ１０５、１０６、１０７を第２パリティビット用キュー１１０に接続する。第２パリティビット用キュー１１０内に残っているデータ数が３ビット以下の場合には、メモリ１０２、１０３、１０４から第２パリティビットを１ビットずつ読み出し、合計３ビットの第２パリティビットを第２パリティビット用キュー１１０に格納する。第２パリティビット用キュー１１０内に残っているデータ数が４ビット以上の場合には、３ビットの第２パリティビットを新たに格納する余地が無いため何もしない。
【００４６】
（７−２）情報ビット用キュー１０８の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００４７】
（７−３）第１パリティビット用レートデマッチング回路１１１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１パリティビット用キュー１０９の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００４８】
（７−４）第２パリティビット用レートデマッチング回路１１２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第２パリティビット用キュー１１０の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００４９】
（８）以上の（５）から（７）の処理を繰り返すことにより、全データの第１レートデマッチングを行う。
【００５０】
以上の一連の処理のうち、（５）から（８）の動作タイミングについて、図２を参照して詳細に説明する。図２では、３番目、６番目、９番目、１２番目、１５番目、・・・の第１パリティビットと、２番目、５番目、８番目、１１番目、１４番目、・・・の第２パリティビットが、送信側の第１レートマッチングでパンチャされている。
【００５１】
なお、（４）の処理後のメモリ１０２、１０３、１０４におけるデータの配置は、図３のようになっている。図３において、Ｓｋ、Ｐｋ、Ｑｋは、本実施形態のレートデマッチング処理装置へｋ番目に入力された情報ビット、第１パリティビット、第２パリティビットをそれぞれ表す。
【００５２】
図２における１．〜１８．の処理は以下の通りである。
１．情報ビットＳ１、Ｓ２、Ｓ３を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。
【００５３】
２．第１パリティビットＰ１、Ｐ２、Ｐ３を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する（図３では、第１パリティビットの格納開始が第２のメモリ１０３であることに注意）。
【００５４】
３．第２パリティビットＱ１、Ｑ２、Ｑ３を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３よりそれぞれ読み出し、第２パリティビット用キュー１１０に格納する（図３では、第２パリティビットの格納開始が第３のメモリ１０４であることに注意）。
【００５５】
４．情報ビットＳ４、Ｓ５、Ｓ６を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ１を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ１を装置出力Ｃとして出力する。
【００５６】
５．第１パリティビットＰ４、Ｐ５、Ｐ６を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ２を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ２を装置出力Ｂとして出力する。さらに、２番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００５７】
６．第２パリティビットＱ４、Ｑ５、Ｑ６を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ３を装置出力Ａとして出力する。また、３番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ２を装置出力Ｃとして出力する。
【００５８】
７．情報ビットＳ７、Ｓ８、Ｓ９を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ４を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ３を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ３を装置出力Ｃとして出力する。
【００５９】
８．第１パリティビットＰ７、Ｐ８、Ｐ９を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ５を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ４を装置出力Ｂとして出力する。さらに、５番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６０】
９．第２パリティビットＱ７、Ｑ８、Ｑ９を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ６を装置出力Ａとして出力する。また、６番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ４を装置出力Ｃとして出力する。
【００６１】
１０．情報ビットＳ１０、Ｓ１１、Ｓ１２を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ７を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ５を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ５を装置出力Ｃとして出力する。
【００６２】
１１．第１パリティビットＰ１０、Ｐ１１、Ｐ１２を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ８を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ６を装置出力Ｂとして出力する。さらに、８番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６３】
１２．第２パリティビットＱ１０、Ｑ１１、Ｑ１２を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ９を装置出力Ａとして出力する。また、９番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ６を装置出力Ｃとして出力する。
【００６４】
１３．情報ビットＳ１３、Ｓ１４、Ｓ１５を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１０を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ７を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ７を装置出力Ｃとして出力する。
【００６５】
１４．６ビットまで格納可能な第１パリティビット用キュー１０９にはこの時点で５ビットの第１パリティビット（Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２）が残っており、新たに３ビットを格納する余地は無い。このため第１パリティビット用キュー１０９には何も格納しない。情報ビット用キュー１０８の先頭データＳ１１を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ８を装置出力Ｂとして出力する。さらに、１１番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６６】
１５．６ビットまで格納可能な第２パリティビット用キュー１１０にはこの時点で５ビットの第２パリティビット（Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２）が残っており、新たに３ビットを格納する余地は無い。このため第２パリティビット用キュー１１０には何も格納しない。情報ビット用キュー１０８の先頭データＳ１２を装置出力Ａとして出力する。また、１２番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ８を装置出力Ｃとして出力する。
【００６７】
１６．情報ビットＳ１６、Ｓ１７、Ｓ１８を第１のメモリ１０２、第２のメモリ１０３、第３のメモリ１０４からそれぞれ読み出し、情報ビット用キュー１０８に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１３を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ９を装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ９を装置出力Ｃとして出力する。
【００６８】
１７．第１パリティビットＰ１３、Ｐ１４、Ｐ１５を第２のメモリ１０３、第３のメモリ１０４、第１のメモリ１０２からそれぞれ読み出し、第１パリティビット用キュー１０９に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１４を装置出力Ａとして出力する。また、第１パリティビット用キュー１０９の先頭データＰ１０を装置出力Ｂとして出力する。さらに、１４番目の第２パリティビットはパンクチャされているので、ダミーデータを装置出力Ｃとして出力する。
【００６９】
１８．第２パリティビットＱ１３、Ｑ１４、Ｑ１５を第３のメモリ１０４、第１のメモリ１０２、第２のメモリ１０３からそれぞれ読み出し、第２パリティビット用キュー１１０に格納する。これと並行して、情報ビット用キュー１０８の先頭データＳ１５を装置出力Ａとして出力する。また、１５番目の第１パリティビットはパンクチャされているので、ダミーデータを装置出力Ｂとして出力する。さらに、第２パリティビット用キュー１１０の先頭データＱ１０を装置出力Ｃとして出力する。
【００７０】
（第２の実施形態）
送信データが多い場合、第１レートデマッチング処理を高速化するために、レートデマッチング処理装置の入力データを複数のブロックに分割して、分割した各ブロックに対して並列に第１レートデマッチングを行うことも考えられる。そこで、複数のブロックに対して並列に第１レートデマッチングを行う第２の実施形態について以下に述べる。なお、以下ではブロック数が２の場合について説明するが、より大きなブロック数の場合でも本実施形態を容易に拡張できる。
【００７１】
図４を参照すると、本発明の第２の実施形態のレートデマッチング処理装置は、スイッチ３０１と、第１のメモリ３０２と、第２のメモリ３０３と、第３のメモリ３０４と、第４のメモリ３０５と、第５のメモリ３０６と、第６のメモリ３０７と、スイッチ３０８と、スイッチ３０９と、スイッチ３１０と、スイッチ３１１と、スイッチ３１２と、スイッチ３１３と、第１ブロック情報ビット用キュー３１４と、第１ブロック第１パリティビット用キュー３１５と、第１ブロック第２パリティビット用キュー３１６と、第２ブロック情報ビット用キュー３１７と、第２ブロック第１パリティビット用キュー３１８と、第２ブロック第２パリティビット用キュー３１９と、第１ブロック第１パリティビット用レートデマッチング回路３２０と、第１ブロック第２パリティビット用レートデマッチング回路３２１と、第２ブロック第１パリティビット用レートデマッチング回路３２２と、第２ブロック第２パリティビット用レートデマッチング回路３２３を含む。
【００７２】
スイッチ３０１は、６個のメモリ３０２、３０３、３０４、３０５、３０６、３０７のいずれかに入力データを振り分けるスイッチである。
【００７３】
メモリ３０２、３０３、３０４、３０５、３０６、３０７は、入力データを格納するメモリである。
【００７４】
スイッチ３０８、３０９、３１０、３１１、３１２、３１３は、それぞれメモリ３０２、３０３、３０４、３０５、３０６、３０７から出力されたデータを、６個のキュー３１４、３１５、３１６、３１７、３１８、３１９のいずれかに振り分けるスイッチである。
【００７５】
第１ブロック情報ビット用キュー３１４は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第１のブロックの情報ビットを保持するキューである。第１ブロック第１パリティビット用キュー３１５は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により割り振られた第１のブロックの第１パリティビットを保持するキューである。第１ブロック第２パリティビット用キュー３１６は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により割り振られた第１のブロックの第２パリティビットを保持するキューである。
【００７６】
第２ブロック情報ビット用キュー３１７は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第２のブロックの情報ビットを保持するキューである。第２ブロック第１パリティビット用キュー３１８は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第２のブロックの第１パリティビットを保持するキューである。第２ブロック第２パリティビット用キュー３１９は、スイッチ３０８、３０９、３１０、３１１、３１２、３１３により振り分けられた第２のブロックの第２パリティビットを保持するキューである。
【００７７】
第１ブロック第１パリティビット用レートデマッチング回路３２０は、第１ブロック第１パリティビット用キュー３１５に保持されているデータに対して第１レートデマッチングを行う回路である。第１ブロック第２パリティビット用レートデマッチング回路３２１は、第１ブロック第２パリティビット用キュー３１６に保持されているデータに対して第１レートデマッチングを行う回路である。
【００７８】
第２ブロック第１パリティビット用レートデマッチング回路３２２は、第２ブロック第１パリティビット用キュー３１８に保持されているデータに対して第１レートデマッチングを行う回路である。第２ブロック第２パリティビット用レートデマッチング回路３２３は、第２ブロック第２パリティビット用キュー３１９に保持されているデータに対して第１レートデマッチングを行う回路である。
【００７９】
図４における装置出力Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、それぞれ第１ブロックの情報ビット出力、第１ブロックの第１パリティビット出力、第１ブロックの第２パリティビット出力、第２ブロックの情報ビット出力、第２ブロックの第１パリティビット出力、第２ブロックの第２パリティビット出力である。なお、メモリ３０２、３０３、３０４、３０５、３０６の容量はそれぞれＭ／６ビットである。また、第１ブロック情報ビット用キュー３１４、第１ブロック第１パリティビット用キュー３１５、第１ブロック第２パリティビット用キュー３１６、第２ブロック情報ビット用キュー３１７、第２ブロック第１パリティビット用キュー３１８、第２ブロック第２パリティビット用キュー３１９の容量はそれぞれ１２ビットである。
【００８０】
次に、本実施形態のレートデマッチング処理装置の動作について説明する。
【００８１】
（１）１番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第１のメモリ３０２に接続し、１番目の入力データを第１のメモリ３０２に格納する。
【００８２】
（２）２番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第２のメモリ３０３に接続し、２番目の入力データを第２のメモリ３０３に格納する。
【００８３】
（３）３番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第３のメモリ３０４に接続し、３番目の入力データを第３のメモリ３０４に格納する。
【００８４】
（４）４番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第４のメモリ３０５に接続し、４番目の入力データを第４のメモリ３０５に格納する。
【００８５】
（５）５番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第５のメモリ３０６に接続し、５番目の入力データを第５のメモリ３０６に格納する。
【００８６】
（６）６番目の入力データを本実施形態のレートデマッチング処理装置に入力する。そして、スイッチ３０１を第６のメモリ３０７に接続し、６番目の入力データを第６のメモリ３０７に格納する。
【００８７】
（７）以降、６ｎ＋１番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（１）と同様の処理を行い、６ｎ＋２番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（２）と同様の処理を行い、６ｎ＋３番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（３）と同様の処理を行い、６ｎ＋４番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（４）と同様の処理を行い、６ｎ＋５番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（５）と同様の処理を行い、６ｎ＋６番目（ｎ＝１，２，・・・，Ｍ／６−１）の入力データに対して（６）と同様の処理を行う。このようにして、Ｍ個の入力データをメモリ３０２、３０３、３０４、３０５、３０６、３０７に格納する。
【００８８】
（８）以下の（８−１）から（８−７）の処理を並列に行う。
【００８９】
（８−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第１ブロック情報ビット用キュー３１４に接続する。そして、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第１ブロックの情報ビットを１ビットずつ読み出し、合計６ビットの情報ビットを第１ブロック情報ビット用キュー３１４に格納する。
【００９０】
（８−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００９１】
（８−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合（すなわち、送信側の第１レートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【００９２】
（８−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【００９３】
（８−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【００９４】
（８−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【００９５】
（８−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【００９６】
（９）以下の（９−１）から（９−７）の処理を並列に行う。
【００９７】
（９−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第１ブロック第１パリティビット用キュー３１５に接続する。そして、キュー３１５内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第１ブロックの第１パリティビットを１ビットずつ読み出し、合計６ビットの第１パリティビットを第１ブロック第１パリティビット用キュー３１５に格納する。第１ブロック第１パリティビット用キュー３１５内に残っているデータ数が７ビット以上の場合には、６ビットの第１パリティビットを新たに格納する余地が無いため何もしない。
【００９８】
（９−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【００９９】
（９−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１００】
（９−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１０１】
（９−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１０２】
（９−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１０３】
（９−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１０４】
（１０）以下の（１０−１）から（１０−７）の処理を並列に行う。
【０１０５】
（１０−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第１ブロック第２パリティビット用キュー３１６に接続する。そして、第１ブロック第２パリティビット用キュー３１６内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第１ブロックの第２パリティビットを１ビットずつ読み出し、合計６ビットの第２パリティビットを第１ブロック第２パリティビット用キュー３１６に格納する。第１ブロック第２パリティビット用キュー３１６内に残っているデータ数が７ビット以上の場合には、６ビットの第２パリティビットを新たに格納する余地が無いため何もしない。
【０１０６】
（１０−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１０７】
（１０−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１０８】
（１０−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１０９】
（１０−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１１０】
（１０−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１１１】
（１０−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１１２】
（１１）以下の（１１−１）または（１１−７）の処理を並列に行う。
【０１１３】
（１１−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第２ブロック情報ビット用キュー３１７に接続する。そして、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第２ブロックの情報ビットを１ビットずつ読み出し、合計６ビットの情報ビットを第２ブロック情報ビット用キュー３１７に格納する。
【０１１４】
（１１−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１１５】
（１１−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合（すなわち、送信側の第１レートマッチングでパンクチャが行われた場合）、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１１６】
（１１−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１１７】
（１１−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１１８】
（１１−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１１９】
（１１−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１２０】
（１２）以下の（１２−１）から（１２−７の）の処理を並列に行う。
【０１２１】
（１２−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第２ブロック第１パリティビット用キュー３１８に接続する。そして、第２ブロック第１パリティビット用キュー３１８内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第２ブロックの第１パリティビットを１ビットずつ読み出し、合計６ビットの第１パリティビットを第２ブロック第１パリティビット用キュー３１８に格納する。キュー３１８内に残っているデータ数が７ビット以上の場合には、６ビットの第１パリティビットを新たに格納する余地が無いため何もしない。
【０１２２】
（１２−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１２３】
（１２−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１２４】
（１２−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１２５】
（１２−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１２６】
（１２−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１２７】
（１２−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１２８】
（１３）以下の（１３−１）から（１３−７）の処理を並列に行う。
【０１２９】
（１３−１）スイッチ３０８、３０９、３１０、３１１、３１２、３１３を第２ブロック第２パリティビット用キュー３１９に接続する。そして、第２ブロック第２パリティビット用キュー３１９内に残っているデータ数が６ビット以下の場合には、メモリ３０２、３０３、３０４、３０５、３０６、３０７から第２ブロックの第２パリティビットを１ビットずつ読み出し、合計６ビットの第２パリティビットを第２ブロック第２パリティビット用キュー３１９に格納する。第２ブロック第２パリティビット用キュー３１９内に残っているデータ数が７ビット以上の場合には、６ビットの第２パリティビットを新たに格納する余地が無いため何もしない。
【０１３０】
（１３−２）第１ブロック情報ビット用キュー３１４の先頭に格納されている情報ビットを読み出し、装置出力Ａとして出力する。
【０１３１】
（１３−３）第１ブロック第１パリティビット用レートデマッチング回路３２０においてダミーデータを挿入する場合、ダミーデータを装置出力Ｂとして出力する。または、第１ブロック第１パリティビット用キュー３１５の先頭に格納されている第１パリティビットを読み出し、装置出力Ｂとして出力する。
【０１３２】
（１３−４）第１ブロック第２パリティビット用レートデマッチング回路３２１においてダミーデータを挿入する場合、ダミーデータを装置出力Ｃとして出力する。または、第１ブロック第２パリティビット用キュー３１６の先頭に格納されている第２パリティビットを読み出し、装置出力Ｃとして出力する。
【０１３３】
（１３−５）第２ブロック情報ビット用キュー３１７の先頭に格納されている情報ビットを読み出し、装置出力Ｄとして出力する。
【０１３４】
（１３−６）第２ブロック第１パリティビット用レートデマッチング回路３２２においてダミーデータを挿入する場合、ダミーデータを装置出力Ｅとして出力する。または、第２ブロック第１パリティビット用キュー３１８の先頭に格納されている第１パリティビットを読み出し、装置出力Ｅとして出力する。
【０１３５】
（１３−７）第２ブロック第２パリティビット用レートデマッチング回路３２３においてダミーデータを挿入する場合、ダミーデータを装置出力Ｆとして出力する。または、第２ブロック第２パリティビット用キュー３１９の先頭に格納されている第２パリティビットを読み出し、装置出力Ｆとして出力する。
【０１３６】
（１４）以上の（８）〜（１３）の処理を繰り返すことにより、第１のブロックおよび第２のブロックにおける全データの第１レートデマッチングを行う。
【０１３７】
（第３の実施形態）
第１の実施形態は、３つのメモリ１０２、１０３、１０４による構成であるが、これを１つのメモリで構成することも可能である。
【０１３８】
図５を参照すると、本発明の第３の実施形態のレートデマッチング処理装置は、メモリ４０１と、スイッチ４０２と、スイッチ４０３と、スイッチ４０４と、情報ビット用キュー４０５と、第１パリティビット用キュー４０６と、第２パリティビット用キュー４０７と、第１パリティビット用レートデマッチング回路４０８と、第２パリティビット用レートデマッチング回路４０９を含む。
【０１３９】
メモリ４０１は、入力データを格納するメモリである。
【０１４０】
スイッチ４０２、４０３、４０４は、メモリ４０１から出力されたデータを情報ビット用キュー４０５、第１パリティビット用キュー４０６、第２パリティビット用キュー４０７のいずれかに振り分けるスイッチである。
【０１４１】
情報ビット用キュー４０５は、スイッチ４０２、４０３、４０４により振り分けられた情報ビットを保持するキューである。第１パリティビット用キュー４０６は、スイッチ４０２、４０３、４０４により振り分けられた第１パリティビットを保持するキューである。第２パリティビット用キュー４０７は、スイッチ４０２、４０３、４０４により振り分けられた第２パリティビットを保持するキューである。
【０１４２】
第１パリティビット用レートデマッチング回路４０８は、第１パリティビット用キュー４０６に保持されているデータに対して第１レートデマッチングを行う回路である。第２パリティビット用レートデマッチング回路４０９は、第２パリティビット用キュー４０７に保持されているデータに対して第１レートデマッチングを行う回路である。
【０１４３】
スイッチ４０２、スイッチ４０３、スイッチ４０４、情報ビット用キュー４０５、第１パリティビット用キュー４０６、第２パリティビット用キュー４０７、第１パリティビット用レートデマッチング回路４０８、第２パリティビット用レートデマッチング回路４０９は、それぞれ第１の実施形態におけるスイッチ１０５、スイッチ１０６、スイッチ１０７、情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０、第１パリティビット用レートデマッチング回路１１１、第２パリティビット用レートデマッチング回路１１２と同じ構成である。なお、メモリ４０１の容量はＭビットである。
【０１４４】
次に、本実施形態のレートデマッチング処理装置の動作について説明する。
【０１４５】
本実施形態のレートデマッチング処理装置には、情報ビット列、第１パリティビット列、第２パリティビット列の順に合計Ｍ個の入力データが入力されるとする。ただし、Ｍ個の入力データにおける情報ビット、第１パリティビット、第２パリティビットの割合は任意である。
【０１４６】
（１）１番目の入力データを本実施形態のレートデマッチング処理装置に入力し、メモリ４０１に格納する。
【０１４７】
（２）以降、ｎ番目（ｎ＝２，・・・，Ｍ）の入力データに対して（１）と同様の処理を繰り返す。このようにしてＭ個の入力データをメモリ４０１に格納する。
【０１４８】
その後の動作は、メモリ１０２、１０３、１０４から３ビットずつ読み出す代わりにメモリ４０１から３ビットずつ読み出すようにすることを除き、第１の実施形態の動作（５）〜（８）と同様である。
【０１４９】
【発明の効果】
以上説明したように、本発明によれば、３つのメモリの使用方法を工夫し、さらに３つのキューを設けることにより、メモリの総容量Ｎを制限値Ｍと一致させることができるため、従来装置に比べてＮの値を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のレートデマッチング処理装置の構成を示した図である。
【図２】本発明の第１の実施形態のレートデマッチング処理装置の動作を説明するためのタイミングチャートである。
【図３】本発明の第１の実施形態のレートデマッチング処理装置のメモリ１０２、１０３、１０４におけるデータの配置を示した図である。
【図４】本発明の第２の実施形態のレートデマッチング処理装置の構成を示した図である。
【図５】本発明の第３の実施形態のレートデマッチング処理装置の構成を示した図である。
【図６】従来技術のレートデマッチング処理装置の構成を示した図である。
【符号の説明】
１０１ スイッチ
１０２ 第１のメモリ
１０３ 第２のメモリ
１０４ 第３のメモリ
１０５ スイッチ
１０６ スイッチ
１０７ スイッチ
１０８ 情報ビット用キュー
１０９ 第１パリティビット用キュー
１１０ 第２パリティビット用キュー
１１１ 第１パリティビット用レートデマッチング回路
１１２ 第２パリティビット用レートデマッチング回路
２０１ スイッチ
２０２ 情報ビット用メモリ
２０３ 第１パリティビット用メモリ
２０４ 第２パリティビット用メモリ
２０５ 第１パリティビット用レートデマッチング回路
２０６ 第２パリティビット用レートデマッチング回路
３０１ スイッチ
３０２ 第１のメモリ
３０３ 第２のメモリ
３０４ 第３のメモリ
３０５ 第４のメモリ
３０６ 第５のメモリ
３０７ 第６のメモリ
３０８ スイッチ
３０９ スイッチ
３１０ スイッチ
３１１ スイッチ
３１２ スイッチ
３１３ スイッチ
３１４ 第１ブロック情報ビット用キュー
３１５ 第１ブロック第１パリティビット用キュー
３１６ 第１ブロック第２パリティビット用キュー
３１７ 第２ブロック情報ビット用キュー
３１８ 第２ブロック第１パリティビット用キュー
３１９ 第２ブロック第２パリティビット用キュー
３２０ 第１ブロック第１パリティビット用レートデマッチング回路
３２１ 第１ブロック第２パリティビット用レートデマッチング回路
３２２ 第２ブロック第１パリティビット用レートデマッチング回路
３２３ 第２ブロック第２パリティビット用レートデマッチング回路
４０１ メモリ
４０２ スイッチ
４０３ スイッチ
４０４ スイッチ
４０５ 情報ビット用キュー
４０６ 第１パリティビット用キュー
４０７ 第２パリティビット用キュー
４０８ 第１パリティビット用レートデマッチング回路
４０９ 第２パリティビット用レートデマッチング回路
Claims (4)
- 送信側でレートマッチング処理された、情報ビットと、第１パリティビットと、第２パリティビットからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、
該装置に入力された順序で、または、入力された順序で均等に分配して、入力されたデータを１つまたは複数のメモリに格納する第１の手段と、
前記メモリから、ｎを自然数として、３ｎビットずつ、情報ビットと、第１パリティビットと、第２パリティビットを読み出す第２の手段と、
少なくとも情報ビット、第１パリティビット、第２パリティビットごとに設けられ、レートデマッチング回路へのデータ供給を調整するため、前記第２の手段によって読み出されたデータを一時的に保持する第３の手段を有することを特徴とする装置。 - 送信側でレートマッチング処理された、情報ビットと、第１パリティビットと、第２パリティビットからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、
Ｍを３の倍数とし、ｎをＭ／３−１以下の整数として、３ｎ＋１番目に前記装置に入力されたデータを第１のメモリに格納し、３ｎ＋２番目に入力されたデータを第２のメモリに格納し、３ｎ＋３番目に入力されたデータを第３のメモリに格納する手段と、
前記第１から第３の各メモリから、３ビットずつ、情報ビットと、第１パリティビットと、第２パリティビットを読み出す手段と、
３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ一時的に保持し、レートデマッチング回路へのデータ供給を調整する情報ビット用キュー、第１パリティビット用キュー、第２パリティビット用キューを有することを特徴とする装置。 - 送信側でレートマッチング処理された、情報ビットと、第１パリティビットと、第２パリティビットからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、
該装置に入力されたデータを入力された順序に１つのメモリに格納する手段と、
前記メモリから、３ビットずつ、情報ビットと、第１パリティビットと、第２パリティビットを読み出す手段と、
３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ一時的に保持し、レートデマッチング回路へのデータ供給を調整する情報ビット用キュー、第１パリティビット用キュー、第２パリティビット用キューを有することを特徴とする装置。 - 送信側でレートマッチング処理された、情報ビットと、第１パリティビットと、第２パリティビットからなるターボ符号化データを、受信側においてレートデマッチング処理する装置において、
Ｍを６の倍数とし、ｎをＭ／６−１以下の整数として、６ｎ＋１番目に前記装置に入力されたデータを第１のメモリに格納し、６ｎ＋２番目に入力されたデータを第２のメモリに格納し、６ｎ＋３番目に入力されたデータを第３のメモリに格納し、６ｎ＋４番目に入力されたデータを第４のメモリに格納し、６ｎ＋５番目に入力されたデータを第５のメモリに格納し、６ｎ＋６番目に入力されたデータを第６のメモリに格納する手段と、
前記第１から第６の各メモリから、６ビットずつ、情報ビットと、第１パリティビットと、第２パリティビットを読み出す手段と、
６ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットを、第１のブロックと第２のブロックに分け、第１のブロックの情報ビット、第１のブロックの第１パリティビット、第１のブロックの第２パリティビットをそれぞれ一時的に保持し、レートデマッチング回路へのデータ供給を調整する第１ブロック情報ビット用キュー、第１ブロック第１パリティビット用キュー、第１ブロック第２パリティビット用キューと、第２のブロックの情報ビット、第２のブロックの第１パリティビット、第２のブロックの第２パリティビットをそれぞれ一時的に保持し、レートデマッチング回路へのデータ供給を調整する第２ブロック情報ビット用キュー、第２ブロック第１パリティビット用キュー、第２ブロック第２パリティビット用キューを有することを特徴とする装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003173297A JP4224688B2 (ja) | 2003-06-18 | 2003-06-18 | レートデマッチング処理装置 |
| US10/869,079 US7257765B2 (en) | 2003-06-18 | 2004-06-17 | Rate dematching processor |
| EP04014200A EP1489771A3 (en) | 2003-06-18 | 2004-06-17 | Rate dematching processor |
| CNB200410048788XA CN100484144C (zh) | 2003-06-18 | 2004-06-18 | 速率解匹配处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003173297A JP4224688B2 (ja) | 2003-06-18 | 2003-06-18 | レートデマッチング処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005012420A true JP2005012420A (ja) | 2005-01-13 |
| JP4224688B2 JP4224688B2 (ja) | 2009-02-18 |
Family
ID=33410951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003173297A Expired - Fee Related JP4224688B2 (ja) | 2003-06-18 | 2003-06-18 | レートデマッチング処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7257765B2 (ja) |
| EP (1) | EP1489771A3 (ja) |
| JP (1) | JP4224688B2 (ja) |
| CN (1) | CN100484144C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101789846B (zh) * | 2010-02-26 | 2012-10-17 | 联芯科技有限公司 | 一种解速率匹配方法及装置 |
| CN104170260B (zh) | 2013-01-11 | 2019-05-10 | 太阳专利托管公司 | 发送方法、接收方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009633A (ja) | 2000-06-19 | 2002-01-11 | Mitsubishi Electric Corp | 復号回路および復号方法、並びに符号化回路および符号化方法 |
| JP3943329B2 (ja) | 2000-12-27 | 2007-07-11 | 富士通株式会社 | レートマッチング／デマッチング処理装置 |
| JP2002208863A (ja) | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | ターボ符号復号装置 |
| JP2002271209A (ja) * | 2001-03-13 | 2002-09-20 | Matsushita Electric Ind Co Ltd | ターボ符号器およびターボ復号器 |
| SG107576A1 (en) * | 2002-01-17 | 2004-12-29 | Oki Techno Ct Singapore Pte | Communication system employing turbo codes and a hybrid automatic repeat request scheme |
| US7293217B2 (en) * | 2002-12-16 | 2007-11-06 | Interdigital Technology Corporation | Detection, avoidance and/or correction of problematic puncturing patterns in parity bit streams used when implementing turbo codes |
-
2003
- 2003-06-18 JP JP2003173297A patent/JP4224688B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-17 US US10/869,079 patent/US7257765B2/en not_active Expired - Fee Related
- 2004-06-17 EP EP04014200A patent/EP1489771A3/en not_active Withdrawn
- 2004-06-18 CN CNB200410048788XA patent/CN100484144C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1489771A2 (en) | 2004-12-22 |
| CN1574842A (zh) | 2005-02-02 |
| US20040261006A1 (en) | 2004-12-23 |
| EP1489771A3 (en) | 2008-03-12 |
| JP4224688B2 (ja) | 2009-02-18 |
| US7257765B2 (en) | 2007-08-14 |
| CN100484144C (zh) | 2009-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7509557B2 (en) | De-interleaver, mobile communication terminal, and de-interleaving method | |
| EP1317804B1 (en) | Data buffer structure for asynchronously received physical channels in a cdma system | |
| KR200283801Y1 (ko) | 코드 분할 다중 액세스를 사용하는 무선 통신 시스템용물리층 처리 | |
| JP2004304845A (ja) | 移動通信システムにおける伝送率整合のための逆多重化器及び多重化器の制御装置及び方法 | |
| US8488662B2 (en) | Receiver bit rate processing | |
| JP4224688B2 (ja) | レートデマッチング処理装置 | |
| ES2307789T3 (es) | Metodo y disposicion para procesamiento asincrono de datos de cctrch. | |
| US6680938B1 (en) | Method and apparatus for cross-connecting data streams with efficient memory utilization and transparent protocol conversion | |
| US20130182805A1 (en) | Rate matching method and apparatus | |
| ES2309470T3 (es) | Metodo y aparato para seleccionar una combinacion de formatos de transporte. | |
| KR101365372B1 (ko) | 이동 통신 시스템에서의 고속 패킷데이타 채널의 인터리빙방법 | |
| CN101500257A (zh) | 一种业务数据处理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050118 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050118 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060201 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060516 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081009 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081029 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |