CN1574842A - 速率解匹配处理器 - Google Patents

Abstract

本发明公开了一种速率解匹配处理器。第(3n+1)(n＝0，1，2，…，M/3－1)输入数据被存储在第一存储器102中，第(3n+2)(n＝0，1，2，…，M/3－1)输入数据被存储在第二存储器103中，第(3n+3)(n＝0，1，2，…，M/3－1)输入数据被存储在第三存储器104中。已经被3位地读取的信息位、第一奇偶位和第二奇偶位被分别保存在信息位队列108、第一奇偶位队列109和第二奇偶位队列110中，以由这些队列108、109和110来控制对速率解匹配电路111和112的数据供应。

Description

速率解匹配处理器

技术领域

本发明一般地涉及速率解匹配处理器，所述处理器在接收端对于已经在发送端经过了速率匹配的数据进行速率解匹配，即速率解匹配处理器在接收端将伪数据插入在发送(传输)端已经被去除的数据的位置或者在接收端删除在发送端重复的数据。

背景技术

作为关于移动无线电(无线)通信系统的第三代合作项目(3GPP)国际标准之一，宽带码分多址(W-CDMA)系统已经众所周知。该系统涉及各种处理。速率匹配处理是这些处理之一，它调整发送数据和物理信道之间的速率差。

在速率匹配处理中，当发送数据的速率高于物理信道的速率时，在发送数据串中去除多条数据(下文中称为“删除”)，从而允许发送数据的速率与物理信道的速率一致。另一方面，当发送数据的速率低于物理信道的速率时，在发送数据串中重复多条数据，从而允许发送数据的速率与物理信道的速率一致。

在接收端，进行速率匹配处理的逆处理——速率解匹配处理。在速率解匹配处理中，将伪数据插入在发送端被删除的数据的位置，或者删除在发送端被重复的数据。

进行上述速率解匹配处理的装置已经在JP-A-2002-199048(日本专利申请公开No.2002-199048)中公开了。如图1所示，JP-A-2002-199048中公开的装置(在下文称为“传统装置”)包含信息位存储器(用于信息位的存储器)202、第一奇偶位(parity bit)存储器(用于第一奇偶位的存储器)203、第二奇偶位存储器(用于第二奇偶位的存储器)204、将输入数据分类到这三个存储器202到204中的开关201、对第一奇偶位应用速率解匹配处理的第一奇偶位速率解匹配电路(用于第一奇偶位的速率解匹配电路)205、以及对第二奇偶位应用速率解匹配处理的第二奇偶位速率解匹配电路(用于第二奇偶位的速率解匹配电路)206。该传统装置对已经在发送端被删除成1/3编码率的turbo编码数据的数据进行速率解匹配处理。注意，被turbo编码的数据由三位串组成：信息位、第一奇偶位和第二奇偶位。

接下来，将描述传统装置的操作。输入数据被分类，并且被分类的数据被存储在信息位存储器202、第一奇偶位存储器203和第二奇偶位存储器204中的任何一个中。开关201将输入数据分类到这三个存储器202到204中。换言之，当输入信息位时，开关201就将其分类到信息位存储器202。类似地，当输入第一奇偶位时，开关201将其分类到第一奇偶位存储器203。当输入第二奇偶位时，开关201将其分类到第二奇偶位存储器204。

存储在信息位存储器202中的数据，被作为设备输出A不作改变地输出到装置之外。存储在第一奇偶位存储器203中的数据被输入到第一奇偶位速率解匹配电路205。第一奇偶位速率解匹配电路205对输入的数据进行速率解匹配处理，并且将处理过的数据作为设备输出B输出到装置之外。存储器第二奇偶位存储器204中的数据被输入到第二奇偶位速率解匹配电路206。第二奇偶位速率解匹配电路206对输入的数据进行速率解匹配处理，并且将处理过的数据作为设备输出C输出到装置之外。

在3GPP中，一种称为“高速率下行分组访问(HSDPA)”的新功能将被添加到W-CDMA国际标准中，以用于实现更快的移动无线电通信。HSDPA是用于加速下行分组传输(即从基站到移动台的传输)的技术。称为“第一速率匹配”的速率匹配处理，作为HSDPA中的一种处理业已为人所知了。与通常的速率匹配处理相比，在第一速率匹配处理中被设置了以下限制：

(1)不进行重复(即只进行删除)。

(2)在第一速率匹配之后，信息位、第一奇偶位和第二奇偶位的总数据量被限定为恒定值M。

关于限制(2)，在第一速率匹配处理之后总数据量例如是30位的情况下，可能有以下情况。以下情况并不覆盖每种情形，而仅示出典型的情况。

(情况1)

在第一速率匹配处理之前信息位为20位、第一奇偶位为20位以及第二奇偶位为20位的情况下，第一奇偶位和第二奇偶位分别被删除15位，结果总共为30位。换言之，在第一速率匹配处理之后的状态中，信息位、第一奇偶位和第二奇偶位分别具有20位、5位和5位。

(情况2)

在第一速率匹配处理之前信息位为30位、第一奇偶位为30位以及第二奇偶位为30位的情况下，第一奇偶位和第二奇偶位分别被删除30位，结果总共为30位。换言之，在第一速率匹配处理之后的状态中，信息位、第一奇偶位和第二奇偶位分别具有30位、0位和0位。

(情况3)

在第一速率匹配处理之前信息位为10位、第一奇偶位为10位以及第二奇偶位为10位的情况下，这些位中任何一个都不被删除，结果总共为30位。换言之，在第一速率匹配处理之后的状态中，信息位、第一奇偶位和第二奇偶位分别具有10位、10位和10位。

在上面三种情况下，在第一速率匹配处理之后，信息位、第一奇偶位和第二奇偶位中每个的最大数据量可以假定如下：信息位为30位(情况2)，第一奇偶位为10位(情况3)，第二奇偶位为10位(情况3)。在此情况下，当在传统装置中进行第一速率解匹配处理(第一速率匹配处理的逆处理)时，图1的存储器202、203和204分别需要30位、10位和10位的容量。由此可知，存储器202、203和204的总容量N为50位，这比第一速率匹配处理后的总数据量(30位)大20位。

因为在上述示例中，值M和N很小，所以值M和N之间的差相对很小(20位)。但是在实际操作中使用的值M相当大(几千到几万)。因此，M和N之间的差也相当大。

发明内容

本发明的一个目的是提供可以降低总共所需存储器的速率解匹配处理器。

为了达到以上目的，根据本发明的速率解匹配处理器，其对包括信息位、第一奇偶位和第二奇偶位的速率匹配数据进行速率解匹配处理，所述速率解匹配处理器包括：存储被输入数据的一个或多个存储器；数据读取装置，用于从所述一个或多个存储器，每次3n位地读取所述信息位、第一奇偶位和第二奇偶位，其中n是自然数；和至少为所述信息位、第一奇偶位和第二奇偶位中的每个提供的数据保存装置，所述数据保存装置用于保存由数据读取装置所读取的数据，以控制对速率解匹配电路的数据供应。

与将三个存储器用作信息位存储器、第一奇偶位存储器和第二奇偶位存储器的传统装置不同，在根据本发明的速率解匹配处理器中，第(3n+1)(n＝0，1，2，...，M/3-1；3n表示n乘以3)输入数据被存储在第一存储器中，第(3n+2)(n＝0，1，2，...，M/3-1；3n表示n乘以3)输入数据被存储第二存储器中，并且第(3n+3)(n＝0，1，2，...，M/3-1；3n表示n乘以3)输入数据被存储在第三存储器中(M/3-1表示M/3减1)。因此，第一存储器、第二存储器和第三存储器中的每个都具有M/3的容量。从而三个存储器的总容量N对应于限定值M，从而使值N比传统装置的情况小。

但是，如上所述当同时从存储数据的三个存储器读取1位信息位、1位第一奇偶位和1位第二奇偶位时，可能发生同时访问一个存储器的访问冲突，导致在某些情况下不能读取期望的数据。为了防止发生数据冲突，应该一次读取3位信息位、3位第一奇偶位、3位第二奇偶位中的任何一种。以这种方式，已经被读取了3位的信息位、第一奇偶位和第二奇偶位被分别保存在信息位队列、第一奇偶位队列和第二奇偶位队列中，以控制这些队列对速率解匹配电路的数据供应。信息位队列、第一奇偶位队列和第二奇偶位队列中的每个都具有6位的容量，与实际操作中使用的值N和M(几千到几万)相比，6位的容量是非常小的。

根据本发明，允许速率解匹配处理器中所使用的存储器总容量N与限定值M一致，从而使值N比传统装置的情况小。

附图说明

图1是示出了根据相关技术的速率解匹配处理器的配置的框图；

图2是示出了根据本发明第一实施例的速率解匹配处理器的配置的框图；

图3是用于解释根据本发明的第一实施例的速率解匹配处理器的操作的时序图；

图4是示出了根据本发明的第一实施例的速率解匹配处理器的存储器102、103和104中数据分配的视图；

图5是示出了根据本发明第二实施例的速率解匹配处理器的配置的框图；

图6是示出了根据本发明第三实施例的速率解匹配处理器的配置的框图。

具体实施方式

下面将参照附图详细描述本发明的实施例。

(第一实施例)

图2是示出了根据本发明第一实施例的速率解匹配处理器的配置的框图。速率解匹配处理器进行第一速率解匹配处理，并且包括开关101、第一存储器102、第二存储器103、第三存储器104、开关105、106和107、信息位队列(信息位的队列)108、第一奇偶位队列(第一奇偶位的队列)109、第二奇偶位队列(第二奇偶位的队列)110、第一奇偶位速率解匹配电路(用于第一奇偶位的速率解匹配电路)111和第二奇偶位速率解匹配电路(用于第二奇偶位的速率解匹配电路)112。

开关101将输入数据分类到三个存储器102、103和104中。

第一存储器102、第二存储器103和第三存储器104中的每个都存储由开关101所分类的数据。

开关105将从存储器102输出的数据分类到三个队列108、109和110中。开关106将从存储器103输出的数据分类到三个队列108、109和110中。开关107将从存储器104输出的数据分类到三个队列108、109和110中。

信息位队列108保存由开关105、106和107中的每个所分类的信息位。第一奇偶位队列109保存由开关105、106和107中的每个所分类的第一奇偶位。第二奇偶位队列110保存由开关105、106和107中的每个所分类的第二奇偶位。

第一奇偶位速率解匹配电路111对由第一奇偶位队列109保存的数据应用第一速率解匹配处理。第二奇偶位速率解匹配电路112对由第二奇偶位队列110保存的数据应用第一速率解匹配处理。

假定输入M条数据，第一存储器102、第二存储器103和第三存储器104中的每个都具有M/3位的容量，并且信息位队列108、第一奇偶位队列109和第二奇偶位队列110中的每个都具有6位的容量。

接下来，将描述根据本实施例的速率解匹配处理器的操作。

假定总共M条输入数据以信息位串、第一奇偶位串和第二奇偶位串的顺序被输入根据本实施例的速率解匹配处理器中。注意，在M条输入数据中包括任意比例的信息位、第一奇偶位和第二奇偶位。

(步骤1)第一输入数据被输入到根据本实施例的速率解匹配处理器中。开关101接着被连接到第一存储器102以将第一输入数据存储在存储器102中。

(步骤2)第二输入数据被输入到根据本实施例速率解匹配处理器中。开关101接着被连接到第二存储器103以将第二输入数据存储在存储器103中。

(步骤3)第三输入数据被输入到根据本实施例的速率解匹配处理器中。开关101接着被连接到第三存储器104以将第三输入数据存储在存储器104中。

(步骤4)随后，对第(3n+1)(n＝1，2，...，M/3-1；3n表示n乘以3)输入数据进行与步骤1相同的处理，对第(3n+2)(n＝1，2，...，M/3-1；3n表示n乘以3)输入数据进行与步骤2相同的处理，对第(3n+3)(n＝1，2，...，M/3-1；3n表示n乘以3)输入数据进行与步骤3相同的处理(M/3-1表示M/3减1)。这样，M条输入数据就被存储在了存储器102、103和104中。

(步骤5)并行进行下面的步骤5-1到5-4。

(步骤5-1)开关105、106和107被连接到信息位队列108。接着从存储器102、103和104中的每个读取1位信息位，以将总共3位信息位存储在信息位队列108中。

(步骤5-2)读取存储在信息位队列108头部的信息位，并作为设备输出A输出。

(步骤5-3)当在第一奇偶位速率解匹配电路111中进行伪数据插入时(在此情况下，在发送端数据已经在第一速率匹配处理中被删除)，伪数据作为设备输出B被输出。或者，读取存储在第一奇偶位队列109头部的第一奇偶位，并作为设备输出B输出。

(步骤5-4)当在第二奇偶位速率解匹配电路112中进行伪数据插入时(在此情况下，在发送端数据已经在第一速率匹配处理中被删除)，伪数据作为设备输出C被输出。或者，读取存储在第二奇偶位队列110头部的第二奇偶位，并作为设备输出C输出。

(步骤6)并行进行下面的步骤6-1到6-4。

(步骤6-1)开关105、106和107被连接到第一奇偶位队列109。当在第一奇偶位队列109中剩下数据量等于或小于3位的数据时，从存储器102、103和104中的每个读取1位第一奇偶位，以将总共3位第一奇偶位存储在第一奇偶位队列109中。当在第一奇偶位队列109中剩下数据量等于或大于4位的数据时，因为没有空间用于新存储的3位第一奇偶位，所以不进行任何操作。

(步骤6-2)读取存储在信息位队列108头部的信息位，并作为设备输出A输出。

(步骤6-3)当在第一奇偶位速率解匹配电路111中进行伪数据插入时，伪数据作为设备输出B被输出。或者，读取存储在第一奇偶位队列109头部的第一奇偶位，并作为设备输出B输出。

(步骤6-4)当在第二奇偶位速率解匹配电路112中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第二奇偶位队列110头部的第二奇偶位，并作为设备输出C输出。

(步骤7)并行进行下面的步骤7-1到7-4。

(步骤7-1)开关105、106和107被连接到第二奇偶位队列110。当在第二奇偶位队列110中剩下数据量等于或小于3位的数据时，从存储器102、103和104中的每个读取1位第二奇偶位，以将总共3位第二奇偶位存储在第二奇偶位队列110中。当在第二奇偶位队列110中剩下数据量等于或大于4位的数据时，因为没有空间用于新存储的3位第二奇偶位，所以不进行任何操作。

(步骤7-2)读取存储在第二奇偶位队列108头部的信息位，并作为设备输出A输出。

(步骤7-3)当在第一奇偶位速率解匹配电路111中进行伪数据插入时，伪数据作为设备输出B被输出。或者，读取存储在第一奇偶位队列109头部的第一奇偶位，并作为设备输出B输出。

(步骤7-4)当在第二奇偶位速率解匹配电路112中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第二奇偶位队列110头部的第二奇偶位，并作为设备输出C输出。

(步骤8)通过重复上述步骤5-7可以对所有的数据进行第一速率解匹配处理。

将参照图3详细描述上述处理序列的步骤5-8中的操作时序。在图3中，在发送端进行的第一速率解匹配处理中，第3、第6、第9、第12和第15个第一奇偶位以及第2、第5、第8、第11和第14个第二奇偶位被删除了。

在步骤4之后每个存储器102、103和104的数据分配示于图4。在图3和和图4中，Sk、Pk和Qk(k为正整数)分别表示被输入到根据本实施例的速率解匹配处理器中的第k个信息位、第k个第一奇偶位和第k个第二奇偶位。

下面将描述在图3中的周期T1到T18的处理。

(周期T1)分别从第一存储器102、第二存储器103和第三存储器104读取信息位S1、S2和S3，接着将其存储在信息位队列108中。

(周期T2)分别从第二存储器103、第三存储器104和第一存储器102读取第一奇偶位P1、P2和P3，接着将其存储在第一奇偶位队列109中(注意在图4中，从第二存储器103开始进行第一奇偶位的存储)。

(周期T3)分别从第三存储器104、第一存储器102和第二存储器103读取第二奇偶位Q1、Q2和Q3，接着将其存储在第二奇偶位队列110中(注意在图4中，从第三存储器104开始进行第二奇偶位的存储)。

(周期T4)分别从第一存储器102、第二存储器103和第三存储器104读取信息位S4、S5和S6，接着将其存储在信息位队列108中。与此并行地，在信息位队列108头部的数据S1作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P1和在第二奇偶位队列110头部的数据Q1分别作为设备输出B和设备输出C被输出。

(周期T5)分别从第二存储器103、第三存储器104和第一存储器102读取第一奇偶位P4、P5和P6，接着将其存储在第一奇偶位队列109中。与此并行地，在信息位队列108头部的数据S2作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P2作为设备输出B被输出。此外，因为第2个第二奇偶位已经被删除，所以伪数据作为设备输出C被输出。

(周期T6)分别从第三存储器104、第一存储器102和第二存储器103读取第二奇偶位Q4、Q5和Q6，接着将其存储在第二奇偶位队列110中。与此并行地，在信息位队列108头部的数据S3作为设备输出A被输出。另外，因为第3个第一奇偶位已经被删除，所以伪数据作为设备输出B被输出。另外，在第二奇偶位队列110头部的数据Q2作为设备输出C被输出。

(周期T7)分别从第一存储器102、第二存储器103和第三存储器104读取信息位S7、S8和S9，接着将其存储在信息位队列108中。与此并行地，在信息位队列108头部的数据S4作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P3和在第二奇偶位队列110头部的数据Q3分别作为设备输出B和设备输出C被输出。

(周期T8)分别从第二存储器103、第三存储器104和第一存储器102读取第一奇偶位P7、P8和P9，接着将其存储在第一奇偶位队列109中。与此并行地，在信息位队列108头部的数据S5作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P4作为设备输出B被输出。此外，因为第5个第二奇偶位已经被删除，所以伪数据作为设备输出C被输出。

(周期T9)分别从第三存储器104、第一存储器102和第二存储器103读取第二奇偶位Q7、Q8和Q9，接着将其存储在第二奇偶位队列110中。与此并行地，在信息位队列108头部的数据S6作为设备输出A被输出。另外，因为第6个第一奇偶位已经被删除，所以伪数据作为设备输出B被输出。另外，在第二奇偶位队列110头部的数据Q4作为设备输出C被输出。

(周期T10)分别从第一存储器102、第二存储器103和第三存储器104读取信息位S10、S11和S12，接着将其存储在信息位队列108中。与此并行地，在信息位队列108头部的数据S7作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P5和在第二奇偶位队列110头部的数据Q5分别作为设备输出B和设备输出C被输出。

(周期T11)分别从第二存储器103、第三存储器104和第一存储器102读取第一奇偶位P10、P11和P12，接着将其存储在第一奇偶位队列109中。与此并行地，在信息位队列108头部的数据S8作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P6作为设备输出B被输出。此外，因为第8个第二奇偶位已经被删除，所以伪数据作为设备输出C被输出。

(周期T12)分别从第三存储器104、第一存储器102和第二存储器103读取第二奇偶位Q10、Q11和Q12，接着将其存储在第二奇偶位队列110中。与此并行地，在信息位队列108头部的数据S9作为设备输出A被输出。另外，因为第9个第一奇偶位已经被删除，所以伪数据作为设备输出B被输出。另外，在第二奇偶位队列110头部的数据Q6作为设备输出C被输出。

(周期T13)分别从第一存储器102、第二存储器103和第三存储器104读取信息位S13、S14和S15，接着将其存储在信息位队列108中。与此并行地，在信息位队列108头部的数据S10作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P7和在第二奇偶位队列110头部的数据Q7分别作为设备输出B和设备输出C被输出。

(周期T14)此时，在可以最多存储6位的第一奇偶位队列109中剩下(留下)5位第一奇偶位(P8、P9、P10、P11、P12)。这样，没有空间用于新存储的3位。因此，此时在第一奇偶位队列109中不存储器任何位。在这种情况下，在信息位队列108头部的数据S11作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P8作为设备输出B被输出。因为第11个第二奇偶位已经被删除，所以伪数据作为设备输出C被输出。

(周期T15)在可以最多存储6位的第二奇偶位队列110中剩下5位第二奇偶位(Q8、Q9、Q10、Q11、Q12)。这样，没有空间用于新存储的3位。因此，此时在第二奇偶位队列110中不存储器任何位。在这种情况下，在信息位队列108头部的数据S12作为设备输出A被输出。另外，因为第12个第一奇偶位已经被删除，所以伪数据作为设备输出B被输出。另外，在第二奇偶位队列110头部的数据Q8分别作为设备输出C被输出。

(周期T16)分别从第一存储器102、第二存储器103和第三存储器104读取信息位S16、S17和S18，接着将其存储在信息位队列108中。与此并行地，在信息位队列108头部的数据S13作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P9和在第二奇偶位队列110头部的数据Q9分别作为设备输出B和设备输出C被输出。

(周期T17)分别从第二存储器103、第三存储器104和第一存储器102读取第一奇偶位P13、P14和P15，接着将其存储在第一奇偶位队列109中。与此并行地，在信息位队列108头部的数据S14作为设备输出A被输出。另外，在第一奇偶位队列109头部的数据P10作为设备输出B被输出。另外，因为第14个第二奇偶位已经被删除，所以伪数据作为设备输出C被输出。

(周期T18)分别从第三存储器104、第一存储器102和第二存储器103读取第二奇偶位Q13、Q14和Q15，接着将其存储在第二奇偶位队列110中。与此并行地，在信息位队列108头部的数据S15作为设备输出A被输出。另外，因为第15个第一奇偶位已经被删除，所以伪数据作为设备输出B被输出。另外，在第二奇偶位队列110头部的数据Q10作为设备输出C被输出。

(第二实施例)

当要被传输的数据很大时，被输入到速率解匹配处理器的数据可以被分成多个块，对于每个块并行应用第一速率解匹配处理。进行该处理以加速第一速率解匹配处理。因此，下面将描述第二实施例，其中第一速率解匹配被并行应用到多个块。在本实施例中，第一速率解匹配处理被应用到两个块。但是，即使将速率解匹配处理应用到更多块的情况，本发明也可以容易地扩展。

参照图5，根据本发明第二实施例的速率解匹配处理器包括开关301、第一存储器302、第二存储器303、第三存储器304、第四存储器305、第五存储器306、第六存储器307、开关308、309、310、312、313、第一块信息位队列(第一块信息位的队列)314、第一块第一奇偶位队列(第一块第一奇偶位的队列)315、第一块第二奇偶位队列(第一块第二奇偶位的队列)316、第二块信息位队列(第二块信息位的队列)317、第二块第一奇偶位队列(第二块第一奇偶位的队列)318、第二块第二奇偶位队列(第一块第二奇偶位的队列)319、第一块第一奇偶位速率解匹配电路(用于第一块第一奇偶位的速率解匹配电路)320、第一块第二奇偶位速率解匹配电路(用于第一块第二奇偶位的速率解匹配电路)321、第二块第一奇偶位速率解匹配电路(用于第二块第一奇偶位的速率解匹配电路)322、第二块第二奇偶位速率解匹配电路(用于第二块第二奇偶位的速率解匹配电路)323。

开关301将输入数据分类到六个存储器302到307中。

存储器302到307存储由开关301所分类的输入数据。

开关308到313将从存储器302到307输出的数据分别分类到六个队列314到319中。

第一块信息位队列314保存由开关308到313中的每个所分类的第一块的信息位。第一块第一奇偶位队列315保存由开关308到313中的每个所分类的第一块的第一奇偶位。第一块第二奇偶位队列316保存由开关308到313中的每个所分类的第一块的第二奇偶位。

第二块信息位队列317保存由开关308到313中的每个所分类的第二块的信息位。第二块第一奇偶位队列318保存由开关308到313中的每个所分类的第二块的第一奇偶位。第二块第二奇偶位队列319保存由开关308到313中的每个所分类的第二块的第二奇偶位。

第一块第一奇偶位速率解匹配电路320对由第一块第一奇偶位队列315保存的数据应用第一速率解匹配处理。第一块第二奇偶位速率解匹配电路321对由第一块第二奇偶位队列316保存的数据应用第一速率解匹配处理。

第二块第一奇偶位速率解匹配电路322对由第二块第一奇偶位队列318保存的数据应用第一速率解匹配处理。第二块第二奇偶位速率解匹配电路322对由第二块第二奇偶位队列319保存的数据应用第一速率解匹配处理。

在图5中，设备输出A、B、C、D、E和F分别对应于第一块的信息位输出、第一块的第一奇偶位输出、第一块的第二奇偶位输出、第二块的信息位输出、第二块的第一奇偶位输出和第二块的第二奇偶位输出。注意，存储器302到306中的每个都具有M/6位的容量，并且第一块信息位队列314、第一块第一奇偶位队列315、第一块第二奇偶位队列316、第二块信息位队列317、第二块第一奇偶位队列318、第二块第二奇偶位队列319中的每个都具有12位的容量。

接下来，将描述根据本实施例的速率解匹配处理器的操作。

(步骤11)第一输入数据被输入到根据本实施例的速率解匹配处理器中。开关301接着被连接到第一存储器302以将第一输入数据存储在第一存储器302中。

(步骤12)第二输入数据被输入到根据本实施例速率解匹配处理器中。开关301接着被连接到第二存储器303以将第二输入数据存储在第二存储器303中。

(步骤13)第三输入数据被输入到根据本实施例的速率解匹配处理器中。开关301接着被连接到第三存储器304以将第三输入数据存储在第三存储器304中。

(步骤14)第四输入数据被输入到根据本实施例的速率解匹配处理器中。开关301接着被连接到第四存储器305以将第四输入数据存储在第四存储器305中。

(步骤15)第五输入数据被输入到根据本实施例的速率解匹配处理器中。开关301接着被连接到第五存储器306以将第五输入数据存储在第五存储器306中。

(步骤16)第六输入数据被输入到根据本实施例的速率解匹配处理器中。开关301接着被连接到第六存储器307以将第六输入数据存储在第六存储器307中。

(步骤17)随后，对第(6n+1)(n＝1，2，...，M/6-1；6n表示n乘以6)输入数据进行与步骤11相同的处理，对第(6n+2)(n＝1，2，...，M/6-1；6n表示n乘以6)输入数据进行与步骤12相同的处理，对第(6n+3)(n＝1，2，...，M/6-1；6n表示n乘以6)输入数据进行与步骤13相同的处理。对第(6n+4)(n＝1，2，...，M/6-1；6n表示n乘以6)输入数据进行与步骤14相同的处理，对第(6n+5)(n＝1，2，...，M/6-1；6n表示n乘以6)输入数据进行与步骤15相同的处理，对第(6n+6)(n＝1，2，...，M/6-1；6n表示n乘以6)输入数据进行与步骤16相同的处理(M/6-1表示M/6减1)。这样，M条输入数据就被存储在了存储器302到307中。

(步骤18)并行进行下面的步骤18-1到18-7。

(步骤18-1)开关308到313被连接到第一块信息位队列314。接着从存储器302到307中的每个读取1位第一块的信息位，以将总共6位信息位存储在第一块信息位队列314中。

(步骤18-2)读取存储在第一块信息位队列314头部的信息位，并作为设备输出A输出。

(步骤18-3)当在第一块第一奇偶位速率解匹配电路320中进行伪数据插入时(在此情况下，在发送端数据已经在第一速率匹配处理中被删除)，伪数据作为设备输出B被输出。或者，读取存储在第一块第一奇偶位队列315头部的第一奇偶位，并作为设备输出B输出。

(步骤18-4)当在第一块第二奇偶位速率解匹配电路321中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第一块第二奇偶位队列316头部的第二奇偶位，并作为设备输出C输出。

(步骤18-5)读取存储在第二块信息位队列317头部的信息位，并作为设备输出D输出。

(步骤18-6)当在第二块第一奇偶位速率解匹配电路322中进行伪数据插入时，伪数据作为设备输出E被输出。或者，读取存储在第二块第一奇偶位队列318头部的第一奇偶位，并作为设备输出E输出。

(步骤18-7)当在第二块第二奇偶位速率解匹配电路323中进行伪数据插入时，伪数据作为设备输出F被输出。或者，读取存储在第二块第二奇偶位队列319头部的第二奇偶位，并作为设备输出F输出。

(步骤19)并行进行下面的步骤19-1到19-4。

(步骤19-1)开关308到313被连接到第一块第一奇偶位队列315。当在队列315中剩下数据量等于或小于6位的数据时，从存储器302到307中的每个读取1位第一块的第一奇偶位，以将总共6位第一奇偶位存储在第一块第一奇偶位队列315中。当在第一块第一奇偶位队列315中剩下数据量等于或大于7位的数据时，因为没有空间用于新存储的6位第一奇偶位，所以不进行任何操作。

(步骤19-2)读取存储在第一块信息位队列314头部的信息位，并作为设备输出A输出。

(步骤19-3)当在第一块第一奇偶位速率解匹配电路320中进行伪数据插入时，伪数据作为设备输出B被输出。或者，读取存储在第一块第一奇偶位队列315头部的第一奇偶位，并作为设备输出B输出。

(步骤19-4)当在第一块第二奇偶位速率解匹配电路321中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第一块第二奇偶位队列316头部的第二奇偶位，并作为设备输出C输出。

(步骤19-5)读取存储在第二块信息位队列317头部的信息位，并作为设备输出D输出。

(步骤19-6)当在第二块第一奇偶位速率解匹配电路322中进行伪数据插入时，伪数据作为设备输出E被输出。或者，读取存储在第二块第一奇偶位队列318头部的第一奇偶位，并作为设备输出E输出。

(步骤19-7)当在第二块第二奇偶位速率解匹配电路323中进行伪数据插入时，伪数据作为设备输出F被输出。或者，读取存储在第二块第二奇偶位队列319头部的第二奇偶位，并作为设备输出F输出。

(步骤20)并行进行下面的步骤20-1到20-7。

(步骤20-1)开关308到313被连接到第一块第二奇偶位队列316。当在第一块第二奇偶位队列316中剩下数据量等于或小于6位的数据时，从存储器302到307中的每个读取1位第一块的第二奇偶位，以将总共6位第二奇偶位存储在第一块第二奇偶位队列316中。当在第一块第二奇偶位队列316中剩下数据量等于或大于7位的数据时，因为没有空间用于新存储的6位第二奇偶位，所以不进行任何操作。

(步骤20-2)读取存储在第一块信息位队列314头部的信息位，并作为设备输出A输出。

(步骤20-3)当在第一块第一奇偶位速率解匹配电路320中进行伪数据插入时，伪数据作为设备输出B被输出。或者，读取存储在第一块第一奇偶位队列315头部的第一奇偶位，并作为设备输出B输出。

(步骤20-4)当在第一块第二奇偶位速率解匹配电路321中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第一块第二奇偶位队列316头部的第二奇偶位，并作为设备输出C输出。

(步骤20-5)读取存储在第二块信息位队列317头部的信息位，并作为设备输出D输出。

(步骤20-6)当在第二块第一奇偶位速率解匹配电路322中进行伪数据插入时，伪数据作为设备输出E被输出。或者，读取存储在第二块第一奇偶位队列318头部的第一奇偶位，并作为设备输出E输出。

(步骤20-7)当在第二块第二奇偶位速率解匹配电路323中进行伪数据插入时，伪数据作为设备输出F被输出。或者，读取存储在第二块第二奇偶位队列319头部的第二奇偶位，并作为设备输出F输出。

(步骤21)并行进行下面的步骤21-1到21-7。

(步骤21-1)开关308到313被连接到第二块信息位队列317。接着从存储器302到307中的每个读取1位第二块的信息位，以将总共6位信息位存储在第二块信息位队列317中。

(步骤21-2)读取存储在第一块信息位队列314头部的信息位，并作为设备输出A输出。

(步骤21-3)当在第一块第一奇偶位速率解匹配电路320中进行伪数据插入时(在此情况下，在发送端数据已经在第一速率匹配处理中被删除)，伪数据作为设备输出B被输出。或者，读取存储在第一块第一奇偶位队列315头部的第一奇偶位，并作为设备输出B输出。

(步骤21-4)当在第一块第二奇偶位速率解匹配电路321中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第一块第二奇偶位队列316头部的第二奇偶位，并作为设备输出C输出。

(步骤21-5)读取存储在第二块信息位队列317头部的信息位，并作为设备输出D输出。

(步骤21-6)当在第二块第一奇偶位速率解匹配电路322中进行伪数据插入时，伪数据作为设备输出E被输出。或者，读取存储在第二块第一奇偶位队列318头部的第一奇偶位，并作为设备输出E输出。

(步骤21-7)当在第二块第二奇偶位速率解匹配电路323中进行伪数据插入时，伪数据作为设备输出F被输出。或者，读取存储在第二块第二奇偶位队列319头部的第二奇偶位，并作为设备输出F输出。

(步骤22)并行进行下面的步骤22-1到22-7。

(步骤22-1)开关308到313被连接到第二块第一奇偶位队列318。当在第二块第一奇偶位队列318中剩下数据量等于或小于6位的数据时，从存储器302到307中的每个读取1位第二块的第一奇偶位，以将总共6位第一奇偶位存储在第二块第一奇偶位队列318中。当在第二块第一奇偶位队列318中剩下数据量等于或大于7位的数据时，因为没有空间用于新存储的6位第一奇偶位，所以不进行任何操作。

(步骤22-2)读取存储在第一块信息位队列314头部的信息位，并作为设备输出A输出。

(步骤22-3)当在第一块第一奇偶位速率解匹配电路320中进行伪数据插入时，伪数据作为设备输出B被输出。或者，读取存储在第一块第一奇偶位队列315头部的第一奇偶位，并作为设备输出B输出。

(步骤22-4)当在第一块第二奇偶位速率解匹配电路321中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第一块第二奇偶位队列316头部的第二奇偶位，并作为设备输出C输出。

(步骤22-5)读取在存储第二块信息位队列317头部的信息位，并作为设备输出D输出。

(步骤22-6)当在第二块第一奇偶位速率解匹配电路322中进行伪数据插入时，伪数据作为设备输出E被输出。或者，读取存储在第二块第一奇偶位队列318头部的第一奇偶位，并作为设备输出E输出。

(步骤22-7)当在第二块第二奇偶位速率解匹配电路323中进行伪数据插入时，伪数据作为设备输出F被输出。或者，读取存储在第二块第二奇偶位队列319头部的第二奇偶位，并作为设备输出F输出。

(步骤23)并行进行下面的步骤23-1到23-7。

(步骤23-1)开关308到313被连接到第二块第二奇偶位队列319。当在第二块第二奇偶位队列319中剩下数据量等于或小于6位的数据时，从存储器302到307中的每个读取1位第二块的第二奇偶位，以将总共6位第二奇偶位存储在第二块第二奇偶位队列319中。当在第二块第二奇偶位队列319中剩下数据量等于或大于7位的数据时，因为没有空间用于新存储的6位第二奇偶位，所以不进行任何操作。

(步骤23-2)读取存储在第一块信息位队列314头部的信息位，并作为设备输出A输出。

(步骤23-3)当在第一块第一奇偶位速率解匹配电路320中进行伪数据插入时，伪数据作为设备输出B被输出。或者，读取存储在第一块第一奇偶位队列315头部的第一奇偶位，并作为设备输出B输出。

(步骤23-4)当在第一块第二奇偶位速率解匹配电路321中进行伪数据插入时，伪数据作为设备输出C被输出。或者，读取存储在第一块第二奇偶位队列316头部的第二奇偶位，并作为设备输出C输出。

(步骤23-5)读取存储在第二块信息位队列317头部的信息位，并作为设备输出D输出。

(步骤23-6)当在第二块第一奇偶位速率解匹配电路322中进行伪数据插入时，伪数据作为设备输出E被输出。或者，读取存储在第二块第一奇偶位队列318头部的第一奇偶位，并作为设备输出E输出。

(步骤23-7)当在第二块第二奇偶位速率解匹配电路323中进行伪数据插入时，伪数据作为设备输出F被输出。或者，读取存储在第二块第二奇偶位队列319头部的第二奇偶位，并作为设备输出F输出。

(步骤24)通过重复上述步骤18-23可以对第一和第二块中的所有数据进行第一速率解匹配处理。

(第三实施例)

在第一实施例中，在速率匹配处理器中使用三个存储器102、103和104。根据本实施例的速率解匹配处理器包括一个存储器。

参照图6，根据本发明第三实施例的速率解匹配处理器包括存储器401、开关402、403和404、信息位队列(信息位的队列)405、第一奇偶位队列(第一奇偶位的队列)406、第二奇偶位队列(第二奇偶位的队列)407、第一奇偶位速率解匹配电路(用于第一奇偶位的速率解匹配电路)408和第二奇偶位速率解匹配电路(用于第二奇偶位的速率解匹配电路)409。

存储器401存储输入数据。

开关402到404中的每个将从存储器401输出的数据分类到信息位队列405、第一奇偶位队列406和第二奇偶位队列407中的任何一个中。

信息位队列405保存分别由开关402到404所分类的信息位。第一奇偶位队列406保存分别由开关402到404所分类的第一奇偶位。第二奇偶位队列407保存分别由开关402到404所分类的第二奇偶位。

第一奇偶位速率解匹配电路408对由第一奇偶位队列406所保存的数据应用第一速率解匹配处理。第二奇偶位速率解匹配电路409对由第二奇偶位队列407所保存的数据应用第一速率解匹配处理。

开关402、开关403、开关404、信息位队列405、第一奇偶位队列406、第二奇偶位队列407、第一奇偶位速率解匹配电路408和第二奇偶位速率解匹配电路409中的每个，分别与第一实施例的开关105、开关106、开关107、信息位队列108、第一奇偶位队列109、第二奇偶位队列110、第一奇偶位速率解匹配电路111和第二奇偶位速率解匹配电路112中的每个具有相同的配置。注意第三实施例的存储器401具有M位的容量。

将描述根据本实施例的速率解匹配处理器的操作。

假定总共M条输入数据以信息位串、第一奇偶位串和第二奇偶位串的顺序被输入根据本实施例的速率解匹配处理器中。注意，在M条输入数据中包括任意比例的信息位、第一奇偶位和第二奇偶位。

(步骤3 1)第一输入数据被输入到根据本实施例的速率解匹配处理器中，接着被存储在存储器401中。

(步骤32)随后，对第n(n＝2，...，M)输入数据进行与步骤31相同的处理。这样，M条输入数据就被存储在了存储器401中。

随后，进行与第一实施例相同的操作(步骤5到8)，除了数据是从存储器读出的，换言之，在本实施例中3位数据是从单个存储器401中读出的，而在第一实施例中3位数据是从三个存储器102到104中读出的。

Claims (4)

1.一种处理器，所述处理器对速率匹配数据进行速率解匹配处理，所述速率匹配数据包括信息位、第一奇偶位和第二奇偶位，所述处理器包括：

存储被输入数据的一个或多个存储器；

数据读取装置，所述数据读取装置用于从所述一个或多个存储器中每次3n位地读取所述信息位、第一奇偶位和第二奇偶位，所述n是自然数；和

至少为所述信息位、第一奇偶位和第二奇偶位中的每个提供的数据保存装置，所述数据保存装置用于保存由所述数据读取装置所读取的所述数据，以控制对速率解匹配电路的数据供应。

2.一种处理器，所述处理器对速率匹配数据进行速率解匹配处理，所述速率匹配数据包括信息位、第一奇偶位和第二奇偶位，所述处理器包括：

存储第(3n+1)输入数据的第一存储器、存储第(3n+2)输入数据的第二存储器和存储第(3n+3)输入数据的第三存储器，其中n是不超过M/3-1的整数，并且M是3的倍数；

数据读取装置，所述数据读取装置用于从所述第一到第三存储器中的每个，每次3位地读取所述信息位、第一奇偶位和第二奇偶位；和

信息位队列、第一奇偶位队列和第二奇偶位队列，分别保存由所述数据读取装置每次3位所读取的信息位、第一奇偶位和第二奇偶位，以控制对速率解匹配电路的数据供应。

3.一种处理器，所述处理器对速率匹配数据进行速率解匹配处理，所述速率匹配数据包括信息位、第一奇偶位和第二奇偶位，所述处理器包括：

按照输入的顺序存储输入数据的存储器；

数据读取装置，所述数据读取装置用于从所述存储器每次3位地读取所述信息位、第一奇偶位和第二奇偶位；和

信息位队列、第一奇偶位队列和第二奇偶位队列，分别保存每次3位所读取的信息位、第一奇偶位和第二奇偶位，以控制对速率解匹配电路的数据供应。

4.一种处理器，所述处理器对速率匹配数据进行速率解匹配处理，所述速率匹配数据包括信息位、第一奇偶位和第二奇偶位，所述处理器包括：

存储第(6n+1)输入数据的第一存储器、存储第(6n+2)输入数据的第二存储器、存储第(6n+3)输入数据的第三存储器、存储第(6n+4)输入数据的第四存储器、存储第(6n+5)输入数据的第五存储器、存储第(6n+6)输入数据的第六存储器，其中n是不超过M/6-1的整数，并且M是6的倍数；

数据读取装置，所述数据读取装置用于从所述第一到第六存储器中的每个，每次6位地读取所述信息位、第一奇偶位和第二奇偶位，每次6位所读取的所述信息位、第一奇偶位和第二奇偶位被分成第一块和第二块；

第一块信息位队列、第一块第一奇偶位队列和第一块第二奇偶位队列，分别保存第一块信息位、第一块第一奇偶位和第一块第二奇偶位，以控制对速率解匹配电路的数据供应；和

第二块信息位队列、第二块第一奇偶位队列和第二块第二奇偶位队列，分别保存第二块信息位、第二块第一奇偶位和第二块第二奇偶位，以控制对所述速率解匹配电路的数据供应。

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