JP2004527763A - 信号相関計算方法と装置 - Google Patents

Abstract

【課題】信号相関計算方法と装置を提供する。
【解決手段】未処理の信号サンプルを記憶することなく、実時間でコンボルーション値を算出することによって、入力ＧＰＳ信号とＣ／Ａ基準コードの間のコンボルーション（図１）を計算する方法と装置である。本装置は、全エポックを処理できる規模のベクトル乗算器と同じ結果を実現できる高速動作のベクトル乗算器を備える。
【選択図】図１

Description

【技術分野】
【０００１】
本発明は、デジタル信号受信機のための信号相関器に関し、特に、例えば、全地球測位システム（ＧＰＳ）受信機で信号相関を求める方法と装置に関する。
【背景技術】
【０００２】
全地球測位システム（ＧＰＳ）の信号測定プロセスでは、受信信号と既知の擬似ランダム雑音（ＰＲＮ）コードの一連の相関を求めることによって雑音中からＧＰＳ信号を探索する処理から開始される。信号の正確な周波数と到着時間の遅れが共にわかっていないので、探索プロセスは非常に時間がかかるものである。従来の受信機では、信号検出のための２次元探索を行ない、可能性のある周波数毎の遅延可能性をチェックする。特定の周波数と遅延のある信号の存在を調べるために、受信機をその周波数に同調させ、受信信号と、到着時間に対応する分遅延させた既知のＰＲＮコードとの相関を求める。信号が検出されない場合は次の遅延の可能性を探索し、全ての遅延の可能性を調べ終わると、次に、可能性のある周波数の探索に入る。信号を十分平均化して信号と雑音を識別するために、１ミリ秒以上にわたって個々の相関を求める。何千個もの周波数と遅延について調べるので、捕捉プロセス全体で数十秒かかることがある。
【０００３】
最近、ＧＰＳ技術が無線デバイスに新たに適用されている。例えば、携帯電話にＧＰＳ技術を用いて、緊急時位置特定機能を実現している。これらのアプリケーションでは、わずか数秒間で信号を捕捉する必要がある。さらに、これらのアプリケーションでは、ＧＰＳ受信機は、ＧＰＳ信号レベルが非常に減衰して受信が困難な環境や室内で動作する必要がある。減衰信号を検出するためには、各相関演算のためにかなりの時間を割く必要がある。これは、従来のＧＰＳ受信機でかかる１〜１０ミリ秒に対して、例えば、積分演算には数秒かかることがある。従来の受信機で用いられる２次元逐次探索プロセスは、そのような積分時間は非現実的である。何故ならば、全探索時間は１００倍以上になるからである。
【０００４】
探索プロセス時間を短縮するために、ＧＰＳ設計者は受信機に相関器を追加して、多くの到着時間の可能性を同時に調べるようにしている。通常、追加される相関器毎に個別のコードミクサと信号アキュムレータが必要になる。これによって、所定の感度レベルでは、相関器の数に比例して探索時間が短くなる。携帯電話のアプリケーションで必要な感度と捕捉時間を実現するためには、設計には数千個もの相関器を実装する必要がある。一般的に、この追加によって、消費者にとって非常に複雑で高価な装置になってしまう。
【０００５】
例えば、１９９９年５月４日発行の米国特許第５９０１１７１号には、一つの時分割処理部を使って１２個のチャネルの各々で２０個までの相関を同時に求める三重化技術が記載されている。この技術によって、２０個の遅延の可能性を同時に調べることができるので、単一の相関器による設計よりも性能が向上する。不確かな遅延に関して全範囲に渡って全信号探索を行うには、２０個の相関器を続けて約１００回使って２０４６個の遅延を調べる必要がある。従って、数秒間で捕捉するには、積分時間は数十ミリ秒以内でなければならない。この時間は、ＧＰＳの室内でのアプリケーションに必要な感度を達成するには不十分である。
さらに探索プロセスを改善するためには、ＧＰＳ受信機のアーキテクチャが、受信信号と既知のＰＲＮコードのコンボルーションを得る処理能力をもつ必要がある。これは、全Ｃ／Ａコードエポック（１０２３チップ）にわたって時間遅延の可能性の全てをカバーする相関器群を提供することに等しい。
【０００６】
１９９７年９月２日発行の米国特許第５６６３７３４号には、ソフトウェアアルゴリズムを用いて必要とされる相関値を効率的に求めるソフトウェアベースの高速フーリエ変換（ＦＦＴ）について記載されている。この方法は、全アプリケーションに適しているわけではない。何故ならば、ソフトウェアＦＦＴを実行させるためにプログラマブルデジタル信号プロセッサ（ＤＳＰ）が必要であり、また、未処理の信号サンプルを記憶する大容量メモリが必要であるからである。さらに、この方法では、ソフトウェア計算と、信号の全スナップショットの記憶後にソフトウェア処理が開始されるため、処理遅延が生じる。多くのアプリケーションでは、リアルタイム処理による方法が好ましく、広範囲にわたるソフトウェア処理を伴わないことが好ましい。Ｌｙｕｓｉｎ他の「ＧＰＳ／ＧＬＯＮＡＳＳ受信機のマッチト・フィルタ技術による高速捕捉」の３０７〜３１５頁には、１０２３タップのマッチト・フィルタを用いて実時間で畳込みを行うハードウェアのアプローチが記載されている。マッチト・フィルタは、全Ｃ／Ａコードエポックを保持するために十分な容量をもつシフトレジスタと、全エポックの信号とＣ／Ａコード間の内積を求めるための１０２３幅のベクトル加乗算器から構成される。
【０００７】
この回路の複雑さは、携帯電話などの低価格消費者用デバイスの範疇を逸脱している。また、その他のマッチト・フィルタの方法、例えば、Ｐコードを捕捉する軍事用受信機で用いられるような方法では、大規模なベクトル乗算器が使われている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、全エポックの信号とＣ／Ａコードの処理が可能であって、単純／低コストで改良されたＧＰＳ処理部が求められている。そのようなデバイスは、好適には大規模なベクトル乗算器を用いることなく、完全なコンボルーションや多くの相関を並列に求めることができる比較的単純なハードウェアから構築される必要がある。
【課題を解決するための手段】
【０００９】
（発明の要約）
本発明は、未処理の信号サンプルを記憶したり多くのソフトウェア処理を行うことなく実時間で入力信号（例えば、ＧＰＳ信号）と擬似ランダム雑音（ＰＲＮ）基準コードとのコンボルーション値を求めることによって、完全なコンボルーションを計算する方法と装置を提供するものである。本装置は、全エポックを処理できる規模のベクトル乗算器と同じ結果を得るように高速動作するベクトル乗算器を備える。本発明は、携帯電話などの消費者向け装置の複雑性の拘束条件に合致する集積回路を用いて実現することができる。その設計には、コンボルーション値を長区間に渡って平均化することによって高感度を保証するために必要なロジックが含まれている。本発明によって、室内で受信された信号を含む大きく減衰した信号から位置を特定する際に必要な信号の相関を求めることができる。
【００１０】
本装置全体は、従来のＧＰＳチューナと、デシメーション回路と、コンボルーションプロセッサと、コンボルーション値を累積する複数のＲＡＭ部から構成される。コンボルーションプロセッサは、約１００ＭＨｚ以上の高速クロックで動作するため、小規模な回路を繰り返し使うことによって完全なコンボルーション演算が可能になる。特に、コンボルーションの各ポイントは、一連の部分相関値に分解されるが、各部分相関は、エポックの一部だけを処理可能な規模のベクトル乗算器を用いて生成される。本装置は、Ｃ／Ａコードを、非重複コードセグメントに分割することによって部分相関値を生成する。各部分相関では、一度に１コードセグメントだけを使い、また、単純なルックアップテーブルを用いることによって、Ｃ／Ａコードを効果的に記憶し、検索することができる。
【００１１】
本プロセッサは、入力ＩＦサンプルのデシメーション処理を開始して、所望のサンプルレートで信号ストリームを生成する。ここでのサンプルレートは受信信号のタイミングと正確に一致する。所望のサンプルレートがＰｆ_０（Ｃ／Ａチップ毎のＰサンプル数）である場合、サンプリングレートは、各信号エポックで正確に１０２３×Ｐサンプルを取得できるように設定される。本プロセッサは、Ｐ×Ｋ個の入力サンプルを保持できる規模のシフトレジスタを使って、クロック化された信号の相関を求める。尚、Ｋは係数１０２３である。信号シフト毎に、一連のＭ回の部分相関演算が実施される。尚、Ｍは、Ｍ×Ｋ＝１０２３となるように選択される。各部分相関は、Ｃ／Ａコードの長さＫのセグメントをＰ×Ｋ個のサンプルに伸張することによって生成される１ブロックの基準サンプル信号とシフトレジスタの内容の内積をとることによって求められる。部分相関値はメモリに累積される。本プロセッサは、部分相関値を累積することによって、完全なコンボルーションが得られるまで、多くの相関ポイントでの完全な相関値を求める。
本発明は、添付図面と併せて上記の詳細な説明を熟考すれば容易に理解することができる。
【発明を実施するための最良の形態】
【００１２】
図１に、本発明を取り入れた全地球測位システム（ＧＰＳ）受信機１００のブロック図を示す。本発明の１つのアプリケーションでは、本発明を取り入れたＧＰＳ受信機をプラットフォームとして使っている。さらに、本発明では、信号相関を必要とする別のプラットフォームを使ってもよい。
（ＧＰＳ信号などの）信号は、アンテナ１０１から受信される。アナログ／デジタル（Ａ／Ｄ）変換器１０３によってデジタル化するために、無線周波数−中間周波数変換器（ＲＦ／ＩＦ変換器）１０２は、信号を濾波し、増幅し、周波数シフトする。構成要素１０１、１０２、１０３は、従来のＧＰＳ受信機で使われている素子とほぼ同じである。
Ａ／Ｄ１０３からの出力は、デジタルロジックに組み込まれた一連の処理チャネル１０４_１、１０４_２、・・・１０４_ｎ（ｎは整数）に送られる。各処理チャネル１０４_ｎを使って、特定のＧＰＳ衛星からの信号を処理することができる。特定チャネルの信号は、数値制御発振器（ＮＣＯ）１０６により駆動されるチューナ１０５によってデジタル的に同調される。チューナ１０５は２つ働きをする。第１の働きは、ＲＦ／ＩＦ変換後に残ったＩＦ周波数成分を除去することである。第２の働きは、衛星とユーザの移動および基準周波数の誤差によって生じる衛星ドップラ周波数シフトを除去することである。チューナからの出力は、同相成分（Ｉ）と直交成分（Ｑ）からなるベースバンド信号である。構成要素１０５、１０６の工程は、従来のＧＰＳ受信機の設計で用いられるものとほぼ同じである。
【００１３】
デシメーション回路１０７は構成要素１０５の出力信号を処理する。デシメーション回路１０７の出力は、入力信号のタイミングと正確に同期するレートで出力される、Ｉ成分とＱ成分をもつ一連の複素信号サンプルである。本発明の一実施形態のデシメーション処理は、単純な前合算処理であって、これは、出力サンプル区間の全受信信号サンプルを合算するものである。数値制御発振器（ＮＣＯ）１０８によってサンプリングプロセスの時間が決まる。例えば、Ｐ＝２の場合、コードＮＣＯ１０８は、ドップラシフトに合わせて、（２×ｆ_Ｓ）の周波数を生成するように設定される。但し、ｆ_Ｓはｆ_０（ＧＰＳ信号のＣ／Ａコードのチップレート）である。ＮＣＯは、ファームウェアからの外部入力コマンドに基づいてドップラシフトを調整する。ドップラシフトは衛星毎に異なるので、各チャネル１０４_ｎに対して個別のコードＮＣＯ１０８とデシメーション回路１０７が必要である。コードＮＣＯ１０８は任意の周波数を発生することができるので、受信サンプルレートをｆ_Ｓの整数倍にする必要がないことに注目されたい。デシメーション回路１０７が前合算器である場合、通常、合算されるサンプル数は、２つの値のいずれかがトグル選択されるので、長期的に正確なサンプルタイミングが維持されることになる。例えば、受信サンプルレートが１０ＭＨｚであり、所望のサンプルレートが２．０４６ＭＨｚである場合、前合算器は４個か５個のサンプルを合算するので、所望のサンプルレートが平均として維持される。
【００１４】
また、デシメーション回路１０７は、出力部に（不図示の）量子化器を備えており、後処理のために信号成分のビット数を削減する。本発明の一実施形態では、２ビット量子化を行なう。デシメーション回路１０７からの信号サンプルは、コンボルーションプロセッサ１０９に送られる。コンボルーションプロセッサ１０９は、信号用ランダムアクセスメモリ（ＲＡＭ）１１０ａ、１１０ｂに記憶されることになる結果を生成する。具体的には、これらのＲＡＭ１１０ａ、１１０ｂには、入力信号と基準ＰＮコード（例えばＧＰＳのＣ／Ａコード）間の完全なコンボルーションの全てか、もしくは、その一部を構成する複素ベクトルが保持される。コンボルーション値は、信号と基準（ＰＮコード）間の高い相関に対応する地点でピークとなる。以下で詳細に検討するように、様々な衛星信号のピークの相対的な位置を使って最終的に位置情報が算出される。
【００１５】
コンボルーションプロセッサ１０９と信号ＲＡＭ１１０ａ、１１０ｂは、公称１ミリ秒のインターバルで繰り返すＧＰＳ信号の複数のエポックに対するコンボルーション値を累積する。例えば、１０ミリ秒の信号が処理された場合は、ＲＡＭ１１０ａ、１１０ｂの値は、１０個の相関値の合計値であって、その値の各々は、一つのエポックで生成されたものである。デシメーション処理のタイミングで各エポック内で同じ相対時点でサンプルが確実に取得されるので、個々の相関は全て同様の特性を備えるはずである。同様の個々の相関値を累積することによってＳ／Ｎ比が改善され、弱い信号を検出する受信機の性能が向上する。この処理は、コヒーレント積分と呼ばれ、これから検討するマグニチュード積分と組み合わせることによって、数秒間での平均相関値が得られる。
【００１６】
コヒーレント積分区間の時間長はいくつかの要因によって制限されるが、これには、非補正のドップラシフト、ＧＰＳ信号ナビゲーションデータビット、受信機１００の移動から引き起こされる位相シフトが含まれる。これらの要因によって、ゆっくりではあるが、見かけ上ランダムな位相変動が信号に加わる。数十ミリ秒にわたるこの位相変動によって、コヒーレント積分値を無効にしてしまう有害な干渉が生じる。従って、長い平均処理区間を得るために、受信機１００はマグニチュード値を累積する二次的工程を実行する。具体的には、信号ＲＡＭ１１０ａ、１１０ｂに記憶された信号は、複素コンボルーションベクトルの複素マグニチュード値を生成する複素ノーマライザ１１１に周期的に出力される。複素マグニチュード値は加算器１１２に累積され、マグニチュードＲＡＭ１１３に記憶される。信号の複素マグニチュード値が算出される度に、信号ＲＡＭ１１０ａ、１１０ｂの記憶は消去されるので、さらにコヒーレント積分が可能になる。このプロセスは所望の数のマグニチュード値が累積されるまで続けられる。例えば、コヒーレント平均処理区間が１０ミリ秒である場合には、２００個のマグニチュード値の累積が必要であり、このプロセス全体は２秒間続けられることになる。
【００１７】
コンボルーション処理後、マグニチュードＲＡＭ１１３には、Ｓ／Ｎ比を向上させるために積分されたコンボルーション値である複素マグニチュード値を含むベクトルが記憶される。以下で検討するように、このベクトルは、ＣＰＵ１１４で実行されるソフトウェアアルゴリズムによって処理され、受信機位置を特定するために用いられる擬似距離データが得られる。尚、これらの工程でのＣＰＵの計算負荷は、従来のＧＰＳ受信機やＦＦＴベース相関器と比べてかなり小さい。これを実施するために、ソフトウェア処理前に、相関を求め積分計算するタスクを実行する。
【００１８】
図２に、図１の構成要素によって生成された波形２０１Ｉ、２０１Ｑ、２０２を示す。波形２０１Ｉ、２０１Ｑ、２０２は、信号強度（縦軸２０８が）対コードチップ（横軸２１０）のプロットである。波形は、コヒーレント積分とマグニチュード積分時のコンボルーションプロセッサ１０９からの出力信号を示している。理解を容易にするために、９ミリ秒だけの信号処理時間を示しており、これは、累積した３つのマグニチュード値から構成されており、その各々は、３回のコヒーレント積分に基づくものである。例えば、Ｐ＝２の場合には、コヒーレント積分毎に２０４６個の信号サンプルがある。波形２０１Ｉ、２０１Ｑはコンボルーションプロセッサ１０９からの出力信号であり、２０１Ｉは出力信号のうちのＩ成分であり、２０１ＱはＱ成分である。２０４６個のサンプルの各ブロックは、完全なコンボルーション値であって、これは、コンボルーションプロセッサ１０９によって、リアルタイムでその区間内で処理された２０４６個の信号サンプルから生成される。コンボルーション値には、信号遅延に対応する（参照番号２０６Ｉ、２０６Ｑで示されるような）１つのピーク近傍を除く雑音が含まれている。信号はエポック毎に繰り返すので、そのピークは２０４６個のサンプル毎に繰り返し現れる。最初の３サイクルの間、各エポックに対応する遅延値の総和を求めることによって、相関値がＲＡＭ１１０ａ、１１０ｂに累積される。（例えば、出力時間４の値は、出力時間２０５０、４０９６の値との総和がとられる。）通常、相関のピークは同じ遅延オフセットで現れ、ピークの大きさは累積に伴って大きくなり、３エポックでは大体３倍になる。また、雑音の相関についてはエポック間の相関はないので、雑音レベルも大きくなるが、３の平方根にしか大きくならない。Ｓ／Ｎ比は累積プロセスによって改善され、およそ３の平方根分向上する。波形２０１Ｑは、直交チャネルで発生する同じ信号累積プロセスを示している。
【００１９】
信号の４番目のサイクルで、信号ＲＡＭ１１０ａ、１１０ｂの記憶は全て消去され、信号累積プロセスは再開する。波形２０１Ｉ、２０１Ｑは相関を示すものであって、９個の信号エポックにわたって３回累積しダンプしたものである。
コヒーレント平均処理区間の終わりで、累積信号のマグニチュード値が計算され合算されて、マグニチュードＲＡＭ１１３に記憶される。マグニチュードＲＡＭ１１３内の信号は波形２０２で示される。本例では、波形２０２は、各コヒーレント積分の完了に対応して３回更新される。ピークは、参照番号２１２_１、２１２_２、２１２_３で示され、雑音は参照番号２１４で示されている。Ｓ／Ｎ比はマグニチュード値が累積される毎に改善され、到着時間に対応するピークを識別するシステムの性能がさらに向上することがわかる。
【００２０】
本例では、信号の複素位相が９エポックにわたって変化していることに留意されたい。特に、信号は当初ＩとＱチャネルの両方に存在したが、最後のエポックまでには回転して、信号はＩチャネルで強くなりＱチャネルにはほとんど存在しなくなった。上述したように、不完全なドップラシフト同調やその他の影響を受けて、この変化は生じる。多くのエポックにわたって、位相は多くのサイクルを経て回転するので、累積時には信号が消去されることになる。このため、本発明の受信機は、短い区間でのみコレーレントに累積するので、長区間の平均化処理のためにマグニチュード値を（非コヒーレントに）累積することに依存している。マグニチュード値は位相とは無関係であり、数秒の区間で積分可能である。
【００２１】
図３に、累積されたマグニチュード値の波形２０２の詳細を示す。プロット３００は、信号の時間遅延に対応するピーク２１２_３近傍のコンボルーションのマグニチュード値を示す。コードチップ軸２１０上の点は、Ｐ値でＣ／Ａコードチップ長を除算した値に等しいインターバルで配置されている。ここで、Ｐは、信号サンプリングレートと、Ｃ／Ａコードチップレートｆ_０の比である。本例では、Ｐ＝２なので、点は１／２チップインターバル、即ち、約５００ｎｓ毎に配置されている。（この時間インターバルは、距離にして１５０メートルの差に相当する）約１０メートル以上のオーダの擬似距離値を達成するために、通常、ＣＰＵ１１４では、コンボルーション値をさらに処理して位置情報を算出する。コンボルーションプロセスによって得られる離散相関値を用いて正確な時間遅延を推定する補間法が多くある。一実施形態では、雑音測定データに最適な信号のパラメータを特定するために最小２乗推定法を用いている。理想的な信号応答は、信号の自己相関マグニチュード値である。この波形は、急峻な三角形３０２で容易に示すことができる。その三角形の底辺の幅３０３は、Ｃ／Ａコードチップの２個分か、あるいは、コンボルーション値の（Ｐ＝２の場合）４点に相当する。三角形の底辺の高さ３０４は、時間遅延に対する畳込みを行った際の雑音のマグニチュード値に相当するものであって、信号には対応しない。この雑音のマグニチュード値は、増幅器の雑音指数や、ケーブルとフィルタでのロスや、システム温度といった設計パラメータに基づくデータ、即ち、事前算出値から推定可能である。信号のマグニチュード値と時間遅延に対応する三角ピーク３０５とセンター３０６は不明である。最小２乗法を用いて、これらの２つのパラメータを推定して、雑音性データ点と、所定のピークとセンターをもつ三角形にフィッティングすることができる。図４は、コンボルーションプロセッサ１０９（およびコンボルーション値処理回路４００）の詳細なブロック図であって、特に、どのように回路内の小さなブロックを繰り返し使って完全なコンボルーションが行われるかを示すものである。回路動作は、図４と、図４のプロセッサ１０９の動作を表す図５のフロー図を参照して、図６と図７の単純な例を比較することによって、最もよく理解することができる。
【００２２】
デシメーション回路１０７からの信号はシフトレジスタ４０１ａ、４０１ｂに送られ、ＩとＱ成分がそれぞれ処理される。各シフトレジスタ４０１ａ、４０１ｂの長さはＰ×Ｋである。ここで、ＰはＣ／Ａコードチップ毎の所望のサンプル数であり、Ｋは設計パラメータとして選択された値である。これから説明するように、Ｋは１０２３の係数である。議論を簡単にするために、議論の最後の部分では、Ｐ＝２（１／２チップインターバルのサンプル）でＫ＝３３の場合の特定の一実施形態に焦点を絞ることにする。シフトレジスタを介して信号を送るこの手段によって、信号をダブルバッファリングする回路が不要となり、コストが削減され実装が容易になる。
コードＮＣＯ１０８で計られる２ｆ_０のレートでシフトレジスタ４０１ａ、４０１ｂを介して信号が前方に送られる。一連の部分相関を求めるために、複数のクロックサイクルにわたって信号はシフトレジスタで保持される。特に、合計Ｍ個の部分相関値が求められる。ここで、Ｍ＝１０２３／Ｋ、即ち、本例では３１である。各部分相関処理では、各信号用シフトレジスタの内容と、Ｐ×Ｋ（例えば、６６）コードサンプルを含むコードセグメントを高速ベクトル乗算、加算する。高速ベクトル乗算、加算は、回路４０２ａと４０２ｂで行われる。回路４０２ａ、４０２ｂは、乗算器４１０ａ、４１０ｂと加算器４１２ａ、４１２ｂをそれぞれ備える。この演算では、信号レジスタ４０１ａか４０１ｂ内の６６個の信号サンプルの各々に、（コード伸張器４０９で３３個のコードサンプルを伸張することによって形成された）６６個のコードサンプルを乗算し、その結果の総和を加算器４１２ａ、４１２ｂで求める。演算はＩとＱチャネルで個別にかつ同時に行われる。数学的には、この演算は内積と呼ばれ、
【００２３】
【数１】
【００２４】
として定義される。
ベクトル乗算と加算の出力信号は再度量子化され、ＲＡＭ４０４ａ、４０４ｂに記憶可能な少ない数に抑えられる。簡単化のために、量子化器は図示していない。一実施形態の再量子化は２ビットの分解能である。
ベクトル乗算、加算の演算結果は加算器４０３ａ、４０３ｂで累積され、コンボルーション値処理回路４００によって処理される。回路４００は、信号ＲＡＭ１１０ａ、１１０ｂと、複素ノーマライザ１１１と、加算器１１２と、マグニチュードＲＡＭ１１３を備える。信号ＲＡＭ１１１ａと４０４ｂに記憶される。累積プロセスでは、ＲＡＭ１１０ａ、１１０ｂから特定の時間遅延に対する現在値を読み出し、ちょうど計算された部分相関値を加え、その合算値をＲＡＭ１１０ａ、１１０ｂに書き込む。特定の時間遅延に対応する部分相関値を適切に組み合わせることによって、その時間遅延に対する完全な相関値が算出される。前述したように、本プロセスは、Ｓ／Ｎ比を改善させるために必要な信号の複数のエポックに対して続けられる。従って、加算器４０３ａ、４０３ｂには２つの目的、即ち、エポック内の部分相関値を組み合わせることと、複数のエポックでの相関値を累積することがある。
【００２５】
信号ＲＡＭ１１０ａ、１１０ｂからの出力信号は、複素ノーマライザ４０５で組み合わせられ、信号のマグニチュード値が形成される。これらのＲＡＭ１１０ａ、１１０ｂ内のＩ波形とＱ波形は、複素波形の実数部と虚数部として見ることができる。マグニチュード値は、各成分を２乗し、その合計を求め、その結果値の平方根を算出して得られる。マグニチュード値については複数の近似値があり、それを用いることによって回路を単純化することができる。一実施形態の複素マグニチュード値は、個別にＩ成分とＱ成分のスカラーマグニチュードを取り出し、どちらが大きいかを判定することによって、その近似値が得られる。大きな方のマグニチュード値を選択し、その値に小さい方のマグニチュード値の半分の値を加算することによって、そのマグニチュード値の近似値が得られる。マグニチュード値の算出結果は、ＲＡＭ１１３に記憶できるような少数に抑えられる。簡単化のために、スケーラは図示していない。一実施形態のスケーリングでは、３ビットずつ演算結果をシフトする（即ち、８で除算する）。
【００２６】
また、信号のマグニチュード値ではなく、信号のパワーを累積してもよい。この場合、４０５での演算は、パワー推定であって、それは、一般的に、ＩとＱの２乗の合計を求めることによって計算される。この場合、図３を参照して説明した擬似距離決定アルゴリズムは、マグニチュード波形ではなくパワー波形に適合するように少し修正する必要がある。あるいは、さらに非線形演算を行って、ＩとＱのマグニチュード値もしくはパワーを表す値を生成してもよい。
複素ノーマライザ１１１からの出力信号は、加算器１１２によって累積され、マグニチュードＲＡＭ１１３に記憶される。累積プロセスでは、特定の時間遅延に対する現在のマグニチュード値をＲＡＭ１１３から読み出し、ちょうど計算されたマグニチュード値の計算値に加え、その加算値をＲＡＭ１１３に書き込む。前述したように、Ｓ／Ｎ比を改善させるために必要なサイクル数にわたってマグニチュード値の累積が続けられる。
【００２７】
ベクトル乗算器４０２ａ、４０２ｂは、信号のシフト毎にＭ個の部分相関値を求める。コードルックアップ回路４０８は、部分相関値毎に基準コードサンプルを生成する。ルックアップ回路は、２つの探索インデックスによって制御される。第１のインデックスは、３２個のコードから選択される一つのコードである。この選択値は、コンボルーションプロセスで一定であって、処理チャネルが特定の衛星信号に対して相関をもつように構成される時に確立される。第２のインデックスは、１からＭの間のセグメントインデックスである。各Ｃ／Ａコードは、Ｍ個の非重複セグメントに分割された１０２３個のチップからなり、その各セグメントはＫ近傍のコードチップから成る。探索インデックスによって、どちらのコードセグメントが必要かが識別される。
【００２８】
コード伸張器４０９は、一つのセグメントのＫチップを入力とし、そのセグメントをＫ×Ｐのコードサンプルに伸張する。伸張処理では、各コードチップをＰ個の同様のコードサンプルに変換する。コード伸張器４０９からの出力は、ベクトル乗算器４０２ａ、ｂに入力する基準コードを形成する。本例では、コード伸張器からの出力信号は、３３個のユニークな値から成る６６個サンプルであって、その各々は２度繰り返す。
【００２９】
図４に示されたアーキテクチャでは、Ｃ／Ａコードレートｆ_０よりかなり速いクロックが必要となる。例えば、Ｃ／Ａコードチップ毎に２サンプルを使用し（Ｐ＝２）、Ｋが３３で、Ｍが３１である場合は、完全なコンボルーションを行うためには、ｆ_０の２倍のレートで前方に送る信号用シフトレジスタによるシフト毎に３１個の部分相関値を求める必要がある。一般的に、ＲＡＭ１１０ａ、１１０ｂに対する読み出しと書き込みのためには、少なくとも２クロックサイクルが必要である。２クロックサイクルの場合は、完全なコンボルーションを行うために必要な最低クロックレートは、
ｆ_ｃｌｋ＝２×３１×２×ｆ_０＝２×３１×２×１．０２３ＭＨｚ １２７ＭＨｚ
である。このレートは、現在の集積回路ロジックで容易に実現可能である。
【００３０】
また、本発明を利用して完全なコンボルーションのサブセットを計算することが可能であることに留意されたい。この場合、信号シフトレジスタのシフト毎にＭ個以下の部分相関値が求められる。この場合、遅延値の全範囲は、完全なコンボルーションを構成するＰ×１０２３より小さくなる。特に、Ｍ_２個の部分相関値を求める場合には、Ｍ_２×Ｋ×Ｐの遅延値が生成される。プロセッサのクロックレートは、Ｍ_２対Ｍの比で下げられる。さらに、ＲＡＭの容量もこの比率で削減される。従って、この代替案は、完全なコンボルーション処理のための演算やメモリ資源を備えていないシステムには有効かもしれない。
【００３１】
ＫとＭのその他の選択肢によって、さらに設計上のトレードオフの設定が可能であるが、１０２３の主因子は３、１１、３１なので、ＫとＭの選択肢は限定される。シフトレジスタ４０１ａ、４０１ｂの大きさとベクトル乗算器４０２ａ、４０２ｂの複雑さも下がるので、Ｋ値を減少させることは望ましいことであるが、それによってＭを大きな値にする必要があるので、高速クロックレートが必要となる。Ｋ値の選択肢は、３、１１、３１、３３、９３である。これらの選択肢には、（Ｐ＝２、２クロックサイクル／部分相関値とすると）１．３９ＧＨｚ，３８０ＭＨｚ，１３５ＭＨｚ，１２７ＭＨｚ，４５ＭＨｚのクロックレートがそれぞれ必要となる。実証するために利用可能な技術に基づいて、Ｋ＝３３を選択した場合を一実施形態とする。将来の技術を用いれば、Ｋ＝１１で３８０ＭＨｚのクロックレートの選択肢も可能となり、ロジックはさらに単純化されるであろう。従って、本アーキテクチャは、速度とロジックの複雑さの間の最適なトレードオフを支援するために望ましい属性を備えている。
コードセグメントのシーケンスは制御ロジック４１４によって制御される。また、この制御ロジックによって、ＲＡＭ１１０ａ、１１０ｂ、１１３の正確なアドレスが識別される。以下で議論するが、不連続な順で部分相関値が求められるので、ＲＡＭアドレスの生成は些細なことではない。
【００３２】
また、図４の回路の動作は、図５のフロー図を参照することによって理解することができる。動作は、信号シフトレジスタ４０１ａ、４０１ｂに事前にロードするステップ５０１から始まる。この時点で、コンボルーション処理を開始することができる。ステップ５０２では、特定部分の相関値を求めるために、コードセグメントをアクセスする。ステップ５０３では、コードセグメントはコード伸張器によって伸張され、Ｃ／Ａチップ毎にＰ個のサンプルを備えることになる。次に、ステップ５０４では、遅延インデックスとそれに対応するＲＡＭアドレスが計算される。遅延インデックスによって、完全なコンボルーションのどの点が部分相関値によって更新されるのかが示される。図７と共に議論される例から明らかになるが、遅延インデックスは非線形にあちこちにジャンプするが、これは決定論的なふるまいである。アドレスは、信号シフト数とコードセグメントの関数によって算出される。
ステップ５０５では、ベクトル乗算器４０２ａ、４０２ｂによって部分相関値が計算される。ステップ５０６では、信号ＲＡＭ内の遅延インデックスで示された位置に計算結果が累積される。次に、ステップ５０７では、その処理がコヒーレント積分区間の最後に達したかどうかを判定するためのチェックが行われる。まだ達していない場合には、ステップ５０２ａに戻り、次のコードセグメントのために上記のステップを繰り返す。
【００３３】
ステップ５０７では、そのチェックによって全コードセグメントの部分相関値（例えば、３１の部分相関）が求められていないと判定された場合は、ステップ５０８に進む。ステップ５０８では、信号レジスタ４０１ａ、４０１ｂを１サンプル分シフトする。
次に、本プロセスはステップ５０９に移行する。ここで、最後のシフトがコヒーレント積分区間の最後に達したかどうかを確認するためのチェックが行われる。達していない場合には、本プロセスは最初のステップ５０２に戻る。このチェックによってコヒーレント積分区間の最後に達したことが示された場合には、ステップ５１０に進む。ここで、信号のマグニチュード値が複素ノーマライザ１１１によって計算される。その結果は加算器１１２によって加算され、マグニチュードＲＡＭ１１３に記憶される。次に、ステップ５１１では、全てのマグニチュード値が累積されたかどうかを判定するためのチェックが行われる。累積されている場合には、本方法はステップ５１２で終了する。そうでない場合には、ステップ５０１で次の部分相関値を求めて、処理を続ける。
【００３４】
図６と図７の単純化した例によって、本発明はどのように部分相関値を利用して完全なコンボルーション値を累積するかが示される。説明を明瞭にするために、これらの図では、ＧＰＳ信号であって長さが１０２３のＣ／Ａコードとは反対に非常に短い６コードのコンボルーションを示す。さらにこの例をさらに単純化するために、コードチップ毎に１サンプル、即ち、Ｐ＝１を用いる。図６は標準マッチト・フィルタリングによるコンボルーションを示し、図７は部分相関値を組み合わせる方法による同様のコンボルーションを示す。図７の詳細によって、本発明の全体処理が理解できるようになる。どちらの方法も同じコンボルーション値が得られる。
図６は、長さ６の信号に対する従来のマッチト・フィルタの処理を示す。本処理は、シフト０として示されている時点から始まる。この時点で、信号の全サイクルを構成する６つの連続信号サンプルは、信号シフトレジスタ６０１に記憶されている。個々のサンプルには、大文字のインデックスＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆがラベル付けされている。全長６のコードのコードサンプルは参照レジスタ６０２で保持され、小文字のインデックスａ、ｂ、ｃ、ｄ、ｅ、ｆがラベル付けされる。シフト０の時点で、ベクトル乗算と加算が行われ、シフト０の相関値を算出する。各信号サンプルと対応するコードサンプルを乗算し、その結果の合計を求めることによって相関値６０３を得る。
【００３５】
次に、シフト１で示されるように、信号シフトレジスタ６０４は、１サンプル分進める。信号は周期性があり、レジスタの左側に導入された新しいサンプルは、右外側にシフトしたサンプルに等しい。レジスタ６０４でシフトされた内容は、インデックスＦ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ付きのサンプルである。コードはシフトされない。次に、ベクトル乗算と加算によって、シフト１に対する相関値６０５が得られる。このシフトプロセスは、さらに５シフト分続けられ、その時点で、完全なコンボルーションを構成する６つの完全な相関値が利用可能になる。
【００３６】
図７は、同じ部分相関法によってコンボルーション値をどのように獲得するかを示す。説明したように、本発明では、コードを、長さＫのＭ個のセグメントに分解する必要がある。図７の簡略化例では、長さ６のコードを、長さ２の３セグメント、即ち、Ｋ＝２、Ｍ＝３に分解した。処理はシフト０の時点から始まる。この時、２つの信号サンプルが信号シフトレジスタ７０１に記憶されている。信号サンプルには、大文字のインデックスＡ、Ｂがラベル付けされている。６個のコードサンプルには、個々の長さが２の３つのセグメントが含まれる。第１のコードセグメント７０２は、小文字のインデックスａ、ｂがラベル付けされた２つのコードサンプルを含む。この信号は３つの部分相関処理のために保持されているので、部分相関値７０３ａ、７０３ｂ、７０３ｃが得られる。第１の部分相関値は、信号レジスタの内容と第１のコードセグメント（セグメント１）の内容の間でベクトル乗算と加算を行うことによって算出される。第２、第３の結果は、第２と第３のコードセグメントのそれぞれと信号レジスタとのベクトル乗算によって生成される。尚、３つの全ベクトル乗算を行うために、十分な期間、信号レジスタを保持し、この期間、コードはシフトされないが、異なるコードセグメントが選択されることに留意されたい。
【００３７】
部分相関値は、信号パス７０５に基づいてメモリに累積される。例えば、シフト０で、第１のコードセグメントからの部分相関値が合算されて相関値７０４になる。第２のセグメントからの部分相関値が合算されてシフト２の相関値７０６になる。第３のセグメントからの部分相関値から、シフト４に対する相関値７０８が得られる。
３つの部分相関値を求めた後に、信号はシフトされる。シフト１として示されるこの段階で、信号レジスタはサンプルＦとＡを保持している。さらに、前と同じ３つのコードセグメントを用いて３つの部分相関値を算出する。これらの部分相関処理によって、シフト１、３、５に対する相関値７１０、７１２、７１４がそれぞれ得られる。このプロセスは、さらに４つの信号シフトについて続けられ、その時点で完全なコンボルーション値が利用可能になる。この処理では、全部で１８個の部分相関値を算出する必要があり、それによって、コンボルーションを構成する完全な６つの値が得られることがわかる。
【００３８】
図７に記載のアーキテクチャには、本発明の重要な２つの特徴が示されている。第１に、長さ２のシフトレジスタとベクトル乗算と加算ユニットのみを使って、長さが６のコードに対する完全なコンボルーションが生成されることが明らかである。このことは、構成要素の長さが６である図６の回路よりも少ない回路で済むということである。第２に、図７のコードサンプルは、各シフトに対して同じ一定セグメント単位でアクセスされ、各セグメントは、独立した非重複コード部である。従って、図８と図９を参照して議論するが、単純なルックアップ方式もしくはレジスタ方式でコードをベクトル乗算器に提供することができる。これらの方式によって、その他のアーキテクチャより少ない回路で済むようになる。ここで、その他のアーキテクチャとは、例えば、大きなブロックのコードビットをより複雑な順列として利用可能にする必要のあるものである。また、本発明では、コード生成回路を設ける必要がない。
【００３９】
図８に、本発明に適したコードルックアップ回路４０８の一実施形態のブロック図を示す。テーブル８０１には、例えば、読出し専用メモリ（ＲＯＭ）やハードワイアードロジックに記憶された３２個のコードの各々の１０２３ビットの全ての値が保持されている。テーブル８０１は、３２個のサブテーブルとして構成されており、各コードに対して１つが割り当てられる。さらに、各サブテーブルは、長さがＫのＭ個のセグメントとして構成されており、前述したように、Ｋ×Ｍ＝１０２３であり、Ｋ、Ｍは選択値である。乗算器８０２は、選択値に基づいて特定のコードを選択する。乗算器８０２からの出力は、所望値の特定のサブテーブルに与えられる。乗算器８０３は、１からＭのセグメント選択値に基づいて特定のセグメントを選択する。乗算器８０３からの出力は、長さＫの特定のコードセグメント８０４になり、これには、コード伸張器４０９に提供されるコードビットが含まれる。
【００４０】
乗算器８０３は、部分相関処理毎、即ち、２クロックサイクル毎にコードセグメントの変更ができるように高速でならなければならない。このため、従来のコード生成器によってすぐに生成される場合とは異なり、全コードビットをテーブル８０１に事前に記憶させておく必要がある。
図８の回路は説明目的のものである。実際には、機能上等価な様々な回路デザインが多くある。特に、最新のＡＳＩＣデザインで利用される論理合成プロセスによって、上述の動作と等価な動作を実現する特定パターンのゲートを作成することが可能である。
図９に、本発明に適したコードルックアップ回路４０８のその他の実施形態のブロック図を示す。特定のコードに対応する１０２３コードビットが、長さＫ×Ｍ行として構成された１０２３個の双方向シフトレジスタ９０１に保持されている。シフトレジスタは、実行モードとローディングモードで動作する。
【００４１】
実行モードでは、最下位行レジスタにシフトする最上位行レジスタを除く各レジスタ９０１は、上の次行のレジスタにサンプルをシフトするように構成される。実行モードでのシフト方向は、９０１内の実線の矢印で示されている。全レジスタにクロックを与えることによって、コードビット行が巡回できるようになり、いかなる時でも最上位行には長さがＫのＭ個のコードセグメントのうち１つが含まれるようになる。この最上位行のビットがコード伸張器４０９に提供される。レジスタは高速巡回できるので、部分相関処理毎に異なるコードセグメントが利用可能になる。
ローディングモードでは、上の行の第１列レジスタにシフトする最終列レジスタを除く各レジスタは、次行のレジスタにサンプルをシフトするように構成される。ローディングモードでのシフト方向は、９０１内の点線の矢印で示されている。左下のシフトレジスタ９０４は、コード生成器９０２に接続されている。このコード生成器は、選択値に基づいて特定のコードの１０２３コードビットを順次生成できる従来のコード生成器である。コードルックアップ回路を特定用途に構成する際に、レジスタはローディングモードとなり、コード生成器を使ってコードビットが生成されるが、それは、レジスタにクロックを与える。全ビットがクロック化された後で、コードは、長さがＫのＭ個のセグメントとしてレジスタ内に保持されるようになる。次にこの回路は、実行モードで使用可能となる。
本願では、本発明の教示を取り入れた様々な実施形態を示し詳細に説明してきたが、当業者であれば、これらの教示を取り入れたその他の多くの変形実施形態を容易に考案することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明を取り入れたＧＰＳ受信機のブロック図である。
【図２】図２は、本発明によって生成された波形例を示す図である。
【図３】図３は、図２の累積されたマグニチュード波形を示す図である。
【図４】図４は、コンボルーションプロセッサとコンボルーション値処理回路の詳細なブロック図である。
【図５】図５は、本発明の処理方法を示すフロー図である。
【図６】図６は、従来の方法で完全なコンボルーションを計算する例を単純化して図示したものである。
【図７】図７は、図６の完全なコンボルーションを本発明を用いてどのように実施するかを図示したものである。
【図８】図８は、本発明の使用に適したコード探索装置の一実施形態を示したものである。
【図９】図９は、本発明の一代替実施形態の使用に適した２次元シフトレジスタの一実施形態を示したものである。

Claims (22)

1. デジタル信号と擬似ランダム基準コードの相関を求める方法であって、
   ａ）擬似ランダム基準コードを複数のコードセグメントに分割する工程と、
   ｂ）コードセグメントを選択する工程と、
   ｃ）選択されたコードセグメントとデジタル信号のサンプルセットの内積を求め、部分相関値を算出する工程と、
   ｄ） ｂ）とｃ）の工程を繰り返して複数の部分相関値を生成する工程と、
   ｅ）各部分相関値を算出して複数の相関値を得る際に、前記複数の部分相関値の総和を求める工程を備える方法。
2. 前記デジタル信号サンプルセットをシフトレジスタにシフトし、前記シフトレジスタのシフト毎に１つ以上の部分相関値を求める工程をさらに備える、請求項１に記載の方法。
3. 前記デジタル信号サンプルセットのサイズと、前記擬似ランダム基準コードのセットのサイズは、因子１０２３の整数倍である、請求項１に記載の方法。
4. 前記擬似ランダム基準コードは、全地球測位システム受信機のＣ／Ａコードである、請求項１に記載の方法。
5. 前記擬似ランダム基準コードのセットは、Ｃ／Ａコードビットを複製して整数個のサンプルにして、コードセグメントを伸張することによって生成される、請求項４に記載の方法。
6. 一定数の非重複セグメントの前記Ｃ／Ａコードの１つを選択することによって、前記コードセグメントをルックアップテーブルから生成する工程をさらに備える、請求項５に記載の方法。
7. 前記コードセグメントは、循環シフトレジスタセットから生成される、請求項６に記載の方法。
8. 前記内積は、前記デジタル信号サンプルの各々を、選択されたコードセグメントの各チップと乗算し、各乗算結果とその他の乗算結果との総和を求めることによって前記部分相関値を得る、請求項１に記載の方法。
9. 前記デジタル信号を同相成分と直交成分に分離し、同相成分と直交成分に関して工程ａ）からｅ）を個々に実施する工程をさらに備える、請求項１に記載の方法。
10. 完全相関のエネルギー量を表すエネルギー信号を生成する工程と、事前に設定した区間で前記エネルギー信号を積分する工程をさらに備える、請求項９に記載の方法。
11. 全地球測位システム（ＧＰＳ）信号の受信機であって、
    受信したＧＰＳ信号を濾波して周波数変換し、ＩＦ信号を形成するＲＦ／ＩＦ変換器と、
    前記ＩＦ信号をデジタル化するアナログ−デジタル変換器と、
    前記デジタル化した信号からドップラシフトを除去し、同相（Ｉ）信号と直交（Ｑ）信号を生成するチューナと、
    前記Ｉ信号とＱ信号をサブサンプリングするデジメーション回路と、
    選択したセグメントのＣ／Ａ基準コードと、前記サブサンプリングされたＩとＱ信号とを乗算することによって、ＩとＱの部分相関値を算出するコンボルーションプロセッサと、
    前記Ｉ信号の部分相関値を累積して完全な相関値を得る第１のアキュムレータと、
    前記Ｑの部分相関値を累積して完全な相関値を得る第２のアキュムレータを備える受信機。
12. 前記ＩとＱ信号のマグニチュード値やパワーを表す正規化値を生成する信号ノーマライザと、前記正規化値の総和を求めるマグニチュードアキュムレータをさらに備える、請求項１１に記載の受信機。
13. コンボルーションプロセッサは、コードルックアップ回路とコード伸張器を備えて各Ｃ／Ａ基準コードを生成するコード生成器を備える、請求項１１に記載の受信機。
14. コンボルーションプロセッサは、前記サブサンプリングされたＩ信号のセグメントを記憶する第１のシフトレジスタと、前記サブサンプリングされたＱ信号のセグメントを記憶する第２のシフトレジスタを備える、請求項１１に記載の受信機。
15. コンボルーションプロセッサは、前記サブサンプリングされたＩ信号のＩ部分相関値を生成する第１のベクトル乗算器と、前記サブサンプリングされたＱベクトルのＱ部分相関値を生成する第２のベクトル乗算器を備える、請求項１１に記載の受信機。
16. 前記第１と第２のアキュムレータはそれぞれ、
    加算器と、メモリを備える、請求項１１に記載の受信機。
17. 複数の処理チャネルをさらに備え、各チャネルは異なるＧＰＳ信号のコンボルーションを生成する、請求項１１に記載の受信機。
18. 複数のコンボルーションを用いて位置を計算するコンピュータをさらに備える、請求項１７に記載の受信機。
19. 全地球測位システム（ＧＰＳ）の信号の受信機であって、
    受信したＧＰＳ信号を濾波し、周波数変換してＩＦ信号を形成するＲＦ／ＩＦ変換器と、
    前記ＩＦ信号をデジタル化するアナログ−デジタル変換器と、
    前記デジタル化した信号からドップラシフトを除去し、同相（Ｉ）信号と直交（Ｑ）信号を生成するチューナと、
    前記Ｉ信号とＱ信号のサブサンプリングを行うデジメーション回路と、
    選択したセグメントのＣ／Ａ基準コードと、前記サブサンプリングされたＩとＱ信号を乗算することによってＩとＱの部分相関値を生成するコンボルーションプロセッサを備え、コードルックアップ回路とコード伸張器を備えて各Ｃ／Ａ基準コードを生成するコード生成器と、前記サブサンプリングされたＩ信号のセグメントを記憶する第１のシフトレジスタと、前記サブサンプリングされたＱ信号のセグメントを記憶する第２のシフトレジスタと、前記サブサンプリングされたＩ信号のＩ部分相関値を生成する第１ベクトル乗算器と、前記サブサンプリングされたＱ信号のＱ部分相関値を生成する第２ベクトル乗算器をさらに備え、
    前記Ｉ部分相関値を累積して完全な相関値を求める第１のアキュムレータと、
    前記Ｑ部分相関値を累積して完全な相関値を求める第２のアキュムレータと、
    前記Ｉ信号とＱ信号のマグニチュード値やパワーを表す正規化値を生成する信号ノーマライザと、
    前記正規化値の総和を求めるマグニチュードアキュムレータを備える受信機。
20. 前記第１と第２のアキュムレータはそれぞれ、
    加算器と、メモリを備える、請求項１９に記載の受信機。
21. 複数の処理チャネルをさらに備え、各チャネルは異なるＧＰＳ信号のコンボルーションを生成する、請求項１９に記載の受信機。
22. 複数のコンボルーションを用いて位置を計算するコンピュータをさらに備える、請求項１９に記載の受信機。