JP2004524771A - バッファなしの縦続接続型スイッチング・マトリックスを有するパケットスイッチング装置のためのフィードバック・システム - Google Patents
バッファなしの縦続接続型スイッチング・マトリックスを有するパケットスイッチング装置のためのフィードバック・システム Download PDFInfo
- Publication number
- JP2004524771A JP2004524771A JP2002582560A JP2002582560A JP2004524771A JP 2004524771 A JP2004524771 A JP 2004524771A JP 2002582560 A JP2002582560 A JP 2002582560A JP 2002582560 A JP2002582560 A JP 2002582560A JP 2004524771 A JP2004524771 A JP 2004524771A
- Authority
- JP
- Japan
- Prior art keywords
- switching
- result
- packet
- switching controller
- switching device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3018—Input queuing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【0001】
本発明は、スイッチ網を有するパケットスイッチング装置に関する。
【背景技術】
【0002】
広帯域スイッチシンポジウム'99におけるR.Schoenen、G.Post、G.Sanderによる発表「Weighted Arbitration Algorithms with Priorities for Input-Queued Switches with 100% Throughput(100%スループットを有する入力待ち合わせスイッチのための優先順位による重み付け調停アルゴリズム)」では、パケットスイッチング装置の種々の重み付けスイッチングアルゴリズムが比較されている。
【発明の開示】
【発明が解決しようとする課題】
【0003】
スイッチングアルゴリズムは、異なるスイッチングステップを用いて、パケットスイッチング装置の同じ出力ポートに予定されている複数のパケット間の衝突を避けることと、それから生じるデータ損失と遅延とを減少させることとを試みている。パケットスイッチング装置のスイッチ網内でのフィードバック・システムの縦続制御と動作は、この出願では考慮されていない。
【0004】
本発明の目的は、パケット形式のデータの衝突のないスイッチを保証することである。
【課題を解決するための手段】
【0005】
上記目的は、複数のバッファなしスイッチング・マトリックスと、マトリックスまたはカスケードを形成するように接続され、各々がスイッチング・マトリックスに結合している複数のスイッチング・コントローラとからなるスイッチ網を有するパケットスイッチング装置であって、前記スイッチング・コントローラは各々が少なくとも、
1パケットに関連する経路識別子において入力ポートを識別し、入力ポートと出力ポートとの間で既に許可されている接続を記憶するための一つの識別子分析器と、
送られた少なくとも一つの問合せを経路識別子によって評価するための一つの出力アービタと、
受理された経路識別子を記憶するための一つの構成ユニットと、
前記出力アービタから来る、許可された問合せの識別子を分析し修正するための一つの識別子許可分析器と、
識別されて許可された問合せを評価するための入力アービタと、
受理された接続を前記識別子分析器に通知するための一つの結果分析器と、
前記出力アービタによってローカルに決定された結果と前段のスイッチング・コントローラによって取得された結果とを比較して選択するための一つの問合せカスケーダと、
前記入力アービタによってローカルに決定された結果と前段のスイッチング・コントローラによって取得された結果とを比較して選択するための一つの許可カスケーダと、を含んでおり、前記それぞれの結果は前段の縦続接続されたスイッチング・コントローラにフィードバックされることを特徴とするパケットスイッチング装置によって達成される。
【0006】
パケット形式で伝送されるスイッチデータでは、バッファなしのスイッチング・マトリックスを有するスイッチ装置は、できる限り高速で動作するスイッチングアルゴリズムを利用しなくてはならない。
【0007】
パケットスイッチング装置は、入力ポートにおいてパケット形式で受信した信号データとペイロード・データを適当な出力ポートにスイッチする。
【0008】
このパケットスイッチング装置によるパケットを制御するための経路識別子の生成時に、入力ポートに責任を有するポート・コントローラは、経路識別子に必要な経路指定・優先順位情報を含むテーブルを利用する。経路指定・優先順位情報は、パケットスイッチング装置の宛て先出力と問合せの重み付けとを表す。この重み付けは、パケットの優先順位とカテゴリとの詳細、待合せ時間、あるいは待ち行列の長さを含む。
【0009】
本パケットスイッチング装置は、入力ポートと出力ポートとを接続するための複数のバッファなしスイッチング・マトリックスと、これらのスイッチング・マトリックスの構成を初期化して変更するための複数のスイッチング・コントローラと、FIFO(First In First Out:先入れ先出し)原理にしたがって動作する論理待ち行列の形式の多数のレジスタとからなる。
【0010】
ポート・コントローラとパケットスイッチング装置との間のインタフェースは、信号データとペイロード・データのための2本の別個のラインからなることもあり、あるいはポート・コントローラの一部はパケットスイッチング装置内に統合され、信号データとペイロード・データは一つのラインで一緒に多重化方式で伝送される(「帯域内制御」)。
【0011】
バッファなしスイッチング・マトリックスが使用される場合、同じ出力ポートに予定されている複数のパケット間の衝突は、パケット損失を招く。この損失を避けるためにパケットはポート・コントローラ内の待ち行列に一時的に格納される。均一な長さのセルは変化するサイズのパケットよりもスイッチ時に処理し易いので、ポート・コントローラに到着するパケットは均一な長さのセルに分割される。スイッチングが成功した後、すなわち、出力ポートとともに入力ポートの割り当てが受け入れられた後、このセルは待ち行列から除去される。
【0012】
セルは経路識別子と同時にパケットスイッチング装置に送ることもでき、あるいは一旦、経路識別子がある時間前に問合せと一緒にパケットスイッチング装置に到着して後者がセルの転送の準備を実施してから、セルは別にパケットスイッチング装置に伝送される。経路識別子とセルの同時転送は、「自動経路指定」として知られている。これには、セルがスイッチされ、それによってセル間の衝突が避けられないそのポート・コントローラ内で決定が行われるという欠点がある。経路識別子とセルの個別転送はセル衝突に起因する損失を実質的に低減できない。
【0013】
もう一つのオプションは、経路識別子を複数の問合せと一緒にパケットスイッチング装置に送ることであり、後者は問合せのどれが受理されるかを順に決定し、それから選択されたセルの伝送の準備を実施する。このオプションは、実質的に損失のないセルスイッチを提供する。
【0014】
パケットスイッチング装置の容量を増加させるために、複数のスイッチング・マトリックスが、上位マトリックスを形成するように並列に操作され、相互に接続される。これらのスイッチング・マトリックスは各々、スイッチング・コントローラによって個別に制御される。
【0015】
これらのスイッチング・マトリックスを構成するために、これらのスイッチング・コントローラに配布されたスイッチングアルゴリズムが使用されて、パケットスイッチング装置がグローバルな決定を行うことを可能にする。
【0016】
もし入力ポートからスイッチング・コントローラに到着する経路識別子が異なるポートに関してただ一つの問合せを有するならば、最終的なスイッチの決定は最後の行に位置する各スイッチング・コントローラの出力に与えられる。
【0017】
各入力ポートからスイッチング・コントローラに到着する経路識別子が異なる出力ポートに関する複数の問合せ(各セル期間に)を含んでいる場合には、スイッチに際して2要素スイッチングアルゴリズムが使用される。一つのスイッチングアルゴリズムは、1出力ポートごとにすべての入力ポートから一つの問合せを選択するために使用され、第二のスイッチングアルゴリズムは1入力ポートごとに一つの出力ポートの許可された問合せを指定するために使用される。カスケード接続の最後の行に位置するスイッチング・コントローラの結果は、第一のスイッチングアルゴリズムから起因するスイッチになる。経路識別子をスイッチング・コントローラに送った応答要求している入力ポートに関する出力ポートの許可された問合せを決定するために、第二のスイッチングアルゴリズムは第一のスイッチングアルゴリズムの結果を通知されなくてはならない。
【0018】
分散配置されたスイッチング・コントローラ回路のせいで、最初のスイッチ結果をフィードバックするために、カスケードの最終行に位置するスイッチング・コントローラの出力に配置されたフィードバック機構が必要となる。
【0019】
もし経路識別子が異なる出力ポートに関して複数の問合せを持っていれば、フィードバックは種々の方法によって達成できる。
【0020】
一つのオプションは、同じスイッチング・コントローラに対して逆方向に結果をフィードバックし、更に前記スイッチング・コントローラに接続されたすべてのスイッチング・コントローラにその結果を配布することにある。結果のフィードバックは、スイッチング・コントローラ間の双方向接続を必要とする。
【0021】
もう一つのオプションは、スイッチング・コントローラ接続が行われて一つのループを形成するように、ある列に位置する最後のスイッチング・コントローラから同じ列に位置する最初のスイッチング・コントローラに来る結果をフィードバックすることにある。この結果フィードバック方法は、スイッチング・コントローラ・ループバックとして知られている。
【0022】
ある列に位置する最後のスイッチング・コントローラの結果は、同じスイッチング・コントローラの入力ポートにフィードバックできる。このオプションは、入力ポート・マルチプレクサを介してのスイッチング・コントローラ結果のフィードバックを必要とする。
【発明を実施するための最良の形態】
【0023】
本発明は下記の図面に示す実施形態の例を参照しながら更に説明されるが、本発明はこれらに限定されない。
【0024】
パケットデータ伝送用の図1に示すパケットスイッチング装置1は、所定数の入力ポートを対応する出力ポートに接続する。各々の場合に入力ポートに到着するパケットに関して、例えば経路と優先順位レベルといった情報がスイッチング・テーブルを用いてポート・コントローラ2〜5によって決定される。一旦パケットがセルに分割されると、セルはパケットスイッチング装置1の予め決められた出力ラインに搬送される。更なるスイッチのために備えられたスイッチステップを以下に説明する。
【0025】
パケットスイッチング装置1は、スイッチング・マトリックス6とスイッチング・コントローラ7とFIFO(First In First Out:先入れ先出し)の原理にしたがって動作する論理待ち行列の形式の多数のレジスタ8〜11とからなる。
【0026】
パケットスイッチング装置1の代替の表現は、図2を参照しながらより詳細に説明される。図1に示すパケットスイッチング装置1とは対照的に、ポート・コントローラ2〜5は、二つの部分に分割され、ポート・コントローラ2〜5の一方の部分は各々の場合にパケットスイッチング装置に統合される(「帯域内制御」のために)。その結果、ポート・コントローラ2〜5の第一の部分とパケットスイッチング装置1との間のインタフェースには別々の信号データ接続とペイロード・データ接続とが与えられるのではなく、単に一つだけの接続が与えられ、それを介して信号データとペイロード・データは多重化されて一緒にパケットスイッチング装置1に伝送される。
【0027】
セルを転送するためにポート・コントローラ2〜5は、パケットスイッチング装置の入力と宛て先出力と問合せの重み付けとに関する情報を有する経路識別子を生成する。この重み付けは、パケットの優先順位とカテゴリの詳細、待合せ時間、あるいは待ち行列の長さを含むことができる。
【0028】
経路識別子とセルの共同転送の場合のパケットスイッチング装置の動作を以下に説明する。ポート・コントローラ2〜5は、経路識別子と同時にセルをパケットスイッチング装置に伝送する。パケットスイッチング装置内で、経路識別子はスイッチング・コントローラ7に転送され、関連するセルはスイッチング・マトリックスに転送され、FIFO(First In First Out:先入れ先出し)原理にしたがって動作するレジスタ8〜11に挿入される。
【0029】
図1及び図2に示すパケットスイッチング装置1の動作は、図3〜図11に示す図を参照しながら更に詳細に説明される。
【0030】
図3は、カスケード接続を形成するように接続されたスイッチング・コントローラ7とスイッチング・マトリックス6とを示す。ポート・コントローラ(2〜5)から送られた経路識別子はスイッチング・コントローラ7のカスケードに導く入力に配置される。ある行の最下位に配置されたスイッチング・コントローラの結果は、結果として得られたスイッチである。
【0031】
図4は、カスケード接続を形成するように接続されたスイッチング・コントローラ7の反復するスイッチステップを示す。スイッチング・コントローラ7に加えて、結果フィードバックに関連する隣接のスイッチング・コントローラ20の一部も示されている。スイッチング・コントローラ20は、スイッチング・コントローラ7への直接的接続を持っており、スイッチング・コントローラ7の先駆体と呼ばれる。スイッチング・コントローラ7の各々は、少なくとも一つの識別子分析器12と一つの出力アービタ13と一つの構成ユニット14と一つの結果分析器17と一つの問合せカスケーダ18とを、信号を増幅するための二つのリフレッシャ・ユニット21、22と共に備えている。スイッチング・コントローラ20の信号フィードバックに関連する部分は、識別子許可分析器15と複数の入力アービタ16と許可カスケーダ19とリフレッシャ・ユニット23とからなる。
【0032】
ポート・コントローラ2〜5は、パケットスイッチング装置のすべての宛て先出力番号と複数の問合せとそれらの重み付けとを有する経路識別子を生成する。前記経路識別子は、スイッチング・コントローラ7に転送され、ここでセルはポート・コントローラ2〜5内に留まり、後にスイッチされる。
【0033】
スイッチング・コントローラ7内で識別子分析器12は、反復するスイッチステップを実行するための後の時点での使用のためにリフレッシャ12によってリフレッシュされた経路識別子を記憶し、問合せの元入力が追跡できるように宛て先出力番号を入力番号によって置き換える。リフレッシュされた信号は同時に、そこに接続されている次のスイッチング・コントローラ7に経路指定される。
【0034】
下記のスイッチステップは、繰り返し行われる。
【0035】
前に実行された繰り返しのスイッチステップで処理された問合せ、すなわちパケットスイッチング装置の入力ポートと出力ポートとの間で既に許可された接続は、識別子分析器12によって記憶される。すべての未スイッチの入力に関する経路識別子の修正された部分は、適格な出力アービタ13に転送される。
【0036】
別の出力アービタ13は、各出力ポートに責任をもっており、識別子分析器12から来るすべての問合せを処理する。経路識別子の重み付けに基づいて出力アービタ13は、どの問合せが受理されるであろうかを決定する。選択された経路識別子は、問合せカスケーダ18に転送される。
【0037】
問合せカスケーダ18は、前段のスイッチング・コントローラの結果を出力アービタ13からローカルに来た結果と比較する。経路識別子の重み付けに基づいて問合せカスケーダは、二つの結果のどちらを後続のスイッチング・コントローラ7に転送するかを決定する。ある列に位置する最後のスイッチング・コントローラ7の出力において信号は、スイッチング・コントローラ20にフィードバックされる。
【0038】
スイッチング・コントローラ20内で、フィードバックされた結果のリフレッシャ23によってリフレッシュされた信号は識別子許可分析器15に渡され、同時にそこに接続されている次のスイッチング・コントローラ7に経路指定される。
【0039】
識別子許可分析器15は、入力番号を宛て先出力番号によって置き換え、経路識別子を適格な入力アービタ16に渡す。
【0040】
別の入力アービタ16は、各入力ポートに責任を持っており、識別子分析器15から来る結果を処理する。経路識別子の重み付けに基づいて入力アービタ16は、どの割当てが受理されるであろうかを決定する。選択された結果は、許可カスケーダ19に供給される。
【0041】
許可カスケーダ19は、スイッチング・コントローラ20の結果を入力アービタ16からローカルに取得された結果(受理された割当て)と比較する。経路識別子の重み付けに基づいて許可カスケーダ19は、二つの結果のどちらを後続のスイッチング・コントローラ7に転送するかを1入力ポートごとに決定する。
【0042】
この結果は、リフレッシャ22によって第1列のスイッチング・コントローラ7内の結果分析器17に転送され、応答要求しているポート・コントローラ2〜5に伝達される。同時に、リフレッシュされた信号は、すべての関連スイッチング・コントローラがこの結果を知らされるように、そこに接続されている次のスイッチング・コントローラ7に送られる。
【0043】
結果分析器17は、受理された割当て(結果)を識別子分析器12に通知する。
【0044】
結果分析器17の許可された経路識別子は、構成ユニット14がこれらの経路識別子をスイッチング・マトリックス6の構成レジスタに送る前に、構成ユニット14に集められる。次のステップでスイッチング・コントローラ7は、セルの伝送のために適当に再構成される。応答要求しているポート・コントローラ2〜5が一旦、修正された経路識別子を受け取ると、そのときだけセルはスイッチング・マトリックス6に送られ、次いで待ち行列から除去される。
【0045】
図5に示すスイッチング・コントローラ7は、逆方向フィードバックの場合の回路を示す。カスケードを形成するように接続されたスイッチング・コントローラ7は、図3に述べた構成に一致する。図3に対比して、ある列に位置する最後のスイッチング・コントローラの結果は、同じスイッチング・コントローラに直接フィードバックされる。
【0046】
フィードバックに含まれる個別のスイッチステップは、図6を参照しながら説明される。最後のスイッチング・コントローラ7の結果は、図4に述べたスイッチステップにしたがって決定され、ある列に位置する最後のスイッチング・コントローラ7において直ちに同じスイッチング・コントローラ7内に再導入される。これが応答要求している入力ポートに到達することを保証するために、結果はこのスイッチング・コントローラ7に接続されたすべてのスイッチング・コントローラ7に配布され、結果信号はリフレッシャ23によって各スイッチング・コントローラにおいて増幅される。
【0047】
図7に示すスイッチング・コントローラは、図6に示す構成要素からなり、図6を参照しながら説明された同じ機能を遂行するが、違いはこれが更に双方向の入出力24を含んでいることである。
【0048】
図8は、カスケードを形成するように接続されたスイッチング・コントローラ7のループバックを示す。このフィードバック方法によれば、ある列に位置する最後のスイッチング・コントローラ7の結果は、同じ列に位置するスイッチング・コントローラ7の接続がループを形成するように、これらの列に位置する最初のスイッチング・コントローラ7の入力に供給される。
【0049】
図9は、ループバックを有するスイッチング・コントローラのスイッチステップを説明している。図9に示す構成要素は、図7で説明した構成要素とそれらの機能に一致している。一つのループを形成するように接続されたフィードバック接続に基づいて、スイッチング・コントローラ7の入出力24は、双方向ではなく、むしろ適当な構成要素に対して一方向にデータを経路指定する。
【0050】
図10は、入力ポート・マルチプレクサ25を経由するスイッチング・コントローラ7の結果のフィードバックを示す。図8に述べたスイッチング・コントローラ7と対比して結果は、入力ポート・マルチプレクサ25によって他の応答要求している経路識別子とフィードバック上で多重化され、スイッチング・コントローラ7の入力に渡される。出力ポートの結果は各々、同じ入力ポートの入力にフィードバックされる。
【0051】
入力ポート・マルチプレクサを経由するフィードバックに関連するスイッチステップは、図11を参照しながら説明される。このスイッチング・コントローラ7は、図6に述べた構成要素を備えている。更に多重化構成要素22がスイッチング・コントローラ7の入力に接続され、構成要素18、19の入出力が更なる多重化構成要素26に接続される。
【0052】
入力ポートにフィードバックされたスイッチ結果は、問合せと一緒に多重化方式でスイッチング・コントローラ7によって識別子分析器15に渡される。スイッチング・コントローラ7の入力では、他の経路識別子データと多重化された結果信号が、リフレッシャ20によって増幅される。経路識別子の更なる処理とスイッチング・コントローラ7の構成要素13〜19の動作は、図6に述べた構成要素13〜19のものと一致している。図4と対比して構成要素18、19の入出力は、データが適当に多重化された形式でスイッチング・コントローラ7の入出力に与えられるように、多重化構成要素26に接続される。各スイッチング・コントローラ7は、スイッチング・コントローラが応答要求しているポート・コントローラへの接続を有する結果を選択する。処理を続行しながら結果は応答要求しているポート・コントローラに縦続接続される。
【図面の簡単な説明】
【0053】
【図1】信号データとペイロード・データに関して別個の入力を有するパケットスイッチング装置を示す図。
【図2】共に多重化された信号データとペイロード・データとに関して入力を有するパケットスイッチング装置を示す図。
【図3】カスケード接続を形成するように接続された複数のスイッチング・コントローラと共に複数のスイッチング・マトリックスを示す図。
【図4】反復するスイッチステップの原理を示す図。
【図5】逆方向フィードバック時のスイッチング・コントローラ回路を示す図。
【図6】逆方向フィードバック時のスイッチステップを示す図。
【図7】双方向スイッチング・コントローラ入出力による逆方向フィードバック時のスイッチステップを示す図。
【図8】ループバック時のスイッチング・コントローラ回路を示す図。
【図9】ループバック時のスイッチステップを示す図。
【図10】入力ポート・マルチプレクサを介してのフィードバック時のスイッチング・コントローラ回路を示す図。
【図11】入力ポート・マルチプレクサを介してのフィードバック時のスイッチステップを示す図。
Claims (5)
- 複数のバッファなしスイッチング・マトリックスと、マトリックスまたはカスケード接続を形成するように接続され各々がスイッチング・マトリックスに結合している複数のスイッチング・コントローラと、からなるスイッチ網を有するパケットスイッチング装置であって、前記スイッチング・コントローラは各々が少なくとも、
1パケットに関連する経路識別子において入力ポートを識別し、入力ポートと出力ポートとの間で既に許可されている接続を記憶するための一つの識別子分析器と、
送られた少なくとも一つの問合せを経路識別子によって評価するための一つの出力アービタと、
前記出力アービタから来る、許可された問合せの識別子を分析し修正するための一つの識別子許可分析器と、
識別されて許可された問合せを評価するための一つの入力アービタと、
受理された接続を前記識別子分析器に通知するための一つの結果分析器と、
前記出力アービタによってローカルに決定された結果と前段のスイッチング・コントローラによって取得された結果とを比較して選択するための一つの問合せカスケーダと、
前記入力アービタによってローカルに決定された結果と前段のスイッチング・コントローラによって取得された結果とを比較して選択するための一つの許可カスケーダと、を含んでおり、前記それぞれの結果は前記マトリックスまたはカスケード内に存在する少なくとも一つの前段のスイッチング・コントローラにフィードバックされることを特徴とする、パケットスイッチング装置。 - 結果は同じスイッチング・コントローラに対して逆方向にフィードバックされ、更に前記スイッチング・コントローラに接続されたすべてのスイッチング・コントローラに配布されることを特徴とする、請求項1に記載のパケットスイッチング装置。
- 同じ行に配列されたすべての並列接続されたスイッチング・コントローラの最後のものから来る結果は同じ行に配列された最初のスイッチング・コントローラに供給されることを特徴とする、請求項1に記載のパケットスイッチング装置。
- 前記マトリックスは、各々の場合にmとnとが1とMとの間の値に割り当てられ得る列数mと行数nとを有し、行と同じ数のM個の列からなっており、また各々の場合に第M行、第m列に配置されたスイッチング・コントローラの結果は第n行に配置された最初のスイッチング・コントローラの入力にフィードバックされ、nはn=(M−m+1)によって決定されることを特徴とする、請求項1に記載のパケットスイッチング装置。
- 前記スイッチ網は多重化された信号データとペイロード・データの接続を介して複数の入力ポートに接続されることを特徴とする、請求項1に記載のパケットスイッチング装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10118126A DE10118126A1 (de) | 2001-04-11 | 2001-04-11 | Rückführungssystem für Paketvermittlungsvorrichtung mit einer pufferlosen Kaskadenkoppelmatrix |
PCT/IB2002/001275 WO2002084953A1 (en) | 2001-04-11 | 2002-04-08 | Feedback system for packet switching device with bufferless cascaded switching matrix |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004524771A true JP2004524771A (ja) | 2004-08-12 |
JP3923433B2 JP3923433B2 (ja) | 2007-05-30 |
Family
ID=7681258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002582560A Expired - Fee Related JP3923433B2 (ja) | 2001-04-11 | 2002-04-08 | バッファなしの縦続接続型スイッチング・マトリックスを有するパケットスイッチング装置のためのフィードバック・システム |
Country Status (6)
Country | Link |
---|---|
US (1) | US20030142665A1 (ja) |
EP (1) | EP1380139B1 (ja) |
JP (1) | JP3923433B2 (ja) |
AT (1) | ATE389279T1 (ja) |
DE (2) | DE10118126A1 (ja) |
WO (1) | WO2002084953A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3061213B1 (de) * | 2013-10-25 | 2018-06-13 | FTS Computertechnik GmbH | Verfahren zur übertragung von nachrichten in einem computernetzwerk sowie computernetzwerk |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1320257C (en) * | 1989-04-20 | 1993-07-13 | Ernst August Munter | Method and apparatus for input-buffered asynchronous transfer mode switching |
DE10057343A1 (de) * | 2000-11-18 | 2002-05-23 | Philips Corp Intellectual Pty | Paketvermittlungseinrichtung mit einer Kaskadensteuerung und pufferloser Kaskadenkoppelmatrix |
US7583661B2 (en) * | 2004-03-05 | 2009-09-01 | Sid Chaudhuri | Method and apparatus for improved IP networks and high-quality services |
-
2001
- 2001-04-11 DE DE10118126A patent/DE10118126A1/de not_active Withdrawn
-
2002
- 2002-04-08 JP JP2002582560A patent/JP3923433B2/ja not_active Expired - Fee Related
- 2002-04-08 WO PCT/IB2002/001275 patent/WO2002084953A1/en active IP Right Grant
- 2002-04-08 AT AT02718478T patent/ATE389279T1/de not_active IP Right Cessation
- 2002-04-08 US US10/276,119 patent/US20030142665A1/en not_active Abandoned
- 2002-04-08 DE DE60225542T patent/DE60225542T2/de not_active Expired - Lifetime
- 2002-04-08 EP EP02718478A patent/EP1380139B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE60225542T2 (de) | 2008-06-26 |
JP3923433B2 (ja) | 2007-05-30 |
DE60225542D1 (de) | 2008-04-24 |
EP1380139B1 (en) | 2008-03-12 |
US20030142665A1 (en) | 2003-07-31 |
DE10118126A1 (de) | 2002-10-17 |
WO2002084953A1 (en) | 2002-10-24 |
EP1380139A1 (en) | 2004-01-14 |
ATE389279T1 (de) | 2008-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6813274B1 (en) | Network switch and method for data switching using a crossbar switch fabric with output port groups operating concurrently and independently | |
US7170903B2 (en) | Method and apparatus for parallel, weighted arbitration scheduling for a switch fabric | |
US7046661B2 (en) | Scheduling the dispatch of cells in non-empty virtual output queues of multistage switches using a pipelined hierarchical arbitration scheme | |
US7161943B2 (en) | Two-dimensional pipelined scheduling technique | |
US6757246B2 (en) | Method and apparatus for weighted arbitration scheduling separately at the input ports and the output ports of a switch fabric | |
US6940851B2 (en) | Scheduling the dispatch of cells in non-empty virtual output queues of multistage switches using a pipelined arbitration scheme | |
US6944170B2 (en) | Switching arrangement and method | |
US6990072B2 (en) | Method and apparatus for arbitration scheduling with a penalty for a switch fabric | |
US9319352B1 (en) | Efficient message switching in a switching apparatus | |
US7408947B2 (en) | Method and apparatus for scheduling packets and/or cells | |
KR20010037202A (ko) | 다중선택형 2차원 라운드로빈 스케줄링방법 | |
US7103056B2 (en) | Scheduling the dispatch of cells in multistage switches using a hierarchical arbitration scheme for matching non-empty virtual output queues of a module with outgoing links of the module | |
US20020080795A1 (en) | Packet switching arrangement comprising a cascade control and bufferless cascade switching matrix | |
JP3368881B2 (ja) | 入力バッファ型パケット交換機 | |
US7158512B1 (en) | System and method for scheduling a cross-bar | |
US7486687B2 (en) | Method and allocation device for allocating pending requests for data packet transmission at a number of inputs to a number of outputs of a packet switching device in successive time slots | |
JP3923433B2 (ja) | バッファなしの縦続接続型スイッチング・マトリックスを有するパケットスイッチング装置のためのフィードバック・システム | |
JP2003110599A (ja) | パケットスイッチ装置のポート制御システムとスイッチカードとの間におけるウェイティングの分配 | |
US20030031171A1 (en) | Parallel and iterative algorithm for switching data packets | |
US20020150121A1 (en) | Packet switching device for multi-stage networks with distributed switching and a bufferless switching matrix | |
USRE42600E1 (en) | Scheduling the dispatch of cells in non-empty virtual output queues of multistage switches using a pipelined arbitration scheme | |
Bromirski | ATM switching network with neural control | |
JP2001326954A (ja) | モジュラー階層制データスイッチ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070126 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070221 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |