JP2004500703A - アンテナと誘電体ウインドとの間にシールド電極が置かれた誘導結合型プラスマプロセスチャンバ - Google Patents

Abstract

本発明はプロセスチャンバ及び、プロセスチャンバ（１１０）内のプラズマと誘電ソース（１１９）との間の容量結合を分配する電圧分散電極（ＶＤＥ）（１２０）を提供する。ＶＤＥは好ましくは、溝切りされており、チャンバに誘導結合を可能にし、容量結合を誘電体ウインド（１１２）全体に均一に分配するエネルギを通す部分エネルギを通さない部分とを画成する。ＶＤＥは電気的に浮遊した構成と接地した構成又はエネルギが付与された構成とにスイッチング可能である。
【選択図】図１

Description

【０００１】
本出願は、１９９９年７月１２日出願の米国仮特許出願Ｎｏ．６０／１４３，３６２の利益を主張する。またその内容は、本願明細書に援用されている。
【０００２】
【発明の背景】
【技術分野】
本発明は、一般的に、基板に集積回路等の電子装置を製作するための方法と装置に関する。特に、本発明は、誘導結合型プラスマシステムを使用した処理基板のための方法と装置に関する。
【０００３】
【関連技術の背景】
集積回路及び他の電子装置の製作において、現在様々なプロセスが使われている。例えば、化学の気相堆積及び物理気相堆積等のプロセスが、基板上へ様々な伝導性、半導伝性、及び絶縁性の材料を堆積させるために用いられている。加えて、エッチングプロセスが、基板から様々な伝導性、半導電性及び誘電体材を除去するために用いられる。堆積及びエッチプロセスは、処理チャンバにおいて発生するプラスマの使用を含むことができる。効果的に使われる一つのエッチプロセスは、誘導結合型プラスマエッチプロセスであり、該プロセスはチャンバにＲＦエネルギを分配するために誘導コイルを使用し、プラスマ状態にチャンバに導入されるガスを励起する。従来の誘導結合型プラスマ（ＩＣＰ）エッチチャンバは、２〜４０ｍｉｌｌｉｔｏｒｒの圧力で一般的に作動される処理されるる。基板は、ＲＦバイアス電圧源に連結される支持部材に載置され、一般にＲＦ誘導コイルの下に離隔配置されている。プラスマは、ＲＦコイルへのＲＦパワーの適用によって処理ガス内で引き起こされ、チャンバで作られた陽ガスイオンは、処理される負バイアスされた基板に引き寄せられる。使用するガスに従って、物理的エッチング、反応性エッチング又は物理的及び反応性エッチングの組み合せが起こり、処理されている基板の表面から材料を除去する。
【０００４】
しかし、誘導型コイル配置が使われても、誘導結合型プラスマプロセスは一般的に本当に誘導のプロセスでない。大部分の誘導結合型プラスマハードウェアデザインと同様に、表面上、誘導コイルで起こる高いＲＦ電圧によって、ＲＦパワーのかなりの量が、誘電体ウインドを通してプラスマに容量結合する。実際に、測定値が示したいくつかの容量結合では、ＲＦ電圧の通常の作業値は約１２００〜３４００Ｖのピークの間にあった。プラスマをこれらの高電圧に結合させることは、イオン衝撃によるチャンバの誘電体ウインドの腐食という結果になるであろう。誘電体ウインドが、酸化アルミニウム等のセラミックである応用例では、この材料の腐食は、チャンバの中のアルミニウム汚染を引き起こす。
【０００５】
一般的に、処理の後のドームの内部表面を点検すると、大量の膜堆積物が、ドームの中心及び端領域に存在する。しかし、誘導ソースコイルの直接下の領域は、堆積からクリーンである。堆積物の蓄積は、材料がエッチプロセスで除去されるときに、材料がチャンバの中で一般的に他の表面上に堆積するために起こる。プラスマ内で発生し、誘導コイルにより発生した容量性フィールドにより表面に引き寄せられた粒子による表面の衝撃によって、コイルの直接下の領域はクリーンに保たれる。大量の堆積が起こる領域の端は、ドームから剥離する可能性があり、その結果、チャンバ自身と同様に、チャンバ内で処理される基板上の両方で、高レベルの粒子汚染という結果となる。
【０００６】
プラスマへのＲＦパワーの容量性結合は、チャンバドームの腐食及びチャンバ内の測定されたアルミニウム汚染レベルに、望まれていない影響を及ぼすと考えられる。フッ素ベースのプラスマに対して、コイルとプラスマと間の容量性結合の減少が、アルミニウム汚染のレベルを低減することがわかる。
【０００７】
接地された静電的ファラデーシールドを用いて、本質的にゼロにこの結合を減少させる一つの試みが、１９９８年９月２２日に付与された、米国特許第５，８１１，０２２号、発明の名称”誘導プラズマリアクタ（Ｉｎｄｕｃｔｉｖｅ Ｐｌａｓｍａ Ｒｅａｃｔｏｒ）”に記載されており、その内容は、本願明細書に援用されている。
【０００８】
ファラデーシールド、即ち、接地されたシールドが使われる場合、いくつかの課題が起こる可能性がある。シールドが適切に計画されている場合、シールドは、チャンバの誘導コイルとガスとの間のいかなる容量性結合をも効果的に除去し、これによって誘導ソースだけを使用してプラスマに印加する能力を最小にする。それは、純粋に誘導ソースを使用したプラスマ放出を開始するためにより高い電圧ブレークダウンが必要であるからである。更に、全ての容量性のプラスマ及びソースコイル間の結合の完全な除去は、特定の電気的陰性物質処理ガスのためのプラスマ安定性に有害な影響を及ぼすことが発見された。この効果は、処理いくつかのガスのためのプラスマを支持することを必要とするＲＦソースパワーを増やすと見られた。
【０００９】
従って、チャンバにパワーの容量性結合を使用してプラスマを印加することができ、誘導結合を使用してプラスマを維持することができ、そして、チャンバの中で粒子及び他の汚染の生成を最小にすることができるＩＣＰシステムの必要がある。
【００１０】
【本発明の概要】
本発明は、一般に、チャンバの誘電体ウインド（即ち、ドーム又は蓋）と誘導コイルとの間で配置された電圧分配電極（ＶＤＥ）を有するＩＣＰエッチシステムを提供する。ＶＤＥは、一般に実質的にウインド全体のカバレッジを提供するために、チャンバの誘電体ウインドの外形に適合した放射状溝付シールドを形成する。即ち、ＶＤＥは好ましくは電気的に浮動であり、電気的に誘導コイル及び接地点から絶縁されている。ＶＤＥが電気的に浮動すると、誘導コイルからの容量結合によるフィールドは、シールドに結合してＶＤＥの領域全体に分配される。しかし、ＶＤＥは、スイッチ又はリレーによって接地点に接続されることもでき、ファラデーシールドとして有利に利用されることができる接地シールドを提供する。更に、ＶＤＥは電力源に接続されることができ、エッチング又はチャンバクリーニング等の所望の用途のＶＤＥに電力を供給する。また更に、シールドは、ゼロでないインピーダンスの回路要素によって、グラウンドに接続されることができ、グラウンドポテンシャルとシールドが浮動である時に存在するポテンシャルとの間のシールド上のポテンシャルを加減する。
【００１１】
別の態様においては、本発明は、誘導結合プラスマチャンバために、電圧分配電極を提供する。ＶＤＥは、渦電流損失を最小にするために、好ましくは適応させ、構成され、間に一般に平行の溝を画成している複数のフィンガー又は導体を含むことができる。ＶＤＥは、電気的に浮動構成と、接地された構成又は電力を供給された構成との間で切替えられることができる。
【００１２】
別の態様においては、本発明は、チャンバ内に、誘導コイルに送られるＲＦ電圧の容量性結合を分配する（これによって、電流密度を低減する）方法を提供する。本方法は、一般に誘導コイルとチャンバの誘電体ウインドとの間の電気的に浮動なＶＤＥを提供し、広い領域のシールドに結合する電圧を分配することを含む。
【００１３】
上記の詳述された本発明の特徴、効果及び目的が達成され且つ詳細に理解されうるように、本発明（簡潔に上で要約された）のより特定の記述は、添付の図面において図示された実施形態を参照してなされる。
【００１４】
しかし、添付の図面は、本発明の代表的な実施形態だけを図示したものであり、従って、その範囲を制限するものと考えられるべきでないことに注意されたい。本発明に対して、他の等しく効果的な実施形態が認められるであろう。
【００１５】
【好ましい実施例の詳細な説明】
図１は、本発明のＩＣＰチャンバ１１０を示した概略断面図である。チャンバ１１０は、一般に、チャンバボディ上にリッドを少なくとも部分的に形成している誘電体ウインド１１２及びチャンバボディ１１１を含む。誘電体ウインド１１２は、図１に示すようにドーム型か、図５に示すように平らか、さもなくばチャンバにエネルギの誘導結合を可能にする構成であろう。誘電体ウインド１１２は、好ましくはセラミックで酸化アルミニウム、石英、炭化ケイ素（ＳｉＣ）、テフロン、Ｇ１０等であり、又は他の誘電体、非伝導体、半導体材料等できている。ガスポート１１８は、ガス供給部（図示せず）から処理ガス又はガス混合物をチャンバ１１０に導入する。真空排気システムは、処理の間、チャンバ１１０の中で所望のガス圧力を維持する。誘電体ウインド１１２の形に適合している一般に螺旋形の構成を有する誘導のＲＦソースコイル１１９が巻かれていか、そうでないもの誘電体ウインド１１２の少なくとも一部の先端でのまわりに配置されておりチャンバに誘導ＲＦエネルギを結合させ、チャンバ１１０に導入される一つ以上の処理ガスをプラスマ状態に励起する。一般に、誘電体ウインド１１２の外形に適合している電圧分配電極（ＶＤＥ）１２０は、誘導コイル１１９と誘電体ウインド１１２との間に配置されている。ＶＤＥは、誘電体ウインド上に適合した形であろう。絶縁性支持リング１２３によって、チャンバに好ましくは着脱自在に結合され（又は、シールドが接地されている場合はある伝導性支持リング）又は、高温粘着性等の粘着剤によって誘電体ウインド上の場所において保持される可能性がある。
【００１６】
ＲＦソースコイル１１９は、インピーダンス整合ネットワーク１２１及びライン１２１Ａを経由して、第１のＲＦ電力源１２２によって駆動される。コイル１１９の外端部１１９Ａは、好ましくは接地される。代わりにコイルの外端部は電力を供給されることができ、コイルの中心は接地されることができる。第２のＲＦバイアス電力源１１３は、マッチングネットワーク１１４及びライン１１４Ａ経由して基板ペデスタル１１５にＲＦバイアス電圧を供給する。ＲＦソースコイルは僅かにＲＦバイアス供給部１１３より小さい動作周波数で駆動され、好ましくは約１３．５６ＭＨｚで作動される。この周波数差は、ＲＦ電力源間の浮遊容量結合を最小にする傾向がある。
【００１７】
図２は、導体の一つのパターンを示している本発明のＶＤＥ１２０の上面図である。ＶＤＥシールドは、一般に、中心ハブ２１５を含み、該ハブにはそこから延びる複数の放射状に延びた狭い導体２１１が設けられ、該導体の間にはエネルギ透過性の溝２１２が画成され、そこを通して、ＲＦエネルギが、誘導コイル１１９（図１に示す）からチャンバに誘導結合することができる。ＶＤＥが、図１に示される誘電体ドームウインド１１２に配置されている場合、狭い導体２１１は、ＲＦ誘導コイル１１９の電流の流れ方向と垂直に配置されており、好ましくは銅でできている。電気的透過性溝２１２は、ＶＤＥシールド１２０が、ＶＤＥで横断方向に誘導される電流ループを有することを防ぐと考えられる。しかし、隣接した透過性溝２１２は、互いに十分に近くに配置され、プラスマ及び誘導コイル１１９間の有意の直接の容量性結合（即ち、直接シールドされた溝を通る）を防ぐようになっている。導体及び溝は、誘電体ドームウインド１１２の表面について、好ましくは対称形のパターンを形成し、容量性フィールドが分配される均一な電圧電極を提供すると共に、チャンバへのエネルギの均一の結合を提供するようになっている。容量結合する電流の量は、ＶＤＥの有無にかかわらずほぼ同じであろう。しかし、ＶＤＥについて、電流はより大きい領域を通じて分配され、よって誘電体ウインドに隣接した特定位置でのＲＦ電流密度を下げる。プラスマウインドインタフェースでのシース電圧は、ほとんど電流密度に求積的に（ｑｕａｄｒａｔｉｃａｌｌｙ）異なり、よって、電流密度の減少はウインド表面でのイオンエネルギーをかなり低減する。
【００１８】
ＶＤＥは、パターニングしたエッチングを利用する可撓性プリント回路基板技術を使用して作られ、誘電体バッキング部材１２５の上にポリイミド等の銅の導体を形成するであろう。ポリイミドは、誘電体ウインドの外面に適合し、上に堆積する銅が所望の厚みを有するように形成される。導体２１１のパターンは、次に、溝２１２の領域内の銅をエッチング除去することによって形成される。このプリント回路基板（ＰＣＢ）技術が好ましいが、導体を形成するために公知の他の方法が使われることができる。例えば、コンダクタが個々に形成されることができ、誘電体バッキング部材に載置することができ、又は誘電体ウインド上へ直接取り付けられることもできる。
【００１９】
図１、３及び４に示すように、支持リング１２３が、ＶＤＥを取り付け、ＶＤＥを誘電体ウインドで支えるために提供される。支持リング１２３は、好ましくはテフロン又は他の誘電体材等の材料でできた絶縁性リングである。ＶＤＥの端に、穴１２７（図２に示す）がある。ＶＤＥ上の穴１２７にマッチする複数のねじ切りされた穴が、支持リング１２３の低面のまわりに配置される。ＶＤＥ上の穴１２７及びねじ切りされた支持リング上の穴は、ネジ１３１と関連して機能し、ＶＤＥを支持リング１２３に取り付ける。ＶＤＥを取り付ける、高温接着剤の使用を含む他の方法が使われることができるが、これに制限されない。
【００２０】
好ましくは、ＶＤＥ１２０は、誘導コイルとプラスマとの間の容量性結合を分配するために電気的に浮動である。更に図１に示すように、ＶＤＥ１２０はグラウンドにスイッチ１３０によって接続され、ＶＤＥが、ファラデーシールドとして機能するために、選択的に接地されることができるようになっている。ＲＦリレー作動スイッチ１３０によって、接地された位置及び遊離した浮動位置の間で切り替えをすることができる。加えて、ＶＤＥは、所望の用途で電極に電力を与えるために、リレー作動スイッチを通して電力源に選択的に接続可能であろう。渦電流のためのパワー損失がごくわずかなレベルに低減されるように、使用する周波数に対してスキン深さがホイル厚み（即ち、導体２１１の厚み）より小さいものが好まれる。例えば、本願明細書において記載された実施形態において、誘発された渦電流による加熱のために、パワー損失をごくわずかなレベルに低減するには、約２．５〜約４．５ｍｉｌが十分なホイル厚みである。
【００２１】
図５は平らな誘電体ウインド１１２Ａを有する処理チャンバ１１０Ａ、誘電体ウインド及び誘導コイル１１９の間で配置されたＶＤＥ１２０Ａの断面図である。誘電体ウインド１１２Ａは、チャンバに配置されている表面上のライナー１３５を含むシリコンを含むことができる。一つの実施例として、ポリシリコンライナー１３５は、誘電体ウインドに提供されることができる。ＶＤＥ１２０Ａは、上記した支持リング１２３と同様の支持リング１２３Ａによって同様にチャンバに取り付けられることができる。加えて、誘電体ウインドに隣接してＶＤＥを固定するために、高温接着剤が他の周知の技術の中で使われることができる。
【００２２】
図６は交互のＶＤＥパターン１２０Ａの上面図であり、平らな誘電体ウインドと共に使われることができる。上記したＶＤＥパターン１２０と同様に、ＶＤＥパターン１２０Ａは、中心ハブ２１５を含み、該ハブはそこから外方に延び、間に溝２１２を画成する複数の導体２１１を有する。ＶＤＥパターン１２０Ａは、上述され図２に記載された外側バンド及びＶＤＥパターン１２０の穴１２７と同様に、外側バンド（図示せず）に配置される複数の穴（図示せず）を有する。支持リング１２３Ａは、ＶＤＥパターン１２０Ａの外側バンド上の穴（図示せず）にマッチする複数のねじ切りされた穴（図示せず）を有し、支持リング１２３ＡにＶＤＥ１２０Ａと接続するために留め具と共に機能する。
【００２３】
導体２１１のサイズ、形及び間で画成される溝２１２が、ＶＤＥの性能にかなり衝撃を与えるということを発見された。好ましい実施形態で、導体幅は最小にされ、長さは最大にされ、ＶＤＥの渦電流損失が低減される。上で図と共に記載される実施形態で、渦電流損失を最小にするために所望の長さは、次のように導き出すことができる。
【００２４】
Ａ＝シールド金属の表面領域、Ｂ（ｔ）＝シールドの領域を貫いている磁場を変化させている時間、φ＝Ａ ＊ Ｂ（ｔ）＝シールドを通る磁束、そして、Ｅ＝シールド金属の渦電流を駆動する誘発された起電力（ｅｌｅｃｔｒｏｍｏｔａｎｃｅ）（即ち電圧）とする。そして、ファラデーの法則によると、
【００２５】
【式１】

渦電流によるパワー損失は、単純なオームのパワー損失のように比例する。
【００２６】
【式２】

Ｒは、渦電流が起こる経路を通じて積分した有効抵抗である。
【００２７】
【式３】

ρ＝材料抵抗力、Ｌ_ｐ＝シールド金属の周辺部の長さ、そして、Ａ_ｃ＝シールド金属の断面領域である。上記を結合すると、パワー損失のスケーリングは、以下のように表されることができる。
【００２８】
【式４】

磁束の時間−微分（ｔｉｍｅ−ｄｅｒｉｖａｔｉｖｅ）及び抵抗は、シールドの外形から独立している。従って、シールドの外形に対する依存関係は、次のように要約されることができる。
【００２９】
【式５】

シールドが、長さ１及び幅ｗのＮ金属片から構成されている所で、領域は以下のようになる。
【００３０】
【式６】

周辺部Ｌ_ｐは以下のようになる。
【００３１】
【式７】

ｗ／ｌ≪１の場合
誘電体ウインドの上の金属カバレッジのパーセンテージがいくつかのフラクションαで固定されているが、金属片の数Ｎ及び幅ｗが変わる場合、シールドの表面領域は次のようなスケールになる。
【００３２】
【式８】

Ａ_ｔｏｔは誘電体ウインドの総面積である。従って、以下のようになる。
【００３３】
【式９】

Ｌ_ｐに対する式にすると以下のようになる。
【００３４】
【式１０】

Ａ及びＬ_ｐに対する式は、次にパワー損失Ｐのためにスケーリングされることができる。
【００３５】
【式１１】

考えられるシールド外形のために、渦電流経路の断面領域は、ストリップの一つの横断面のようにスケーリングする。即ち、以下のようになる。
【００３６】
【式１２】

ｔ_ｍはシールド金属の厚みである。パワー損失Ｐのスケーリング方程式に、これを置換すると、以下のような結果としてなる。
【００３７】
【式１３】

【００３８】
誘電体ウインドの部分的なカバレッジと、各々の金属ストリップの幅ｗに対する依存関係に主に集中するために、シールド金属の厚みに対する依存関係を省略した。これは、誘電体ウインドの所定の部分的なカバレッジに対して、シールドの渦電流のためのパワー損失はできるだけ小さな金属ストリップ幅を用いることによって最小にされ、金属ストリップの幅に対する依存関係がむしろ強いことを示す。
【００３９】
シールドデザインが誘電体ウインドの大きな部分のカバレッジを使用するほど、又は非常に広い金属ストリップを使用するほど、（ファラデーシールドの目的であろうように、シールドを通しての電界貫通を減少させることによって誘導されることができるように、）シールドデザインは、渦電流のための寄生的なパワー損失の増大を負う。しかし、ファラデーシールドによる良好な電界減衰は、十分に小さい溝間隔を用いて達成されることができ、α＝０．５（溝間隔＝金属フィンガー幅）の部分的なカバレッジでもよい。好ましくは、誘電体ウインドをカバーしている導体の領域は、チャンバへのＲＦエネルギの誘導の結合にマイナスに影響することなく、最大にされる。
【００４０】
ＶＤＥ効果的電流分配
電圧シールド電極のドーム腐食速度（１３のＳｉＯ）との衝突を決定するために、試験用片を、ドーム内のいくつかの場所に配置した。そしてこれらの場所でのＳｉＯ_２エッチ速度を、ＣＦ_４プラスマを使用して測定した。これらの試験の結果を、表１に示す。ＣＦ_４プラスマは、イオン衝撃がない場合ＳｉＯ_２試験用片をエッチングするが、コイルに対する容量性結合がある場合速度はより高いと思われる。
【００４１】
標準の構成に対して、コイルの近くでないドームの領域のベースラインＳｉＯ_２は、１０６５オングストローム／ｍｉｎであった。直接コイルの下で領域に対する強化されたエッチ速度は、７０％高かった。接地された構成でのシールドの使用は、そのベースライン値まで、コイルの下で領域のＳｉＯ_２エッチ速度を低減し、イオン衝撃がこの領域において事実上除去されたことを証明した。しかし、接地された構成も、ドームの中心領域のベースライン値より上で、速度の２０％増加を引き起こした。浮動シールドを有する場合、コイル領域の下の酸化物エッチ速度の減少も見られたが、このケースに対する平均エッチ速度は２３％ベースライン値より大きく、容量性結合のレベルがこのケースのためのゼロでなかったことを示した。更に、浮動シールド構成は、試験された１３の試験用片場所全体に均一な最良のエッチ速度を与え、この構成が、全てのシールド領域全体の容量性電流の均一な結合をもたらしたことを確認した。異なる構成の試験を、ＡＩ、Ｏ、コイルの下で配置された試験用片を使用して繰り返し、エッチ速度の減少における類似した傾向が、このセラミック材料に対して見られた。
【００４２】
【表１】

【００４３】
接地された静電シールドを用いることに関連するいくつかの課題がある。シールドが適切にデザインされている場合、誘導ソースだけを使用して、プラスマ放電を印加する能力が効果的に除去される。それは、より高い電圧（容量性の）が、ブレークダウンは放電を起こすために必要であるからである。更に、プラスマとコイルと間の、容量性結合の全体の除去が見いだされ、特定の電気的陰性物質ガスに対するプラスマ安定性への有害な影響を有する。この影響は、いくつかのプロセスガス混合物に対してプラスマを維持するために必要な最小限のソースパワーの増加において見られた。下の表２は、本発明の接地シールド及び浮動シールドを使用した、いくつかのガスに対してプラスマを維持するために必要なパワーレベルを示す。
【００４４】
【表２】

【００４５】
容量性結合のいくつかのレベルが、比較的低パワーレベルでの安定した動作のために望ましく、純粋誘導結合が、高いパワーだけで可能であることが表２から明らかである。
【００４６】
平坦化の均一性及びＶＤＥを使用したリセスエッチングプロセス
ウェーハ平坦化処理のため及びリセス処理のために、ポリシリコンウェーハを使用して、接地と浮動ＶＤＥに対するエッチング速度を比較した。これらの結果を下の表３にまとめた。
【００４７】
【表３】

【００４８】
これらの結果は、浮動ＶＤＥの存在が平坦化及び凹部エッチングプロセスの均一性を強化することを示す。シールドなし又は接地されたシールド構成と比べて、浮動構成のＶＤＥシールドを使用すると、ＳＦ_６処理ガスを使用したこれらのプロセスは、少ない容量性結合の存在によって生じたイオン密度の僅かな変更に対して、比較的厳密でないように見える。
【００４９】
システム制御
図７に示すシステムコントローラ２６０は、本発明のＶＤＥを組み込んだシステムの操作を制御する。好ましい実施形態において、システムコントローラ２６０は、ハードディスクドライブ、フロッピディスクドライブ（図示せず）及びカードラック（図示せず）を有している。カードラックは、シングルボードコンピュータ（ＳＢＣ）、アナログインプット／アウトプットボード及びデジタルインプット／アウトプットボード、インターフェースボード並びにステッパモータコントロラボードを有しているであろう。システムコントローラは、ベルサモジューラヨーロピアンズ（Ｖｅｒｓａ Ｍｏｄｕｌａｒ Ｅｕｒｏｐｅａｎｓ（ＶＭＥ））規格に従っており、その規格によってボード、カードケージ及びコネクタの寸法及び型が定められている。１６ビットデータバス及び２４ビットアドレスバスを有するバス構造もＶＭＥ規格によって定められている。システムコントローラ２６０は、ハードディスク装置又はフロッピーディスクにストアされたプログラム等の他のコンピュータプログラムにストアされたコンピュータプログラムの制御中で作動する。コンピュータプログラムは、例えば特定のプロセスのタイミング、ガスの混合物、ＲＦパワーレベル及び他のパラメータを、命令する。システムコントローラ２６０は、メモリ２６２に接続されたプロセッサ２６１を含む。好ましくは、メモリ２６２はハードディスク装置であるが、また、他の種類の、ＲＯＭ、ＰＲＯＭ、その他等の、メモリであっても良い。
【００５０】
システムコントローラ２６０は、コンピュータプログラムの制御中で作動する。コンピュータプログラムは、特定のプロセスの、タイミング、温度、ガス流、ＲＦパワーレベル及び他のパラメータを命令する。図５に示すように、使用者とコントローラとのインターフェースは、ＣＲＴモニタ２６５及びライトペン２６６によってなされる。好ましい実施形態で、２つのモニタ２６５及び２６５Ａが使用されており、一つはオペレータ用にクリーンルーム壁に取り付けられており、他方はサービス技術者用に壁の裏側に取り付けられている。両モニタは同時に同じ情報を表示するが、ライトペン２６６又は２６６Ａは一つのみが可能である。特定のスクリーン又は機能を選択するために、オペレータはディスプレイ表示面の指定された領域に触れ、ペンのボタン（図示せず）を押す。接触した領域は、その色を変えるか又は、例えば、新しいメニューを表示することによってライトペンによって選ばれるか確認する。
【００５１】
コンピュータプログラムコードは、６８０００アセンブリ言語、Ｃ、Ｃ＋＋、ＪＡＶＡ、パスカル等の従来のどのコンピュータ読取り可能プログラミング言語によっても書かれることができる。適切なプログラムコードは、単一のファイル又は複数のファイルに入力されており、従来のテキストエディタを使用して及びストアされ、又はコンピュータのメモリシステム等のコンピュータ使用可能媒体で具現化又はストアされる。入力されたコードテキストが高級言語の場合、コードはコンパイルされ、その結果生じたコンパイラコードは次に、コンパイルされたウインドライブラリルーチンのオブジェクトコードとリンクする。システム使用者は、リンクされ且つコンパイルされたオブジェクトコードを実行するために、オブジェクトコードを呼び出し、そのコードをコンピュタシステムによってメモリにロードさせ、そのメモリからＣＰＵにそのコードを読取らせてコードを実行させ、プログラムで識別されたタスクを行わせる。
【００５２】
図８は、コンピュータプログラム３００の階層的コントロール構造を示したブロック図である。使用者は、ＣＲＴモニタに表示されたメニュー又はスクリーンに応じてプロセスセット番号及びプロセスチャンバ番号を、ライトペンインターフェースを用いてプロセス選択サブルーチン３１０に入力する。プロセスセットは、特定のプロセスを実行するのに必要なプロセスパラメータの所定のセットであり、予め決められたセット番号で識別される。プロセス選択サブルーチン３１０は、（ｉ）マルチチャンバシステムの所望のプロセスチャンバ、（ｉｉ）所望のプロセスを実行するようにプロセスチャンバを操作するのに必要な所望のプロセスパラメータのセットとを識別する。特定のプロセスを行うためのプロセスパラメータは、例えば、プロセスガスの組成及び流量、温度、圧力、ＲＦパワーレベル等のプラズマ条件等のプロセス条件と関係しており、そのプロセス条件は使用者にレシピの形で提供されている。レシピによって特定されたパラメータは、ライトペン／ＣＲＴモニタインターフェースを用いて入力される。
【００５３】
プロセスをモニタする信号は、システムコントローラのアナログ入力ボード及びデジタル入力ボードによって提供され、プロセスを制御する信号は、システムコントローラ２６０のアナログ出力ボード及びデジタル出力ボードに出力される。
【００５４】
プロセスシーケンササブルーチン３２０は、識別されたプロセスチャンバ及びプロセスパラメータのセットをプロセス選択サブルーチン７３から読み込むためと、多様なプロセスチャンバの制御操作のためとのプログラムコードを含んでいる。多数の使用者がプロセスセット番号及びプロセスチャンバ番号を入力することができ、或いは一人の使用者が多数のプロセス組合せ番号及びプロセスチャンバ番号を入力することができ、シーケンササブルーチン３２０によって、選択されたプロセスが所望の順序にスケジュールされるように操作される。好ましくは、シーケンササブルーチン３２０は以下のステップを行うプログラムコードを含んでいる。（ｉ）プロセスチャンバの作動状況をモニタしてチャンバが使用されているか否かを決定するステップ、（ｉｉ）何のプロセスが使用されているチャンバ内で行われているかを決定するステップ、（ｉｉｉ）実行されるプロセスの型及びプロセスチャンバのアベイラビリティ（ａｖａｉｌａｂｉｌｉｔｙ）をベースにして所望のプロセスを実行するステップ。プロセスチャンバが使用可能かをモニタする従来の方法はポーリングであった。シーケンササブルーチン３２０は、どのプロセスが実行されるかをスケジュールするときに、どのプロセスを優先させるかといったスケジュールを決定するために、選択したプロセスに対する、所望のプロセス状況と対比した使用プロセスチャンバの現状況若しくは使用者が入力した各々の特定のリクエストの「年代（ａｇｅ）」、又はシステムプログラマが含めることを望む他の関連あるファクタを考慮するように設計されることができる。
【００５５】
シーケンササブルーチン３２０によって、どのプロセスチャンバ及びプロセスセットの組合わせが次に実行されるかが決定されると、シーケンササブルーチン３２０は、特定のプロセスセットパラメータをチャンバ管理サブルーチン３３０Ａ〜Ｃに渡してプロセスセットが実行される。チャンバ管理サブルーチン３３０Ａ〜Ｃは、複数の処理タスクを、シーケンササブルーチン３２０によって決定されたタイルプロセスセットに従ってプロセスチャンバ又は他のチャンバ（図示せず）内で制御するものである。
【００５６】
チャンバ構成要素サブルーチンの例としては、基板位置決めサブルーチン３４０、プロセスガス制御サブルーチン３５０、圧力制御サブルーチン３６０、及びプラズマ制御サブルーチン３７０がある。当業者は、チャンバ内でどのようなプロセスの実行が望まれるかによって、他のチャンバ制御サブルーチンが含まれ得ることを容易に認識するであろう。操作中に、チャンバ管理サブルーチン３３０Ａは、実行される特定のプロセスセットに従って、プロセス構成要素サブルーチンを選択的にスケジュールするか又は呼び出す。チャンバ管理サブルーチン３３０Ａは、シーケンササブルーチン３２０がどのプロセスチャンバ１５及びプロセスセットが次に実行されるかをスケジュールしたのと同様にプロセス構成要素サブルーチンをスケジュールする。通常、チャンバ管理サブルーチン３３０Ａは、個々の構成要素をモニタするステップと、実行されるプロセスセットのプロセスパラメータをベースにしてどの構成要素に操作が必要かを決定するステップと、モニタステップ及び決定ステップに応答してチャンバ構成要素サブルーチンを実行するステップとを含んでいる。
【００５７】
前述の説明は、当業者にとって明らかな他の、代替の構成を作ることができる。添付の請求の範囲の目的は、真の本発明の精神と範囲に入る全てのこの種の変更及び変更態様を包含することである。
【図面の簡単な説明】
【図１】
図１は、本発明のＩＣＰエッチングシステムを図示した概略断面図である。
【図２】
図２は、本発明の一つのＶＤＥの上面図である。
【図３】
図３は、支持リングに取り付けられたＶＤＥの実質的に一番上の斜視図である。
【図４】
図４は、上にＶＤＥを取り付けた支持リングの底面図である。
【図５】
図５は、本発明のＩＣＰエッチングシステムの他の実施形態を図示した断面図である。
【図６】
図６は、本発明のＶＤＥの他の実施形態の上面図である。
【図７】
図７は、本発明のＶＤＥを取り込んだシステムの動作を制御するシステムコントローラの概略図である。
【図８】
図８は、コンピュータプログラム好ましい実施例の詳細な説明の階層的な制御構造の図示するブロック図である。

Claims (20)

1. ａ）ボディ及び誘電体ウインドを有するエンクロージャと、
   ｂ）該エンクロージャに配置される支持部材と、
   ｃ）前記誘電体ウインドに隣接して配置されたアンテナと、
   ｄ）前記誘電体ウインドと前記アンテナとの間で配置された電極とを備え、該電極は、間に複数の溝を画成している複数の導体を含んでいる処理チャンバ。
2. 導体が誘電体バッキング部材に配置されている請求項１記載のチャンバ。
3. 前記バッキング部材が支持リングに接続され、該支持リングが、前記誘電体ウインドに隣接して配置されている請求項２記載のチャンバ。
4. 前記支持リングがチャンバに接続され、誘電体材料でできている請求項３記載のチャンバ。
5. アンテナへの電流の流れの方向に対して一般に直角で前記伝導体が配置される請求項４記載のチャンバ。
6. 前記電極が前記誘電体ウインドの形に、一般に適合する請求項５記載のチャンバ。
7. 前記電極が、隣接した伝導体間で幅ｗを有する溝を画成し、長さｌ及び幅ｗを有する複数の伝導体を含む請求項１記載のチャンバ。
8. 前記伝導体が約１／１０００〜４／１０００インチの厚みを有する請求項４記載のチャンバ。
9. 前記伝導体がＤＣグラウンドポテンシャルより上に浮動している請求項７記載のチャンバ。
10. 前記誘電体ウインドがドーム型又はフラット型である請求項９記載のチャンバ。
11. ａ）　隣接した伝導体間に溝を画成するように離隔配置される長さｌ及び幅ｗを有する複数の伝導体を備え、該溝は伝導体の幅以上である、誘導コイルと誘電体ウインドとの間に配置可能な電極。
12. 前記伝導体が、隣接した伝導体間に複数の均一の溝を画成する請求項１１記載の電極。
13. 前記伝導体が延びる伝導性中心ハブ部を更に備えている請求項１２記載の電極。
14. 電力源、及びスイッチによって電極に接続されるグラウンド及び電極を更に備えている請求項１３記載の電極。
15. 複数の伝導体が長さｌ及び幅ｗを有して、隣接伝導体間に実質的にｗに等しい幅を有する溝を画成する請求項１１記載の電極。
16. 前記伝導体の領域及び溝の領域の比率が約１：１である請求項１１記載の電極。
17. 前記伝導体が誘電体バッキング部材に配置されている請求項１１記載の電極。
18. 前記伝導体が銅を含む請求項１７記載の電極。
19. ａ）誘導コイルと、チャンバの誘電体ウインドとの間に電気的に浮動な電圧分配電極を配置することと、
    ｂ）誘導コイルに電圧を印加することと、
    を含む、誘導接続されたプラスマチャンバの電流密度を低減する方法。
20. 前記電圧分配電極が複数の溝を画成している複数の伝導体を含み、伝導体の領域が実質的に溝の幅に等しい請求項１９記載の方法。

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