JP2004500557A

JP2004500557A - 高度に構成可能な容量性トランスデューサインターフェイス回路

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Publication number: JP2004500557A
Application number: JP2001533437A
Authority: JP
Inventors: シュ，イン; ソーンダーズ，クライスト; スー，カーク
Original assignee: マイクロセンサーズ・インコーポレイテッド
Priority date: 1999-10-15
Filing date: 2000-10-16
Publication date: 2004-01-08
Anticipated expiration: 2020-10-16
Also published as: EP1224478A1; WO2001031351A1; EP1224478A4; JP4870889B2

Abstract

容量センサ（２０）に使用されるトランスデューサインターフェイス回路（１０）である。特定用途向けＩＣ上に設けられるインターフェイス回路（１０）は、それが差動型平衡対センサ（２０Ａ）またはシングルエンデッドセンサ（２０Ｂ）と動作することを可能にする多くのトリムおよび調整を含む。特に、回路（１０）は、他の制御とともに制御レジスタとして設けられるキャパシタ調整制御（１１０）および利得調整制御（２１０）で構成される容量調整セクション（１００）および容量トランスインピーダンス増幅器セクション（２００）を設ける。容量トランスインピーダンス増幅器セクション（３００）は、センサ（２０）にかかる電圧、および、キャパシタンスの差によってもたらされる過剰な電荷を取り込むために使用されるフィードバックキャパシタンス（ＣＦ）を空にした後に、容量調整セクション（２００）にかかる電圧を周期的に逆転させる。ローパスフィルタセクション（３００）が、いかなる外部構成要素も必要とすることなしに帯域幅調整を与える。出力バッファセクション（４００）が、利得およびオフセットのためのトリム制御をさらに含み、平衡対センサ（２０Ａ）またはシングルエンデッドセンサ（２０Ｂ）に最適に適合するように出力レンジを調整するオフセット選択ビットＳＯＦＦによっても調節される。

Description

【０００１】
この出願は、１９９９年１０月１５日に出願された仮出願６０／１５９，８３２の優先権を主張する。
【０００２】
【発明の背景】
［発明の分野］
【０００３】
この発明は、ターゲットとされる物理量の変化の尺度としてのキャパシタンスの変化を検出するトランスデューサインターフェイス回路に一般的に関し、より特定的には、差動またはシングルエンデッドセンサを収容して所望の利得およびオフセットを与えかつ所望の帯域幅を与えるようにプログラム可能な、高度に構成可能な容量性トランスデューサインターフェイス回路に関する。
【０００４】
［関連技術の説明］
【０００５】
キャパシタンスを測定するための他の回路構成に対して数多くの特許が発行されてきた。しかしながら、先行技術は、寄生容量の影響を補いかつスケーリングファクタの影響を減じる技術を用いることにより回路の感度を増大させることに集中してきた。ラインハルトら（Ｒｅｉｎｈａｒｄ　ｅｔ　ａｌ）に与えられた特許、「第１のキャパシタンスＣ１と第２のキャパシタンスＣ２との間のキャパシタンス差を測定するための回路構成および方法」（“Ｃｉｒｃｕｉｔ　Ａｒｒａｎｇｅｍｅｎｔ　ａｎｄ　Ｍｅｔｈｏｄ　Ｆｏｒ　Ｍｅａｓｕｒｉｎｇ　ａ　Ｄｉｆｆｅｒｅｎｃｅ　Ｉｎ　Ｃａｐａｃｉｔａｎｃｅ　Ｂｅｔｗｅｅｎ　ａ　Ｆｉｒｓｔ　Ｃａｐａｃｉｔａｎｃｅ　Ｃｌ　ａｎｄ　ａ　Ｓｅｃｏｎｄ　Ｃａｐａｃｉｔａｎｃｅ　Ｃ２”）（第５，７７７，４８２号）は、不所望の寄生容量を分離する評価論理を用いる。ダブリュ・ジェイ・カイザーら（Ｗ．Ｊ．Ｋａｉｓｅｒ　ｅｔ　ａｌ．）に与えられた特許、「精密測定回路を有するＣＭＯＳ集積化マイクロセンサ」（“ＣＭＯＳ　Ｉｎｔｅｇｒａｔｅｄ　Ｍｉｃｒｏｓｅｎｓｏｒ　Ｗｉｔｈ　Ａ　Ｐｒｅｃｉｓｉｏｎ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｃｉｒｃｕｉｔ”）（第５，６５９，１９５号）は、トランスデューサをＣＭＯＳ回路と一体化して寄生容量を排除した。ジィ・シュナイダー（Ｇ．Ｓｃｈｎｅｉｄｅｒ）による発明、「スイッチキャパシタ構造を用いる容量センサ信号処理構成」（“Ｃａｐａｃｉｔｉｖｅ　Ｓｅｎｓｏｒ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ａｒｒａｎｇｅｍｅｎｔ　Ｕｓｉｎｇ　Ｓｗｉｔｃｈ　Ｃａｐａｃｉｔｏｒ　Ｓｔｒｕｃｔｕｒｅｓ”）（第５，４５１，９４０号）は、演算増幅器の２つの入力をスイッチして、外部電気的効果との接続による電荷を除去し、こうしてどの所望の電位へも基準キャパシタの接続を可能にした。特許「精密容量性トランスデューサ回路および方法」（“Ｐｒｅｃｉｓｉｏｎ　Ｃａｐａｃｉｔｉｖｅ　Ｔｒａｎｓｄｕｃｅｒ　Ｃｉｒｃｕｉｔ　ａｎｄ　Ｍｅｔｈｏｄｓ”）（第５，０２８，８７６号）では、提案される回路の構成は、スイッチング技術および共通の測定法を用いて、要領の総和および差の比率を抽出し、寄生容量、トランスデューサキャパシタンスの大きさおよびスケーリングファクタの影響を除去した。
【０００６】
以上の回路の大きな欠点は、比較的小さな範囲の入力パラメータに対してしかそれらを最適化できないことである。各々の回路は個別に“同調”されて、寄生容量を排除しかつ異なる接続に対して変更されなければならない。各々のタイプのトランスデューサはそれ自身の電子機器を必要とし、“ユニバーサル”信号処理回路は不可能である。第２に、絶対的変化（シングルエンド）および相対的変化（差動）の両者を測定する単一回路の能力を扱っていない。第３に、先行技術は、異なる帯域幅必要量を収容する必要性を扱っていない。第４に、先行技術は、処理許容度がしばしば、回路の感度を変える、オンチップ抵抗器およびキャパシタの変動を結果的にもたらす、集積回路の製造を扱っていない。したがって、接続性、帯域幅およびキャパシタンスの大きさの幅広い差を収容するキャパシタンス測定回路に対する必要性が残っている。
【０００７】
【発明の概要】
第１の局面では、この発明は、容量性トランスデューサ中のセンスキャパシタのキャパシタンスの変化に比例する出力値を発生する容量性トランスデューサインターフェイス回路とみなされ得、これは、集積回路を含み、集積回路は、（１）センスキャパシタに電気的に接続される容量調整セクションを有し、容量調整セクションは、（ａ）キャパシタアレイ回路と、（ｂ）キャパシタアレイ回路のキャパシタンスを構成して、それによりセンスキャパシタおよび容量調整セクションが組合さって、容量性トランスデューサがゼロ状態にあるときに実質的にゼロ値を与えるための手段とを含み、さらに集積回路は、センスキャパシタおよび容量調整セクションに電気的に接続される容量トランスインピーダンス増幅器セクションを有し、容量トランスインピーダンス増幅器セクションは、（ａ）センスキャパシタのキャパシタンスの変化に比例する出力信号を発生するためのトランスインピーダンス増幅器手段と、（ｂ）容量トランスインピーダンス増幅器の利得を構成して所望のダイナミックレンジを与えるための手段とを含む。
【０００８】
第２の局面では、この発明は、共通の端子にともに接続される第１および第２のキャパシタの間のキャパシタンスの差に比例する出力値を発生する容量性トランスデューサインターフェイス回路とみなされ得、これは、（ａ）第１および第２のキャパシタ間のキャパシタンスの差に比例する出力信号を発生するためのトランスインピーダンス増幅器手段を含み、前記トランスインピーダンス増幅器手段は、反転入力、非反転入力および出力を有する演算増幅器を含み、反転入力は共通の端子に接続され、非反転入力は基準接地に接続され、フィードバックキャパシタンスは出力と非反転入力との間に接続され、さらに、（ｂ）繰返して（１）フィードバックキャパシタンスを放電し、（２）第１のキャパシタに電圧差を印加して第１のキャパシタを充電しながら、第２のキャパシタに等しい電位の電圧を印加して第２のキャパシタを放電し、（３）次に第１および第２のキャパシタに印加された電圧を逆転することにより第１のキャパシタが第２のキャパシタの中に放電しかつ、第１および第２のキャパシタ間のキャパシタンスのいかなる差も存在する程度にフィードバックキャパシタンスの中へまたはそれから取り込むための手段を含む。
【０００９】
ちょうど概要を述べられたこの発明は、添付の図面を参照して最もよく理解されるであろう。
【００１０】
【好ましい実施例の詳細な説明】
物理的変動を電気信号または電気的に検出可能な値に変換するため、さまざまなタイプのトランスデューサまたはセンサが用いられる。しかしながら、好ましいトランスデューサインターフェイス回路１０は、物理的変動が、固定されたプレートに隣接して位置される可動プレートに転送される容量型トランスデューサ２０とインターフェイスするように特に設計される。したがって、この発明は、そのようなセンサをまず参照して最もよく理解される。
【００１１】
図１および図２は、それぞれ３端子および２端子デバイスである容量センサ２０Ａ、２０Ｂの簡略化された概略図である。図１は、共通のプレートを共有して、それにより（縦方向の矢印で示される）外部からの刺激に応答して互いに対して反対に機械的に変化する平衡対キャパシタＣＳ１、ＣＳ２を有する差動センサ２０Ａを示す。代わりに、２つの外部要素が、固定された共通のプレートに対して動くが、動作の原則は同じままである。図１の差動センサ２０Ａは、センスキャパシタＣＳ１およびＣＳ２が刺激がない場合でも等しい値を有するという点で“平衡化”されている。しかしながら、センスキャパシタＣＳ１、ＣＳ２は、製造公差、機械的バイアスおよびその他の影響のために等しくないことがしばしばあり、そのために刺激がない場合ですら容量オフセットが存在する。図２は、外部からの刺激に応答して値が変化する唯一のキャパシタＣＳ２を有するシングルエンデッドセンサ２０Ｂを示す。
【００１２】
通常は、差動センサ２０Ａを有する１つのタイプのトランスデューサインターフェイス回路およびシングルエンデッドセンサ２０Ｂを有する別のタイプのトランスデューサインターフェイス回路を用いることが必要である。しかしながら、この発明に従うトランスデューサインターフェイス回路１０は、以下にさらに説明されるようないずれかのタイプのセンサを用いて容易に構成され得る。
【００１３】
容量センサは、圧力センサ、加速度計、ジャイロなどを含むさまざまな用途に用いられる。容量センサは、センサの公称キャパシタンスが非常に小さい（たとえばピコファラッド）マイクロエレクトロメカニカルシステム（ＭＥＭＳ）でしばしば用いられる。刺激がある中でのキャパシタンスの変動はトランスデューサによって大きく異なるため、トランスデューサの多数の接続を有する１つのトランスデューサインターフェイス回路を用いることは通常は困難である。言い換えると、設計段階の間にインターフェイス回路をカスタマイズするかまたは、大きな外部構成要素を用いることにより、特定のセンサに適切なダイナミックレンジおよび分解能を与えることが通常は必要である。
【００１４】
図３は、ある程度の詳細が示される第１の好ましいトランスデューサインターフェイス回路１０の概略的ブロック図であり、容量調整セクション１００と、容量トランスインピーダンス増幅器セクション２００とを含む。ここに示されるとおり、トランスデューサインターフェイス回路１０は、容量センサ２０Ａまたは２０Ｂとインターフェイスしかつセンサ内のキャパシタンスの変化に比例する出力信号を生成する特定用途向け集積回路として提供される。好ましいセンサ１０における出力信号は、外部Ａ／Ｄコンバータに与えられ得る電圧である。しかし、トランスデューサインターフェイス自体が組込みＡ／Ｄ機能を含むことによって、出力信号がデジタル形式で与えられてもよい。
【００１５】
動作中、容量調整セクション１００は平衡対センサ２０Ａまたはシングルエンデッドセンサ２０Ｂと一意にインターフェイスする。容量調整セクション１００は容量センサ２０Ａ、２０Ｂ中のセンスキャパシタ（例、ＣＳ１および／またはＣＳ２）に電気的に接続される。容量調整セクション１００はキャパシタアレイ回路１０５（変数キャパシタアイコンによって象徴的に示される）と、キャパシタアレイ回路のキャパシタンスを構成するための手段１１０とを含むことによって、センスキャパシタ２０Ａ、２０Ｂと容量調整セクション１００とが組合されて、容量性トランスデューサ２０Ａ、２０Ｂがゼロ状態のときに実質的にゼロの値を与える。
【００１６】
トランスデューサインターフェイス回路１０が差動センサ２０Ａとともに用いられるとき、キャパシタアレイ回路１０５はセンスキャパシタＣＳ１、ＣＳ２の１つと並列になり、好ましい調整手段１１０はキャパシタアレイ回路１０５を変動させることによって粗オフセットトリムを与える（すなわち、センサがゼロ位置にあるときにセンサ２０Ａと容量調整セクション１００とがゼロ値を有することを確実にする）。トランスデューサインターフェイス回路１０がシングルエンデッドセンサ２０Ｂとともに用いられるとき、キャパシタアレイ回路１０５はセンスキャパシタＣＳ２と直列に接続されることによって、その２つのキャパシタを差動センサに対して電気的に同等にするダミーキャパシタの役割をし、好ましい調整手段１１０はキャパシタアレイ回路１０５を変動させることによって、センサがゼロ位置にあるときにセンサ２０Ｂと容量調整セクション１００とがゼロ値を有するようにダミーキャパシタンスを変動させる。好ましい調整手段１１０を以下により完全に説明する。
【００１７】
ＣＴＩＡ２００はセンスキャパシタおよび容量調整セクション１００に電気的に接続されることによって、それらの集合的インピーダンスのあらゆる変動を出力信号に変換する。言換えると、ＣＴＩＡ２００はセンスキャパシタＣＳ１、ＣＳ２のキャパシタンスの変化に比例する出力信号を生成するための増幅器手段２０５を含む。ＣＴＩＡ２００はＣＴＩＡの利得を構成するための手段２１０に結合されることによって所望のダイナミックレンジまたは動作の範囲を与える。
【００１８】
図４は、さらに好ましい詳細が示される第１の好ましいトランスデューサインターフェイス回路１０の概略的ブロック図であり、ローパスフィルタセクション３００と、出力バッファセクション４００とを含む。ここに示されるとおり、ローパスフィルタセクション３００はその特性帯域幅を構成するための手段３１０と協調する。出力バッファセクション４００は付加的利得および基準電圧ＶＲＥＦによってセットされる所望のＤＣオフセットを提供する増幅器回路４０５を含み、またそれは付加的な利得および所望のＤＣオフセットを構成するための手段４１０と協調する。図４の詳細を図３の詳細とは別に例示したのは、後者は比較的本質的であると考えられるためである。
【００１９】
図５は、さらなる詳細が示される第１の好ましいトランスデューサインターフェイス回路１０の概略的ブロック図である。特に、機能ブロック１００、２００、３００、４００の内部回路の詳細をここに例示し、説明する。
【００２０】
容量調整セクション１００
【００２１】
容量調整セクション１００は３つのリードＣＳ１ＩＮ、ＣＳＣＯＭ、ＣＳ２ＩＮとインターフェイススし、この３つのリードの間に電気的に配される第１および第２のキャパシタアレイ回路ＣＳ１＿ＩＮＴおよびＣＳ２＿ＩＮＴを含む。このキャパシタアレイ回路は、回路１０が広範囲の製造性に適応するようにキャパシタセンサ値における大きなミスマッチを一意に見込む。
【００２２】
トランスデューサインターフェイス回路１０が（実際に示されるとおり）平衡対センサ２０Ａに接続されているとき、第１および第２のキャパシタアレイ回路ＣＳ１＿ＩＮＴおよびＣＳ２＿ＩＮＴの一方または他方が少量だけ変動されることによって、センサ２０Ａに存在し得るあらゆるオフセットをトリムする。しかし、トランスデューサインターフェイス回路１０が単一のセンスキャパシタＣＳ２しか有さないシングルエンデッドセンサ２０Ｂに接続されているときには、第１のキャパシタアレイ回路ＣＳ１＿ＩＮＴはセンスキャパシタＣＳ２に等しいようにセットされ、第２のキャパシタアレイ回路ＣＳ２＿ＩＮＴはゼロにされる。好ましい実施例において、ＣＳ１＿ＩＮＴは０−９．７０９ｐＦまで変動するのに対し、ＣＳ２＿ＩＮＴは０−１．１９７ｐＦしか変動しない。一方または他方を適量用いることによって平衡対センサ２０Ａをトリムする一方で、より大きい値のＣＳ１＿ＩＮＴをそのフルスケール端部（ｆｕｌｌ−ｓｃａｌｅ　ｅｎｄ）の近くにセットすることによってシングルエンデッドセンサ２０Ｂとともに用いるための好適なダミーキャパシタンスを与えてもよい。
【００２３】
図５は、キャパシタアレイ回路ＣＳ１＿ＩＮＴ、ＣＳ２＿ＩＮＴのキャパシタンスを構成するための好ましい手段１１０が、制御レジスタＣＳ１＿ＩＮＴ［８：０］、ＣＳ２＿ＩＮＴ［５：０］を含むことを示す。
【００２４】
この好ましい実施例は、プログラム可能キャパシタ回路アレイＣＳ１＿ＩＮＴ、ＣＳ２＿ＩＮＴを含むことによって広範囲のセンスキャパシタンス（０．２５−１０ｐＦ）に適応するよう設計される。このアレイは０．０１９ｐＦ／ビットの分解能によって変動可能であり、トランスデューサ回路１０がセンスキャパシタオフセットを減少させることを一意に可能にし、またシングルエンデッドおよび差動モード動作の両方を可能にする。実際には、回路１０は０．２−１０ｐＦ動作範囲の全体にわたってシングルエンデッドで動作できる。図７および８は、好ましいキャパシタ回路アレイに対する真理表の縮小されたバージョンである。
【００２５】
回路１０において用いられるすべての制御レジスタと同様に、制御レジスタＣＳ１＿ＩＮＴ［８：０］、ＣＳ２＿ＩＮＴ［５：０］は、（たとえば直列インターフェイスを用いる値のシフトによって）または値をＲＯＭに記憶してから必要に応じてレジスタに値をロードすることによって、好適なインターフェイス上にロードされてもよい。好ましい回路は、テストおよび開発のための直列インターフェイスと、最終値を記憶するための内部ＥＥＰＲＯＭとを提供する。
【００２６】
図６は、好ましいキャパシタアレイ回路ＣＳ１＿ＩＮＴ、ＣＳ２＿ＩＮＴが、制御レジスタＣＳ１＿ＩＮＴ［８：０］、ＣＳ２＿ＩＮＴ［５：０］に記憶される値から導かれる好適な論理信号に従って切換えられる２値重み付けされたキャパシタンスの並列アレイを含むことを示す。もちろんその他の回路配列も可能である。
【００２７】
容量トランスインピーダンス増幅器セクション２００
【００２８】
図５に戻ると、好ましいＣＴＩＡセクション２００の構成がみられる。ここに示されるとおり、ＣＴＩＡ２００はセンサにおける容量値を検知するために用いられる一意のドライブ回路と、図３を参照して上述した増幅器手段２０５とを含む。
【００２９】
動作中、ＣＴＩＡセクション２００はＣＳＣＯＭの両側における２つのキャパシタンス値の間のキャパシタンスの差を検知し、その差に比例する出力電圧を与える。差動モードにおいては、検知されるキャパシタはＣＳ１およびＣＳ２である（図１参照）。シングルエンデッドモードにおいては、検知されるキャパシタはＣＳ１＿ＩＮＴおよびＣＳ２である（図２参照）。
【００３０】
以下により完全に説明するとおり、好ましい増幅器手段２０５は差動増幅器回路Ａ１であり、これは２．２５Ｖに基準化されるその非反転入力と、その出力およびその反転入力の間に接続されるフィードバックキャパシタンスＣＦとを有する。以下により完全に説明するとおり、フィードバックキャパシタンスＣＦの値は増幅器手段２０５の全体の利得を定める。好ましい増幅器Ａ１は折返しカスケード演算増幅器トポロジーを有するが、他の公知の配列を用いてもよい。
【００３１】
この発明に対して決定的なものではないが、好ましい増幅器Ａ１には「可能化帯域幅」ビットＥＮＢＷによって選択可能な２つの帯域幅が設けられる。ＥＮＢＷが低いとき、増幅器の開ループ利得は標準レベルである。ＥＮＢＷが高いとき、増幅器の開ループ利得は４の因子によって増加し、閉ループ回路はより応答性が高いが、電力消費が犠牲になる。選択される帯域幅の大部分は電力消費要求の関数となる。
【００３２】
ＣＴＩＡセクション２００はＣＳＣＯＭの両側における２つのキャパシタンスのまわりで電圧を一意に振動させることによってキャパシタンスを測定する。その結果、キャパシタンスはそれらが等しい値になる程度まで互いに繰返し充電および放電される。ＣＳ１ＴおよびＣＳ２ＴはＣＳＣＯＭの両側における合計キャパシタンスである。ＣＳ１ＴおよびＣＳ２Ｔの値はもちろん、ＣＳ１およびＣＳ１＿ＩＮＴならびにＣＳ２およびＣＳ２＿ＩＮＴの関数である。すなわち、
【００３３】
ＣＳ１Ｔ＝ＣＳ１＋ＣＳ１＿ＩＮＴ
【００３４】
ＣＳ２Ｔ＝ＣＳ２＋ＣＳ２＿ＩＮＴである。
【００３５】
好ましい回路は単一の５ボルト供給によって動作し、またそれは基準接地として用いるための内部２．２５Ｖ精密電圧基準を含む。好ましいＣＴＩＡセクション２００は１００ＫＨｚで動く内部発振器２２０を含む。発振器２２０は１対のスイッチ２３１、２３２を駆動するタイミング回路２３０を制御し、そのスイッチはそれぞれＣＳ１ＩＮおよびＣＳ２ＩＮに接続され、それによってそれらの端子からＣＳＣＯＭに通じるキャパシタに接続される。発振器２２０、タイミング回路２３０、およびスイッチ２３１、２３２は、ＣＳ１ＩＮおよびＣＳ２ＩＮを２．２５Ｖと０Ｖとの間で繰返し振動させるために動作する。
【００３６】
各サイクルの最初において、ＣＳ２Ｔは２．２５Ｖである。適用される極性が逆になると、ＣＳ１Ｔが迅速に充電されて２．２５Ｖになる。ｑ＝ＣＶであるため、ＣＳ１Ｔにおける電荷ｑ１はＣＳ１Ｔ＊２．２５に等しい。同様に、ＣＳ２Ｔにおける電荷ｑ２はＣＳ２Ｔ＊２．２５に等しい。ＣＳ１ＴがＣＳ２Ｔよりも大きいときは、ＣＳ２ＴよりもＣＳ１Ｔにより多くの電荷がある。増幅器手段２０５における増幅器Ａ１の非反転入力は非常に高いインピーダンス（理論上無限大）を有するため、ＣＳ１Ｔにおける過剰の電荷はフィードバックキャパシタンスＣＦに流れ込むかまたはそこに「取込まれ」、出力電圧は増加して２．２５Ｖより高くなる。Ｖ＝Ｃ／ｑであるため、ＣＦがより小さいと出力電圧はより大きくなり、ＣＦがより大きいと出力電圧はより小さくなる。プリセットスイッチＳ１はフィードバック経路中に設けられ、タイミング回路２３０によって制御される。プリセットスイッチＳ１は各サイクルの最初においてフィードバックキャパシタンスＣＦを放電させるために用いられるため、それはすぐにあらゆる過剰な電荷を減らしたり、またはあらゆる欠陥を容量の差の測定値として示すことができる。ＣＳ１ＴがＣＳ２Ｔよりも小さいときは、ＣＳ２ＴよりもＣＳ１Ｔにより少ない電荷があり、フィードバックキャパシタンスＣＦから電流が流れることによって、出力電圧は落ちて２．２５Ｖよりも低くなる。
【００３７】
図９は、説明したばかりの容量サンプリングプロセスのタイミング図である。示されるように、発振器２２０およびタイミング回路２３０は組み合わされて期間Ｔ１でＣＬＯＣＫを生成する。各サイクルの開始時に、４分の１期間Ｔ２でプリセットＰＲＳＴ信号がアサートされて、プリセットスイッチＳ１を閉鎖させフィードバック容量ＣＦを完全に放電させる。すなわち、増幅器はＰＲＳＴの間に自動的にゼロになる一方、ＣＳ２は２．２５ＶまたはＶＲＥＦである。ＰＲＳＴは次いでローになり、その結果Ｓ１は相関二重サンプリングのために開放される。ＣＬＯＣＫがローになるとき、容量ＣＳ１Ｔ、ＣＳ２Ｔの電圧は逆転される。その後、サイクルの途中に電圧が遷移すると、余剰の電荷はフィードバック容量ＣＦに転送されるかまたはフィードバック容量ＣＦから取除かれ、最終的なＣＦの電圧は、容量差ＣＳ１Ｔ−ＣＳ２Ｔに比例し、容量の関数となる。もしＣＳ１Ｔ＝ＣＳ２Ｔであれば、増幅器Ａ１からの出力はリセット値ＶＲＥＦから変化しない。しかしもしＣＳ１ＴがＣＳ２Ｔと等しくなければ、増幅器手段２０５はＣＦをわたる電荷を積分して以下の関係の中間部分を提供する。
【００３８】

【００３９】
図１０は、図５の好ましい容量トランスインピーダンス増幅器部分の概略図であり、ＣＴＩＡ２００の利得を構成するための手段２１０にセットされる値にしたがった、フィードバック容量ＣＦを変化させるための好ましい回路を最良に例示する付加的な細部が示される。示されるように、増幅器Ａ１の反転入力にいくつかのオンチップキャパシタを選択的に接続し、他のオンチップキャパシタを基準接地に接続することにより、フィードバック容量ＣＦはフィードバック制御レジスタＣＦ［９：０］にしたがって変化する。
【００４０】
好ましいフィードバック容量回路ＣＦは０から１９．４３７ｐＦの範囲にわたり、１９ｐＦ刻みで１０ビットのプログラム可能性で制御される。フィードバック容量のプログラム可能構成は、回路１０が範囲および性能に対して最適化されることを可能にする。フィードバック容量ＣＦの制御のための簡約真理表は次の通りである。
【００４１】
【表１】

【００４２】
いくつもの他の回路編成および制御範囲が可能であり、好ましい回路および好ましい値はこの発明の広い局面を制限するものであると理解してはならない。
【００４３】
ローパスフィルタセクション３００
【００４４】
好ましい回路１０は、信号およびノイズ帯域幅を制限するためにローパスフィルタセクション３００を提供する。好ましいローパスフィルタセクション３００はいずれの外部構成要素を必要とすることもなく１００Ｈｚから８ＫＨｚの範囲にわたりトリム可能である。
【００４５】
図１１に示されるように、好ましいローパスフィルタセクション３００はスイッチキャパシタ回路３２０、３３０を含むが、これは好ましいＣＴＩＡセクション２００がサイクルごとに自動的にゼロになるためである。好ましい実施例においては、スイッチキャパシタ回路３２０、３３０は多くの共通構成要素を共有するが、いずれかの１時点においては１つのみまたは他のものが用いられる。ローパスフィルタセクションの出力は２極、５００−８００Ｈｚをわたってトリム可能である連続的な時間ＬＰＦ３４０とを含む。
【００４６】
第１の回路３２０は１極、３２ＫＨｚ、のスイッチキャパシタＬＰＦであり、これは帯域幅を支配するのが連続的時間ＬＰＦ３４０である場合、サンプル／ホールド回路３２０として機能する。第２の回路３３０は２極、１００−４６５Ｈｚ、のスイッチキャパシタＬＰＦ３３０であり、所望の帯域幅がＣＴ−ＬＰＦ３４０で達成されるものよりも低い場合に用いられる。用いられる場合、より低い周波数ＳＣ＿ＬＰＦ３３０は、最低帯域幅（５００Ｈｚ）にセットされたＣＴＬＰＦ３４０をそれでも通過し、よってクロックフィードスルー減衰をもたらす。
【００４７】
容量調整セクション１００およびＣＴＩＡセクション２００に関しては、ローパスフィルタセクション３００はプログラム可能構造を特徴とする。好ましい実施例においては、設けられる制御レジスタはサンプル／ホールドイネーブルビットＳＨＥＮ、第１の容量選択レジスタＣＳＥＬ［１：０］、および第２の容量選択レジスタＣＳＥＬＣＴ［３：０］による。
【００４８】
ＳＨＥＮはより低い、およびより高い帯域幅範囲の中で選択するために用いられる。特に、ＳＨＥＮがローである場合、スイッチキャパシタＬＰＦ３３０はイネーブルされ、動作して帯域幅を１００から４６５Ｈｚの間に設定する。一方、ＳＨＥＮがハイである場合、３２ＫＨｚサンプル／ホールド回路３２０はイネーブルされてスイッチキャパシタＬＰＦ３３０のＬＰＦ機能をバイパスし、帯域幅を５００Ｈｚから８ＫＨｚの間に設定するために用いられるのがＣＴ＿ＬＰＦ３４０になるようにする。
【００４９】
個々のＬＰＦ３３０、３４０は、この発明の好ましい実施例にしたがってそれぞれの範囲内で所望の帯域幅にトリム可能である。第１の容量選択レジスタＣＳＥＬ［１：０］は、スイッチキャパシタＬＰＦ３３０の３ｄＢ帯域幅を４つの値ｖの１つにセットするために用いられる。
【００５０】
【表２】

【００５１】
一方、第２の容量選択レジスタＣＳＥＬＣＴ［３：０］は、連続的時間ＬＰＦ３４０の３ｄＢ帯域幅を以下の真理表によって示される９の状態（１１００１−１１１１１は用いられていない状態である）の１つにセットするために用いられる。
【００５２】
【表３】

【００５３】
出力バッファセクション４００
【００５４】
再び図５を参照すると、好ましいトランスデューサインターフェイス回路１０はさらに、利得およびオフセットについて所望の出力インピーダンスおよびより均一な調整性をもたらす出力バッファセクション４００を含むことがわかる。好ましい出力バッファセクション４００は、定数ｇ_ｍレール毎入力ステージ（ｃｏｎｓｔａｎｔ−ｇ_ｍ　ｒａｉｌ−ｔｏ−ｒａｉｌ　ｉｎｐｕｔ　ｓｔａｇｅ）に基づく演算増幅器に実現される反転電圧増幅器を含む。これは３つのプログラム可能特徴を含む：（１）信号経路利得；（２）電圧基準レベル制御；（３）細密ＶＤＣオフセットトリム、である。
【００５５】
図１２は、図５と同様の出力バッファセクション４００の概略ブロック図を示すが、付加的な細部を備える。
【００５６】
図１２に示されるように、信号経路利得はレジスタ抵抗トリム回路４２０の値を制御することによりセットされ、よって合計のフィードバック抵抗Ｒ２＋ＲＴは入力抵抗Ｒ１に比例して変化する。公称信号経路利得は、Ｒ２／Ｒ１に基づいて２Ｖ／Ｖにセットされるが、ここでＲ２は２＊Ｒ１である。しかし、２Ｖ／Ｖの公称利得は、以下の簡約真理表によって提案される抵抗回路制御レジスタＢ［７：０］を用いることにより０．００２４Ｖ／Ｖ刻みで＋／−０．３Ｖ／Ｖ（＋／−１５％）の範囲内でトリムされてもよい。
【００５７】
【表４】

【００５８】
ＤＣオフセット電圧および細密オフセットトリムは、スイッチＳ２およびレジスタストリング４３１を含む電圧トリム回路４３０内で調整される。電圧トリム回路４３０内は、精密電圧基準Ｖ２Ｐ２５および電流源Ｉにより動作し、各々は公知の態様で実現され得る。
【００５９】
ＤＣオフセットに関しては、増幅器Ａ２の電圧基準は、最適に差動センサ２０Ａおよびシングルエンデッドセンサ２０Ｂに対処するよう、２つの異なったセットポイントに独自にセットされる。センサオフセットビットＳＯＦＦは、２．２５Ｖセットポイントおよび０．５Ｖセットポイントの間を選択するよう用いられる。２．２５Ｖセットポイントは、平衡対センサ２０Ａに用いるために選択されるので、出力電圧ＶＯは２．２５Ｖを中心とした両側で０．５Ｖから４．５Ｖの間の範囲となる。一方、０．５Ｖセットポイントは、シングルエンデッドセンサＢに用いるために選択されるので、結果として生じるシングルエンデッド出力電圧ＶＯは近似最大分解（ｎｅａｒ−ｍａｘｉｍａｌ　ｒｅｓｏｌｕｔｉｏｎ）で０．５Ｖから４．５Ｖの範囲となる。
【００６０】
細密ＶＤＣオフセットトリムは、増幅器の非反転入力に与えられる電圧基準を細密に変化させることにより調整される。これが理想的な特徴であるのは、上述のように、内部キャパシタ回路ＣＳ１＿ＩＮＴ、ＣＳ２＿ＩＮＴの１つを用いて外部センス容量ＣＳ１およびＣＳ２の平衡対の間のミスマッチを粗くトリムするか、またはキャパシタ回路ＣＳ１＿ＩＮＴをシングルエンデッド外部センス容量ＣＳ２に大まかに等しくさせることにより、粗いオフセットトリムが達成された後であっても、少量のＤＣオフセットが残り得るためである。出力バッファセクション４００に対するＤＣオフセットのための細密トリムは、６．２５ｍＶ刻みで＋／−１００ｍＶの範囲となる。簡約真理表は次のとおりである。
【００６１】
【表５】

【００６２】
プログラミング構造
【００６３】
ここまでさまざまなレジスタを含むものとして開示されてきた好ましい構成手段１１０、２１０、３１０、４１０はさらに、ユーザの所望のデータをオンチップレジスタＣＳ１＿［８：０］、ＣＳ２＿［５：０］などに送るためのオンチップＥＥＰＲＯＭを含む。好ましい回路においては、ユーザは構成値をＥＥＰＲＯＭ（図示せず）に記憶するか、または直接的に逐次入力を用いて制御レジスタをローディングする選択肢を有する。後者の特徴は、容量性トランスデューサインターフェイス回路の特定の用途のテストの間および開発段階において有用であり、ＥＥＰＲＯＭはより持続する態様で最終的な値を記憶するために用いられる。
【００６４】
以上の説明から、本出願において開示される装置は、明細書の導入部において要約される重要な機能上の利点をもたらすことが明らかとなるであろう。
【００６５】
上述の特許請求の範囲は開示される特定の実施例を包含することのみが意図されるのではなく、ここに説明される発明の概念を先行技術によって許容される最大の広さと理解とをもって包含することが意図される。
【図面の簡単な説明】
【図１】外部からの刺激に応答して互いと反対に変化する平衡対キャパシタを有する公知のタイプの差動センサの概略図である。
【図２】外部からの刺激に応答して値が変化する単一のキャパシタを有する公知のタイプのシングルエンデッドセンサの概略図である。
【図３】容量調整セクション１００および容量トランスインピーダンス増幅器セクション２００を含む、ある詳細が示される第１の好ましいトランスデューサインターフェイス回路１０の概略ブロック図である。
【図４】ローパスフィルタセクション３００および出力バッファセクション４００を含む、さらなる詳細が示される第１の好ましいトランスデューサインターフェイス回路１０の概略ブロック図である。
【図５】さらなる詳細を示される、図４の第１の好ましいトランスデューサインターフェイス回路１０の概略ブロック図である。
【図６】好ましいトランスデューサインターフェイス回路１０中の第１および第２のキャパシタ回路アレイの概略図である。
【図７】図６の好ましいキャパシタ回路アレイの真理表の縮小版の図である。
【図８】図６の好ましいキャパシタ回路アレイの真理表の縮小版の図である。
【図９】図５の好ましい容量トランスインピーダンス増幅器セクションの動作を統制する制御信号のタイミング図である。
【図１０】さらなる詳細を示される、図５の好ましい容量トランスインピーダンス増幅器セクションの概略ブロック図である。
【図１１】さらなる詳細が示される、図５の好ましいローパスフィルタセクションの概略ブロック図である。
【図１２】さらなる詳細が示される、図５の好ましい出力バッファセクション４００の概略ブロック図である。

Claims

容量性トランスデューサにおけるセンスキャパシタのキャパシタンスの変化に比例する出力値を発生する容量性トランスデューサインターフェイス回路であって、集積回路を含み、前記集積回路は、
（１）センスキャパシタに電気的に接続される容量調整セクションを有し、前記容量調整セクションは、
（ａ）キャパシタアレイ回路と、
（ｂ）容量性トランスデューサがゼロ状態であるとき、センスキャパシタおよび容量調整セクションが組合さって実質的にゼロ値を与えるように、キャパシタアレイ回路のキャパシタンスを構成するための手段とを含み、
前記集積回路はさらに、
（２）センスキャパシタおよび容量調整セクションに電気的に接続される容量トランスインピーダンス増幅器セクションを有し、前記容量トランスインピーダンス増幅器セクションは、
（ａ）センスキャパシタのキャパシタンスの変化に比例する出力信号を発生するためのトランスインピーダンス増幅器手段と、
（ｂ）所望のダイナミックレンジを与えるように容量トランスインピーダンスの利得を構成するための手段とを含む、容量性トランスデューサインターフェイス回路。
キャパシタンスを構成するための手段は、
キャパシタンス構成値を記憶するレジスタと、
キャパシタンス構成値に従ってキャパシタアレイ回路のキャパシタンスを変形するための手段とを含む、請求項１に記載の容量性トランスデューサインターフェイス回路。
キャパシタアレイ回路は、並列キャパシタの２値重み付けされたアレイである、請求項２に記載の容量性トランスデューサインターフェイス回路。
容量トランスインピーダンス増幅器は、
反転入力、非反転入力および出力を有する増幅器回路を含み、
容量トランスインピーダンス増幅器の利得は、出力と非反転入力との間に接続されるフィードバックキャパシタンスによって決定される、請求項１に記載の容量性トランスデューサインターフェイス回路。
容量トランスインピーダンス増幅器の利得を構成するため手段は、
利得構成値を記憶するレジスタと、
構成値に従ってフィードバックキャパシタンスを変形するための手段とを含む、請求項４に記載の容量性トランスデューサインターフェイス回路。
特性帯域幅に従って出力信号を変形するローパスフィルタセクションと、
ローパスフィルタセクションの特性帯域幅を構成するための手段とをさらに含む、請求項１に記載の容量性トランスデューサインターフェイス回路。
さらなる利得および所望のＤＣオフセットを与える増幅器回路と、
さらなる利得を構成するための手段と、
所望のＤＣオフセットを構成するための手段とを含む、所望の出力インピーダンスを与える出力バッファセクションをさらに含む、請求項６に記載の容量性トランスデューサインターフェイス回路。
容量調整セクションは、
（１）上部センサ端子、下部センサ端子および共通センサ端子を設けるために直列に接続される第１および第２のセンスキャパシタの平衡対を設けるために共通プレートおよび一対の外部プレートによって規定される差動型容量性トランスデューサ、または、
（２）第１および第２のセンサ端子を有する単一センスキャパシタを設けるために１対のプレートによって規定されるシングルエンデッド型容量性トランスデューサ
と動作するよう構成可能である、請求項１に記載の容量性トランスデューサインターフェイス回路。
キャパシタアレイ回路は第１のキャパシタアレイ回路であり、第１のキャパシタアレイ回路のキャパシタンスを構成するための手段は、構成するための第１の手段であり、容量調整セクションはさらに、
第２のキャパシタアレイ回路と、
第２のキャパシタアレイ回路のキャパシタンスを構成するための第２の手段とを含み、
第２のキャパシタアレイ回路は、上部容量アレイ端子、下部容量アレイ端子および共通容量アレイ端子を設けるために第１のキャパシタアレイ回路と直列に接続される、請求項８に記載の容量性トランスデューサインターフェイス回路。
容量調整セクションは、上部センサ端子、下部センサ端子および共通センサ端子を上部容量アレイ端子、下部容量アレイ端子および共通容量アレイ端子にそれぞれ接続し、第１のセンスキャパシタおよび第１の容量アレイ回路が互いに並列にその上部にあり第２のセンスキャパシタおよび第２の容量アレイ回路が互いに並列にその下部にある容量分割回路を形成することによって、差動型容量性トランスデューサと動作するように構成される、請求項９に記載の容量性トランスデューサインターフェイス回路。
容量調整セクションは、第１のセンサ端子を共通容量アレイ端子に接続しかつ第２のセンサ端子を下部容量アレイ端子に接続し、第１の容量アレイ回路がその上部にあり単一センスキャパシタおよび第２の容量アレイ回路が互いに並列にその下部にある容量分割回路を形成することによって、シングルエンデッド型容量性トランスデューサと動作するように構成される、請求項９に記載の容量性トランスデューサインターフェイス回路。
共通端子で互いに接続される第１のキャパシタと第２のキャパシタとのキャパシタンスの差に比例する出力値を発生する容量性トランスデューサインターフェイス回路であって、
（ａ）第１のキャパシタと第２のキャパシタとのキャパシタンスの差に比例する出力信号を発生するためのトランスインピーダンス増幅器手段を含み、前記トランスインピーダンス増幅器手段は、反転入力、非反転入力および出力を有する演算増幅器を含み、反転入力は共通端子に接続され、非反転入力は基準接地に接続され、フィードバックキャパシタンスが出力と非反転入力との間に接続され、さらに、
（ｂ）繰り返し、（１）フィードバックキャパシタンスを放電し、（２）電圧差を第１のキャパシタに印可して第１のキャパシタを充電しながら等しい電位電圧を第２のキャパシタに印可して第２のキャパシタを放電し、かつ（３）第１のキャパシタと第２のキャパシタとのキャパシタンスの差がなくなる程度まで第１のキャパシタが第２のキャパシタに放電し電荷をフィードバックキャパシタンスにまたはこれから取り込むように、第１および第２のキャパシタに印可される電圧を逆転させるための手段を含む、容量性トランスデューサインターフェイス回路。