JP4870889B2 - 高度に構成可能な容量性トランスデューサインターフェイス回路 - Google Patents
高度に構成可能な容量性トランスデューサインターフェイス回路 Download PDFInfo
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Description
この出願は、1999年10月15日に出願された仮出願60/159,832の優先権を主張する。
【0002】
【発明の背景】
[発明の分野]
【0003】
この発明は、ターゲットとされる物理量の変化の尺度としてのキャパシタンスの変化を検出するトランスデューサインターフェイス回路に一般的に関し、より特定的には、差動またはシングルエンデッドセンサを収容して所望の利得およびオフセットを与えかつ所望の帯域幅を与えるようにプログラム可能な、高度に構成可能な容量性トランスデューサインターフェイス回路に関する。
【0004】
[関連技術の説明]
【0005】
キャパシタンスを測定するための他の回路構成に対して数多くの特許が発行されてきた。しかしながら、先行技術は、寄生容量の影響を補いかつスケーリングファクタの影響を減じる技術を用いることにより回路の感度を増大させることに集中してきた。ラインハルトら(Reinhard et al)に与えられた特許、「第1のキャパシタンスC1と第2のキャパシタンスC2との間のキャパシタンス差を測定するための回路構成および方法」(“Circuit Arrangement and Method For Measuring a Difference In Capacitance Between a First Capacitance Cl and a Second Capacitance C2”)(第5,777,482号)は、不所望の寄生容量を分離する評価論理を用いる。ダブリュ・ジェイ・カイザーら(W.J.Kaiser et al.)に与えられた特許、「精密測定回路を有するCMOS集積化マイクロセンサ」(“CMOS Integrated Microsensor With A Precision Measurement Circuit”)(第5,659,195号)は、トランスデューサをCMOS回路と一体化して寄生容量を排除した。ジィ・シュナイダー(G.Schneider)による発明、「スイッチキャパシタ構造を用いる容量センサ信号処理構成」(“Capacitive Sensor Signal Processing Arrangement Using Switch Capacitor Structures”)(第5,451,940号)は、演算増幅器の2つの入力をスイッチして、外部電気的効果との接続による電荷を除去し、こうしてどの所望の電位へも基準キャパシタの接続を可能にした。特許「精密容量性トランスデューサ回路および方法」(“Precision Capacitive Transducer Circuit and Methods”)(第5,028,876号)では、提案される回路の構成は、スイッチング技術および共通の測定法を用いて、要領の総和および差の比率を抽出し、寄生容量、トランスデューサキャパシタンスの大きさおよびスケーリングファクタの影響を除去した。
【0006】
以上の回路の大きな欠点は、比較的小さな範囲の入力パラメータに対してしかそれらを最適化できないことである。各々の回路は個別に“同調”されて、寄生容量を排除しかつ異なる接続に対して変更されなければならない。各々のタイプのトランスデューサはそれ自身の電子機器を必要とし、“ユニバーサル”信号処理回路は不可能である。第2に、絶対的変化(シングルエンド)および相対的変化(差動)の両者を測定する単一回路の能力を扱っていない。第3に、先行技術は、異なる帯域幅必要量を収容する必要性を扱っていない。第4に、先行技術は、処理許容度がしばしば、回路の感度を変える、オンチップ抵抗器およびキャパシタの変動を結果的にもたらす、集積回路の製造を扱っていない。したがって、接続性、帯域幅およびキャパシタンスの大きさの幅広い差を収容するキャパシタンス測定回路に対する必要性が残っている。
【0007】
【発明の概要】
第1の局面では、この発明は、容量性トランスデューサ中のセンスキャパシタのキャパシタンスの変化に比例する出力値を発生する容量性トランスデューサインターフェイス回路とみなされ得、これは、集積回路を含み、集積回路は、(1)センスキャパシタに電気的に接続される容量調整セクションを有し、容量調整セクションは、(a)キャパシタアレイ回路と、(b)キャパシタアレイ回路のキャパシタンスを構成して、それによりセンスキャパシタおよび容量調整セクションが組合さって、容量性トランスデューサがゼロ状態にあるときに実質的にゼロ値を与えるための手段とを含み、さらに集積回路は、センスキャパシタおよび容量調整セクションに電気的に接続される容量トランスインピーダンス増幅器セクションを有し、容量トランスインピーダンス増幅器セクションは、(a)センスキャパシタのキャパシタンスの変化に比例する出力信号を発生するためのトランスインピーダンス増幅器手段と、(b)容量トランスインピーダンス増幅器の利得を構成して所望のダイナミックレンジを与えるための手段とを含む。
【0008】
第2の局面では、この発明は、共通の端子にともに接続される第1および第2のキャパシタの間のキャパシタンスの差に比例する出力値を発生する容量性トランスデューサインターフェイス回路とみなされ得、これは、(a)第1および第2のキャパシタ間のキャパシタンスの差に比例する出力信号を発生するためのトランスインピーダンス増幅器手段を含み、前記トランスインピーダンス増幅器手段は、反転入力、非反転入力および出力を有する演算増幅器を含み、反転入力は共通の端子に接続され、非反転入力は基準接地に接続され、フィードバックキャパシタンスは出力と非反転入力との間に接続され、さらに、(b)繰返して(1)フィードバックキャパシタンスを放電し、(2)第1のキャパシタに電圧差を印加して第1のキャパシタを充電しながら、第2のキャパシタに等しい電位の電圧を印加して第2のキャパシタを放電し、(3)次に第1および第2のキャパシタに印加された電圧を逆転することにより第1のキャパシタが第2のキャパシタの中に放電しかつ、第1および第2のキャパシタ間のキャパシタンスのいかなる差も存在する程度にフィードバックキャパシタンスの中へまたはそれから取り込むための手段を含む。
【0009】
ちょうど概要を述べられたこの発明は、添付の図面を参照して最もよく理解されるであろう。
【0010】
【好ましい実施例の詳細な説明】
物理的変動を電気信号または電気的に検出可能な値に変換するため、さまざまなタイプのトランスデューサまたはセンサが用いられる。しかしながら、好ましいトランスデューサインターフェイス回路10は、物理的変動が、固定されたプレートに隣接して位置される可動プレートに転送される容量型トランスデューサ20とインターフェイスするように特に設計される。したがって、この発明は、そのようなセンサをまず参照して最もよく理解される。
【0011】
図1および図2は、それぞれ3端子および2端子デバイスである容量センサ20A、20Bの簡略化された概略図である。図1は、共通のプレートを共有して、それにより(縦方向の矢印で示される)外部からの刺激に応答して互いに対して反対に機械的に変化する平衡対キャパシタCS1、CS2を有する差動センサ20Aを示す。代わりに、2つの外部要素が、固定された共通のプレートに対して動くが、動作の原則は同じままである。図1の差動センサ20Aは、センスキャパシタCS1およびCS2が刺激がない場合でも等しい値を有するという点で“平衡化”されている。しかしながら、センスキャパシタCS1、CS2は、製造公差、機械的バイアスおよびその他の影響のために等しくないことがしばしばあり、そのために刺激がない場合ですら容量オフセットが存在する。図2は、外部からの刺激に応答して値が変化する唯一のキャパシタCS2を有するシングルエンデッドセンサ20Bを示す。
【0012】
通常は、差動センサ20Aを有する1つのタイプのトランスデューサインターフェイス回路およびシングルエンデッドセンサ20Bを有する別のタイプのトランスデューサインターフェイス回路を用いることが必要である。しかしながら、この発明に従うトランスデューサインターフェイス回路10は、以下にさらに説明されるようないずれかのタイプのセンサを用いて容易に構成され得る。
【0013】
容量センサは、圧力センサ、加速度計、ジャイロなどを含むさまざまな用途に用いられる。容量センサは、センサの公称キャパシタンスが非常に小さい(たとえばピコファラッド)マイクロエレクトロメカニカルシステム(MEMS)でしばしば用いられる。刺激がある中でのキャパシタンスの変動はトランスデューサによって大きく異なるため、トランスデューサの多数の接続を有する1つのトランスデューサインターフェイス回路を用いることは通常は困難である。言い換えると、設計段階の間にインターフェイス回路をカスタマイズするかまたは、大きな外部構成要素を用いることにより、特定のセンサに適切なダイナミックレンジおよび分解能を与えることが通常は必要である。
【0014】
図3は、ある程度の詳細が示される第1の好ましいトランスデューサインターフェイス回路10の概略的ブロック図であり、容量調整セクション100と、容量トランスインピーダンス増幅器セクション200とを含む。ここに示されるとおり、トランスデューサインターフェイス回路10は、容量センサ20Aまたは20Bとインターフェイスしかつセンサ内のキャパシタンスの変化に比例する出力信号を生成する特定用途向け集積回路として提供される。好ましいセンサ10における出力信号は、外部A/Dコンバータに与えられ得る電圧である。しかし、トランスデューサインターフェイス自体が組込みA/D機能を含むことによって、出力信号がデジタル形式で与えられてもよい。
【0015】
動作中、容量調整セクション100は平衡対センサ20Aまたはシングルエンデッドセンサ20Bと一意にインターフェイスする。容量調整セクション100は容量センサ20A、20B中のセンスキャパシタ(例、CS1および/またはCS2)に電気的に接続される。容量調整セクション100はキャパシタアレイ回路105(変数キャパシタアイコンによって象徴的に示される)と、キャパシタアレイ回路のキャパシタンスを構成するための手段110とを含むことによって、センスキャパシタ20A、20Bと容量調整セクション100とが組合されて、容量性トランスデューサ20A、20Bがゼロ状態のときに実質的にゼロの値を与える。
【0016】
トランスデューサインターフェイス回路10が差動センサ20Aとともに用いられるとき、キャパシタアレイ回路105はセンスキャパシタCS1、CS2の1つと並列になり、好ましい調整手段110はキャパシタアレイ回路105を変動させることによって粗オフセットトリムを与える(すなわち、センサがゼロ位置にあるときにセンサ20Aと容量調整セクション100とがゼロ値を有することを確実にする)。トランスデューサインターフェイス回路10がシングルエンデッドセンサ20Bとともに用いられるとき、キャパシタアレイ回路105はセンスキャパシタCS2と直列に接続されることによって、その2つのキャパシタを差動センサに対して電気的に同等にするダミーキャパシタの役割をし、好ましい調整手段110はキャパシタアレイ回路105を変動させることによって、センサがゼロ位置にあるときにセンサ20Bと容量調整セクション100とがゼロ値を有するようにダミーキャパシタンスを変動させる。好ましい調整手段110を以下により完全に説明する。
【0017】
CTIA200はセンスキャパシタおよび容量調整セクション100に電気的に接続されることによって、それらの集合的インピーダンスのあらゆる変動を出力信号に変換する。言換えると、CTIA200はセンスキャパシタCS1、CS2のキャパシタンスの変化に比例する出力信号を生成するための増幅器手段205を含む。CTIA200はCTIAの利得を構成するための手段210に結合されることによって所望のダイナミックレンジまたは動作の範囲を与える。
【0018】
図4は、さらに好ましい詳細が示される第1の好ましいトランスデューサインターフェイス回路10の概略的ブロック図であり、ローパスフィルタセクション300と、出力バッファセクション400とを含む。ここに示されるとおり、ローパスフィルタセクション300はその特性帯域幅を構成するための手段310と協調する。出力バッファセクション400は付加的利得および基準電圧VREFによってセットされる所望のDCオフセットを提供する増幅器回路405を含み、またそれは付加的な利得および所望のDCオフセットを構成するための手段410と協調する。図4の詳細を図3の詳細とは別に例示したのは、後者は比較的本質的であると考えられるためである。
【0019】
図5は、さらなる詳細が示される第1の好ましいトランスデューサインターフェイス回路10の概略的ブロック図である。特に、機能ブロック100、200、300、400の内部回路の詳細をここに例示し、説明する。
【0020】
容量調整セクション100
【0021】
容量調整セクション100は3つのリードCS1IN、CSCOM、CS2INとインターフェイススし、この3つのリードの間に電気的に配される第1および第2のキャパシタアレイ回路CS1_INTおよびCS2_INTを含む。このキャパシタアレイ回路は、回路10が広範囲の製造性に適応するようにキャパシタセンサ値における大きなミスマッチを一意に見込む。
【0022】
トランスデューサインターフェイス回路10が(実際に示されるとおり)平衡対センサ20Aに接続されているとき、第1および第2のキャパシタアレイ回路CS1_INTおよびCS2_INTの一方または他方が少量だけ変動されることによって、センサ20Aに存在し得るあらゆるオフセットをトリムする。しかし、トランスデューサインターフェイス回路10が単一のセンスキャパシタCS2しか有さないシングルエンデッドセンサ20Bに接続されているときには、第1のキャパシタアレイ回路CS1_INTはセンスキャパシタCS2に等しいようにセットされ、第2のキャパシタアレイ回路CS2_INTはゼロにされる。好ましい実施例において、CS1_INTは0−9.709pFまで変動するのに対し、CS2_INTは0−1.197pFしか変動しない。一方または他方を適量用いることによって平衡対センサ20Aをトリムする一方で、より大きい値のCS1_INTをそのフルスケール端部(full−scale end)の近くにセットすることによってシングルエンデッドセンサ20Bとともに用いるための好適なダミーキャパシタンスを与えてもよい。
【0023】
図5は、キャパシタアレイ回路CS1_INT、CS2_INTのキャパシタンスを構成するための好ましい手段110が、制御レジスタCS1_INT[8:0]、CS2_INT[5:0]を含むことを示す。
【0024】
この好ましい実施例は、プログラム可能キャパシタ回路アレイCS1_INT、CS2_INTを含むことによって広範囲のセンスキャパシタンス(0.25−10pF)に適応するよう設計される。このアレイは0.019pF/ビットの分解能によって変動可能であり、トランスデューサ回路10がセンスキャパシタオフセットを減少させることを一意に可能にし、またシングルエンデッドおよび差動モード動作の両方を可能にする。実際には、回路10は0.2−10pF動作範囲の全体にわたってシングルエンデッドで動作できる。図7および8は、好ましいキャパシタ回路アレイに対する真理表の縮小されたバージョンである。
【0025】
回路10において用いられるすべての制御レジスタと同様に、制御レジスタCS1_INT[8:0]、CS2_INT[5:0]は、(たとえば直列インターフェイスを用いる値のシフトによって)または値をROMに記憶してから必要に応じてレジスタに値をロードすることによって、好適なインターフェイス上にロードされてもよい。好ましい回路は、テストおよび開発のための直列インターフェイスと、最終値を記憶するための内部EEPROMとを提供する。
【0026】
図6は、好ましいキャパシタアレイ回路CS1_INT、CS2_INTが、制御レジスタCS1_INT[8:0]、CS2_INT[5:0]に記憶される値から導かれる好適な論理信号に従って切換えられる2値重み付けされたキャパシタンスの並列アレイを含むことを示す。もちろんその他の回路配列も可能である。
【0027】
容量トランスインピーダンス増幅器セクション200
【0028】
図5に戻ると、好ましいCTIAセクション200の構成がみられる。ここに示されるとおり、CTIA200はセンサにおける容量値を検知するために用いられる一意のドライブ回路と、図3を参照して上述した増幅器手段205とを含む。
【0029】
動作中、CTIAセクション200はCSCOMの両側における2つのキャパシタンス値の間のキャパシタンスの差を検知し、その差に比例する出力電圧を与える。差動モードにおいては、検知されるキャパシタはCS1およびCS2である(図1参照)。シングルエンデッドモードにおいては、検知されるキャパシタはCS1_INTおよびCS2である(図2参照)。
【0030】
以下により完全に説明するとおり、好ましい増幅器手段205は差動増幅器回路A1であり、これは2.25Vに基準化されるその非反転入力と、その出力およびその反転入力の間に接続されるフィードバックキャパシタンスCFとを有する。以下により完全に説明するとおり、フィードバックキャパシタンスCFの値は増幅器手段205の全体の利得を定める。好ましい増幅器A1は折返しカスケード演算増幅器トポロジーを有するが、他の公知の配列を用いてもよい。
【0031】
この発明に対して決定的なものではないが、好ましい増幅器A1には「可能化帯域幅」ビットENBWによって選択可能な2つの帯域幅が設けられる。ENBWが低いとき、増幅器の開ループ利得は標準レベルである。ENBWが高いとき、増幅器の開ループ利得は4の因子によって増加し、閉ループ回路はより応答性が高いが、電力消費が犠牲になる。選択される帯域幅の大部分は電力消費要求の関数となる。
【0032】
CTIAセクション200はCSCOMの両側における2つのキャパシタンスのまわりで電圧を一意に振動させることによってキャパシタンスを測定する。その結果、キャパシタンスはそれらが等しい値になる程度まで互いに繰返し充電および放電される。CS1TおよびCS2TはCSCOMの両側における合計キャパシタンスである。CS1TおよびCS2Tの値はもちろん、CS1およびCS1_INTならびにCS2およびCS2_INTの関数である。すなわち、
【0033】
CS1T=CS1+CS1_INT
【0034】
CS2T=CS2+CS2_INTである。
【0035】
好ましい回路は単一の5ボルト供給によって動作し、またそれは基準接地として用いるための内部2.25V精密電圧基準を含む。好ましいCTIAセクション200は100KHzで動く内部発振器220を含む。発振器220は1対のスイッチ231、232を駆動するタイミング回路230を制御し、そのスイッチはそれぞれCS1INおよびCS2INに接続され、それによってそれらの端子からCSCOMに通じるキャパシタに接続される。発振器220、タイミング回路230、およびスイッチ231、232は、CS1INおよびCS2INを2.25Vと0Vとの間で繰返し振動させるために動作する。
【0036】
各サイクルの最初において、CS2Tは2.25Vである。適用される極性が逆になると、CS1Tが迅速に充電されて2.25Vになる。q=CVであるため、CS1Tにおける電荷q1はCS1T*2.25に等しい。同様に、CS2Tにおける電荷q2はCS2T*2.25に等しい。CS1TがCS2Tよりも大きいときは、CS2TよりもCS1Tにより多くの電荷がある。増幅器手段205における増幅器A1の非反転入力は非常に高いインピーダンス(理論上無限大)を有するため、CS1Tにおける過剰の電荷はフィードバックキャパシタンスCFに流れ込むかまたはそこに「取込まれ」、出力電圧は増加して2.25Vより高くなる。V=C/qであるため、CFがより小さいと出力電圧はより大きくなり、CFがより大きいと出力電圧はより小さくなる。プリセットスイッチS1はフィードバック経路中に設けられ、タイミング回路230によって制御される。プリセットスイッチS1は各サイクルの最初においてフィードバックキャパシタンスCFを放電させるために用いられるため、それはすぐにあらゆる過剰な電荷を減らしたり、またはあらゆる欠陥を容量の差の測定値として示すことができる。CS1TがCS2Tよりも小さいときは、CS2TよりもCS1Tにより少ない電荷があり、フィードバックキャパシタンスCFから電流が流れることによって、出力電圧は落ちて2.25Vよりも低くなる。
【0037】
図9は、説明したばかりの容量サンプリングプロセスのタイミング図である。示されるように、発振器220およびタイミング回路230は組み合わされて期間T1でCLOCKを生成する。各サイクルの開始時に、4分の1期間T2でプリセットPRST信号がアサートされて、プリセットスイッチS1を閉鎖させフィードバック容量CFを完全に放電させる。すなわち、増幅器はPRSTの間に自動的にゼロになる一方、CS2は2.25VまたはVREFである。PRSTは次いでローになり、その結果S1は相関二重サンプリングのために開放される。CLOCKがローになるとき、容量CS1T、CS2Tの電圧は逆転される。その後、サイクルの途中に電圧が遷移すると、余剰の電荷はフィードバック容量CFに転送されるかまたはフィードバック容量CFから取除かれ、最終的なCFの電圧は、容量差CS1T−CS2Tに比例し、容量の関数となる。もしCS1T=CS2Tであれば、増幅器A1からの出力はリセット値VREFから変化しない。しかしもしCS1TがCS2Tと等しくなければ、増幅器手段205はCFをわたる電荷を積分して以下の関係の中間部分を提供する。
【0038】
【0039】
図10は、図5の好ましい容量トランスインピーダンス増幅器部分の概略図であり、CTIA200の利得を構成するための手段210にセットされる値にしたがった、フィードバック容量CFを変化させるための好ましい回路を最良に例示する付加的な細部が示される。示されるように、増幅器A1の反転入力にいくつかのオンチップキャパシタを選択的に接続し、他のオンチップキャパシタを基準接地に接続することにより、フィードバック容量CFはフィードバック制御レジスタCF[9:0]にしたがって変化する。
【0040】
好ましいフィードバック容量回路CFは0から19.437pFの範囲にわたり、19pF刻みで10ビットのプログラム可能性で制御される。フィードバック容量のプログラム可能構成は、回路10が範囲および性能に対して最適化されることを可能にする。フィードバック容量CFの制御のための簡約真理表は次の通りである。
【0041】
【表1】
【0042】
いくつもの他の回路編成および制御範囲が可能であり、好ましい回路および好ましい値はこの発明の広い局面を制限するものであると理解してはならない。
【0043】
ローパスフィルタセクション300
【0044】
好ましい回路10は、信号およびノイズ帯域幅を制限するためにローパスフィルタセクション300を提供する。好ましいローパスフィルタセクション300はいずれの外部構成要素を必要とすることもなく100Hzから8KHzの範囲にわたりトリム可能である。
【0045】
図11に示されるように、好ましいローパスフィルタセクション300はスイッチキャパシタ回路320、330を含むが、これは好ましいCTIAセクション200がサイクルごとに自動的にゼロになるためである。好ましい実施例においては、スイッチキャパシタ回路320、330は多くの共通構成要素を共有するが、いずれかの1時点においては1つのみまたは他のものが用いられる。ローパスフィルタセクションの出力は2極、500−800Hzをわたってトリム可能である連続的な時間LPF340とを含む。
【0046】
第1の回路320は1極、32KHz、のスイッチキャパシタLPFであり、これは帯域幅を支配するのが連続的時間LPF340である場合、サンプル/ホールド回路320として機能する。第2の回路330は2極、100−465Hz、のスイッチキャパシタLPF330であり、所望の帯域幅がCT−LPF340で達成されるものよりも低い場合に用いられる。用いられる場合、より低い周波数SC_LPF330は、最低帯域幅(500Hz)にセットされたCTLPF340をそれでも通過し、よってクロックフィードスルー減衰をもたらす。
【0047】
容量調整セクション100およびCTIAセクション200に関しては、ローパスフィルタセクション300はプログラム可能構造を特徴とする。好ましい実施例においては、設けられる制御レジスタはサンプル/ホールドイネーブルビットSHEN、第1の容量選択レジスタCSEL[1:0]、および第2の容量選択レジスタCSELCT[3:0]による。
【0048】
SHENはより低い、およびより高い帯域幅範囲の中で選択するために用いられる。特に、SHENがローである場合、スイッチキャパシタLPF330はイネーブルされ、動作して帯域幅を100から465Hzの間に設定する。一方、SHENがハイである場合、32KHzサンプル/ホールド回路320はイネーブルされてスイッチキャパシタLPF330のLPF機能をバイパスし、帯域幅を500Hzから8KHzの間に設定するために用いられるのがCT_LPF340になるようにする。
【0049】
個々のLPF330、340は、この発明の好ましい実施例にしたがってそれぞれの範囲内で所望の帯域幅にトリム可能である。第1の容量選択レジスタCSEL[1:0]は、スイッチキャパシタLPF330の3dB帯域幅を4つの値vの1つにセットするために用いられる。
【0050】
【表2】
【0051】
一方、第2の容量選択レジスタCSELCT[3:0]は、連続的時間LPF340の3dB帯域幅を以下の真理表によって示される9の状態(11001−11111は用いられていない状態である)の1つにセットするために用いられる。
【0052】
【表3】
【0053】
出力バッファセクション400
【0054】
再び図5を参照すると、好ましいトランスデューサインターフェイス回路10はさらに、利得およびオフセットについて所望の出力インピーダンスおよびより均一な調整性をもたらす出力バッファセクション400を含むことがわかる。好ましい出力バッファセクション400は、定数gmレール毎入力ステージ(constant−gm rail−to−rail input stage)に基づく演算増幅器に実現される反転電圧増幅器を含む。これは3つのプログラム可能特徴を含む:(1)信号経路利得;(2)電圧基準レベル制御;(3)細密VDCオフセットトリム、である。
【0055】
図12は、図5と同様の出力バッファセクション400の概略ブロック図を示すが、付加的な細部を備える。
【0056】
図12に示されるように、信号経路利得はレジスタ抵抗トリム回路420の値を制御することによりセットされ、よって合計のフィードバック抵抗R2+RTは入力抵抗R1に比例して変化する。公称信号経路利得は、R2/R1に基づいて2V/Vにセットされるが、ここでR2は2*R1である。しかし、2V/Vの公称利得は、以下の簡約真理表によって提案される抵抗回路制御レジスタB[7:0]を用いることにより0.0024V/V刻みで+/−0.3V/V(+/−15%)の範囲内でトリムされてもよい。
【0057】
【表4】
【0058】
DCオフセット電圧および細密オフセットトリムは、スイッチS2およびレジスタストリング431を含む電圧トリム回路430内で調整される。電圧トリム回路430内は、精密電圧基準V2P25および電流源Iにより動作し、各々は公知の態様で実現され得る。
【0059】
DCオフセットに関しては、増幅器A2の電圧基準は、最適に差動センサ20Aおよびシングルエンデッドセンサ20Bに対処するよう、2つの異なったセットポイントに独自にセットされる。センサオフセットビットSOFFは、2.25Vセットポイントおよび0.5Vセットポイントの間を選択するよう用いられる。2.25Vセットポイントは、平衡対センサ20Aに用いるために選択されるので、出力電圧VOは2.25Vを中心とした両側で0.5Vから4.5Vの間の範囲となる。一方、0.5Vセットポイントは、シングルエンデッドセンサBに用いるために選択されるので、結果として生じるシングルエンデッド出力電圧VOは近似最大分解(near−maximal resolution)で0.5Vから4.5Vの範囲となる。
【0060】
細密VDCオフセットトリムは、増幅器の非反転入力に与えられる電圧基準を細密に変化させることにより調整される。これが理想的な特徴であるのは、上述のように、内部キャパシタ回路CS1_INT、CS2_INTの1つを用いて外部センス容量CS1およびCS2の平衡対の間のミスマッチを粗くトリムするか、またはキャパシタ回路CS1_INTをシングルエンデッド外部センス容量CS2に大まかに等しくさせることにより、粗いオフセットトリムが達成された後であっても、少量のDCオフセットが残り得るためである。出力バッファセクション400に対するDCオフセットのための細密トリムは、6.25mV刻みで+/−100mVの範囲となる。簡約真理表は次のとおりである。
【0061】
【表5】
【0062】
プログラミング構造
【0063】
ここまでさまざまなレジスタを含むものとして開示されてきた好ましい構成手段110、210、310、410はさらに、ユーザの所望のデータをオンチップレジスタCS1_[8:0]、CS2_[5:0]などに送るためのオンチップEEPROMを含む。好ましい回路においては、ユーザは構成値をEEPROM(図示せず)に記憶するか、または直接的に逐次入力を用いて制御レジスタをローディングする選択肢を有する。後者の特徴は、容量性トランスデューサインターフェイス回路の特定の用途のテストの間および開発段階において有用であり、EEPROMはより持続する態様で最終的な値を記憶するために用いられる。
【0064】
以上の説明から、本出願において開示される装置は、明細書の導入部において要約される重要な機能上の利点をもたらすことが明らかとなるであろう。
【0065】
上述の特許請求の範囲は開示される特定の実施例を包含することのみが意図されるのではなく、ここに説明される発明の概念を先行技術によって許容される最大の広さと理解とをもって包含することが意図される。
【図面の簡単な説明】
【図1】 外部からの刺激に応答して互いと反対に変化する平衡対キャパシタを有する公知のタイプの差動センサの概略図である。
【図2】 外部からの刺激に応答して値が変化する単一のキャパシタを有する公知のタイプのシングルエンデッドセンサの概略図である。
【図3】 容量調整セクション100および容量トランスインピーダンス増幅器セクション200を含む、ある詳細が示される第1の好ましいトランスデューサインターフェイス回路10の概略ブロック図である。
【図4】 ローパスフィルタセクション300および出力バッファセクション400を含む、さらなる詳細が示される第1の好ましいトランスデューサインターフェイス回路10の概略ブロック図である。
【図5】 さらなる詳細を示される、図4の第1の好ましいトランスデューサインターフェイス回路10の概略ブロック図である。
【図6】 好ましいトランスデューサインターフェイス回路10中の第1および第2のキャパシタ回路アレイの概略図である。
【図7】 図6の好ましいキャパシタ回路アレイの真理表の縮小版の図である。
【図8】 図6の好ましいキャパシタ回路アレイの真理表の縮小版の図である。
【図9】 図5の好ましい容量トランスインピーダンス増幅器セクションの動作を統制する制御信号のタイミング図である。
【図10】 さらなる詳細を示される、図5の好ましい容量トランスインピーダンス増幅器セクションの概略ブロック図である。
【図11】 さらなる詳細が示される、図5の好ましいローパスフィルタセクションの概略ブロック図である。
【図12】 さらなる詳細が示される、図5の好ましい出力バッファセクション400の概略ブロック図である。
Claims (7)
- 容量性トランスデューサインターフェイス回路であって、
キャパシタアレイ回路とキャパシタコントロールとを含む容量調整セクションを備え、前記キャパシタアレイ回路は、第1のキャパシタアレイ及び該第1のキャパシタアレイと直列に接続される第2のキャパシタアレイを有し、前記第1のキャパシタアレイ及び前記第2のキャパシタアレイの夫々は、複数のキャパシタの並列接続を有し、前記容量調整セクションは、容量センサ回路の差動型容量センサ及びシングルエンデッド型容量センサの1つへ選択的に且つ電気的に接続され、前記容量調整セクションが前記差動型容量センサへ電気的に接続される場合には、前記キャパシタコントロールは、前記差動型容量センサがゼロ状態にある場合に略ゼロ値を提供するよう前記差動型容量センサ及び前記容量調整セクションが結合されるように、前記キャパシタアレイ回路の容量を調整するよう構成され、前記容量調整セクションが前記シングルエンデッド型容量センサへ電気的に接続される場合には、前記キャパシタコントロールは、前記シングルエンデッド型容量センサがゼロ位置にある場合に略ゼロ値を提供するよう前記シングルエンデッド型容量センサ及び前記容量調整セクションが結合されるように、前記キャパシタアレイ回路の容量を調整するよう構成され、
前記容量性トランスデューサインターフェイス回路は、さらに、
前記容量調整セクションと電気的に接続され、前記容量センサ回路の容量の変化に比例した出力信号を提供するように構成される容量トランスインピーダンス増幅器セクションを備え、前記容量トランスインピーダンス増幅器セクションは、さらに、前記容量トランスインピーダンス増幅器セクションのゲインを調整して、所望のダイナミックレンジを与えるように構成される、容量性トランスデューサインターフェイス回路。 - 前記キャパシタコントロールは、制御レジスタを含み、
前記キャパシタアレイ回路の前記第1のキャパシタアレイ及び前記第2のキャパシタアレイの夫々は、並列キャパシタの2値重み付けされたアレイを含み、それにより、前記制御レジスタに記憶されている値に基づく前記キャパシタアレイ回路の容量の調整を可能にする、請求項1記載の容量性トランスデューサインターフェイス回路。 - 前記容量性トランスデューサインターフェイス回路は、さらに、
前記出力信号を変形するように構成されるローパスフィルタセクションと、
前記ローパスフィルタセクションの出力を変形するように構成される出力バッファセクションとを含む、請求項1記載の容量性トランスデューサインターフェイス回路。 - 前記差動型容量センサは、第1のセンスキャパシタおよび第2のセンスキャパシタを含み、前記第1のキャパシタアレイは前記第1のセンスアレイと並列であり、前記第2のキャパシタアレイは前記第2のセンスキャパシタと並列である、請求項1記載の容量性トランスデューサインターフェイス回路。
- 前記第1のセンスキャパシタ、前記第1のキャパシタアレイ、前記第2のセンスキャパシタ、及び前記第2のキャパシタアレイは、容量分割回路を形成する、請求項4記載の容量性トランスデューサインターフェイス回路。
- 前記シングルエンデッド型容量センサは、第1のセンスキャパシタを含み、前記第1のキャパシタアレイは前記第1のセンスキャパシタと並列である、請求項1記載の容量性トランスデューサインターフェイス回路。
- 前記容量トランスインピーダンス増幅器セクションは、さらに、
前記容量トランスインピーダンス増幅器セクションのフィードバックキャパシタを放電し、
前記第2のキャパシタアレイを接地しつつ、前記第1のキャパシタアレイに第1の電圧を印加し、
前記第1のキャパシタアレイを接地しつつ、前記第2のキャパシタアレイに前記第1の電圧を印加するように構成される、請求項1記載の容量性トランスデューサインターフェイス回路。
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