JP2004363887A - Current generating/supplying circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a current generating/supplying circuit which can speedily generate and output a load driving current having an appropriate current value corresponding to the driving state of a load even if an extremely small load driving current is supplied to the load whose a driving state is controlled in accordance with a supplied current and a system is operated by comparatively low gradation. <P>SOLUTION: The current generating/supplying circuit ILA is provided with a data latch 10 which individually takes in digital signals d0 to d3 of a plurality of bits and holds them and a current mirror circuit 21A formed of a reference current transistor and a plurality of unit current transistors. At least one of the unit current transistors is constituted of one basic transistor having a basic transistor size or a plurality of basic transistors connected in parallel. The basic transistors are arranged to have so-called common centroid shapes. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、電流生成供給回路に関し、特に、有機ＥＬ素子等のように供給される電流（負荷駆動電流）に応じて駆動状態（発光輝度）が制御される負荷に適用可能な電流生成供給回路に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータや映像機器のモニタやディスプレイとして、液晶表示装置（ＬＣＤ）等の陰極線管（ＣＲＴ）に替わる表示装置や表示デバイスの普及が著しい。特に、液晶表示装置は、旧来の表示装置（ＣＲＴ）に比較して、薄型軽量化、省スペース化、低消費電力化等が可能であるため、急速に普及している。また、比較的小型の液晶表示装置は、近年普及が著しい携帯電話やデジタルカメラ、携帯情報端末（ＰＤＡ）等の表示デバイスとしても広く適用されている。
【０００３】
このような液晶表示装置に続く次世代の表示デバイス（ディスプレイ）として、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や無機エレクトロルミネッセンス素子（以下、「無機ＥＬ素子」と略記する）、あるいは、発光ダイオード（ＬＥＤ）等のような自己発光型の光学要素（発光素子）を、マトリクス状に配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）の本格的な実用化が期待されている。
【０００４】
このような発光素子型ディスプレイ（特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイ）においては、液晶表示装置に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００５】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、画像表示信号（表示データ）に応じた階調電流を生成して、データラインを介して各表示画素に供給するデータドライバと、所定のタイミングで走査信号を順次印加して特定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記階調電流により、各発光素子が表示データに応じた所定の輝度階調で発光動作して、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００６】
ここで、上記ディスプレイにおける表示駆動動作としては、複数の表示画素（発光素子）に対して、データドライバにより表示データに応じた電流値を有する個別の階調電流を生成し、走査ドライバにより選択された特定の行の表示画素に供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分の各行について順次繰り返す電流指定型の駆動方式や、走査ドライバにより選択された特定の行の表示画素に対して、データドライバにより一定の電流値の駆動電流を、表示データに応じた個別の時間幅（信号幅）で供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分順次繰り返すパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００７】
このようなディスプレイに適用されるデータドライバの具体的な構成としては、例えば、図１６に示すように、電流路の一端側（エミッタ）が電源端子ＴＭｐに接続されるとともに、電流路の他端側（コレクタ）が基準電流入力端子ＴＭｒに接続されたトランジスタＴＰｒと、電流路の一端側（エミッタ）が共通電源ラインＬｐを介して上記電源端子ＴＭｐに共通に接続されるとともに、電流路の他端側（コレクタ）が個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍに接続され、かつ、各制御端子（ベース）が上記トランジスタＴＰｒの制御端子（ベース）に並列的に接続された複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍからなるカレントミラー回路を基本構成として備えた定電流駆動回路を良好に適用することができる。
【０００８】
このようなデータドライバにおいては、トランジスタＴＰｒに流れる基準電流Ｉｒに応じて、複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍに流れる一定の電流値を有する駆動電流ＩＰ１、ＩＰ２、・・・ＩＰｍを個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して（もしくは、図示を省略した出力回路をさらに介して）、図示を省略した表示パネルを構成する複数の表示画素に一括して供給することにより、表示画素（発光素子）を発光動作させることができる。なお、図１６に示したようなデータドライバ（定電流駆動回路）については、例えば、特許文献１等に、その基本構成や、出力電流間のバラツキを改善した構成が記載されている。
【０００９】
また、データドライバの他の構成としては、例えば、図１７に示すように、表示データに応じた電流値を有する電流を生成、出力する電流源ＰＩに共通の電流供給ラインＬｉを介して接続された複数のラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍと、該ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍごとに設けられた出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍとを備えたものを良好に適用することができる。
【００１０】
このようなデータドライバにおいては、電流源ＰＩから出力される表示データに応じた電流Ｉｄｔを、時系列的に入力されるラッチ制御信号ＳＬ１、ＳＬ２、・・・ＳＬｍに基づいて、ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍに順次保持し、所定のタイミングで入力される出力イネーブル信号Ｓｅｎに基づいて、出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍから個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して、各ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍに保持された電流Ｉｄｔに基づく駆動電流ＩＤ１、ＩＤ２、・・・ＩＤｍを、表示パネルを構成する複数の表示画素に一括して供給する。ここで、図１７においては、複数のラッチ回路及び出力回路からなる構成を一組のみ示したが、このような構成を二組設けて、一方のラッチ回路群に電流を順次保持している期間に、他方のラッチ回路群に保持された電流を出力するようにした構成を適用するものであってもよい。
【００１１】
なお、図１６、図１７に示した従来技術においては、データドライバにより生成された駆動電流をデータドライバ側から表示パネル（表示画素）側に、流し込む方向に供給する場合について説明したが、上記特許文献１にも示されているように、データドライバにより生成された駆動電流を表示パネル（表示画素）側からデータドライバ側に、引き込む方向に供給するものも知られている。
【００１２】
【特許文献１】
特開２００２−２０２８２３号公報 （第３頁、図２、図１５）
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したような発光素子型ディスプレイにおいては、以下に示すような問題を有していた。
すなわち、データドライバにより表示データに応じた駆動電流を表示画素ごとに生成し、出力端子に接続された各データラインを介して、特定行の各表示画素に一括して供給する従来の構成及び駆動制御方法においては、上記駆動電流が、表示データに対応して変化するとともに、各表示画素（データライン）に対応してデータドライバに個別に設けられたトランジスタやラッチ回路等の回路構成に、電流源から共通の電流供給ラインを介して供給される電流も変化することになる。
【００１４】
一般に、信号配線には寄生容量（配線容量）が存在するため、上述したようなデータラインや電流供給ラインを介して所定の電流を供給する動作は、当該信号配線（データライン、電流供給ライン）に存在する寄生容量を所定の電位まで充電、あるいは、放電することに相当する。そのため、データラインや電流供給ラインを介して供給される電流が微少である場合には、データラインや電流供給ラインへの充放電動作に時間を要し、当該信号ラインの電位が安定するまでに（ある程度の）時間を要することになる。
【００１５】
一方、データドライバにおける動作は、データライン数（すなわち、表示画素数）が増加するほど、各データラインにおける電流の保持動作等に割り当てられる動作期間が短くなって高速な動作を要求されるが、上述したようにデータラインや電流供給ラインへの充放電動作に所定の時間を要するため、この充放電動作の速度に起因してデータドライバの動作速度が律速されてしまうという問題を有していた。
すなわち、表示パネルの小型化や高精細化（高解像度化）等に伴って、データラインを介して供給される駆動電流の電流値が小さくなるほど、データドライバの動作速度が制約されることになり、良好な画像表示動作を実現することが困難になるという問題を有していた。
【００１６】
そこで、本発明は、上述した課題に鑑み、有機ＥＬ素子等のように供給される電流に応じて駆動状態（発光輝度）が制御される負荷に対して、微少な電流（負荷駆動電流）を供給して比較的低い階調で動作させる場合（低い輝度階調で発光動作させる場合等）であっても、負荷の駆動状態に応じた適切な電流値を有する負荷駆動電流を迅速に生成して出力することができる電流生成供給回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の電流生成供給回路は、負荷に電流を供給して駆動する電流生成供給回路において、定電流源から供給される基準電流に基づいて、複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成し、前記デジタル信号の各ビット値に応じて、前記単位電流を選択的に合成し、負荷駆動電流として前記負荷に供給する電流生成手段を備え、前記電流生成手段は、前記基準電流が流れる基準電流トランジスタと、前記各単位電流が流れる複数の単位電流トランジスタと、を具備し、少なくとも、前記各単位電流トランジスタのいずれかが、基本となるトランジスタサイズを有する基本トランジスタが並列に複数接続された構成とされていることを特徴とする。
【００１８】
請求項２記載の電流生成供給回路において、請求項１記載の電流生成供給回路は、前記電流生成手段において、前記基準電流トランジスタと前記複数の単位電流トランジスタとは、カレントミラー回路を構成していることを特徴とする。
請求項３記載の電流生成供給回路は、請求項１又は２記載の電流生成供給回路において、前記複数の基本トランジスタは、各々、特定の一次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする。
請求項４記載の電流生成供給回路は、請求項１又は２記載の電流生成供給回路において、前記複数の基本トランジスタは、各々、二次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする。
【００１９】
請求項５記載の電流生成供給回路は、請求項３又は４記載の電流生成供給回路において、前記複数の基本トランジスタは、所定の基準位置を中心にして相互に対称となる位置に配置されることを特徴とする。
請求項６記載の電流生成供給回路は、請求項３乃至５のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記複数の基本トランジスタの配置に対して、特定方向の第１の領域に、前記複数の基本トランジスタの各電流路の出力配線が配設され、前記第１の領域とは重ならない第２の領域に、前記各電流路の入力配線及び前記各制御端子に接続された配線が配設されていることを特徴とする。
【００２０】
請求項７記載の電流生成供給回路は、請求項１乃至６のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記デジタル信号の各ビット値に応じて前記単位電流を選択的するスイッチ回路部を備え、少なくとも、前記単位電流トランジスタを構成する前記複数の基本トランジスタと前記スイッチ回路部との間に介在する抵抗成分が均一になるように配線されていることを特徴とする。
請求項８記載の電流生成供給回路は、請求項５記載の電流生成供給回路において、前記電流生成手段は、前記基準電流トランジスタが、前記複数の基本トランジスタを並列に接続した構成を有し、前記基準位置を中心に配置された前記単位電流トランジスタを構成する前記複数の基本トランジスタの外方側に、前記基準位置を中心にして相互に対称となるように配置されていることを特徴とする。
【００２１】
請求項９記載の電流生成供給回路は、請求項１乃至８のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記複数ビットのデジタル信号の各々に対応して、前記基準電流トランジスタに流れる基準電流に対して、前記複数の単位電流トランジスタにより、各々異なる比率の電流値を有する前記複数の単位電流を生成することを特徴とする。
請求項１０記載の電流生成供給回路は、請求項９記載の電流生成供給回路において、前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタの数が各々異なるように形成されていることを特徴とする。
【００２２】
請求項１１記載の電流生成供給回路は、請求項１０記載の電流生成供給回路において、前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタのチャネル幅の合計が２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項１２記載の電流生成供給回路は、請求項１乃至１１のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷側から引き込む方向に流すように設定することを特徴とする。
請求項１３記載の電流生成供給回路は、請求項１乃至１１のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷に流し込む方向に流すように設定することを特徴とする。
【００２３】
請求項１４記載の電流生成供給回路は、請求項１乃至１３のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記定電流源に接続された電流供給線に並列に複数接続され、前記負荷駆動電流を同時並行的に個別に供給することを特徴とする。
請求項１５記載の電流生成供給回路は、請求項１乃至１４のいずれかに記載の電流生成供給回路において、前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
【００２４】
すなわち、本発明に係る電流生成供給回路は、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する負荷（表示画素）に対して、所定の電流値を有する負荷駆動電流（階調電流）を生成して供給する電流駆動装置であって、負荷の駆動状態を制御するための複数ビットのデジタル信号（表示データ）に対応した電流値を有する負荷駆動電流を生成して負荷に出力する電流生成手段（電流生成部）を有し、該電流生成手段が、基準電流に基づいてデジタル信号の各ビットに対応する複数の単位電流を生成する、基準電流トランジスタ及び複数の単位電流トランジスタを備え、少なくとも、該基準電流トランジスタ又は各単位電流トランジスタのいずれかが、基本となるトランジスタサイズ（チャネル幅）を有する複数の基本トランジスタを、所定の基準位置を中心にして相互に対称となる位置に配置するとともに、相互に並列に接続した構成を有している。
【００２５】
ここで、基準電流トランジスタと複数の単位電流トランジスタとは、例えばカレントミラー回路を構成し、該カレントミラー回路部を構成する複数の単位電流トランジスタとして、基準電流トランジスタに対してチャネル幅が各々異なる比率（例えば、２ｋで規定される比率）となるように形成することにより、上記複数の単位電流が各々異なる電流値を有するように設定することができ、各単位電流トランジスタに流れる単位電流を、上記デジタル信号に応じて選択的に合成（電流値を合算）することにより、所定の階調数を有する負荷駆動電流を生成することができる。
【００２６】
これにより、カレントミラー回路部の基準電流トランジスタに一定の基準電流を流すのみで、各単位電流トランジスタに異なる電流値を有する複数の単位電流を一義的に流すことができ、負荷駆動電流の生成に関連して電流生成供給回路に供給される信号レベルが変動しない構成を有しているので、負荷駆動電流が微小な場合であっても、電流生成供給回路に接続される電流供給線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除して、電流生成供給回路、又は、電流生成供給回路を備えた電流駆動装置の動作速度を向上させることができる。
【００２７】
また、本発明に係る電流生成部においては、カレントミラー回路部を構成する基準電流トランジスタ及び複数の単位電流トランジスタの、少なくともいずれかを、基本のチャネル幅を有する複数の電界効果型トランジスタ（基本トランジスタ）を並列に接続した回路構成を有しているので、電界効果トランジスタの製造プロセスにおいて生じる寸法変換差の影響を、単位電流トランジスタの実質的なチャネル幅（複数の単位トランジスタのチャネル幅の合計）に関わらず略均一化することができる。
【００２８】
さらに、上記複数の電界効果型トランジスタ（基本トランジスタ）を、基準位置に対して対称となる位置に配置したコモンセントロイド形状又はそれに準じた位置に配置する構成を有しているので、電界効果トランジスタの製造プロセスにおいて生じる加工バラツキをほぼ相殺することができる。これにより、デジタル信号（指定階調）に対する負荷駆動電流の電流値（単位電流の合成値）の線形性を良好に確保することができ、負荷をデジタル信号に応じた適切な駆動状態で動作させることができる。
【００２９】
【発明の実施の形態】
以下、本発明に係る電流生成供給回路について、実施の形態を示して詳しく説明する。
＜電流生成供給回路の第１の実施形態＞
まず、本発明に係る電流生成供給回路について、図面を参照して説明する。
図１は、本発明に係る電流生成供給回路の第１の実施形態を示す概略構成図である。
【００３０】
図１（ａ）に示すように、本実施形態に係る電流生成供給回路ＩＬＡは、電流値を指定するための複数ビット（本実施形態においては、４ビットの場合を示す）のデジタル信号ｄ０、ｄ１、ｄ２、ｄ３（ｄ０〜ｄ３）を個別に取り込んで保持（ラッチ）するラッチ回路ＬＣ０、ＬＣ１、ＬＣ２、ＬＣ３（ＬＣ０〜ＬＣ３）を備えたデータラッチ部１０と、定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉｒｅｆを取り込み、上記データラッチ部１０（各ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号（反転出力信号）ｄ１０＊、ｄ１１＊、ｄ１２＊、ｄ１３＊（ｄ１０＊〜ｄ１３＊；以下、本明細書中では、反転極性を示す記号を、便宜的に「＊」を用いて示す。図１（ａ）、（ｂ）の符号参照）に基づいて、基準電流Ｉｒｅｆに対して所定比率の電流値を有する負荷駆動電流ＩＤを生成して図示を省略した負荷ＬＤに出力する電流生成部２０Ａと、を有して構成されている。ここで、本実施形態においては、定電流発生源ＩＲは、電流供給線Ｌｓを介して電流生成部２０Ａから基準電流Ｉｒｅｆを引き抜くように、低電位電源（例えば、接地電位）Ｖｇｎｄに接続されている。
【００３１】
なお、図１（ａ）に示したデータラッチ部１０の構成は、本明細書においては、便宜的に図１（ｂ）に示すような回路記号で示す。図１（ｂ）において、ＩＮ０〜ＩＮ３は、各々、図１（ａ）に示した各ラッチ回路ＬＣ０〜ＬＣ３の入力接点ＩＮを示し、ＯＴ０〜ＯＴ３は、各々、各ラッチ回路ＬＣ０〜ＬＣ３の非反転出力接点ＯＴを示し、ＯＴ０＊〜ＯＴ３＊は、各々、各ラッチ回路ＬＣ０〜ＬＣ３の反転出力接点ＯＴ＊を示す。
【００３２】
以下、上記各構成について、具体的に説明する。
（データラッチ部１０）
データラッチ部１０は、図１に示すように、デジタル信号ｄ０〜ｄ３のビット数（４ビット）に応じた数のラッチ回路ＬＣ０〜ＬＣ３が並列に設けられた構成を有し、図示を省略したタイミングジェネレータやシフトレジスタ等から出力されるタイミング制御信号（非反転クロック信号）ＣＬＫ、（反転クロック信号）ＣＬＫ＊に基づいて、各々個別に供給される上記デジタル信号ｄ０〜ｄ３を同時に取り込み、当該デジタル信号ｄ０〜ｄ３に基づく信号レベルを出力、保持する動作（信号保持動作）を実行する。
【００３３】
（電流生成部２０Ａ）
図２は、本実施形態に適用される電流生成部の一具体例を示す回路概念図である。
電流生成部２０Ａは、図２に示すように、基準電流Ｉｒｅｆに対して、各々、異なる比率の電流値を有する複数の単位電流Ｉｓａ、Ｉｓｂ、Ｉｓｃ、Ｉｓｄを生成するカレントミラー回路部２１Ａと、上記複数の単位電流Ｉｓａ〜Ｉｓｄのうち、上述したデータラッチ部１０の各ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊（図１に示した反転出力端子ＯＴ＊の信号レベル）に基づいて、任意の単位電流を選択するスイッチ回路部２２Ａと、を備えている。
【００３４】
電流生成部２０Ａに適用されるカレントミラー回路部２１Ａは、具体的には、電流供給線Ｌｓを介して基準電流Ｉｒｅｆが供給される（引き抜かれる）電流入力接点ＩＮｉと高電位電源＋Ｖに接続された電源接点（以下、「高電位電源＋Ｖ」と記す）との間に、電流路（ソース−ドレイン端子）が接続されるとともに、制御端子（ゲート端子）が接点Ｎｇａに接続され、所定のチャネル幅を有するｐチャネル型の電界効果型トランジスタ（以下、「ｐチャネル型トランジスタ」と略記する）からなる基準電流トランジスタＴＰ１１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと高電位電源＋Ｖとの間に、各々、電流路が並列に接続されるとともに、各制御端子が接点Ｎｇａに共通に接続され、各々所定のチャネル幅を有するｐチャネル型トランジスタからなる単位電流トランジスタＴＰ１２、ＴＰ１３、ＴＰ１４、ＴＰ１５と、を備えた構成を有している。ここで、接点Ｎｇａは、電流入力接点ＩＮｉに直接接続されているとともに、容量Ｃａを介して高電位電源＋Ｖに接続されている。
【００３５】
なお、図２においては、カレントミラー回路部２１Ａを構成する各電界効果型トランジスタのトランジスタサイズの大小関係を、トランジスタの回路記号の幅を変えることで便宜的かつ概念的に示した。基準電流トランジスタ及び単位電流トランジスタを構成する各電界効果型トランジスタの具体的な構成については、詳しく後述する。
【００３６】
また、電流生成部２０Ａに適用されるスイッチ回路部２２Ａは、負荷が接続される電流出力接点ＯＵＴｉと上記各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間に電流路が接続されるとともに、制御端子に上記各ラッチ回路ＬＣ０〜ＬＣ３から個別に出力される出力信号ｄ１０＊〜ｄ１３＊が並列的に印加される複数（４個）のｐチャネル型トランジスタからなるスイッチトランジスタＴＰ１６、ＴＰ１７、ＴＰ１８、ＴＰ１９と、を備えた構成を有している。
【００３７】
このような構成を有する電流生成部２０Ａにおいて、特に、カレントミラー回路部２１Ａを構成する各単位電流トランジスタＴＰ１２〜ＴＰ１５に流れる単位電流Ｉｓａ〜Ｉｓｄが、基準電流トランジスタＴＰ１１に流れる基準電流Ｉｒｅｆに対して、各々異なる所定の比率の電流値を有するように設定されている。
具体的には、各単位電流トランジスタＴＰ１２〜ＴＰ１５のトランジスタサイズが、各々異なる比率、例えば、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する電界効果型トランジスタにおいて、チャネル長を一定とした場合の各チャネル幅の比が、Ｗ１２：Ｗ１３：Ｗ１４：Ｗ１５＝１：２：４：８になるように形成されている。ここで、Ｗ１２は、単位電流トランジスタＴＰ１２のチャネル幅を示し、Ｗ１３は、単位電流トランジスタＴＰ１３のチャネル幅を示し、Ｗ１４は、単位電流トランジスタＴＰ１４のチャネル幅を示し、Ｗ１５は、単位電流トランジスタＴＰ１５のチャネル幅を示す。
【００３８】
これにより、各単位電流トランジスタＴＰ１２〜ＴＰ１５に流れる単位電流Ｉｓａ〜Ｉｓｄの電流値は、基準電流トランジスタＴＰ１１のチャネル幅をＷ１１とすると、各々Ｉｓａ＝（Ｗ１２／Ｗ１１）×Ｉｒｅｆ、Ｉｓｂ＝（Ｗ１３／Ｗ１１）×Ｉｒｅｆ、Ｉｓｃ＝（Ｗ１４／Ｗ１１）×Ｉｒｅｆ、Ｉｓｄ＝（Ｗ１５／Ｗ１１）×Ｉｒｅｆに設定される。すなわち、単位電流トランジスタＴＰ１２〜ＴＰ１５の各チャネル幅を、各々２ｋ（ｋ＝０、１、２、３、・・・；２ｋ＝１、２、４、８、・・・）に設定することにより、単位電流間の電流値を２ｋで規定される比率に設定することができる。
【００３９】
このように電流値が設定された各単位電流Ｉｓａ〜Ｉｓｄから、後述するように、複数ビットのデジタル信号ｄ０〜ｄ３（すなわち、データラッチ部１０からの出力信号ｄ１０＊〜ｄ１３＊）に基づいて、任意の単位電流を選択して合成することにより、２ｋ段階の電流値を有する負荷駆動電流ＩＤが生成される。したがって、図１、図２に示したように、４ビットのデジタル信号ｄ０〜ｄ３を適用した場合、各単位電流トランジスタＴＰ１２〜ＴＰ１５に接続されるスイッチトランジスタＴＰ１６〜ＴＰ１９のオン状態に応じて、２４＝１６段階（階調）の異なる電流値を有する負荷駆動電流ＩＤが生成される。
【００４０】
このような構成を有する電流生成部２０Ａにおいては、上記ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊の信号レベルに応じて、スイッチ回路部２２Ａのうちの、特定のスイッチトランジスタがオン動作（スイッチトランジスタＴＰ１６〜ＴＰ１９のいずれか１つ以上がオン動作する場合のほか、いずれのスイッチトランジスタＴＰ１６〜ＴＰ１９もオフ動作する場合を含む）し、該オン動作したスイッチトランジスタに接続されたカレントミラー回路部２２Ａの単位電流トランジスタ（ＴＰ１２〜ＴＰ１５のいずれか１つ以上の組み合わせ）に、基準電流トランジスタＴＰ１１に流れる基準電流Ｉｒｅｆに対して、所定比率（ａ×２ｋ倍；ａは基準電流トランジスタＴＰ１１のチャネル幅Ｗ１１により規定される定数）の電流値を有する単位電流Ｉｓａ〜Ｉｓｄが流れ、上述したように、電流出力接点ＯＵＴｉにおいて、これらの単位電流の合成値となる電流値を有する負荷駆動電流ＩＤが、高電位電源＋Ｖから、オン状態にあるスイッチトランジスタ（ＴＰ１６〜ＴＰ１９のいずれか）に接続された単位電流トランジスタ（ＴＰ１２〜ＴＰ１５のいずれか）及び電流出力接点ＯＵＴｉを介して、図示を省略した負荷方向に流れる。
【００４１】
これにより、本実施形態に係る電流生成供給回路ＩＬＡにおいては、タイミング制御信号ＣＬＫ、ＣＬＫ＊により規定されるタイミングで、データラッチ部２１Ａに入力される複数ビットのデジタル信号ｄ０〜ｄ３に応じて、電流生成部２２Ａにより所定の電流値を有するアナログ電流からなる負荷駆動電流ＩＤが生成されて、負荷ＬＤに供給されることになる（本実施形態においては、上述したように、電流生成供給回路側から負荷方向に負荷駆動電流が流し込まれる）。
【００４２】
なお、本実施形態においては、電流生成供給回路（各駆動電流供給回路部）に接続された負荷に対して、電流生成供給回路側から負荷駆動電流を流し込むように構成した場合（以下、便宜的に、「電流印加方式」と記す）について示したが、本発明においては、負荷側から電流生成供給回路方向に負荷駆動電流を引き込むように構成（以下、便宜的に、「電流シンク方式」と記す）したものであってもよい。電流シンク方式に対応した電流生成供給回路については、簡単に後述する。
【００４３】
ここで、本実施形態に係る電流生成部（カレントミラー回路部）の構成、及び、その回路パターンのレイアウト（配置）方法について、詳しく説明する。
図３は、周知の電界効果型トランジスタの製造プロセスにおける寸法変換差の影響を示す概念図である。
上述したように、本実施形態に係るカレントミラー回路部においては、複数ビットのデジタル信号に基づいて、基準電流Ｉｒｅｆに対して相互に電流比率の異なる電流値を有する単位電流Ｉｓａ〜Ｉｓｄを選択的に合成して負荷駆動電流を生成するように構成されている。そして、上記電流比率（又は、単位電流の電流値）は、上述したように、基準電流トランジスタ及び単位電流トランジスタを構成する電界効果型トランジスタのチャネル幅により規定される。
【００４４】
ここで、周知の電界効果型トランジスタ（薄膜トランジスタ）の製造プロセスにおける設計寸法と仕上がり寸法との関係（寸法変換差）について検証すると、一般に集積回路の製造プロセスにおいては、エッチング工程等におけるサイドエッチング量やマスクの位置合わせずれ等に基づく寸法シフトにより、仕上がり寸法が設計寸法に対してある程度ずれることが知られている。例えば、図３（ａ）に示すように、電界効果型トランジスタ（ここでは、便宜的にｐチャネル型トランジスタを示す）のチャネル幅の設計寸法をＷ１＝ａとした場合、寸法シフトにより電界効果型トランジスタのチャネル幅方向の両端側で各々−Δａだけずれが生じた場合、全体で２×Δａの寸法変換差が生じ、仕上がり寸法がＷ１＝ａ−２Δａとなる。この寸法変換差は、トランジスタサイズに比較して微少であるため、設計手法により補正することが極めて困難であるという特徴を有している。
【００４５】
また、この寸法変換差は、同一のプロセスを用いた場合、トランジスタサイズ（チャネル幅）に関わらず、略一定の値となるため、例えば、図３（ｂ）に示すように、チャネル幅の設計寸法をＷ２＝２ａとした場合であっても、上述した場合と同様に−２Δａの寸法変換差が生じて、仕上がり寸法はＷ２＝２ａ−２Δａとなる。そのため、電界効果型トランジスタのチャネル幅が異なると、寸法変換差の影響の程度が異なり、チャネル幅が小さいほど寸法変換差の影響を大きく受けることになり、上述したような電流生成供給回路（カレントミラー回路部）においては微少な電流値の負荷駆動電流ほど、本来の駆動状態から特性がずれる（すなわち、低い階調の駆動状態で負荷を動作させる場合ほど、駆動状態の線形性が損なわれる）可能性があった。
【００４６】
さらに、集積回路の製造プロセスにおいては、一般に同一のウェハや基板内であっても、膜厚や膜特性、アライメント精度、製造プロセスにおける温度や流体密度等の条件の不均一に起因して加工ばらつきが生じることが知られている。そのため、同一のトランジスタサイズの電界効果型トランジスタであっても、基板上での配置位置に応じて素子特性にばらつきが生じ、このような電界効果型トランジスタを、電流生成供給回路（カレントミラー回路部）に適用した場合、上述した場合と同様に、負荷の駆動状態の線形性を損なううえ、このような電流生成供給回路を複数備えた電流駆動装置（例えば、後述するような表示装置に適用されるデータドライバ）おいては、電流生成供給回路相互間の回路特性（電流出力特性）も不均一になる可能性があった。
【００４７】
そこで、本発明においては、上述したような寸法変換差や加工ばらつきの影響を抑制するために、電流生成供給回路（カレントミラー回路）を構成する電界効果型トランジスタ（基準電流トランジスタ及び単位電流トランジスタ）を、基本となる最小のトランジスタサイズ（チャネル幅）を有する電界効果トランジスタを基本トランジスタとして、この基本トランジスタを複数並列接続することにより、所望のチャネル幅を有する電界効果型トランジスタを構成し、かつ、上記複数の基本トランジスタを、いわゆる、コモンセントロイド形状又はそれに準じたパターンレイアウトを有するように配置するようにした構成を有している。
【００４８】
すなわち、例えば、図３（ａ）に示したように、チャネル幅Ｗ１＝ａを有する電界効果型トランジスタを、最小寸法を有する基本のトランジスタ（基本トランジスタ）に設定し、図３（ｃ）に示すように、該基本トランジスタを複数個（ここでは、２個）並列に接続することにより、図３（ｂ）に示した場合と同様に、チャネル幅が複数倍（Ｗ２＝２ａ）の電界効果型トランジスタを構成する。これによれば、各基本トランジスタのチャネル幅はＷ１＝ａで常に一定あるので、これらを並列に複数接続した場合であっても、各基本トランジスタに生じる寸法変換差は、常に２Δａで一定となる。
【００４９】
したがって、この場合のチャネル幅は、図３（ａ）に示した場合の複数倍（すなわち、Ｗ３＝２×（ａ−２Δａ）＝２×Ｗ）となり、電界効果型トランジスタのチャネル幅が異なる場合であっても、寸法変換差の影響は一定となるので、指定階調に対する負荷駆動電流の電流値の関係が良好な線形性を示す。ここで、図３（ｃ）においては、チャネル幅を基本となる基本トランジスタの２倍に設定した場合を示したが、上述したように、２以上の２ｋ（＝２、４、８、・・・）倍のチャネル幅に設定する場合には、各々、上記基本トランジスタを２個、４個、８個、・・・並列に接続する。
【００５０】
また、加工ばらつきは、一般に特定の傾向（１次元的な傾斜分布）を有していることが知られており、このような加工ばらつきによる素子特性への影響を抑制する手法として、コモンセントロイド形状が知られている。すなわち、特定の基準点に対して対称（線対称、点対称）となる位置に配置された素子同士（素子の設計サイズ及び素子の配置方向は同一）では、上記加工ばらつきの１次元的な傾斜分布により、各種のパラメータや特性が、上記基準点に対して対称的に変化すると考えることができる（基準点で特性Ｐが得られた場合、一方の素子では特性Ｐ＋ΔＰが得られ、他方の素子では特性Ｐ−ΔＰが得られる）ので、これらの素子相互を並列に接続することにより、１次元的なばらつき分布をキャンセル（相殺）することができる。このようなパターンレイアウト手法をコモンセントロイド形状といい、例えば、差動増幅回路の差動対や容量の形成に適用されている。
【００５１】
（パターンレイアウト方法の第１の実施例）
図４は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第１の実施例を示す概念図であり、図５は、本実施例に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。ここでは、上述したように（図２参照）、データラッチ部１０に取り込み保持されるデジタル信号ｄ０（又は、その反転出力信号ｄ１０＊）により選択制御される単位電流Ｉｓａを生成する単位電流トランジスタＴＰ１２を、最小寸法を有する基本のトランジスタ（基本トランジスタ）に設定し、他の単位電流Ｉｓｂ、Ｉｓｃ、Ｉｓｄの電流値が各々単位電流Ｉｓａの２（＝２１）倍、４（＝２２）倍、８（＝２３）倍となるように、各単位電流トランジスタＴＰ１３、ＴＰ１４、ＴＰ１５が上記基本トランジスタを２個、４個、８個並列に接続した構成を有しているものとする。
【００５２】
本実施例に係るカレントミラー回路部のレイアウト方法は、まず、図４（ａ）に示すように、第０ビットのデジタル信号ｄ０に対応する単位電流トランジスタＴＰ１２を構成する基本トランジスタ（図中、“０”と表記する；以下、「トランジスタ“０”」と記す）を所定の基準位置に配置し、該トランジスタ“０”の両脇（図面左右側）に、第１ビットのデジタル信号ｄ１に対応する単位電流トランジスタＴＰ１３を構成する２個の基本トランジスタ（図中、“１”と表記する；以下、「トランジスタ“１”」と記す）を配置する。
【００５３】
次いで、図４（ｂ）に示すように、トランジスタ“０”及び“１”をそれぞれ挟み込む位置（トランジスタ“０”及び“１”の各両脇）に、第２ビットのデジタル信号ｄ２に対応する単位電流トランジスタＴＰ１４を構成する４個の基本トランジスタ（図中、“２”と表記する；以下、「トランジスタ“２”」と記す）を配置し、さらに、図４（ｃ）に示すように、トランジスタ“０”、“１”、“２”をそれぞれ挟み込む位置（トランジスタ“０”、“１”、“２”の各両脇）に、第３ビットのデジタル信号ｄ３に対応する単位電流トランジスタＴＰ１５を構成する８個の基本トランジスタ（図中、“３”と表記する；以下、「トランジスタ“３”」と記す）を配置する。
【００５４】
なお、図１、図２に示した構成においては、４ビット（第０ビット〜第３ビット）のデジタル信号ｄ０〜ｄ３を入力信号としているので、図４（ｃ）に示したようなトランジスタ配置となるが、デジタル信号のビット数がより多い場合には、上記パターンレイアウト方法にしたがって、さらに上位のビットに対応する基本トランジスタを配置する操作を繰り返す。
【００５５】
次いで、図４（ｄ）に示すように、順次配列された基本トランジスタ群（単位電流トランジスタを構成する基本トランジスタ群）の両外側に、基準電流トランジスタＴＰ１１を構成する所定数の基本トランジスタ（図中、“ｒｅｆ”と表記する；以下、「トランジスタ“ｒｅｆ”」と記す）を、半数ずつ配置する。ここで、トランジスタ“ｒｅｆ”の配置は、図４（ｄ）においては、複数個の基本トランジスタを連続的に配置した構成を示したが、本発明はこれに限定されるものではなく、上述した基準位置に配置されたトランジスタ“０”に対して線対称となる位置であれば、任意の位置に配置するものであってもよい。
したがって、このようなパターンレイアウト方法により、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ｒｅｆ”）を、コモンセントロイド形状に基づいて一次元レイアウトすることができる。
【００５６】
そして、このように配置されたトランジスタ“０”〜“３”、“ｒｅｆ”の結線パターンは、図２に示した電流生成部２０Ａの構成に対応させて説明すると、図５に示すように、各トランジスタ“０”〜“３”（上述した単位電流トランジスタＴＰ１２〜ＴＰ１５に相当する）のソース端子が高電位電源＋Ｖに共通に接続されるとともに、ゲート端子が接点Ｎｇａに共通に接続されている。
【００５７】
また、トランジスタ“０”のドレイン端子は、接点Ｎａ及びスイッチＳＷ０（上述した各スイッチトランジスタＴＰ１６に相当する）を介して電流出力接点ＯＵＴｉ（図示を省略した負荷）に接続され、２個のトランジスタ“１”の各ドレイン端子は、共通の接点Ｎｂ及びスイッチＳＷ１（上述した各スイッチトランジスタＴＰ１７に相当する）を介して電流出力接点ＯＵＴｉに接続され、４個のトランジスタ“２”の各ドレイン端子は、共通の接点Ｎｃ及びスイッチＳＷ２（上述した各スイッチトランジスタＴＰ１８に相当する）を介して電流出力接点ＯＵＴｉに接続され、８個のトランジスタ“３”の各ドレイン端子は、共通の接点Ｎｄ及びスイッチＳＷ３（上述した各スイッチトランジスタＴＰ１９に相当する）を介して電流出力接点ＯＵＴｉに接続されている。
【００５８】
すなわち、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”は、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有している。なお、図５において、配線途中に示した小黒点は配線相互の接続点を表し、また、太黒丸は、配線相互の接続点であって、他の配線層に接続するためのコンタクトホールを表している。
【００５９】
さらに、基準電流トランジスタＴＰ１１を構成する各トランジスタ“ｒｅｆ”のソース端子は高電位電源＋Ｖに共通に接続され、ゲート端子は共通の接点Ｎｇａを介してドレイン端子及び電流入力接点ＩＮｉに接続されている。また、接点Ｎｇａと高電位電源＋Ｖとの間には容量Ｃａが接続されている。すなわち、基準電流トランジスタＴＰ１１を構成する複数のトランジスタ“ｒｅｆ”は、各々、電流入力接点ＩＮｉと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有している。
【００６０】
これにより、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する電界効果型トランジスタの実質的なチャネル幅は、図３（ｃ）に示した場合と同様に、単位電流トランジスタＴＰ１２を基本として、各々２倍、４倍、８倍の寸法になるように形成され、また、基準電流トランジスタＴＰ１１のチャネル幅も、単位電流トランジスタＴＰ１２を基本として、所定の比率になるように形成されることにより、基準電流Ｉｒｅｆに対する各単位電流Ｉｓａ〜Ｉｓｄの電流値が規定される。
【００６１】
加えて、本実施形態に係る電流生成部における基本トランジスタの結線パターンにおいては、以下に示すような特徴的な配線方法を適用している。
すなわち、第１の特徴は、図５に示した結線パターンにおいて、各トランジスタ“０”〜“３”のドレイン配線と、ソース配線及びゲート配線が配線される領域を相互に切り離して（図中、上方領域と下方領域に分離して重ならないように）配置設定することにより、出力配線（ドレイン配線）がゲート配線とは交差しないように配線して、各トランジスタ“０”〜“３”からの出力電流（すなわち、単位電流に相当し、さらには、合成電流である負荷駆動電流にも関連する）が電位変動の大きいゲート電圧の影響を受けないようにしている。
【００６２】
また、第２の特徴は、図５に示したように、トランジスタ“０”〜“３”の出力配線（ドレイン配線）同士が必然的に交差することになるため、各トランジスタ“１”〜“３”ごとの出力配線相互の接続を、上記出力配線が形成される層（出力配線層）とは異なる配線層（例えば、コンタクトホールを介してゲート配線が形成される配線層）において行い、接点Ｎａ〜Ｎｄと各スイッチＳＷ０〜ＳＷ３との接続は、再度コンタクトホールを介して出力配線層において行う。
【００６３】
ここで、各トランジスタ“０”〜“３”とスイッチＳＷ０〜ＳＷ３間のコンタクトホールの数（すなわち、コンタクトホールを介在させることにより付加される抵抗値に相当する；コンタクト抵抗）を均一化するために、本来、他の配線層への移行を必要としないトランジスタ“０”とスイッチＳＷ０間においても、上記他のトランジスタ“１”〜“３”の出力配線相互の接続を行う配線層に移行するように、コンタクトホールを２回経由するように結線パターン（配線経路）を設定している。これにより、コンタクト抵抗の不均一に起因する出力電流のばらつきを抑制することができる。
【００６４】
このように、本実施形態に係る電流生成供給回路においては、カレントミラー回路）を構成する各電界効果型トランジスタを、基本となるトランジスタサイズを有する基本トランジスタを複数個並列に接続することにより、所望のチャネル幅を有する電界効果型トランジスタを構成し、かつ、上記複数の基本トランジスタを、いわゆる、コモンセントロイド形状を有するように配置することにより、電界効果トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができるので、指定階調（複数ビットのデジタル信号）に対応する適切な電流値を有する負荷駆動電流を生成、供給することができ、負荷の駆動状態を低階調から高階調まで線形性良く制御することができるとともに、電流生成供給回路を複数備えた電流駆動装置においても、電流生成供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、複数の負荷を均一な駆動状態で動作させることができる。
【００６５】
（パターンレイアウト方法の第２の実施例）
図６は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの第２の実施例を示す回路構成図である。ここで、上述した実施例と同等の構成においては同等の符号を付してその説明を簡略化又は省略する。
【００６６】
本実施例に係る電流生成部を構成する基本トランジスタの配置は、図６（ａ）に示すように、上述した第１の実施例と同様に、第０ビットのデジタル信号ｄ０に対応するトランジスタ“０”を基準位置に配置し、該トランジスタ“０”の両脇に、第１ビットのデジタル信号ｄ１に対応するトランジスタ“１”を１個ずつ配置し、さらに、その両脇に、第２ビットのデジタル信号ｄ２に対応するトランジスタ“２”を２個ずつ配置し、さらに、その両脇に、第３ビットのデジタル信号ｄ３に対応するトランジスタ“３”を４個ずつ配置する。
そして、上記のように順次配列された基本トランジスタ群の両外側に、基準電流トランジスタを構成する所定数のトランジスタ“ｒｅｆ”を、半数ずつ配置する。
【００６７】
したがって、このようなパターンレイアウト方法によって、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ｒｅｆ”）を、少なくとも基準位置に対して対称となる位置に配置することができ、コモンセントロイド形状に準じたパターンレイアウトで一次元レイアウトすることができる。
【００６８】
そして、このように配置されたトランジスタ“０”〜“３”、“ｒｅｆ”の結線パターンにおいても、図６（ｂ）に示すように、上述した実施例（図５参照）と同様に、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”が、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有しているので、上述した実施例と同様に、寸法変換差を均一化しつつ、加工ばらつきを相殺して、指定階調に対応する負荷駆動電流の電流値を線形性良く制御することができる。
【００６９】
また、図６（ｂ）に示した結線パターンによれば、図５に示した結線パターンに比較して、トランジスタ“０”〜“３”の出力配線（ドレイン配線）同士の交差を大幅に削減することができるので、出力配線相互の接続を出力配線層とは異なる配線層で行うためのコンタクトホールの数を減らすことができ（図５に示した結線パターンに示した１９箇所に対して、図６に示した結線パターンでは８箇所）、製造歩留まり（加工プロセスにおける歩留まり）を向上させることができる。
【００７０】
（パターンレイアウト方法の第３の実施例）
図７は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第３の実施例を示す概念図であり、図８は、本実施例に係る電流生成部（カレントミラー回路）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。ここで、上述した実施例と同等の構成においては同等の符号を付してその説明を簡略化又は省略する。
【００７１】
上述した第１及び第２の実施例においては、電流生成部のカレントミラー回路部を構成する電界効果型トランジスタ（基準電流トランジスタ及び単位電流トランジスタを構成する基本トランジスタ）を、基準位置を中心にして線対称となる位置に一次元的に配置した構成について示したが、本実施例においては、上記基本トランジスタを、基準位置を中心にして点対称となる位置に二次元的に配置した構成を有している。
【００７２】
本実施例に係るカレントミラー回路部のレイアウト方法は、まず、図７（ａ）に示すように、単位電流トランジスタＴＰ１２を構成するトランジスタ“０”を所定の基準位置に配置し、該トランジスタ“０”に隣接する外周領域（以下、便宜的に「配置領域」と記す）Ｒ１に、単位電流トランジスタＴＰ１３を構成する２個のトランジスタ“１”を、上記基準位置（トランジスタ“０”）に対して相互に点対称の関係となるように配置する。
【００７３】
次いで、図７（ｂ）に示すように、トランジスタ“１”が配置された上記周辺領域Ｒ１に隣接する領域（配置領域）Ｒ２に、単位電流トランジスタＴＰ１４を構成する４個のトランジスタ“２”を、上記基準位置に対して相互に点対称の関係となるように配置し、さらに、図７（ｃ）に示すように、上記周辺領域Ｒ２に隣接する領域（配置領域）Ｒ３に、単位電流トランジスタＴＰ１５を構成する８個のトランジスタ“３”を、上記基準位置に対して相互に点対称の関係となるように配置する。
【００７４】
なお、図１、図２に示した構成においては、４ビット（第０ビット〜第３ビット）のデジタル信号ｄ０〜ｄ３を入力信号としているので、図７（ｃ）に示したように、基準位置を中心にして同心円状に各トランジスタ“１”、“２”、“３”が配置される。したがって、デジタル信号のビット数がより多い場合には、上記パターンレイアウト方法に基づいて、さらに上位のビットに対応する基本トランジスタを、さらに外周側に設定される配置領域に配置する操作を繰り返す。
【００７５】
次いで、図７（ｄ）に示すように、順次配列された基本トランジスタ群（単位電流トランジスタを構成する基本トランジスタ群）のさらに外周となる配置領域Ｒｒに、基準電流トランジスタＴＰ１１を構成する所定数のトランジスタ“ｒｅｆ”を、上記基準位置に対して相互に点対称の関係となるように配置する。
したがって、このようなパターンレイアウト方法により、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ｒｅｆ”）を、コモンセントロイド形状に基づいて二次元レイアウトすることができる。ここで、配置領域Ｒ１、Ｒ２、Ｒ３、Ｒｒに上記各トランジスタ“１”、“２”、“３”、“ｒｅｆ”を配置する際に形成される“１”、“２”、“３”“ｒｅｆ”が配置されていない領域Ｒ１ａ及びＲ１ｂ、Ｒ２ａ及びＲ２ｂ、Ｒ３ａ及びＲ３ｂ、Ｒｒａ及びＲｒｂを配線領域に設定する。
【００７６】
そして、このように配置されたトランジスタ“０”〜“３”、“ｒｅｆ”の結線パターンにおいても、図８に示すように、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”が、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有しているので、上述した各実施例と同様に、寸法変換差を均一化しつつ、加工ばらつきを相殺して、指定階調に対応する負荷駆動電流の電流値を線形性良く制御することができる。
【００７７】
また、図７、図８に示したレイアウト方法及び結線パターンによれば、電流生成部（カレントミラー回路部）を構成する各基本トランジスタが二次元的に配置されているので、階調を指定するデジタル信号のビット数が増加した場合であっても、上述した第１及び第２の実施例に示したレイアウト方法に比較して、特定方向（一次元方向）の寸法が長大化する現象を抑制することができ、レイアウト設計上の自由度を向上させることができる。
【００７８】
さらに、上述した各実施例に示したような出力配線（ドレイン配線）相互の交差が回避されるので、コンタクトホールを介して他の配線層に移行する必要がなくなり、製造歩留まりを向上させることができるとともに、出力電流がコンタクト抵抗の影響を受けることがなく、指定階調に対して適切な電流値を有する負荷駆動電流（出力電流）を生成することができる。
【００７９】
なお、本実施例においては、基本トランジスタが配置される配置領域として、中空方形形状（方形のドーナツ形状）を有する領域を適用した場合について説明したが、本発明はこれに限定されるものではなく、基本トランジスタを基準位置を中心にして点対称に配置することができる領域形状、例えば、中空の多角形形状や中空円形形状等を有するものであってもよい。
【００８０】
また、特定の単位電流トランジスタを構成する複数の基本トランジスタを、上記基準位置を中心とする特定の（同一の）配置領域内に配置する手法のみを示したが、本発明はこれに限定されるものではなく、基本トランジスタ相互の接続関係を維持し、かつ、上記点対称の配置関係を維持した状態で、一部の基本トランジスタのみを内周側の配置領域に配置するようにしてもよい。これによれば、図７に示したように基本トランジスタが配置されていない領域に基本トランジスタを配置することができ、基板面積の利用効率を向上させることができる。
また、上述した各実施例においては、ｐチャネル型トランジスタを適用して構成される電流生成供給回路（電流生成部）について詳しく説明したが、後述するように、ｎチャネル型トランジスタを適用した構成（図９、図１０参照）においても同様の概念が適用されることは言うまでもない。
【００８１】
＜電流生成供給回路の第２の実施形態＞
次に、本発明に係る電流生成供給回路の第２の実施形態について、図面を参照して説明する。本実施形態においては、負荷側から電流生成供給回路方向に負荷駆動電流を引き込む電流シンク方式に対応した電流生成供給回路について説明する。
図９は、本実施形態に係る電流生成供給回路の第２の実施形態を示す概略構成図であり、図１０は、本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。ここで、上述した実施形態と同等の構成については、同等の符号を付して、その説明を簡略化又は省略する。
【００８２】
図９に示すように、本実施形態に係る電流生成供給回路ＩＬＢは、上述した実施形態と同様に、データラッチ部１０と、電流生成部２０Ｂと、を有するとともに、電流生成部２０Ｂに電流供給線Ｌｓを介して接続された定電流発生源ＩＲが、定電流発生源ＩＲ側から電流生成部２０Ｂ方向に基準電流Ｉｒｅｆを流し込むように、高電位電源＋Ｖに接続されている。
データラッチ部１０は、上述した実施形態（図１参照）と同等の構成を有し、複数のデジタル信号ｄ０〜ｄ３に対応して個別に設けられた各ラッチ回路ＬＣ０〜ＬＣ３の出力信号ｄ１０〜ｄ１３（非反転出力端子ＯＴの信号レベル）が電流生成部２０Ｂに出力されるように接続されている。
【００８３】
本実施形態に係る電流生成部２０Ｂは、図１０に示すように、概略、上述した実施形態（図２参照）と略同等の回路構成を有するカレントミラー回路部２１Ｂと、スイッチ回路部２２Ｂと、を備え、各ラッチ回路ＬＣ０〜ＬＣ３からの出力信号ｄ１０〜ｄ１３に基づいて、基準電流Ｉｒｅｆに対して、所定比率の電流値を有する複数の単位電流Ｉｓｈ、Ｉｓｉ、Ｉｓｊ、Ｉｓｋを任意に選択、合成して生成される負荷駆動電流ＩＤを負荷に供給するように構成されている。
【００８４】
具体的には、カレントミラー回路部２１Ｂ及びスイッチ回路部２２Ｂを構成する全てのトランジスタＴＮ１１〜ＴＮ１５及びＴＮ１６〜ＴＮ１９がｎチャネル型トランジスタからなり、基準電流トランジスタＴＮ１１は、電流路が電流入力接点ＩＮｉと低電位電源Ｖｇｎｄとの間に接続されるとともに、制御端子が電流入力接点ＩＮｉに接続された接点Ｎｇｂに接続されている。接点Ｎｇｂと低電位電源Ｖｇｎｄとの間には容量Ｃｂが接続されている。また、単位電流トランジスタＴＮ１２〜ＴＮ１５は、各々、電流路が接点Ｎｈ、Ｎｉ、Ｎｊ、Ｎｋと低電位電源Ｖｇｎｄとの間に接続されるとともに、制御端子が接点Ｎｇｂに共通に接続されている。また、スイッチング用のトランジスタＴＮ１６〜ＴＮ１９は、各々、電流路が上記接点Ｎｈ、Ｎｉ、Ｎｊ、Ｎｋと電流出力接点ＯＵＴｉとの間に接続されるとともに、制御端子にラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３が並列的に印加されるように構成されている。
【００８５】
ここで、本実施形態においても、カレントミラー回路部２１Ｂを構成する単位電流トランジスタＴＮ１２〜ＴＮ１５のトランジスタサイズ（すなわち、チャネル長を一定とした場合のチャネル幅）が、基準電流トランジスタＴＮ１１を基準として、所定の比率になるように形成され、各単位電流トランジスタＴＮ１２〜ＴＮ１５の電流路に流れる単位電流Ｉｓｈ〜Ｉｓｋが、基準電流Ｉｒｅｆに対して、各々異なる所定の比率の電流値を有するように設定されている。
【００８６】
これにより、本実施形態に係る電流生成供給回路２０Ｂにおいても、データラッチ部１０（ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、スイッチ回路部２２Ｂの特定のトランジスタＴＮ１６〜ＴＮ１９がオン動作して、各単位電流トランジスタＴＮ１２〜ＴＮ１５を介して基準電流Ｉｒｅｆの所定比率倍の電流値を有する単位電流Ｉｓｈ〜Ｉｓｋが流れ、これらの合成電流が電流出力接点ＯＵＴｉを介して負荷駆動電流ＩＤとして図示を省略した負荷に供給される（本実施形態においては、負荷側から電流生成供給回路方向に負荷駆動電流が流れ込む）。
【００８７】
したがって、上述した第１及び第２の実施形態に示した電流生成供給回路ＩＬＡ、ＩＬＢにおいては、負荷に直接接続された電流生成供給回路に、定電流発生源ＩＲから電流供給線Ｌｓを介して、信号レベルが変動しない一定の基準電流Ｉｒｅｆを供給し、複数ビットのデジタル信号ｄ０〜ｄ３（データラッチ部１０の出力信号ｄ１０〜ｄ１３、ｄ１０＊〜ｄ１３＊）に基づいて、負荷を所望の駆動状態で動作させることができる電流値を有する負荷駆動電流ＩＤを生成することができる構成を有していることにより、電流供給線Ｌｓに供給される電流（基準電流）の変化に伴う電位変動をほとんど生じることがないので、負荷駆動電流の電流値が微少な場合や、負荷への負荷駆動電流の供給時間（あるいは、負荷の駆動時間）が短く設定されている場合であっても、電流供給ラインに付加された寄生容量（配線容量）への充放電動作に起因する電流生成供給回路の動作速度の低下を抑制して、電流生成供給回路、又は、該電流生成供給回路を適用した電流駆動装置の動作速度に対する制約を緩和し、負荷をより迅速かつ的確な駆動状態で動作させることができる。
【００８８】
なお、上述した各実施形態に示した複数ビットのデジタル信号としては、後述するように、表示装置に所望の画像情報を表示するための表示データ（表示信号）を適用することでき、この場合において、電流生成供給回路により生成、出力される負荷駆動電流は、表示パネルを構成する各表示画素を所定の輝度階調で発光動作させるために供給される階調電流に対応する。
【００８９】
以下、上述したような電流生成供給回路を、データドライバに適用した表示装置について説明する。
＜表示装置＞
図１１は、本発明に係る電流生成供給回路を適用可能な表示装置の一実施形態を示す概略ブロック図であり、図１２は、本実施形態に係る表示装置の要部構成を示す概略構成図である。ここでは、表示パネルとしてアクティブマトリクス方式に対応した表示画素を備えた構成について説明する。
【００９０】
図１１、図１２に示すように、本実施形態に係る表示装置１００は、概略、複数の表示画素（負荷）がマトリクス状に配列された表示パネル１１０と、表示パネル１１０の行方向に配列された表示画素群ごとに共通に接続された、走査ライン（走査線）ＳＬａ、ＳＬｂに接続された走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の列方向に配列された表示画素群ごとに共通に接続された、データライン（信号線）ＤＬに接続されたデータドライバ（信号駆動手段）１３０と、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御する各種制御信号を生成、出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、表示データやタイミング信号等を生成する表示信号生成回路１５０と、を備えて構成されている。
【００９１】
表示パネル１１０は、具体的には、図１２に示すように、各行ごとの表示画素群に対応して、各々、並列に配設された一対の走査ラインＳＬａ、ＳＬｂと、各列ごとの表示画素群に対応するとともに、走査ラインＳＬａ、ＳＬｂに対して直交するように配設されたデータラインＤＬと、これらの直交するラインの各交点近傍に配列された複数の表示画素（図１２中、後述する画素駆動回路ＤＣｘ及び有機ＥＬ素子ＯＥＬからなる構成）と、を備えた構成を有している。
【００９２】
表示画素は、例えば、走査ドライバ１２０から走査ラインＳＬａを介して印加される走査信号Ｖｓｅｌ、走査ラインＳＬｂを介して印加される走査信号Ｖｓｅｌ＊（走査ラインＳＬａに印加される走査信号Ｖｓｅｌの極性反転信号）、及び、データドライバ１３０からデータラインＤＬを介して供給される階調電流Ｉｐｉｘ（上述した負荷駆動電流ＩＤに相当する）に基づいて、各表示画素における階調電流Ｉｐｉｘの書込動作及び発光動作を制御する画素駆動回路ＤＣｘと、該画素駆動回路ＤＣｘから供給される発光駆動電流の電流値に応じて発光輝度が制御される、周知の有機ＥＬ素子（発光素子）ＯＥＬと、を有して構成されている。なお、本実施形態においては、電流駆動型の発光素子として有機ＥＬ素子ＯＥＬを適用した場合について示すが、発光ダイオード等の他の発光素子を適用するものであってもよい。
【００９３】
ここで、画素駆動回路ＤＣｘは、概略、走査信号Ｖｓｅｌ、Ｖｓｅｌ＊に基づいて各表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた階調電流Ｉｐｉｘを取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに基づく発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光させる動作を維持する機能を有している。なお、画素駆動回路ＤＣｘに適用可能な回路構成例については後述する。
【００９４】
走査ドライバ１２０は、図１２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢを、各行の走査ラインＳＬａ、ＳＬｂごとに対応して複数段備え、システムコントローラ１４０から供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の電圧レベル（選択レベル）を有する走査信号Ｖｓｅｌとして各走査ラインＳＬａに印加されるとともに、該走査信号Ｖｓｅｌを極性反転した電圧レベルが走査信号Ｖｓｅｌ＊として各走査ラインＳＬｂに印加される。これにより、各行ごとの表示画素群を選択状態とし、データドライバ１３０により各データラインＤＬを介して供給される表示データに基づく階調電流Ｉｐｉｘを、各表示画素に書き込むように制御する。
【００９５】
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号（後述するサンプリングスタート信号ＳＴＲ、シフトクロック信号ＳＦＣ等）に基づいて、表示信号生成回路１５０から供給される複数ビットのデジタル信号からなる表示データＤ０〜Ｄ３（上述した複数ビットのデジタル信号ｄ０〜ｄ３に相当する）を取り込んで保持し、当該表示データに対応する電流値を有する階調電流Ｉｐｉｘを生成して、各データラインＤＬに同時並行的に供給するように制御する。すなわち、本実施形態に係るデータドライバ１３０においては、上述した電流生成供給回路（図１及び図２参照）の構成及び機能を良好に適用することができる。なお、データドライバ１３０の具体的な回路構成やその駆動制御動作の例については、詳しく後述する。
【００９６】
システムコントローラ１４０は、後述する表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、走査制御信号（上述した走査スタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ等）及びデータ制御信号（上述したサンプリングスタート信号ＳＴＲやシフトクロック信号ＳＦＣ等）を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号Ｖｓｅｌ、Ｖｓｅｌ＊及び階調電流Ｉｐｉｘを出力させ、画素駆動回路ＤＣｘにおける所定の制御動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【００９７】
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を、複数ビットのデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１４０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０に対して供給する上記走査制御信号及びデータ制御信号を生成する。
【００９８】
（データドライバ）
次いで、上述した表示装置に適用されるデータドライバの構成について説明する。
本実施形態に係る表示装置１００に適用されるデータドライバ１３０は、概略、図１に示した電流生成供給回路ＩＬＡが各データラインＤＬに対応して、階調電流供給回路として個別に設けられ、各々の階調電流供給回路に対して、例えば、単一の定電流発生源ＩＲから共通の電流供給線Ｌｓを介して、一定の電流値を有する負の基準電流が供給される（すなわち、基準電流が引き抜かれるように供給される）ように構成されている。
【００９９】
本実施例に係るデータドライバ１３０は、例えば、図１２に示すように、システムコントローラ１４０からデータ制御信号として供給されるシフトクロック信号ＳＦＣに基づいて、サンプリングスタート信号ＳＴＲをシフトしつつ、所定のタイミングでシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・（上述したタイミング制御信号ＣＬＫに相当する）を順次出力するシフトレジスタ回路１３１と、該シフトレジスタ回路１３１からのシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・の入力タイミングに基づいて、表示信号生成回路１５０から順次供給される１行分の表示データＤ０〜Ｄｑ（ここでは、図１及び図２に示した電流生成供給回路に入力されるデジタル信号ｄ０〜ｄ３に対応させて、便宜的にｑ＝３とする）を順次取り込み、各表示画素における発光輝度に対応した階調電流Ｉｐｉｘを生成して、各データラインＤＬ１、ＤＬ２、・・・を介して供給する階調電流供給回路群１３２と、該階調電流供給回路群１３２を構成し、各データラインＤＬ１、ＤＬ２、・・・ごとに設けられた階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・（上述した電流生成供給回路ＩＬＡに相当する；以下、便宜的に「階調電流供給回路ＰＸＡ」とも記す）に対して、データドライバ１３０の外部に設けられた定電流発生源ＩＲから一定の電流値を有する基準電流Ｉｒｅｆを定常的に供給する共通の電流供給線Ｌｓと、を備えて構成されている。
【０１００】
ここで、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・は、データラッチ部１０１、１０２、１０３、・・・（上述したデータラッチ部１０に相当する）及び階調電流生成部２０１、２０２、２０３、・・・（上述した電流生成部２０Ａに相当する）を備えた構成を有している。
なお、本実施形態においては、データドライバ１３０に設けられた全ての階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に対して、単一の定電流発生源ＩＲからの基準電流Ｉｒｅｆが共通に供給される構成を示したが、本発明はこれに限定されるものではなく、例えば、データドライバが表示パネルに対して複数個用いられている場合には、各データドライバごとに定電流発生源を個別に備えるものであってもよく、さらには、単一のデータドライバ内に設けられた複数の階調電流供給回路ごとに定電流発生源を備えるものであってもよい。
【０１０１】
（表示画素）
次いで、上述した表示装置（表示パネル）の各表示画素に適用される画素駆動回路について簡単に説明する。
図１３は、本実施形態に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に係る表示装置に適用可能なごく一例を示すものにすぎず、同等の機能を有する他の回路構成を適用するものであってもよいことはいうまでもない。
【０１０２】
図１３に示すように、本実施例に係る画素駆動回路ＤＣｘは、走査ラインＳＬａ、ＳＬｂとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬａに、ソース端子及びドレイン端子が電源接点Ｖｄｄ及び接点Ｎｘａに各々接続されたｐチャネル型トランジスタＴｒ３１と、ゲート端子が走査ラインＳＬｂに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎｘａに各々接続されたｐチャネル型トランジスタＴｒ３２と、ゲート端子が接点Ｎｘｂに、ソース端子及びドレイン端子が接点Ｎｘａ及び接点Ｎｘｃに各々接続されたｐチャネル型トランジスタＴｒ３３と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が接点Ｎｘｂ及び接点Ｎｘｃに各々接続されたｎチャネル型トランジスタＴｒ３４と、接点Ｎｘａ及び接点Ｎｘｂ間に接続されたコンデンサＣｘと、を備えた構成を有している。ここで、電源接点Ｖｄｄは、例えば、図示を省略した電源ラインを介して、高電位電源に接続され、常時、もしくは、所定のタイミングで一定の高電位電圧が印加される。
【０１０３】
また、このような画素駆動回路ＤＣｘから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎｘｃに、カソード端子が低電位電源（例えば、接地電位Ｖｇｎｄ）に各々接続された構成を有している。ここで、コンデンサＣｘは、トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１０４】
このような構成を有する画素駆動回路ＤＣｘにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、例えば、走査ラインＳＬａにハイレベル（選択レベル）の走査信号Ｖｓｅｌを印加するとともに、走査ラインＳＬｂにローレベルの走査信号Ｖｓｅｌ＊を印加し、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるための階調電流ＩｐｉｘをデータラインＤＬに供給する。ここでは、階調電流Ｉｐｉｘとして、正極性の電流を供給し、データドライバ１３０側からデータラインＤＬを介して表示画素（画素駆動回路ＤＣｘ）方向に当該電流が流し込まれる（印加する）ように設定する。
【０１０５】
これにより、画素駆動回路ＤＣｘを構成するトランジスタＴｒ３２及びＴｒ３４がオン動作するとともに、トランジスタＴｒ３１がオフ動作して、データラインＤＬに供給された階調電流Ｉｐｉｘに対応する正の電位が接点Ｎｘａに印加される。また、接点Ｎｘｂ及び接点Ｎｘｃ間が短絡して、トランジスタＴｒ３３のゲート−ドレイン間が同電位に制御されることにより、トランジスタＴｒ３３がオフ動作するとともに、コンデンサＣｘの両端（接点Ｎｘａ及び接点Ｎｘｂ間）には、階調電流Ｉｐｉｘに応じた電位差が生じ、該電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。
【０１０６】
次いで、発光動作期間において、走査ラインＳＬａにローレベル（非選択レベル）の走査信号Ｖｓｅｌを印加するとともに、走査ラインＳＬｂにハイレベルの走査信号Ｖｓｅｌ＊を印加し、このタイミングに同期して、階調電流Ｉｐｉｘの供給を遮断する。これにより、トランジスタＴｒ３２及びＴｒ３４がオフ動作してデータラインＤＬ及び接点Ｎｘａ間、並びに、接点Ｎｘｂ及び接点Ｎｘｃ間が電気的に遮断されることにより、コンデンサＣｘは、上述した書込動作において蓄積された電荷を保持する。
【０１０７】
このように、コンデンサＣｘが書込動作時の充電電圧を保持することにより、接点Ｎｘａ及び接点Ｎｘｂ間（トランジスタのＴｒ３３のゲート−ソース間）の電位差が保持されることになり、トランジスタＴｒ３３はオン動作する。また、上記走査信号Ｖｓｅｌ（ローレベル）の印加により、トランジスタＴｒ３１が同時にオン動作するので、電源接点（高電位電源）ＶｄｄからトランジスタＴｒ３１及びＴｒ３３を介して、有機ＥＬ素子ＯＥＬに階調電流Ｉｐｉｘ（より詳しくは、コンデンサＣｘに保持された電荷）に応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。
【０１０８】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置の動作について、図面を参照して説明する。
図１４は、本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートであり、図１５は、本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。ここでは、図１２に示したデータドライバの構成に加え、図１及び図２に示した電流生成供給回路の構成も適宜参照しながら説明する。
【０１０９】
まず、データドライバ１３０における制御動作は、上述した階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に設けられたデータラッチ部１０１、１０２、１０３、・・・に、表示信号生成回路１５０から供給される表示データＤ０〜Ｄ３を取り込み保持するとともに、該表示データＤ０〜Ｄ３に基づく反転出力信号を一定期間出力する信号保持動作と、データラッチ部１０１、１０２、１０３、・・・から出力される反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいて、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に設けられた階調電流生成部２０１、２０２、２０３、・・・により、上記表示データＤ０〜Ｄ３に対応する階調電流Ｉｐｉｘを生成して各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・を介して各表示画素に個別に供給する電流生成供給動作と、を設定することにより実行される。そして、これらの信号保持動作及び電流生成供給動作は、１水平選択期間内の帰線期間を除く期間に、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・ごとに順次実行される。
【０１１０】
ここで、信号保持動作においては、図１４に示すように、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて、上記各データラッチ部１０１、１０２、１０３、・・・により、各列の表示画素（すなわち、各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・）に対応して切り替わる表示データＤ０〜Ｄ３を順次取り込む動作が１行分連続的に実行され、該表示データＤ０〜Ｄ３が取り込まれたデータラッチ部１０１、１０２、１０３、・・・から順に、一定期間（次のシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・が出力されるまでの期間）、反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・が各階調電流生成部２０１、２０２、２０３、・・・に出力される。
【０１１１】
また、電流生成供給動作においては、上記反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいて、各階調電流生成部２０１、２０２、２０３、・・・に設けられた複数のスイッチトランジスタ（図２に示したスイッチトランジスタＴＰ１６〜ＴＰ１９）のオン／オフ状態が制御され、オン動作したスイッチトランジスタに接続された単位電流トランジスタ（図２に示したトランジスタＴＰ１２〜ＴＰ１５）に流れる単位電流の合成電流が、階調電流Ｉｐｉｘとして各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・を介して順次供給される。
【０１１２】
ここで、階調電流Ｉｐｉｘは、例えば、全てのデータラインＤＬ１、ＤＬ２、ＤＬ３、・・・に対して、少なくとも一定期間、並列的（すなわち、同時並行的）に供給されるように設定される。また、本実施形態においては、上述したように、基準電流Ｉｒｅｆに対して予めトランジスタサイズにより規定された所定比率（例えば、ａ×２ｋ；ｋ＝０、１、２、３、・・・）の電流値を有する複数の単位電流を生成し、上記反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいてスイッチトランジスタがオン／オフ動作することにより、所定の単位電流を選択して合成し、正極性の階調電流Ｉｐｉｘを生成して、データドライバ１３０側からデータラインＤＬ１、ＤＬ２、ＤＬ３、・・・方向に流し込むように該階調電流Ｉｐｉｘを供給する。
【０１１３】
なお、本実施例に係るデータドライバ１３０においては、図１２に示したように、定電流発生源ＩＲから一定の電流値を有する基準電流Ｉｒｅｆが供給される共通の電流供給線Ｌｓに対して、複数の階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・が並列的に接続された構成を有し、図１４に示したように、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・において、表示データＤ０〜Ｄ３に基づいて、同時並行的に各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・（表示画素）に供給される階調電流Ｉｐｉｘが生成されるので、電流供給線Ｌｓを介して各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・に供給される電流は、定電流発生源ＩＲにより供給される基準電流Ｉｒｅｆそのものではなく、階調電流供給回路の数（すなわち、表示パネル１１０に配設されたデータラインの数に相当する；例えば、ｍ個）に応じて、略均等分割された電流値（Ｉｒｅｆ／ｍ）を有する電流が供給されることになる。
【０１１４】
したがって、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・の階調電流生成部２０１、２０２、２０３、・・・を構成するカレントミラー回路部において設定される基準電流に対する各単位電流の電流値の比率（基準電流トランジスタに対する単位電流トランジスタのチャネル幅の比）を、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に供給される上記電流値（Ｉｒｅｆ／ｍ）を勘案して、例えば、図２に示した回路構成における比率のｍ倍に設定するようにしてもよい。
【０１１５】
また、他の構成として、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に、例えば、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて選択的にオン動作するスイッチ手段を設け、各階調電流生成部２０１、２０２、２０３、・・・において、表示データＤ０〜Ｄ３に基づいて階調電流Ｉｐｉｘが生成される電流生成供給動作の期間のみ、上記定電流発生源ＩＲからの基準電流Ｉｒｅｆをそのまま、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に選択的に供給するようにしてもよい。
【０１１６】
そして、表示パネル１１０（表示画素）における制御動作は、図１５に示すように、表示パネル１１０一画面に所望の画像情報を表示する一走査期間Ｔｓｃを１サイクルとして、該一走査期間Ｔｓｃ内に、特定の走査ラインに接続された表示画素群を選択して、データドライバ１３０から供給される表示データに対応する階調電流Ｉｐｉｘを書き込み、信号電圧として保持する書込動作期間（表示画素の選択期間）Ｔｓｅと、該保持された信号電圧に基づいて、上記表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間（表示画素の非選択期間）Ｔｎｓｅと、を設定（Ｔｓｃ＝Ｔｓｅ＋Ｔｎｓｅ）し、各動作期間において、上述した画素駆動回路ＤＣｘと同等の駆動制御を実行する。ここで、各行ごとに設定される書込動作期間Ｔｓｅは、相互に時間的な重なりが生じないように設定される。また、書込動作期間Ｔｓｅは、少なくとも、上記データドライバ１３０における電流生成供給動作において、各データラインＤＬへ階調電流Ｉｐｉｘを並列的に供給する一定期間を含む期間に設定される。
【０１１７】
すなわち、表示画素への書込動作期間Ｔｓｅにおいては、図１５に示すように、特定の行（ｉ行目）の表示画素に対して、走査ドライバ１２０により走査ラインＳＬａ、ＳＬｂを所定の信号レベルに走査することにより、データドライバ１３０により各データラインＤＬに並列的に供給された階調電流Ｉｐｉｘを電圧成分として一斉に保持する動作を実行し、その後の発光動作期間Ｔｎｓｅにおいては、上記書込動作期間Ｔｓｅに保持された電圧成分に基づく発光駆動電流を有機ＥＬ素子ＯＥＬに継続的に供給することにより、表示データに対応する輝度階調で発光する動作が継続される。
このような一連の駆動制御動作を、図１５に示すように、表示パネル１１０を構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、各表示画素が所定の輝度階調で発光し、所望の画像情報が表示される。
【０１１８】
したがって、本実施形態に係るデータドライバ１３０及び表示装置１００において、各データラインＤＬを介して特定の行の表示画素群に供給される階調電流Ｉｐｉｘが、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・により、単一の定電流発生源ＩＲから共通の電流供給線Ｌｓを介して供給される基準電流Ｉｒｅｆ（または、基準電流Ｉｒｅｆを階調電流供給回路の数で均等分割した電流）に基づいて生成されるので、表示データＤ０〜Ｄ３に応じて各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・に供給される基準電流Ｉｒｅｆの電流値が変動することがなく、電流供給線Ｌｓの充放電動作に起因するデータドライバの動作速度の低下を抑制して、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【０１１９】
また、データドライバ（階調電流供給回路）において、上記基準電流が流れる基準電流トランジスタに対して、カレントミラー回路構成を有する複数の単位電流トランジスタのチャネル幅を、各々所定の比率（例えば、２ｋ倍）になるように設定することにより、基準電流に対して該比率により規定される電流値を有する複数の単位電流を流すことができ、表示データ（複数ビットのデジタル信号）に基づいて、これらを適宜合成することにより、２ｋ段階の電流値を有する階調電流を生成することができるので、表示データに対応した適切な電流値を有するアナログ電流からなる階調電流を、比較的簡易な回路構成により生成することができ、表示画素を適正な輝度階調で発光動作させることができる。
【０１２０】
特に、表示パネルに配設された各データラインに対応して、データドライバに設けられる階調電流供給回路（階調電流生成部）において、表示データの各ビットに応じて単位電流を生成する単位電流トランジスタとして、図１乃至図８に示したように、基本となるトランジスタサイズ（チャネル幅）を有する複数の基本トランジスタをコモンセントロイド形状又はそれに準じたパターンレイアウトとなるように配置するとともに、基本トランジスタ相互を並列に接続した回路構成を適用することにより、トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができる。
【０１２１】
したがって、表示データ（指定階調）に対して（適切な電流値を有する単位電流を生成して）良好な線形性を有する階調電流を生成、供給することができ、表示画素の発光輝度を低階調から高階調まで線形性良く制御することができる。また、階調電流供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、表示画素相互を均一な発光状態で動作させることができ、表示画質の向上を図ることができる。
【０１２２】
なお、本実施形態においては、データドライバ及び表示画素（画素駆動回路）として、電流印加方式に対応した構成を示したが、本発明はこれに限定されるものではなく、図９、図１０に示したような電流生成供給回路を階調電流供給回路に適用して、表示画素側からデータドライバ方向に階調電流を引き込むように供給する電流シンク方式の回路構成を適用することもできる。
【０１２３】
また、本実施形態においては、データドライバとして、各データラインに対して単一の階調電流供給回路のみを設けた構成を示したが、本発明はこれに限定されるものではなく、各データラインごとに２組の階調電流供給回路を設け、一方の階調電流供給回路において表示データを取り込みつつ、他方の階調電流供給回路において階調電流を生成、供給する動作を、交互に繰り返し実行するように構成してもよい。
【０１２４】
【発明の効果】
以上説明したように、本発明に係る電流生成供給回路によれば、負荷に直接接続された電流生成供給回路に、定電流発生源から電流供給線を介して、信号レベルが変動しない一定の基準電流を供給し、複数ビットのデジタル信号に基づいて、負荷を所望の駆動状態で動作させることができる電流値を有する負荷駆動電流を生成することができる構成を有していることにより、電流供給線に供給される電流（基準電流）の変化に伴う電位変動をほとんど生じることがないので、負荷駆動電流の電流値が微少な場合や、負荷への負荷駆動電流の供給時間（あるいは、負荷の駆動時間）が短く設定されている場合であっても、電流供給ラインに付加された寄生容量（配線容量）への充放電動作に起因する電流生成供給回路の動作速度の低下を抑制することができ、電流生成供給回路、又は、該電流生成供給回路を適用した電流駆動装置の動作速度に対する制約を緩和し、負荷をより迅速かつ的確な駆動状態で動作させることができる。
【０１２５】
また、本発明に係る電流生成供給回路においては、上記基準電流が流れる基準電流トランジスタに対して、カレントミラー回路構成を有する複数の単位電流トランジスタの実質的なチャネル幅（基本トランジスタのチャネル幅の合計値；基本トランジスタの数）を、各々所定の比率（例えば、２ｋ倍）になるように設定することにより、基準電流に対して該比率により規定される電流値を有する複数の単位電流を流すことができ、複数ビットのデジタル信号（表示データ）に基づいて、これらを適宜合成することにより、２ｋ段階の電流値を有する負荷駆動電流（階調電流）を生成することができるので、指定階調（デジタル信号）に対応した適切な電流値を有する負荷駆動電流を、比較的簡易な回路構成により生成して、負荷の駆動状態を適正に制御することができる。
【０１２６】
特に、本発明に係る電流生成供給回路においては、少なくとも、カレントミラー回路を構成する各単位電流トランジスタのいずれかが、基本となるトランジスタサイズを有する基本トランジスタが並列に複数接続されて、所望のチャネル幅を有するトランジスタを構成し、かつ、該複数の基本トランジスタを、いわゆる、コモンセントロイド形状又はそれに準じたパターンレイアウトを有するように配置することにより、各基本トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができるので、指定階調（デジタル信号）に対応する適切な電流値を有する負荷駆動電流（単位電流の合成値）を生成、供給することができ、負荷の駆動状態を低階調から高階調まで線形性良く制御することができるとともに、電流生成供給回路を複数備えた電流駆動装置においても、電流生成供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、複数の負荷を均一な駆動状態で動作させることができる。
【図面の簡単な説明】
【図１】本発明に係る電流生成供給回路の第１の実施形態を示す概略構成図である。
【図２】本実施形態に適用される電流生成部の一具体例を示す回路概念図である。
【図３】周知の電界効果型トランジスタの製造プロセスにおける寸法変換差の影響を示す概念図である。
【図４】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第１の実施例を示す概念図である。
【図５】本実施例に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。
【図６】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの第２の実施例を示す回路構成図である。
【図７】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第３の実施例を示す概念図である。
【図８】本実施例に係る電流生成部（カレントミラー回路）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。
【図９】本実施形態に係る電流生成供給回路の第２の実施形態を示す概略構成図である。
【図１０】本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。
【図１１】本発明に係る電流生成供給回路を適用可能な表示装置の一実施形態を示す概略ブロック図である。
【図１２】本実施形態に係る表示装置の要部構成を示す概略構成図である。
【図１３】本実施形態に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。
【図１４】本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートである。
【図１５】本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。
【図１６】従来技術におけるデータドライバの一構成例を示す回路構成図である。
【図１７】従来技術におけるデータドライバの他の構成例を示す回路構成図である。
【符号の説明】
ＩＬＡ、ＩＬＢ ６ 電流生成供給回路
１０ データラッチ部
２０Ａ、２０Ｂ 電流生成部
２１Ａ、２１Ｂ カレントミラー回路部
２２Ａ、２２Ｂ スイッチ回路部
１００ 表示装置
１３０ データドライバ
ＰＸＡ１、ＰＸＡ２、・・ 階調電流供給回路
２０１、２０２、・・ 階調電流生成部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a current generation / supply circuit, and more particularly to a current generation / supply circuit applicable to a load such as an organic EL element whose driving state (light emission luminance) is controlled according to a supplied current (load driving current). About.
[0002]
[Prior art]
In recent years, as monitors and displays for personal computers and video equipment, display devices and display devices that replace cathode ray tubes (CRTs) such as liquid crystal display devices (LCDs) have become remarkably widespread. In particular, liquid crystal display devices are rapidly becoming popular because they can be made thinner and lighter, save space, consume less power, and the like than conventional display devices (CRTs). In addition, relatively small-sized liquid crystal display devices have been widely applied as display devices for mobile phones, digital cameras, personal digital assistants (PDAs), etc., which have become increasingly popular in recent years.
[0003]
As next-generation display devices (displays) following such liquid crystal display devices, organic electroluminescent elements (hereinafter abbreviated as “organic EL elements”) and inorganic electroluminescent elements (hereinafter abbreviated as “inorganic EL elements”). ) Or full-scale commercialization of a light-emitting element type display (display device) having a display panel in which self-luminous optical elements (light-emitting elements) such as light-emitting diodes (LEDs) are arranged in a matrix. Is expected.
[0004]
Such a light emitting element type display (especially, a light emitting element type display to which an active matrix driving method is applied) has a high display response speed, has no viewing angle dependency, and has a high luminance as compared with a liquid crystal display device. -It is possible to achieve high contrast, high definition of display image quality, low power consumption, etc., and because it does not require a backlight unlike liquid crystal display devices, it is extremely advantageous that it can be thinner and lighter. Has features.
[0005]
An example of such a display generally includes a display panel in which display pixels including light-emitting elements are arranged near each intersection of a scan line arranged in a row direction and a data line arranged in a column direction, and an image display. A data driver that generates a gradation current according to a signal (display data) and supplies it to each display pixel via a data line, and sequentially applies a scanning signal at a predetermined timing to select a display pixel in a specific row And a scan driver for setting a state of the display panel, wherein each of the light emitting elements emits light at a predetermined luminance gradation corresponding to display data by the gradation current supplied to each display pixel, and desired image information is displayed on the display panel. Will be displayed. Note that specific examples of the light-emitting element type display will be described in detail in an embodiment of the present invention described later.
[0006]
Here, as a display driving operation in the display, a data driver generates an individual gradation current having a current value corresponding to the display data for a plurality of display pixels (light emitting elements), and the grayscale current is selected by a scanning driver. A current-designated driving method in which the operation of supplying the light-emitting elements to the display pixels of a specific row and causing each light-emitting element to emit light at a predetermined luminance gradation is sequentially repeated for each row of one screen, or a specific method selected by a scanning driver. A driving current having a constant current value is supplied by the data driver to the display pixels of the row at an individual time width (signal width) according to the display data, and each light emitting element emits light at a predetermined luminance gradation. A driving method of a pulse width modulation (PWM) type or the like in which the operation to be performed is sequentially repeated for one screen is known.
[0007]
As a specific configuration of a data driver applied to such a display, for example, as shown in FIG. 16, one end (emitter) of a current path is connected to a power supply terminal TMp and the other end of the current path is A transistor TPr whose side (collector) is connected to the reference current input terminal TMr and one end (emitter) of the current path are commonly connected to the power supply terminal TMp via a common power supply line Lp. A plurality of transistors whose ends (collectors) are connected to the individual output terminals OUT1, OUT2,... OUTm, and whose control terminals (bases) are connected in parallel to the control terminal (base) of the transistor TPr. A constant current drive circuit including a current mirror circuit composed of TP1, TP2,... TPm as a basic configuration can be applied favorably.
[0008]
In such a data driver, drive currents IP1, IP2,... IPm having a constant current value flowing through a plurality of transistors TP1, TP2,. Through the output terminals OUT1, OUT2,..., OUTm (or further via an output circuit not shown) to collectively supply a plurality of display pixels constituting a display panel not shown. The display pixels (light emitting elements) can be operated to emit light. Regarding the data driver (constant current drive circuit) as shown in FIG. 16, for example, Patent Document 1 and the like describe a basic configuration thereof and a configuration in which the variation between output currents is improved.
[0009]
As another configuration of the data driver, for example, as shown in FIG. 17, a current source PI that generates and outputs a current having a current value corresponding to the display data is connected via a common current supply line Li to a current source PI. , LTm, and output circuits DO1, DO2,... DOm provided for each of the latch circuits LT1, LT2,. can do.
[0010]
In such a data driver, the current Idt corresponding to the display data output from the current source PI is supplied to the latch circuits LT1, SL2,..., SLm based on the latch control signals SL1, SL2,. , LTm are sequentially held, and individual output terminals OUT1, OUT2,... OUTm are output from the output circuits DO1, DO2,... DOm based on an output enable signal Sen input at a predetermined timing. , LTm based on the current Idt held in each of the latch circuits LT1, LT2,..., LTm to a plurality of display pixels constituting the display panel. Here, FIG. 17 shows only one set of a configuration including a plurality of latch circuits and output circuits. However, two sets of such configurations are provided, and a period in which current is sequentially held in one of the latch circuit groups is provided. Alternatively, a configuration in which the current held in the other latch circuit group is output may be applied.
[0011]
In the prior art shown in FIGS. 16 and 17, the case where the driving current generated by the data driver is supplied from the data driver side to the display panel (display pixel) side in the flowing direction has been described. As shown in Document 1, there is also known a device that supplies a drive current generated by a data driver from a display panel (display pixel) side to a data driver side in a drawing direction.
[0012]
[Patent Document 1]
JP-A-2002-202823 (page 3, FIG. 2, FIG. 15)
[0013]
[Problems to be solved by the invention]
However, the light emitting element type display as described above has the following problems.
That is, a conventional configuration and driving method in which a driving current corresponding to display data is generated for each display pixel by a data driver and supplied collectively to each display pixel in a specific row via each data line connected to an output terminal. In the control method, the drive current changes in accordance with the display data, and the current is added to a circuit configuration such as a transistor or a latch circuit individually provided in the data driver corresponding to each display pixel (data line). The current supplied from the source via the common current supply line will also vary.
[0014]
In general, since a signal wiring has a parasitic capacitance (wiring capacitance), the operation of supplying a predetermined current through the data line or the current supply line as described above is performed by the signal wiring (data line, current supply line). Is equivalent to charging or discharging the parasitic capacitance existing at the predetermined potential to a predetermined potential. Therefore, when the current supplied via the data line or the current supply line is very small, it takes time to charge / discharge the data line or the current supply line, and it takes time until the potential of the signal line becomes stable. This will take some time.
[0015]
On the other hand, in the operation of the data driver, as the number of data lines (that is, the number of display pixels) increases, the operation period allocated to the current holding operation or the like in each data line becomes shorter, and high-speed operation is required. As described above, since a predetermined time is required for the charging / discharging operation to the data line or the current supply line, there is a problem that the operation speed of the data driver is limited by the speed of the charging / discharging operation. .
That is, as the size of the display panel becomes smaller and the resolution becomes higher (higher resolution), the operation speed of the data driver becomes more restricted as the current value of the drive current supplied via the data line becomes smaller. However, there is a problem that it is difficult to realize a good image display operation.
[0016]
In view of the above-described problems, the present invention provides a small current (load drive current) for a load whose driving state (luminance luminance) is controlled according to a current supplied, such as an organic EL element. Even when supplied and operated at a relatively low gray scale (for example, when light emission is operated at a low luminance gray scale), a load driving current having an appropriate current value according to the driving state of the load is quickly generated. It is an object of the present invention to provide a current generation / supply circuit that can output the current.
[0017]
[Means for Solving the Problems]
The current generation and supply circuit according to claim 1 is a current generation and supply circuit that supplies a current to a load and drives the load, and corresponds to each bit of the digital signal of a plurality of bits based on a reference current supplied from a constant current source. A plurality of unit currents are generated, the unit currents are selectively combined according to each bit value of the digital signal, and a current generating unit that supplies the load as a load driving current to the load is provided. A reference current transistor through which the reference current flows, and a plurality of unit current transistors through which the unit currents flow, and at least one of the unit current transistors has a basic transistor having a basic transistor size in parallel. , And a plurality of such devices are connected.
[0018]
The current generating and supplying circuit according to claim 2, wherein in the current generating means, the reference current transistor and the plurality of unit current transistors form a current mirror circuit. It is characterized by the following.
The current generation and supply circuit according to claim 3 is the current generation and supply circuit according to claim 1 or 2, wherein each of the plurality of basic transistors is arranged in a specific one-dimensional direction, and a current path of each of the basic transistors is It is characterized by being connected in parallel.
The current generation and supply circuit according to claim 4 is the current generation and supply circuit according to claim 1 or 2, wherein the plurality of basic transistors are respectively arranged in a two-dimensional direction, and the current paths of the basic transistors are arranged in parallel. It is characterized by being connected.
[0019]
According to a fifth aspect of the present invention, in the current generation and supply circuit according to the third or fourth aspect, the plurality of basic transistors are arranged at positions symmetrical to each other about a predetermined reference position. It is characterized by.
According to a sixth aspect of the present invention, in the current generation and supply circuit according to any one of the third to fifth aspects, the current generation unit is configured to control a first direction in a specific direction with respect to an arrangement of the plurality of basic transistors. The output wiring of each current path of the plurality of basic transistors is arranged in the area of the plurality of basic transistors, and connected to the input wiring of each current path and each of the control terminals in a second area which does not overlap with the first area. Characterized in that the wiring is provided.
[0020]
A current generation and supply circuit according to a seventh aspect is the current generation and supply circuit according to any one of the first to sixth aspects, wherein the current generation means selectively selects the unit current according to each bit value of the digital signal. A switch circuit unit is provided, and at least a plurality of basic transistors constituting the unit current transistor and the switch circuit unit are wired so as to have uniform resistance components.
The current generation and supply circuit according to claim 8 is the current generation and supply circuit according to claim 5, wherein the current generation unit has a configuration in which the reference current transistor connects the plurality of basic transistors in parallel. It is characterized by being arranged outside the plurality of basic transistors constituting the unit current transistor arranged about a reference position so as to be mutually symmetrical about the reference position.
[0021]
10. The current generation and supply circuit according to claim 9, wherein the current generation unit is configured to output the reference current corresponding to each of the digital signals of a plurality of bits. A plurality of unit currents having different current values are generated by the plurality of unit current transistors with respect to a reference current flowing through the transistor.
According to a tenth aspect of the present invention, in the current generation and supply circuit of the ninth aspect, the plurality of unit current transistors are formed such that the number of the basic transistors connected in parallel is different from each other. It is characterized by having.
[0022]
The current generation and supply circuit according to claim 11, wherein the plurality of unit current transistors each have a total channel width of the basic transistors connected in parallel of 2 k (K = 0, 1, 2, 3,...) Are set at different ratios.
According to a twelfth aspect of the present invention, in the current generation and supply circuit according to any one of the first to eleventh aspects, the current generation unit is configured to pull a signal polarity of the load drive current from the load side. It is characterized in that it is set to flow.
According to a thirteenth aspect of the present invention, in the current generation and supply circuit according to any one of the first to eleventh aspects, the current generation means causes the signal polarity of the load drive current to flow in a direction of flowing into the load. It is characterized by setting as follows.
[0023]
A current generation and supply circuit according to a fourteenth aspect is the current generation and supply circuit according to any one of the first to thirteenth aspects, wherein the current generation means is connected to a plurality of current supply lines connected to the constant current source in parallel. And the load driving currents are supplied individually and concurrently.
According to a fifteenth aspect of the present invention, in the current generation and supply circuit according to any one of the first to fourteenth aspects, the load corresponds to a current value of the load driving current supplied from the current generation means. And a current-driven light-emitting element that emits light at a predetermined luminance gradation.
[0024]
That is, the current generation and supply circuit according to the present invention applies a predetermined load (display pixel), such as an organic EL element or a light emitting diode, that operates in a predetermined drive state (light emission luminance) according to a current value. A current driver for generating and supplying a load driving current (gradation current) having a current value, the current driving device having a current value corresponding to a digital signal (display data) of plural bits for controlling a driving state of a load. A current generation unit (current generation unit) for generating a load drive current and outputting the load drive current to the load, wherein the current generation unit generates a plurality of unit currents corresponding to each bit of the digital signal based on the reference current; A reference current transistor and a plurality of unit current transistors are provided, and at least one of the reference current transistor and each unit current transistor has a basic transistor size (channel). A plurality of basic transistors having a width), as well as arranged in mutually the symmetrical position around a predetermined reference position, has a configuration connected in parallel to each other.
[0025]
Here, the reference current transistor and the plurality of unit current transistors constitute, for example, a current mirror circuit, and a plurality of unit current transistors constituting the current mirror circuit portion have different channel widths from the reference current transistor. (For example, 2 k ), The plurality of unit currents can be set to have different current values, and the unit current flowing through each unit current transistor can be set in accordance with the digital signal. And selectively combining (summing the current values), a load driving current having a predetermined number of gradations can be generated.
[0026]
This allows a plurality of unit currents having different current values to uniquely flow through each unit current transistor by merely flowing a constant reference current to the reference current transistor of the current mirror circuit unit. Since the signal level supplied to the current generation / supply circuit does not fluctuate, even if the load driving current is very small, the signal is added to the current supply line connected to the current generation / supply circuit. The influence of the signal delay caused by the charge / discharge operation on the parasitic capacitance can be eliminated, and the operation speed of the current generation / supply circuit or the current drive device including the current generation / supply circuit can be improved.
[0027]
Further, in the current generating section according to the present invention, at least one of the reference current transistor and the plurality of unit current transistors constituting the current mirror circuit section is replaced with a plurality of field effect transistors (basic transistors) having a basic channel width. ) Are connected in parallel, so that the influence of the dimensional conversion difference generated in the manufacturing process of the field effect transistor can be reduced by the substantial channel width of the unit current transistor (total of the channel widths of the plurality of unit transistors). Irrespective of this, it can be made substantially uniform.
[0028]
Further, since the plurality of field-effect transistors (basic transistors) are arranged in a common centroid shape arranged at a position symmetrical with respect to a reference position or at a position similar thereto, the field-effect transistor Processing variations occurring in the manufacturing process of the present invention can be almost offset. As a result, it is possible to ensure good linearity of the current value (combined value of unit current) of the load drive current with respect to the digital signal (specified gradation), and to operate the load in an appropriate drive state according to the digital signal. be able to.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a current generation and supply circuit according to the present invention will be described in detail with reference to embodiments.
<First Embodiment of Current Generation and Supply Circuit>
First, a current generation and supply circuit according to the present invention will be described with reference to the drawings.
FIG. 1 is a schematic configuration diagram showing a first embodiment of a current generation and supply circuit according to the present invention.
[0030]
As shown in FIG. 1A, the current generation and supply circuit ILA according to the present embodiment includes a digital signal d0 of a plurality of bits (in the present embodiment, a 4-bit case) for designating a current value. Data latch unit 10 including latch circuits LC0, LC1, LC2, LC3 (LC0-LC3) for individually taking in and holding (latching) d1, d2, d3 (d0-d3), and supply from constant current source IR And a reference current Iref having a given current value, and an output signal (inverted output signal) d10 output from the data latch unit 10 (each of the latch circuits LC0 to LC3). * , D11 * , D12 * , D13 * (D10 * ~ D13 * Hereinafter, in the present specification, the symbol indicating the inversion polarity is referred to as “ * ". 1 (a) and 1 (b), a current generation unit that generates a load driving current ID having a current value of a predetermined ratio with respect to a reference current Iref and outputs the load driving current ID to a load LD (not shown). 20A. Here, in the present embodiment, the constant current generation source IR is connected to a low-potential power supply (for example, ground potential) Vgnd so as to extract the reference current Iref from the current generation unit 20A via the current supply line Ls. I have.
[0031]
The configuration of the data latch unit 10 shown in FIG. 1A is indicated by a circuit symbol as shown in FIG. 1B for convenience in this specification. In FIG. 1B, IN0 to IN3 indicate the input contacts IN of the latch circuits LC0 to LC3 shown in FIG. 1A, respectively, and OT0 to OT3 indicate the non-contact of the latch circuits LC0 to LC3, respectively. Inverted output contact OT indicates OT0 * ~ OT3 * Are the inverted output contacts OT of the latch circuits LC0 to LC3, respectively. * Is shown.
[0032]
Hereinafter, each of the above configurations will be specifically described.
(Data latch unit 10)
As shown in FIG. 1, the data latch unit 10 has a configuration in which the number of latch circuits LC0 to LC3 corresponding to the number of bits (4 bits) of the digital signals d0 to d3 is provided in parallel, and is not shown. Timing control signal (non-inverted clock signal) CLK, (inverted clock signal) CLK output from timing generator, shift register, etc. * , The digital signals d0 to d3, which are individually supplied, are simultaneously taken in, and an operation of outputting and holding a signal level based on the digital signals d0 to d3 (signal holding operation) is executed.
[0033]
(Current generator 20A)
FIG. 2 is a circuit conceptual diagram showing a specific example of the current generator applied to the present embodiment.
As shown in FIG. 2, the current generating unit 20A includes a current mirror circuit unit 21A that generates a plurality of unit currents Isa, Isb, Isc, and Isd each having a different current value with respect to the reference current Iref. Of the plurality of unit currents Isa to Isd, the output signal d10 output from each of the latch circuits LC0 to LC3 of the data latch unit 10 described above. * ~ D13 * (The inverted output terminal OT shown in FIG. * And a switch circuit section 22A for selecting an arbitrary unit current based on the signal level of the switch.
[0034]
Specifically, the current mirror circuit section 21A applied to the current generation section 20A is connected to the current input contact INi to which the reference current Iref is supplied (pulled out) via the current supply line Ls and the high potential power supply + V. A current path (source-drain terminal) is connected between the power supply contact (hereinafter referred to as “high potential power supply + V”), a control terminal (gate terminal) is connected to the contact Nga, and a predetermined channel is connected. A reference current transistor TP11 composed of a p-channel field-effect transistor having a width (hereinafter abbreviated as “p-channel transistor”), and between each contact point Na, Nb, Nc, Nd and the high potential power supply + V. , Each of which has a current path connected in parallel, each control terminal commonly connected to a contact Nga, and a p-channel transistor having a predetermined channel width. Ranaru unit current transistors TP12, TP13, has a TP14, TP15, a configuration with a. Here, the contact Nga is directly connected to the current input contact INi, and is also connected to the high potential power supply + V via the capacitor Ca.
[0035]
In FIG. 2, the size relationship between the transistor sizes of the respective field-effect transistors constituting the current mirror circuit portion 21A is conveniently and conceptually shown by changing the width of the circuit symbol of the transistor. The specific configuration of each field-effect transistor forming the reference current transistor and the unit current transistor will be described later in detail.
[0036]
The switch circuit unit 22A applied to the current generation unit 20A has a current path connected between the current output contact OUTi to which the load is connected and the above-mentioned contacts Na, Nb, Nc, Nd, and a control terminal. Output signals d10 individually output from the latch circuits LC0 to LC3. * ~ D13 * , And switch transistors TP16, TP17, TP18, TP19 composed of a plurality (four) of p-channel transistors to which are applied in parallel.
[0037]
In the current generation unit 20A having such a configuration, in particular, the unit currents Isa to Isd flowing through the unit current transistors TP12 to TP15 forming the current mirror circuit unit 21A are different from the reference current Iref flowing through the reference current transistor TP11. Are set so as to have different predetermined current values.
Specifically, the transistor sizes of the unit current transistors TP12 to TP15 are different from each other, for example, the channel widths of the field effect transistors constituting the unit current transistors TP12 to TP15 when the channel length is constant. Are formed such that the ratio of W12: W13: W14: W15 = 1: 2: 4: 8. Here, W12 indicates the channel width of the unit current transistor TP12, W13 indicates the channel width of the unit current transistor TP13, W14 indicates the channel width of the unit current transistor TP14, and W15 indicates the channel width of the unit current transistor TP15. Indicates the channel width.
[0038]
As a result, the current values of the unit currents Isa to Isd flowing through the unit current transistors TP12 to TP15 are respectively Isa = (W12 / W11) × Iref, Isb = (W13 / W11), where the channel width of the reference current transistor TP11 is W11. W11) × Iref, Isc = (W14 / W11) × Iref, Isd = (W15 / W11) × Iref That is, each channel width of the unit current transistors TP12 to TP15 is set to 2 k (K = 0, 1, 2, 3,...; 2 k = 1, 2, 4, 8,...) So that the current value between the unit currents is 2 k Can be set to the ratio defined by
[0039]
From the unit currents Isa to Isd having the current values set as described above, as described later, digital signals d0 to d3 of a plurality of bits (that is, output signals d10 to d10 from the data latch unit 10). * ~ D13 * ), By selecting and combining arbitrary unit currents, k A load driving current ID having a stepped current value is generated. Therefore, as shown in FIG. 1 and FIG. 2, when the 4-bit digital signals d0 to d3 are applied, two digital signals d0 to d3 are set according to the on-states of the switch transistors TP16 to TP19 connected to the unit current transistors TP12 to TP15. 4 = A load drive current ID having different current values in 16 stages (gradations) is generated.
[0040]
In the current generation unit 20A having such a configuration, the output signal d10 output from the latch circuits LC0 to LC3 is used. * ~ D13 * In accordance with the signal level of the switch circuit section 22A, a specific switch transistor is turned on (in addition to the case where at least one of the switch transistors TP16 to TP19 is turned on), all the switch transistors TP16 to TP19 are turned on. In this case, the reference current transistor TP11 is supplied to the unit current transistor (a combination of at least one of TP12 to TP15) of the current mirror circuit unit 22A connected to the switch transistor that has been turned on. A predetermined ratio (a × 2) to the current Iref k (A is a constant defined by the channel width W11 of the reference current transistor TP11), and the unit currents Isa to Isd having a current value flow as described above. A load driving current ID having a current value of: a unit current transistor (any of TP12 to TP15) connected to a switch transistor (any of TP16 to TP19) in an on state from a high potential power supply + V and a current output contact It flows in a load direction (not shown) via OUTi.
[0041]
Thereby, in the current generation and supply circuit ILA according to the present embodiment, the timing control signals CLK and CLK * At the timing defined by the formula (1), a load driving current ID composed of an analog current having a predetermined current value is generated by the current generation unit 22A in accordance with the multi-bit digital signals d0 to d3 input to the data latch unit 21A. (In the present embodiment, as described above, the load drive current flows in the load direction from the current generation / supply circuit side).
[0042]
In the present embodiment, a configuration in which a load drive current is supplied from the current generation and supply circuit side to a load connected to the current generation and supply circuit (each drive current supply circuit unit) (hereinafter, for convenience) In the present invention, the configuration is such that a load driving current is drawn from the load side in the direction of the current generation and supply circuit (hereinafter, for convenience, referred to as the “current sink method”). Described). A current generation and supply circuit compatible with the current sink method will be described briefly later.
[0043]
Here, the configuration of the current generating unit (current mirror circuit unit) according to the present embodiment and the layout (arrangement) method of the circuit pattern will be described in detail.
FIG. 3 is a conceptual diagram showing the influence of a dimensional conversion difference in a manufacturing process of a well-known field-effect transistor.
As described above, in the current mirror circuit unit according to the present embodiment, based on a digital signal of a plurality of bits, the unit currents Isa to Isd having current values different from each other with respect to the reference current Iref are selectively provided. And a load driving current is generated. The current ratio (or the current value of the unit current) is defined by the channel width of the field-effect transistor forming the reference current transistor and the unit current transistor, as described above.
[0044]
Here, when a relationship (dimension conversion difference) between a design dimension and a finished dimension in a manufacturing process of a well-known field-effect transistor (thin film transistor) is verified, generally, in an integrated circuit manufacturing process, a side etching amount in an etching step or the like is reduced. It is known that a finished dimension is deviated to some extent from a design dimension due to a dimension shift based on a mask misalignment or the like. For example, as shown in FIG. 3A, when the design dimension of the channel width of a field-effect transistor (here, a p-channel transistor is shown for convenience) is W1 = a, the field-effect transistor is shifted by a dimension shift. When a shift occurs by -Δa at both ends in the channel width direction of the transistor, a dimensional conversion difference of 2 × Δa occurs as a whole, and the finished dimension becomes W1 = a−2Δa. Since this dimensional conversion difference is very small compared to the transistor size, it has a feature that it is extremely difficult to correct it by a design method.
[0045]
Further, when the same process is used, the dimensional conversion difference has a substantially constant value regardless of the transistor size (channel width). Therefore, for example, as shown in FIG. Even when the dimension is W2 = 2a, a dimensional conversion difference of −2Δa occurs as in the case described above, and the finished dimension becomes W2 = 2a−2Δa. Therefore, if the channel width of the field effect transistor is different, the degree of the influence of the dimensional conversion difference is different, and the smaller the channel width, the greater the effect of the dimensional conversion difference. In the mirror circuit section, the load driving current having a smaller current value deviates in characteristics from the original driving state (that is, the linearity of the driving state is impaired when the load is operated in a driving state with a lower gradation). There was a possibility.
[0046]
Furthermore, in the integrated circuit manufacturing process, even within the same wafer or substrate, processing variations due to non-uniform conditions such as film thickness and film characteristics, alignment accuracy, and temperature and fluid density in the manufacturing process. Is known to occur. For this reason, even if the field-effect transistors have the same transistor size, the element characteristics vary depending on the arrangement position on the substrate, and such a field-effect transistor is connected to a current generation / supply circuit (current mirror circuit section). ), The linearity of the driving state of the load is impaired, and a current driving device including a plurality of such current generation and supply circuits (for example, applied to a display device as described later). Circuit driver), there is a possibility that the circuit characteristics (current output characteristics) between the current generation and supply circuits are also non-uniform.
[0047]
Therefore, in the present invention, in order to suppress the influence of the dimensional conversion difference and the processing variation as described above, a field effect transistor (a reference current transistor and a unit current transistor) constituting a current generation and supply circuit (current mirror circuit) A field effect transistor having a minimum transistor size (channel width) as a basic transistor, a plurality of the basic transistors are connected in parallel to form a field effect transistor having a desired channel width, and It has a configuration in which the plurality of basic transistors are arranged so as to have a so-called common centroid shape or a pattern layout similar thereto.
[0048]
That is, for example, as shown in FIG. 3A, a field-effect transistor having a channel width W1 = a is set as a basic transistor (basic transistor) having a minimum dimension, and is shown in FIG. As described above, by connecting a plurality (two in this case) of the basic transistors in parallel, a field effect type transistor having a channel width a plurality of times (W2 = 2a) as in the case shown in FIG. Construct a transistor. According to this, since the channel width of each basic transistor is always constant at W1 = a, even when a plurality of these are connected in parallel, the dimensional conversion difference generated in each basic transistor is always constant at 2Δa. .
[0049]
Therefore, the channel width in this case is a multiple of that in the case shown in FIG. 3A (that is, W3 = 2 × (a−2Δa) = 2 × W), and the channel width of the field-effect transistor is different. However, since the influence of the size conversion difference is constant, the relationship between the current value of the load drive current and the designated gradation shows good linearity. Here, FIG. 3 (c) shows a case where the channel width is set to be twice as large as the basic transistor, but as described above, two or more 2k (= 2, 4, 8,...) When the channel width is doubled, two, four, eight,... The above-described basic transistors are connected in parallel.
[0050]
It is known that the processing variation generally has a specific tendency (one-dimensional gradient distribution). As a method of suppressing the influence of the processing variation on the element characteristics, a common centroid is used. The shape is known. In other words, the one-dimensional inclination of the above-mentioned processing variation is caused between the elements arranged at positions symmetric (line symmetry, point symmetry) with respect to a specific reference point (the element design size and the element arrangement direction are the same). Depending on the distribution, various parameters and characteristics can be considered to change symmetrically with respect to the reference point (when the characteristic P is obtained at the reference point, the characteristic P + ΔP is obtained with one element and the other element is obtained). In this case, a characteristic P-ΔP is obtained.) By connecting these elements in parallel, a one-dimensional variation distribution can be canceled (cancelled). Such a pattern layout method is called a common centroid shape, and is applied to, for example, formation of a differential pair and a capacitor of a differential amplifier circuit.
[0051]
(First Embodiment of Pattern Layout Method)
FIG. 4 is a conceptual diagram illustrating a first example of a layout method of a basic transistor included in a current generating unit (current mirror circuit unit) according to the present embodiment, and FIG. 5 is a conceptual diagram illustrating a current generating method according to the present embodiment. FIG. 3 is a circuit configuration diagram showing an example of an arrangement and connection patterns of basic transistors constituting a unit (current mirror circuit unit). Here, as described above (see FIG. 2), the digital signal d0 (or its inverted output signal d10) captured and held by the data latch unit 10 is held. * ), The unit current transistor TP12 that generates the unit current Isa selectively controlled is set as a basic transistor (basic transistor) having the minimum size, and the current values of the other unit currents Isb, Isc, and Isd are each unit current Isa 2 (= 2 1 ) Times, 4 (= 2 2 ) Times, 8 (= 2 3 The unit current transistors TP13, TP14, and TP15 have a configuration in which two, four, and eight of the basic transistors are connected in parallel so as to increase the number by two.
[0052]
In the layout method of the current mirror circuit unit according to the present embodiment, first, as shown in FIG. 4A, a basic transistor ("," in FIG. 4) constituting the unit current transistor TP12 corresponding to the digital signal d0 of the 0th bit. 0 "; hereinafter, referred to as a" transistor "0"") at a predetermined reference position, and corresponding to the first bit digital signal d1 on both sides (left and right sides in the drawing) of the transistor" 0 ". Two basic transistors (described as “1” in the figure; hereinafter, referred to as “transistor“ 1 ””) constituting the unit current transistor TP13 are disposed.
[0053]
Next, as shown in FIG. 4B, the digital signal d2 of the second bit is provided at a position sandwiching the transistors “0” and “1” (on both sides of the transistors “0” and “1”). Four basic transistors (described as “2” in the figure; hereinafter, described as “transistor“ 2 ””) constituting the unit current transistor TP14 are arranged, and further, as shown in FIG. A unit current transistor TP15 corresponding to the digital signal d3 of the third bit is provided at a position sandwiching the transistors “0”, “1”, and “2” (on both sides of the transistors “0”, “1”, and “2”). Are arranged (referred to as “3” in the figure; hereinafter, referred to as “transistor“ 3 ”)”.
[0054]
In the configuration shown in FIG. 1 and FIG. 2, since the digital signals d0 to d3 of 4 bits (0th bit to 3rd bit) are used as input signals, the transistor arrangement as shown in FIG. However, when the number of bits of the digital signal is larger, the operation of arranging the basic transistor corresponding to the higher-order bit is repeated according to the pattern layout method.
[0055]
Next, as shown in FIG. 4D, a predetermined number of basic transistors (see FIG. 4) constituting the reference current transistor TP11 are provided on both outer sides of the sequentially arranged basic transistor group (basic transistor group constituting the unit current transistor). , "Ref"; hereinafter, referred to as "transistor" ref ""). Here, the arrangement of the transistor “ref” is shown in FIG. 4D as a configuration in which a plurality of basic transistors are continuously arranged, but the present invention is not limited to this and is described above. Any position may be used as long as the position is symmetrical with respect to the transistor “0” disposed at the reference position.
Therefore, by such a pattern layout method, the basic transistors (transistors “0” to “3”, “ref”) constituting the current mirror circuit unit 21A of the current generation and supply circuit shown in FIGS. One-dimensional layout can be performed based on the common centroid shape.
[0056]
The connection patterns of the transistors “0” to “3” and “ref” arranged in this way correspond to the configuration of the current generation unit 20A shown in FIG. 2, and as shown in FIG. The source terminals of the transistors “0” to “3” (corresponding to the unit current transistors TP12 to TP15 described above) are commonly connected to the high potential power supply + V, and the gate terminals are commonly connected to the contact point Nga. .
[0057]
The drain terminal of the transistor “0” is connected to a current output contact OUTi (a load not shown) via a contact Na and a switch SW0 (corresponding to each switch transistor TP16 described above), and the two transistors “0” are connected. Each drain terminal of 1 "is connected to a current output contact OUTi via a common contact Nb and a switch SW1 (corresponding to each switch transistor TP17 described above), and each drain terminal of four transistors" 2 "is It is connected to the current output contact OUTi via a common contact Nc and a switch SW2 (corresponding to each switch transistor TP18 described above), and each drain terminal of the eight transistors "3" has a common contact Nd and a switch SW3 ( Current output contacts via the above-described switch transistors TP19). It is connected to UTi.
[0058]
That is, each of the transistors “0” to “3” constituting each of the unit current transistors TP12 to TP15 has a configuration in which a current path is connected in parallel between the contacts Na to Nd and the high potential power supply + V. are doing. In FIG. 5, small black dots shown in the middle of the wiring represent connection points between the wirings, and thick black circles represent connection points between the wirings and represent contact holes for connection to other wiring layers. ing.
[0059]
Further, the source terminal of each transistor "ref" constituting the reference current transistor TP11 is commonly connected to the high potential power supply + V, and the gate terminal is connected to the drain terminal and the current input contact INi via the common contact Nga. . Further, a capacitor Ca is connected between the contact Nga and the high potential power supply + V. That is, each of the plurality of transistors “ref” constituting the reference current transistor TP11 has a configuration in which a current path is connected in parallel between the current input contact INi and the high potential power supply + V.
[0060]
As a result, the substantial channel width of the field-effect transistors constituting each of the unit current transistors TP12 to TP15 is twice as large as the unit current transistor TP12 as in the case shown in FIG. The channel width of the reference current transistor TP11 is formed to have a predetermined ratio based on the unit current transistor TP12. The current values of the unit currents Isa to Isd are defined.
[0061]
In addition, the following characteristic wiring method is applied to the connection pattern of the basic transistor in the current generation unit according to the present embodiment.
That is, the first feature is that, in the connection pattern shown in FIG. 5, regions where the drain wiring and the source wiring and the gate wiring of each of the transistors “0” to “3” are separated from each other (in FIG. By arranging the upper and lower regions so as not to overlap each other), the output wiring (drain wiring) is wired so as not to intersect with the gate wiring, and the wiring from each of the transistors “0” to “3” is The output current (i.e., corresponding to the unit current and further related to the load driving current that is a combined current) is not affected by the gate voltage having a large potential fluctuation.
[0062]
The second characteristic is that the output wirings (drain wirings) of the transistors “0” to “3” necessarily cross each other as shown in FIG. The connection between the output wirings for each 3 ″ is performed in a wiring layer (for example, a wiring layer in which a gate wiring is formed via a contact hole) different from a layer in which the output wiring is formed (output wiring layer), and a contact is formed. The connection between Na to Nd and each of the switches SW0 to SW3 is made again in the output wiring layer via the contact hole.
[0063]
Here, in order to equalize the number of contact holes between each of the transistors “0” to “3” and the switches SW0 to SW3 (that is, a resistance value added by interposing the contact holes; contact resistance). In addition, even between the transistor "0" and the switch SW0, which does not need to be shifted to another wiring layer, the shift to the wiring layer for interconnecting the output wirings of the other transistors "1" to "3" is made. Thus, the connection pattern (wiring path) is set so as to pass through the contact hole twice. As a result, it is possible to suppress variations in output current due to non-uniform contact resistance.
[0064]
As described above, in the current generation and supply circuit according to the present embodiment, each field-effect transistor constituting the current mirror circuit) is connected to a plurality of basic transistors having a basic transistor size in parallel, whereby a desired By configuring a field-effect transistor having a channel width of, and arranging the plurality of basic transistors so as to have a so-called common centroid shape, a dimensional conversion difference generated in a manufacturing process of the field-effect transistor can be made uniform. In addition, it is possible to cancel out the processing variation and suppress the influence thereof, so that it is possible to generate and supply a load driving current having an appropriate current value corresponding to a designated gradation (digital signal of plural bits). If the driving state of the load can be controlled with good linearity from low gradation to high gradation, In particular, even in a current driver having a plurality of current generation and supply circuits, it is possible to suppress variations in circuit characteristics (current output characteristics) between the current generation and supply circuits and operate a plurality of loads in a uniform driving state. Can be.
[0065]
(Second embodiment of pattern layout method)
FIG. 6 is a circuit configuration diagram showing a second example of the arrangement and connection patterns of the basic transistors constituting the current generation unit (current mirror circuit unit) according to the present embodiment. Here, the same components as those in the above-described embodiment are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
[0066]
As shown in FIG. 6A, the arrangement of the basic transistors constituting the current generation unit according to the present embodiment is similar to that of the first embodiment described above, except that the transistors corresponding to the 0-bit digital signal d0 are “transistors”. 0 "is arranged at the reference position, one transistor" 1 "corresponding to the digital signal d1 of the first bit is arranged one by one on both sides of the transistor" 0 ", and the second bit is arranged on both sides thereof. And two transistors “2” corresponding to the third-bit digital signal d3 are arranged on both sides of the two transistors “2” corresponding to the digital signal d2.
Then, a predetermined number of transistors “ref” constituting the reference current transistor are arranged on both sides of the basic transistor group sequentially arranged as described above, each half.
[0067]
Therefore, according to such a pattern layout method, each basic transistor (transistors “0” to “3”, “ref”) constituting the current mirror circuit unit 21A of the current generation and supply circuit shown in FIGS. It can be arranged at least at a position symmetrical with respect to the reference position, and can be one-dimensionally laid out with a pattern layout according to a common centroid shape.
[0068]
As shown in FIG. 6B, in the connection patterns of the transistors “0” to “3” and “ref” arranged in this manner, as in the above-described embodiment (see FIG. 5), Each of the transistors “0” to “3” constituting the unit current transistors TP12 to TP15 has a configuration in which a current path is connected in parallel between the contacts Na to Nd and the high potential power supply + V. Therefore, similarly to the above-described embodiment, it is possible to control the current value of the load drive current corresponding to the designated gradation with good linearity while making the dimensional conversion difference uniform and canceling the processing variation.
[0069]
Further, according to the connection pattern shown in FIG. 6B, the intersection between the output wirings (drain wirings) of the transistors “0” to “3” is significantly reduced as compared with the connection pattern shown in FIG. Therefore, the number of contact holes for connecting the output wirings to each other in a wiring layer different from the output wiring layer can be reduced (in contrast to the 19 locations shown in the connection pattern shown in FIG. 5). In the connection pattern shown in FIG. 6, the manufacturing yield (the yield in the processing process) can be improved.
[0070]
(Third Embodiment of Pattern Layout Method)
FIG. 7 is a conceptual diagram illustrating a third example of the layout method of the basic transistors included in the current generating unit (current mirror circuit unit) according to the present embodiment. FIG. FIG. 3 is a circuit configuration diagram showing an example of an arrangement and connection patterns of basic transistors constituting a unit (current mirror circuit). Here, the same components as those in the above-described embodiment are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
[0071]
In the above-described first and second embodiments, the field-effect transistors (basic transistors constituting the reference current transistor and the unit current transistor) constituting the current mirror circuit section of the current generating section are arranged around the reference position. Although a configuration in which the basic transistors are one-dimensionally arranged at a line-symmetric position has been described, the present embodiment has a configuration in which the basic transistors are two-dimensionally disposed at a point-symmetrical position with respect to a reference position as a center. are doing.
[0072]
In the layout method of the current mirror circuit unit according to the present embodiment, first, as shown in FIG. 7A, the transistor “0” constituting the unit current transistor TP12 is arranged at a predetermined reference position, and the transistor “0” The two transistors “1” forming the unit current transistor TP13 are arranged in an outer peripheral region (hereinafter referred to as “arrangement region” for convenience) R1 adjacent to the reference position (transistor “0”). They are arranged so as to have a point-symmetric relationship with each other.
[0073]
Next, as shown in FIG. 7B, four transistors “2” constituting the unit current transistor TP14 are placed in a region (arrangement region) R2 adjacent to the peripheral region R1 where the transistor “1” is arranged. Are arranged so as to have a point-symmetric relationship with respect to the reference position. Further, as shown in FIG. 7C, a unit current transistor is disposed in a region (arrangement region) R3 adjacent to the peripheral region R2. The eight transistors “3” forming TP15 are arranged so as to have a point-symmetric relationship with respect to the reference position.
[0074]
In the configuration shown in FIGS. 1 and 2, since 4-bit (0th bit to 3rd bit) digital signals d0 to d3 are used as input signals, as shown in FIG. The transistors “1”, “2”, and “3” are arranged concentrically around the position. Therefore, when the number of bits of the digital signal is larger, the operation of arranging the basic transistor corresponding to the higher-order bit in the arrangement area set further on the outer peripheral side is repeated based on the pattern layout method.
[0075]
Next, as shown in FIG. 7D, a predetermined number of the reference current transistors TP11 constituting the reference current transistor TP11 are disposed in the arrangement region Rr further around the basic transistor group (the basic transistor group constituting the unit current transistor) which is sequentially arranged. The transistors “ref” are arranged so as to be point-symmetric with respect to the reference position.
Therefore, by such a pattern layout method, the basic transistors (transistors “0” to “3”, “ref”) constituting the current mirror circuit unit 21A of the current generation and supply circuit shown in FIGS. A two-dimensional layout can be performed based on a common centroid shape. Here, “1”, “2”, and “3” formed when the transistors “1”, “2”, “3”, and “ref” are arranged in the arrangement regions R1, R2, R3, and Rr. Regions R1a and R1b, R2a and R2b, R3a and R3b, Rra and Rrb where "ref" is not arranged are set as wiring regions.
[0076]
Then, in the connection pattern of the transistors “0” to “3” and “ref” arranged as described above, as shown in FIG. 8, the transistors “0” to “0” constituting each of the unit current transistors TP12 to TP15. 3 "has a configuration in which current paths are connected in parallel between the contacts Na to Nd and the high potential power supply + V, so that the dimensional conversion difference is uniform as in the above-described embodiments. In addition, it is possible to control the current value of the load drive current corresponding to the designated gradation with good linearity while canceling the processing variation.
[0077]
According to the layout methods and the connection patterns shown in FIGS. 7 and 8, since the basic transistors constituting the current generating unit (current mirror circuit unit) are two-dimensionally arranged, the gradation is specified. Even when the number of bits of the digital signal increases, the phenomenon that the dimension in a specific direction (one-dimensional direction) becomes longer than that in the layout methods shown in the first and second embodiments is suppressed. And the degree of freedom in layout design can be improved.
[0078]
Furthermore, since the output wirings (drain wirings) do not cross each other as shown in each of the above-described embodiments, there is no need to transfer to another wiring layer via a contact hole, thereby improving the manufacturing yield. In addition to this, it is possible to generate a load drive current (output current) having an appropriate current value for the designated gray scale without the output current being affected by the contact resistance.
[0079]
In this embodiment, the case where a region having a hollow rectangular shape (rectangular donut shape) is applied as an arrangement region where the basic transistor is arranged has been described, but the present invention is not limited to this. Alternatively, the transistor may have a region shape in which the basic transistors can be arranged point-symmetrically with respect to the reference position, for example, a hollow polygonal shape, a hollow circular shape, or the like.
[0080]
Although only a method of arranging a plurality of basic transistors constituting a specific unit current transistor in a specific (identical) arrangement region centered on the reference position has been described, the present invention is not limited to this. Instead, only a part of the basic transistors may be arranged in the arrangement area on the inner peripheral side while maintaining the connection relation between the basic transistors and maintaining the above-mentioned point-symmetric arrangement relation. According to this, the basic transistor can be arranged in a region where the basic transistor is not arranged as shown in FIG. 7, and the utilization efficiency of the substrate area can be improved.
Further, in each of the above-described embodiments, the current generation and supply circuit (current generation unit) configured by using a p-channel transistor has been described in detail. It goes without saying that the same concept is applied to FIGS. 9 and 10).
[0081]
<Second Embodiment of Current Generation and Supply Circuit>
Next, a second embodiment of the current generation and supply circuit according to the present invention will be described with reference to the drawings. In the present embodiment, a description will be given of a current generation / supply circuit corresponding to a current sink method in which a load driving current is drawn from the load side toward the current generation / supply circuit.
FIG. 9 is a schematic configuration diagram illustrating a second embodiment of the current generation and supply circuit according to the present embodiment. FIG. 10 is a diagram illustrating another example of the current generation unit applied to the current generation and supply circuit according to the present embodiment. FIG. 3 is a circuit configuration diagram showing a specific example. Here, the same components as those in the above-described embodiment are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
[0082]
As shown in FIG. 9, the current generation and supply circuit ILB according to the present embodiment includes a data latch unit 10 and a current generation unit 20B, and supplies a current to the current generation unit 20B, as in the above-described embodiment. The constant current generation source IR connected via the line Ls is connected to the high potential power supply + V so that the reference current Iref flows from the constant current generation source IR side toward the current generation unit 20B.
The data latch unit 10 has the same configuration as that of the above-described embodiment (see FIG. 1), and outputs signals d10 to d10 of the latch circuits LC0 to LC3 individually provided corresponding to the plurality of digital signals d0 to d3. d13 (the signal level of the non-inverting output terminal OT) is connected so as to be output to the current generator 20B.
[0083]
As shown in FIG. 10, the current generating unit 20B according to the present embodiment includes a current mirror circuit unit 21B having substantially the same circuit configuration as the above-described embodiment (see FIG. 2), a switch circuit unit 22B, Arbitrarily select a plurality of unit currents Ish, Isi, Isj, Isk having a current value of a predetermined ratio with respect to the reference current Iref based on output signals d10 to d13 from the latch circuits LC0 to LC3, It is configured to supply a load drive current ID generated by synthesis to a load.
[0084]
Specifically, all the transistors TN11 to TN15 and TN16 to TN19 constituting the current mirror circuit section 21B and the switch circuit section 22B are n-channel transistors, and the reference current transistor TN11 has a current path connected to the current input contact INi. The control terminal is connected to the low potential power supply Vgnd, and the control terminal is connected to a contact Ngb connected to the current input contact INi. A capacitor Cb is connected between the contact Ngb and the low potential power supply Vgnd. The unit current transistors TN12 to TN15 each have a current path connected between the contacts Nh, Ni, Nj, Nk and the low-potential power supply Vgnd, and a control terminal commonly connected to the contact Ngb. The switching transistors TN16 to TN19 have their current paths connected between the contacts Nh, Ni, Nj, Nk and the current output contact OUTi, respectively, and have their control terminals output from the latch circuits LC0 to LC3. The output signals d10 to d13 are applied in parallel.
[0085]
Here, also in the present embodiment, the transistor sizes of the unit current transistors TN12 to TN15 constituting the current mirror circuit unit 21B (that is, the channel width when the channel length is constant) are determined with reference to the reference current transistor TN11. The unit currents Ish to Isk formed to have a predetermined ratio and flowing in the current paths of the unit current transistors TN12 to TN15 are set so as to have different current values from the reference current Iref at predetermined ratios. ing.
[0086]
Thus, in the current generation and supply circuit 20B according to the present embodiment as well, the specific level of the switch circuit unit 22B is determined according to the signal levels of the output signals d10 to d13 output from the data latch unit 10 (latch circuits LC0 to LC3). The transistors TN16 to TN19 are turned on, and unit currents Ish to Isk having a current value that is a predetermined ratio times the reference current Iref flow through the unit current transistors TN12 to TN15, and the combined current flows through the current output contact OUTi. The load driving current ID is supplied to a load (not shown) via the load (in the present embodiment, the load driving current flows from the load side toward the current generation and supply circuit).
[0087]
Therefore, in the current generation and supply circuits ILA and ILB shown in the first and second embodiments described above, the current generation and supply circuit directly connected to the load is supplied from the constant current generation source IR via the current supply line Ls. A constant reference current Iref whose signal level does not fluctuate is supplied, and a plurality of bits of digital signals d0 to d3 (output signals d10 to d13, d10 of the data latch unit 10) are supplied. * ~ D13 * ), A load driving current ID having a current value capable of operating the load in a desired driving state can be generated, so that the current supplied to the current supply line Ls ( Since there is almost no change in potential due to a change in the reference current), the load driving current supply time to the load (or the load driving time) is set to be short when the current value of the load driving current is very small. Even when the current generation line is in operation, it is possible to suppress a decrease in the operation speed of the current generation and supply circuit due to the charging and discharging operation of the parasitic capacitance (wiring capacitance) added to the current supply line, and Restrictions on the operation speed of the current driving device to which the current generation / supply circuit is applied can be relaxed, and the load can be operated in a more prompt and accurate driving state.
[0088]
As the multi-bit digital signal shown in each of the above-described embodiments, display data (display signal) for displaying desired image information on a display device can be applied as described later. The load drive current generated and output by the current generation and supply circuit corresponds to a gray scale current supplied to cause each display pixel included in the display panel to emit light at a predetermined luminance gray scale.
[0089]
Hereinafter, a display device in which the above-described current generation and supply circuit is applied to a data driver will be described.
<Display device>
FIG. 11 is a schematic block diagram showing one embodiment of a display device to which the current generation and supply circuit according to the present invention can be applied, and FIG. 12 is a schematic configuration diagram showing a main part configuration of the display device according to the present embodiment. It is. Here, a structure including a display pixel corresponding to an active matrix method as a display panel will be described.
[0090]
As shown in FIGS. 11 and 12, the display device 100 according to the present embodiment generally includes a display panel 110 in which a plurality of display pixels (loads) are arranged in a matrix and a display panel 110 arranged in a row direction. A scanning driver (scanning driving unit) 120 connected to the scanning lines (scanning lines) SLa and SLb commonly connected to each of the display pixel groups, and a display pixel group arranged in the column direction of the display panel 110. A data driver (signal driving means) 130 connected to a data line (signal line) DL and a system controller for generating and outputting various control signals for controlling operation states of the scanning driver 120 and the data driver 130 140, and a display signal generation circuit that generates display data, a timing signal, and the like based on a video signal supplied from outside the display device 100 And it is configured to include a 50.
[0091]
Specifically, as shown in FIG. 12, the display panel 110 includes a pair of scanning lines SLa and SLb disposed in parallel with each other, and a display unit for each column. A data line DL corresponding to the pixel group and arranged orthogonal to the scan lines SLa and SLb, and a plurality of display pixels arranged near each intersection of these orthogonal lines (in FIG. 12, (A configuration including a pixel drive circuit DCx and an organic EL element OEL described later).
[0092]
The display pixels include, for example, a scan signal Vsel applied from the scan driver 120 via the scan line SLa and a scan signal Vsel applied via the scan line SLb. * (The polarity inversion signal of the scanning signal Vsel applied to the scanning line SLa) and the grayscale current Ipix (corresponding to the above-described load driving current ID) supplied from the data driver 130 via the data line DL. A pixel driving circuit DCx for controlling a writing operation and a light emitting operation of the gradation current Ipix in each display pixel, and a light emission luminance is controlled according to a current value of a light emission driving current supplied from the pixel driving circuit DCx. And a well-known organic EL element (light emitting element) OEL. In this embodiment, the case where the organic EL element OEL is applied as the current driven type light emitting element is described. However, another light emitting element such as a light emitting diode may be applied.
[0093]
Here, the pixel driving circuit DCx generally includes scanning signals Vsel and Vsel. * , The selected / non-selected state of each display pixel is controlled, the gray scale current Ipix corresponding to the display data is taken in the selected state and held as a voltage level, and the light emission drive based on the held voltage level in the non-selected state It has a function of supplying an electric current to the organic EL element OEL to maintain an operation of emitting light at a predetermined luminance gradation. A circuit configuration example applicable to the pixel drive circuit DCx will be described later.
[0094]
As shown in FIG. 12, the scanning driver 120 includes a plurality of stages of shift blocks SB each including a shift register and a buffer corresponding to each of the scanning lines SLa and SLb of each row, and a scanning control signal ( Based on the scan start signal SSTR, the scan clock signal SCLK, etc.), the shift signal output from the shift register while sequentially shifting from the upper side to the lower side of the display panel 110 has a predetermined voltage level (selection level) via a buffer. The scanning signal Vsel is applied to each scanning line SLa as a scanning signal Vsel, and the voltage level obtained by inverting the polarity of the scanning signal Vsel is the scanning signal Vsel. * Is applied to each scanning line SLb. As a result, the display pixel group for each row is set to the selected state, and control is performed so that the grayscale current Ipix based on the display data supplied by the data driver 130 via each data line DL is written to each display pixel.
[0095]
The data driver 130 is a display comprising a plurality of bits of digital signals supplied from the display signal generation circuit 150 based on data control signals (such as a sampling start signal STR and a shift clock signal SFC described later) supplied from the system controller 140. The data D0 to D3 (corresponding to the above-described digital signals d0 to d3 of a plurality of bits) are captured and held, and a grayscale current Ipix having a current value corresponding to the display data is generated, and is simultaneously output to each data line DL. Control to supply in parallel. That is, in the data driver 130 according to the present embodiment, the configuration and the function of the above-described current generation and supply circuit (see FIGS. 1 and 2) can be favorably applied. The specific circuit configuration of the data driver 130 and an example of its drive control operation will be described later in detail.
[0096]
The system controller 140 sends a scan control signal (such as the scan start signal SSTR or the scan clock signal) to at least each of the scan driver 120 and the data driver 130 based on a timing signal supplied from a display signal generation circuit 150 described later. By generating and outputting a signal SCLK and a data control signal (such as the above-described sampling start signal STR and shift clock signal SFC), each driver is operated at a predetermined timing, and the scan signal Vsel, Vsel * And a grayscale current Ipix is output, and a predetermined control operation in the pixel drive circuit DCx is continuously executed to control the display panel 110 to display predetermined image information based on a video signal.
[0097]
The display signal generation circuit 150 extracts, for example, a luminance gradation signal component from a video signal supplied from the outside of the display device 100, and converts the luminance gradation signal component into a plurality of bits for each row of the display panel 110. Is supplied to the data driver 130 as display data composed of digital signals of. Here, when the video signal includes a timing signal component that defines the display timing of image information, such as a television broadcast signal (composite video signal), the display signal generation circuit 150 generates the luminance gradation signal component. In addition to the function of extracting the timing signal component, a function of extracting the timing signal component and supplying the extracted timing signal component to the system controller 140 may be used. In this case, the system controller 140 generates the scan control signal and the data control signal to be supplied to the scan driver 120 and the data driver 130 based on the timing signal supplied from the display signal generation circuit 150.
[0098]
(Data driver)
Next, a configuration of a data driver applied to the above-described display device will be described.
In the data driver 130 applied to the display device 100 according to the present embodiment, the current generation and supply circuit ILA illustrated in FIG. 1 is individually provided as a gray scale current supply circuit corresponding to each data line DL. For example, a negative reference current having a constant current value is supplied to each gradation current supply circuit from a single constant current source IR via a common current supply line Ls (that is, a reference current). Current is supplied so as to be extracted).
[0099]
For example, as shown in FIG. 12, the data driver 130 according to the present embodiment shifts the sampling start signal STR based on a shift clock signal SFC supplied as a data control signal from the system .. (Corresponding to the above-described timing control signal CLK), and shift signals SR1, SR2, SR3,... From the shift register circuit 131. , The display data D0 to Dq for one row sequentially supplied from the display signal generation circuit 150 (here, the digital signal d0 input to the current generation and supply circuit shown in FIGS. 1 and 2). To d3 for convenience, and q = 3 for convenience). , A gray-scale current supply circuit group 132 that generates a gray-scale current Ipix corresponding to the light emission luminance in the data line and supplies the gray-scale current Ipix via the data lines DL1, DL2,. , Gray scale current supply circuits PXA1, PXA2, PXA3,... Provided for each of the data lines DL1, DL2,... (Corresponding to the above-described current generation and supply circuit ILA; A current supply circuit PXA), a common current supply line Ls that constantly supplies a reference current Iref having a constant current value from a constant current source IR provided outside the data driver 130, It is configured with.
[0100]
Here, each of the grayscale current supply circuits PXA1, PXA2, PXA3,... Includes data latch units 101, 102, 103,. (Corresponding to the above-described current generation unit 20A).
In the present embodiment, the reference current Iref from the single constant current source IR is common to all the gradation current supply circuits PXA1, PXA2, PXA3,... Provided in the data driver 130. However, the present invention is not limited to this. For example, when a plurality of data drivers are used for a display panel, a constant current is generated for each data driver. The current source may be provided individually, or a constant current generating source may be provided for each of a plurality of gray scale current supply circuits provided in a single data driver.
[0101]
(Display pixel)
Next, a pixel driving circuit applied to each display pixel of the above-described display device (display panel) will be briefly described.
FIG. 13 is a circuit configuration diagram illustrating an example of a display pixel (pixel driving circuit) applied to the present embodiment. Note that the pixel driving circuit described here is merely an example which can be applied to the display device according to the present invention, and it is possible to apply another circuit configuration having an equivalent function. Not even.
[0102]
As shown in FIG. 13, the pixel drive circuit DCx according to the present embodiment includes a gate terminal near the scan line SLa, a source terminal and a drain terminal near the intersection of the scan lines SLa, SLb, and the data line DL. And a p-channel transistor Tr31 whose gate terminal is connected to the scan line SLb, a p-channel transistor Tr32 whose source and drain terminals are connected to the data line DL and the contact Nxa, respectively, and a gate terminal which is connected to the scan line SLb. A p-channel transistor Tr33 whose source terminal and drain terminal are connected to the contact Nxa and the contact Nxc, a gate terminal is connected to the scanning line SL, and a source terminal and a drain terminal are connected to the contact Nxb and the contact Nxc. N-channel transistor Tr34 and contact N And it has a configuration including a capacitor Cx connected between the a and the contacts Nxb. Here, the power contact Vdd is connected to a high-potential power supply via, for example, a power supply line (not shown), and a constant high-potential voltage is applied constantly or at a predetermined timing.
[0103]
Further, in the organic EL element OEL whose light emission luminance is controlled by the light emission drive current supplied from the pixel drive circuit DCx, the anode terminal is connected to the contact Nxc of the pixel drive circuit DCx, and the cathode terminal is connected to a low potential power supply (for example, , Ground potential Vgnd). Here, the capacitor Cx may be a parasitic capacitance formed between the gate and the source of the transistor Tr33, or a capacitive element may be separately added between the gate and the source in addition to the parasitic capacitance. It may be something.
[0104]
In the drive control operation of the organic EL element OEL in the pixel drive circuit DCx having such a configuration, first, during the write operation period, for example, a high-level (selection level) scan signal Vsel is applied to the scan line SLa. A low-level scan signal Vsel is applied to the scan line SLb. * Is supplied to the data line DL in synchronism with this timing to cause the organic EL element OEL to emit light at a predetermined luminance gradation. Here, a positive polarity current is supplied as the gradation current Ipix, and the data driver 130 is set so that the current flows (applies) in the direction of the display pixel (pixel drive circuit DCx) via the data line DL from the data driver 130 side. I do.
[0105]
As a result, the transistors Tr32 and Tr34 constituting the pixel driving circuit DCx are turned on, and the transistor Tr31 is turned off, so that a positive potential corresponding to the gradation current Ipix supplied to the data line DL is applied to the contact Nxa. Is done. In addition, the contact Nxb and the contact Nxc are short-circuited, and the potential between the gate and the drain of the transistor Tr33 is controlled to the same potential, so that the transistor Tr33 is turned off and both ends of the capacitor Cx (between the contact Nxa and the contact Nxb). , A potential difference corresponding to the gradation current Ipix is generated, and a charge corresponding to the potential difference is accumulated and held (charged) as a voltage component.
[0106]
Next, during the light emitting operation period, the low-level (non-selection level) scan signal Vsel is applied to the scan line SLa, and the high-level scan signal Vsel is applied to the scan line SLb. * , And the supply of the gradation current Ipix is shut off in synchronization with this timing. As a result, the transistors Tr32 and Tr34 are turned off to electrically cut off the connection between the data line DL and the contact Nxa and between the contact Nxb and the contact Nxc, so that the capacitor Cx is accumulated in the above-described write operation. To retain the charge.
[0107]
As described above, since the capacitor Cx holds the charging voltage during the write operation, the potential difference between the contact point Nxa and the contact point Nxb (between the gate and source of the transistor Tr33) is held, and the transistor Tr33 is turned on. Operate. In addition, since the transistor Tr31 is simultaneously turned on by the application of the scanning signal Vsel (low level), the grayscale current Ipix () is supplied from the power supply contact (high potential power supply) Vdd to the organic EL element OEL via the transistors Tr31 and Tr33. More specifically, a light emission drive current according to the charge held in the capacitor Cx) flows, and the organic EL element OEL emits light with a predetermined luminance gradation.
[0108]
<Display device drive control method>
Next, the operation of the display device having the above-described configuration will be described with reference to the drawings.
FIG. 14 is a timing chart illustrating an example of a control operation in the data driver according to the present embodiment, and FIG. 15 is a timing chart illustrating an example of a control operation in the display panel (display pixel) according to the present embodiment. Here, in addition to the configuration of the data driver shown in FIG. 12, the description will be given with appropriate reference to the configuration of the current generation and supply circuit shown in FIGS.
[0109]
First, the control operation in the data driver 130 is performed by the data latch units 101, 102, 103,... Provided in the above-described gradation current supply circuits PXA1, PXA2, PXA3,. The display data D0 to D3 to be supplied are taken in and held, and a signal holding operation of outputting an inverted output signal based on the display data D0 to D3 for a certain period of time, and output from the data latch units 101, 102, 103,. Inverted output signal d10 * ~ D13 * , D20 * ~ D23 * , D30 * ~ D33 * ,... Provided on the respective gradation current supply circuits PXA1, PXA2, PXA3,. , And a current generation / supply operation for individually generating the gradation current Ipix to be supplied to each display pixel via each of the data lines DL1, DL2, DL3,.... The signal holding operation and the current generation / supply operation are sequentially executed for each of the grayscale current supply circuits PXA1, PXA2, PXA3,... During a period other than the retrace period in one horizontal selection period.
[0110]
Here, in the signal holding operation, as shown in FIG. 14, based on the shift signals SR1, SR2, SR3,... Sequentially output from the shift register circuit 131, each of the data latch units 101, 102, 103 described above. ,..., The operation of sequentially taking in the display data D0 to D3 switched corresponding to the display pixels in each column (that is, each of the data lines DL1, DL2, DL3,...) Is continuously performed for one row. , From the data latch units 101, 102, 103,... In which the display data D0 to D3 are taken (a period until the next shift signal SR1, SR2, SR3,. , Inverted output signal d10 * ~ D13 * , D20 * ~ D23 * , D30 * ~ D33 * ,... Are output to the respective gradation current generation units 201, 202, 203,.
[0111]
In the current generation and supply operation, the inverted output signal d10 * ~ D13 * , D20 * ~ D23 * , D30 * ~ D33 * ,..., On / off states of a plurality of switch transistors (switch transistors TP16 to TP19 shown in FIG. 2) provided in each of the gradation current generation units 201, 202, 203,. , The combined current of the unit currents flowing through the unit current transistors (the transistors TP12 to TP15 shown in FIG. 2) connected to the switch transistors that have been turned on, as the grayscale current Ipix, the data lines DL1, DL2, DL3,. Are sequentially supplied via the.
[0112]
Here, for example, the grayscale current Ipix is set so as to be supplied to all the data lines DL1, DL2, DL3,... In parallel (ie, concurrently) for at least a certain period. . Further, in the present embodiment, as described above, a predetermined ratio (for example, a × 2) defined in advance by the transistor size with respect to the reference current Iref. k ; K = 0, 1, 2, 3,...) To generate a plurality of unit currents and output the inverted output signal d10 * ~ D13 * , D20 * ~ D23 * , D30 * ~ D33 * ,... Select and combine predetermined unit currents to generate a positive polarity grayscale current Ipix, from the data driver 130 side to the data lines DL1, DL2,. The grayscale current Ipix is supplied so as to flow in the directions DL2, DL3,.
[0113]
In the data driver 130 according to the present embodiment, as shown in FIG. 12, a common current supply line Ls to which a reference current Iref having a constant current value is supplied from a constant current source IR is Has a configuration in which a plurality of gradation current supply circuits PXA1, PXA2, PXA3,... Are connected in parallel. As shown in FIG. 14, in each gradation current supply circuit PXA1, PXA2,. (Display pixels) to be supplied to the data lines DL1, DL2, DL3,... (Display pixels) simultaneously and in parallel based on the display data D0 to D3. The current supplied to each of the gradation current supply circuits PXA1, PXA2,... Is not the reference current Iref supplied by the constant current generation source IR itself, but the number of gradation current supply circuits (ie, Corresponds to the number of arranged in the display panel 110 data lines; for example, according to the m), the current having substantially equal divided current value (Iref / m) will be supplied.
[0114]
Therefore, the current value of each unit current with respect to the reference current set in the current mirror circuit units constituting the gradation current generation units 201, 202, 203,... Of each of the gradation current supply circuits PXA1, PXA2,. The ratio (the ratio of the channel width of the unit current transistor to the reference current transistor) is supplied to each of the grayscale current supply circuits PXA1, PXA2,... (Grayscale current generation units 201, 202, 203,. In consideration of the current value (Iref / m), for example, the ratio may be set to m times the ratio in the circuit configuration shown in FIG.
[0115]
Further, as another configuration, for example, a shift signal SR1 output from the shift register circuit 131 is supplied to each of the grayscale current supply circuits PXA1, PXA2,... (Grayscale current generation units 201, 202, 203,. , SR2, SR3,... Are selectively turned on based on the display data D0 to D3 in each of the grayscale current generators 201, 202, 203,. (Gray current generators 201, 202, 203,...) While maintaining the reference current Iref from the constant current source IR only during the current generation and supply operation in which ..) May be selectively supplied.
[0116]
As shown in FIG. 15, the control operation of the display panel 110 (display pixel) is performed within one scanning period Tsc, with one scanning period Tsc for displaying desired image information on one screen of the display panel 110 as one cycle. , A display pixel group connected to a specific scan line is selected, a gray scale current Ipix corresponding to display data supplied from the data driver 130 is written, and a write operation period (selection of display pixel) for holding as a signal voltage is performed. Period) Based on Tse and the held signal voltage, a light-emitting drive current corresponding to the display data is supplied to the organic EL element OEL to perform a light-emitting operation at a predetermined luminance gradation (a light-emitting operation period of the display pixel). (Non-selection period) Tnse is set (Tsc = Tse + Tnse), and in each operation period, drive control equivalent to that of the above-described pixel drive circuit DCx is executed. . Here, the write operation periods Tse set for each row are set so that there is no time overlap between them. Further, the write operation period Tse is set to a period including at least a certain period in which the grayscale current Ipix is supplied in parallel to each data line DL in the current generation and supply operation in the data driver 130.
[0117]
That is, during the writing operation period Tse for the display pixels, as shown in FIG. 15, the scan driver 120 sets the scan lines SLa and SLb to the predetermined signal level for the display pixels in the specific row (i-th row). , The operation of simultaneously holding the grayscale current Ipix supplied in parallel to each data line DL by the data driver 130 as a voltage component is executed, and in the subsequent light emitting operation period Tnse, the write operation is performed. By continuously supplying the light-emitting drive current based on the voltage component held during the operation period Tse to the organic EL element OEL, the operation of emitting light at the luminance gradation corresponding to the display data is continued.
Such a series of drive control operations are sequentially and repeatedly executed for the display pixel groups of all rows constituting the display panel 110 as shown in FIG. 15, so that display data for one screen of the display panel is written. Each display pixel emits light at a predetermined luminance gradation, and desired image information is displayed.
[0118]
Therefore, in the data driver 130 and the display device 100 according to the present embodiment, the grayscale current Ipix supplied to the display pixel group of a specific row via each data line DL is changed by the grayscale current supply circuits PXA1, PXA2,. .. Based on the reference current Iref (or a current obtained by equally dividing the reference current Iref by the number of gradation current supply circuits) supplied from the single constant current source IR via the common current supply line Ls. , The current value of the reference current Iref supplied to each of the grayscale current supply circuits PXA1, PXA2,... Does not fluctuate according to the display data D0 to D3, and the current supply line Ls is charged and discharged. A reduction in the operation speed of the data driver due to the operation can be suppressed, and the display response characteristics and display quality of the display device can be improved.
[0119]
In the data driver (gray-scale current supply circuit), the channel width of each of the plurality of unit current transistors having the current mirror circuit configuration is set to a predetermined ratio (for example, 2 k ), A plurality of unit currents having a current value defined by the ratio with respect to the reference current can flow, and based on display data (digital signal of a plurality of bits), By appropriately synthesizing k Since it is possible to generate a gradation current having a stepwise current value, a gradation current composed of an analog current having an appropriate current value corresponding to display data can be generated by a relatively simple circuit configuration. The display pixels can be caused to emit light at an appropriate luminance gradation.
[0120]
In particular, a unit for generating a unit current according to each bit of display data in a gradation current supply circuit (gradation current generation unit) provided in a data driver corresponding to each data line disposed on a display panel. As shown in FIGS. 1 to 8, a plurality of basic transistors having a basic transistor size (channel width) are arranged as a current transistor so as to have a common centroid shape or a pattern layout similar thereto. By applying a circuit configuration in which transistors are connected in parallel, it is possible to equalize dimensional conversion differences generated in a transistor manufacturing process, cancel processing variations, and suppress the influence thereof.
[0121]
Therefore, it is possible to generate and supply a gradation current having good linearity (by generating a unit current having an appropriate current value) with respect to the display data (designated gradation), and to reduce the emission luminance of the display pixel. It is possible to control with good linearity from low gradation to high gradation. Further, variation in circuit characteristics (current output characteristics) between the gradation current supply circuits can be suppressed, the display pixels can be operated in a uniform light emitting state, and display image quality can be improved.
[0122]
In this embodiment, the configuration corresponding to the current application method is shown as the data driver and the display pixel (pixel driving circuit). However, the present invention is not limited to this, and FIGS. By applying the current generation and supply circuit as shown to the gray scale current supply circuit, a circuit configuration of a current sink system for supplying the gray scale current from the display pixel side toward the data driver can be applied.
[0123]
Further, in the present embodiment, a configuration in which only a single gradation current supply circuit is provided for each data line as a data driver has been described. However, the present invention is not limited to this. Two sets of gradation current supply circuits are provided for each line, and the operation of generating and supplying gradation current in the other gradation current supply circuit while alternately fetching display data in one of the gradation current supply circuits is repeated. It may be configured to execute.
[0124]
【The invention's effect】
As described above, according to the current generation / supply circuit according to the present invention, a constant reference where the signal level does not fluctuate from the constant current generation source via the current supply line to the current generation / supply circuit directly connected to the load. A current supply unit that supplies a current and generates a load drive current having a current value capable of operating a load in a desired drive state based on a digital signal of a plurality of bits; Since there is almost no change in potential due to a change in the current (reference current) supplied to the line, when the current value of the load driving current is very small, or when the supply time of the load driving current to the load (or Even if the driving time is set short, it is possible to suppress a decrease in the operation speed of the current generation and supply circuit due to the charging and discharging operation of the parasitic capacitance (wiring capacitance) added to the current supply line. It can, current generation supply circuit, or to relax the constraints on the operating speed of the current driver according to the said current generation supply circuit, it is possible to operate the load in a more prompt and accurate driving conditions.
[0125]
Further, in the current generation and supply circuit according to the present invention, a substantial channel width of a plurality of unit current transistors having a current mirror circuit configuration (the sum of the Value; the number of elementary transistors) are each determined by a predetermined ratio (for example, 2 k Times), a plurality of unit currents having a current value defined by the ratio with respect to the reference current can flow, and based on a digital signal (display data) of a plurality of bits, By appropriately synthesizing k Since a load drive current (grayscale current) having a current value of a step can be generated, a load drive current having an appropriate current value corresponding to a designated grayscale (digital signal) can be generated by a relatively simple circuit configuration. By generating the information, the driving state of the load can be appropriately controlled.
[0126]
In particular, in the current generation and supply circuit according to the present invention, at least one of the unit current transistors constituting the current mirror circuit is connected in parallel with a plurality of basic transistors having a basic transistor size, and a desired channel is formed. By configuring a transistor having a width and arranging the plurality of basic transistors so as to have a so-called common centroid shape or a pattern layout similar thereto, a dimensional conversion difference generated in a manufacturing process of each basic transistor is reduced. Since the processing variation can be canceled out and the influence can be suppressed while uniforming, a load driving current (combined value of unit current) having an appropriate current value corresponding to the designated gradation (digital signal) is generated, Can supply and load drive state linear from low to high gradation In a current driver having a plurality of current generation and supply circuits, variations in circuit characteristics (current output characteristics) between the current generation and supply circuits can be suppressed, and a plurality of loads can be uniformly driven. It can be operated in the state.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram illustrating a first embodiment of a current generation and supply circuit according to the present invention.
FIG. 2 is a circuit conceptual diagram showing a specific example of a current generator applied to the present embodiment.
FIG. 3 is a conceptual diagram showing an influence of a dimensional conversion difference in a manufacturing process of a known field-effect transistor.
FIG. 4 is a conceptual diagram illustrating a first example of a layout method of a basic transistor included in a current generating unit (current mirror circuit unit) according to the embodiment;
FIG. 5 is a circuit configuration diagram showing an example of an arrangement and connection patterns of basic transistors constituting a current generation unit (current mirror circuit unit) according to the embodiment.
FIG. 6 is a circuit configuration diagram showing a second example of arrangement and connection patterns of basic transistors constituting a current generation unit (current mirror circuit unit) according to the present embodiment.
FIG. 7 is a conceptual diagram illustrating a third example of a layout method of a basic transistor included in a current generation unit (current mirror circuit unit) according to the embodiment;
FIG. 8 is a circuit configuration diagram showing an example of an arrangement and connection patterns of basic transistors constituting a current generation unit (current mirror circuit) according to the embodiment.
FIG. 9 is a schematic configuration diagram illustrating a second embodiment of the current generation and supply circuit according to the present embodiment.
FIG. 10 is a circuit diagram showing another specific example of the current generation unit applied to the current generation and supply circuit according to the embodiment.
FIG. 11 is a schematic block diagram showing one embodiment of a display device to which the current generation and supply circuit according to the present invention can be applied.
FIG. 12 is a schematic configuration diagram illustrating a main configuration of a display device according to the embodiment.
FIG. 13 is a circuit diagram showing an example of a display pixel (pixel driving circuit) applied to the embodiment.
FIG. 14 is a timing chart illustrating an example of a control operation in the data driver according to the embodiment.
FIG. 15 is a timing chart showing an example of a control operation in the display panel (display pixel) according to the embodiment.
FIG. 16 is a circuit diagram showing a configuration example of a data driver according to the related art.
FIG. 17 is a circuit configuration diagram showing another configuration example of the data driver in the related art.
[Explanation of symbols]
ILA, ILB 6 current generation and supply circuit
10 Data latch section
20A, 20B current generator
21A, 21B Current mirror circuit section
22A, 22B switch circuit section
100 display device
130 Data Driver
PXA1, PXA2, gray scale current supply circuit
201, 202,... Gradation current generator

Claims (15)

負荷に電流を供給して駆動する電流生成供給回路において、
定電流源から供給される基準電流に基づいて、複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成し、前記デジタル信号の各ビット値に応じて、前記単位電流を選択的に合成し、負荷駆動電流として前記負荷に供給する電流生成手段を備え、
前記電流生成手段は、前記基準電流が流れる基準電流トランジスタと、前記各単位電流が流れる複数の単位電流トランジスタと、を具備し、
少なくとも、前記各単位電流トランジスタのいずれかが、基本となるトランジスタサイズを有する基本トランジスタが並列に複数接続された構成とされていることを特徴とする電流生成供給回路。In a current generation supply circuit that supplies a current to a load and drives the load,
Based on a reference current supplied from a constant current source, generate a plurality of unit currents corresponding to each bit of the digital signal of a plurality of bits, and selectively generate the unit current according to each bit value of the digital signal. A current generating unit that synthesizes and supplies the load to the load as a load driving current;
The current generating means includes a reference current transistor through which the reference current flows, and a plurality of unit current transistors through which each unit current flows,
At least one of the unit current transistors has a configuration in which a plurality of basic transistors having a basic transistor size are connected in parallel. 前記電流生成手段において、前記基準電流トランジスタと前記複数の単位電流トランジスタとは、カレントミラー回路を構成していることを特徴とする請求項１記載の電流生成供給回路。2. The current generation and supply circuit according to claim 1, wherein in the current generation unit, the reference current transistor and the plurality of unit current transistors form a current mirror circuit. 前記複数の基本トランジスタは、各々、特定の一次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする請求項１又は２記載の電流生成供給回路。3. The current generation and supply circuit according to claim 1, wherein each of the plurality of basic transistors is arranged in a specific one-dimensional direction, and current paths of the respective basic transistors are connected in parallel. 前記複数の基本トランジスタは、各々、二次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする請求項１又は２記載の電流生成供給回路。3. The current generation and supply circuit according to claim 1, wherein the plurality of basic transistors are respectively arranged in a two-dimensional direction, and current paths of the respective basic transistors are connected in parallel. 前記複数の基本トランジスタは、所定の基準位置を中心にして相互に対称となる位置に配置されることを特徴とする請求項３又は４記載の電流生成供給回路。5. The current generation and supply circuit according to claim 3, wherein the plurality of basic transistors are arranged at positions symmetrical to each other about a predetermined reference position. 前記電流生成手段は、前記複数の基本トランジスタの配置に対して、特定方向の第１の領域に、前記複数の基本トランジスタの各電流路の出力配線が配設され、前記第１の領域とは重ならない第２の領域に、前記各電流路の入力配線及び前記各制御端子に接続された配線が配設されていることを特徴とする請求項３乃至５のいずれかに記載の電流生成供給回路。The current generating means is arranged such that an output wiring of each current path of the plurality of basic transistors is arranged in a first region in a specific direction with respect to the arrangement of the plurality of basic transistors. The current generation / supply according to any one of claims 3 to 5, wherein an input wiring of each of the current paths and a wiring connected to each of the control terminals are arranged in the second region that does not overlap. circuit. 前記電流生成手段は、前記デジタル信号の各ビット値に応じて前記単位電流を選択的するスイッチ回路部を備え、
少なくとも、前記単位電流トランジスタを構成する前記複数の基本トランジスタと前記スイッチ回路部との間に介在する抵抗成分が均一になるように配線されていることを特徴とする請求項１乃至６のいずれかに記載の電流生成供給回路。The current generating unit includes a switch circuit unit that selects the unit current according to each bit value of the digital signal,
7. The semiconductor device according to claim 1, wherein at least a resistance component interposed between the plurality of basic transistors constituting the unit current transistor and the switch circuit unit is wired to be uniform. 3. The current generation and supply circuit according to claim 1. 前記電流生成手段は、前記基準電流トランジスタが、前記複数の基本トランジスタを並列に接続した構成を有し、前記基準位置を中心に配置された前記単位電流トランジスタを構成する前記複数の基本トランジスタの外方側に、前記基準位置を中心にして相互に対称となるように配置されていることを特徴とする請求項５記載の電流生成供給回路。The current generating means has a configuration in which the reference current transistor is configured to connect the plurality of basic transistors in parallel, and the current generation unit is provided outside of the plurality of basic transistors constituting the unit current transistor arranged around the reference position. The current generation / supply circuit according to claim 5, wherein the current generation / supply circuit is arranged on one side so as to be symmetric with respect to the reference position. 前記電流生成手段は、前記複数ビットのデジタル信号の各々に対応して、前記基準電流トランジスタに流れる基準電流に対して、前記複数の単位電流トランジスタにより、各々異なる比率の電流値を有する前記複数の単位電流を生成することを特徴とする請求項１乃至８のいずれかに記載の電流生成供給回路。The current generating unit is configured to correspond to each of the plurality of bits of digital signals, and to the reference current flowing through the reference current transistor, the plurality of unit current transistors cause the plurality of unit current transistors to have different current values. 9. The current generation and supply circuit according to claim 1, wherein the current generation and supply circuit generates a unit current. 前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタの数が各々異なるように形成されていることを特徴とする請求項９記載の電流生成供給回路。10. The current generation and supply circuit according to claim 9, wherein the plurality of unit current transistors are formed such that the number of the basic transistors connected in parallel is different from each other. 前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタのチャネル幅の合計が２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする請求項１０記載の電流生成供給回路。The plurality of unit current transistors are set at different ratios, each having a total channel width of the basic transistors connected in parallel defined by 2 k (k = 0, 1, 2, 3,...). 11. The current generation and supply circuit according to claim 10, wherein 前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷側から引き込む方向に流すように設定することを特徴とする請求項１乃至１１のいずれかに記載の電流生成供給回路。12. The current generation and supply circuit according to claim 1, wherein the current generation unit sets the signal polarity of the load drive current so as to flow in a direction of drawing from the load side. 前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷に流し込む方向に流すように設定することを特徴とする請求項１乃至１１のいずれかに記載の電流生成供給回路。12. The current generation and supply circuit according to claim 1, wherein the current generation unit sets the signal polarity of the load drive current so as to flow in a direction of flowing into the load. 前記電流生成手段は、前記定電流源に接続された電流供給線に並列に複数接続され、前記負荷駆動電流を同時並行的に個別に供給することを特徴とする請求項１乃至１３のいずれかに記載の電流生成供給回路。14. The current generator according to claim 1, wherein a plurality of the current generators are connected in parallel to a current supply line connected to the constant current source, and the current generators simultaneously and individually supply the load driving currents. 3. The current generation and supply circuit according to claim 1. 前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項１乃至１４のいずれかに記載の電流生成供給回路。2. The load according to claim 1, wherein the load includes a current driving type light emitting element that emits light at a predetermined luminance gradation according to a current value of the load driving current supplied from the current generating unit. 3. 15. The current generation and supply circuit according to any one of claims 14 to 14.
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