JP2006047493A

JP2006047493A - Control line driving circuit for display and image display device

Info

Publication number: JP2006047493A
Application number: JP2004225733A
Authority: JP
Inventors: Masayuki Takahashi; 正行高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-08-02
Filing date: 2004-08-02
Publication date: 2006-02-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a control line driving circuit for display of a multipurpose type with which many and diversified kinds of control pulses can be supplied according to a pixel circuit configuration and drive bus configuration on a panel side. <P>SOLUTION: A shift register 22, which is comprised of a plurality of flip-flops connected in multiple stages, operates according to a clock VCK, transfers pulses VS for starting from the flip-flops to the the flip-flops, and sequentially outputs the pulses by each of the stages. A buffer 24 is connected to each control line included in the drive bus of each pixel row and outputs the pulse outputted from the shift register 22 as the control pulse to each control line. A selector 21 changes over the transfer pulse of the pulse in the shift register 22 according to the number of pieces of the control lines constituting the drive bus for one pixel row component, thereby supplying the control pulses of the different patterns in correspondence to the prescribed number of pieces of the control lines for the drive buses of the respective pixel rows. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、マトリクス状に配列された表示画素を有し、画素単位で表示制御が行われるアクティブマトリクス型画像表示装置及びその駆動回路に関する。例えば、各表示素子として有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたアクティブマトリクス型の画像表示装置及びその駆動回路に関する。 The present invention relates to an active matrix image display device having display pixels arranged in a matrix and in which display control is performed in units of pixels, and a driving circuit thereof. For example, the present invention relates to an active matrix image display device using an organic EL (Electro Luminescence) element as each display element and a driving circuit thereof.

近年、自発光型の高輝度ディスプレイとして、有機ＥＬを用いた薄型の画像表示装置が注目を集めている。自発光である為に液晶表示装置のようなバックライトが不要で、表示パネル全体を１〜２ｍｍ程度にまで薄型化できるので、小型・軽量化が図れるとともに、低電力で高い輝度が得られ、視認性、応答速度、寿命、消費電力の点で優れており、次世代ディスプレイの有力な候補とされている。この有機ＥＬディスプレイは現在、デジタルカメラや携帯電話などモバイル機器（携帯用情報機器）用の小型ディスプレイへの応用が進んでいるとともに、今後はＰＣ向けモニタやテレビなど中大型ディスプレイへの応用が考えられている。 In recent years, thin image display devices using organic EL have attracted attention as self-luminous high-luminance displays. Because it is self-luminous, a backlight like a liquid crystal display device is unnecessary, and the entire display panel can be thinned to about 1 to 2 mm, so that it can be reduced in size and weight, and high brightness can be obtained with low power, It is excellent in terms of visibility, response speed, lifetime, and power consumption, and is considered a promising candidate for next-generation displays. This organic EL display is currently being applied to small displays for mobile devices (portable information devices) such as digital cameras and mobile phones, and is expected to be applied to medium and large displays such as PC monitors and TVs in the future. It has been.

従来、薄膜トランジスタ（ＴＦＴ）を用いた有機ＥＬ表示装置は、画素回路に使用しているＴＦＴの電気的特性ばらつきが発光輝度のばらつきとして現れてしまい、表示品質が劣化してしまう。このばらつきを低減させるため、電子移動度が高い低温ポリシリコンＴＦＴによって画素回路を形成することが主流であった。この低温ポリシリコンＴＦＴは、更にパネル内部に画素回路を駆動する駆動回路を形成することが可能であり、シフトレジスタ回路、サンプル／ホールド回路などを作り込むことで、小型で高精細な画像表示装置を実現することができた。しかし、低温ポリシリコンＴＦＴは加工の難しさがあり、結晶性のよいポリシリコン膜を形成するためレーザーアニール処理をすると表示品質の劣化が生じたりパネルの大型化が難しいなど、製造プロセス上の問題があることと、パネル内部に複雑な回路を形成するため、パネルの歩留まりが低下し、製造コストが高くなってしまう。 Conventionally, in an organic EL display device using a thin film transistor (TFT), variations in electrical characteristics of TFTs used in pixel circuits appear as variations in light emission luminance, and display quality deteriorates. In order to reduce this variation, it has been the mainstream to form pixel circuits with low-temperature polysilicon TFTs having high electron mobility. This low-temperature polysilicon TFT can further form a drive circuit for driving a pixel circuit inside the panel. By incorporating a shift register circuit, a sample / hold circuit, etc., a small and high-definition image display device Was able to be realized. However, low-temperature polysilicon TFTs have difficulty in processing, and problems in the manufacturing process such as display quality deterioration and difficulty in increasing the size of the panel when laser annealing is performed to form a polysilicon film with good crystallinity. In addition, since a complicated circuit is formed inside the panel, the yield of the panel is lowered and the manufacturing cost is increased.

一方、液晶ディスプレイに広く普及している加工の簡単なアモルファスシリコンによるＴＦＴ基板を採用することで、大画面化及び低コスト化が可能となる。しかし、アモルファスシリコンは製造コストが低いというメリットがあるが、電子の移動度がポリシリコンに比べて低く、ＴＦＴの閾値電圧の変動やばらつき、オフ時のリーク電流が大きいなどの問題があったため、有機ＥＬ表示装置としての画素回路に応用することが難しかった。 On the other hand, by adopting a TFT substrate made of amorphous silicon, which is widely used for liquid crystal displays and is easy to process, it is possible to increase the screen size and reduce the cost. However, amorphous silicon has the merit that the manufacturing cost is low, but the mobility of electrons is lower than that of polysilicon, and there are problems such as fluctuations and variations in the threshold voltage of the TFT, and large leakage current at the off time. It was difficult to apply to a pixel circuit as an organic EL display device.

近年、これらの問題に対処するため補正回路を組み込んだ画素回路などが提案されており、アモルファスシリコンＴＦＴを用いた有機ＥＬ表示装置の開発試作が行われている。しかし、この場合においても、電子の移動度が低いため、パネル内部にシフトレジスタ回路やサンプル／ホールド回路などを作り込むことはできない。したがって、アモルファスシリコンなど低コストで製造可能なＴＦＴを用いた表示装置の画素回路を駆動する回路はパネル外に設ける必要がある。駆動回路には、パネルの制御線を駆動する制御線駆動回路と、パネルのデータ線を駆動するデータ線駆動回路が含まれる。パネルは行状の制御線と列状のデータ線とが交差する部分に画素回路を配したマトリクス構成となっており、制御線側に制御線駆動回路が接続し、データ線側にデータ線駆動回路が接続する。これらの周辺駆動回路はパネルに内蔵される場合と、パネルに外付けされる場合がある。制御線駆動回路はゲートドライバと通称され、データ線駆動回路はデータドライバと通称される場合がある。これらのドライバを外付けする場合には、一般にドライバＩＣとして搭載される。 In recent years, a pixel circuit incorporating a correction circuit has been proposed to cope with these problems, and an organic EL display device using an amorphous silicon TFT has been developed and prototyped. However, even in this case, since the mobility of electrons is low, a shift register circuit, a sample / hold circuit or the like cannot be built in the panel. Therefore, a circuit for driving a pixel circuit of a display device using a TFT that can be manufactured at a low cost such as amorphous silicon needs to be provided outside the panel. The drive circuit includes a control line drive circuit that drives the control lines of the panel and a data line drive circuit that drives the data lines of the panel. The panel has a matrix configuration in which pixel circuits are arranged at the intersections of row-like control lines and column-like data lines. A control line drive circuit is connected to the control line side, and a data line drive circuit is placed on the data line side. Connect. These peripheral drive circuits may be built in the panel or may be externally attached to the panel. The control line driver circuit is commonly referred to as a gate driver, and the data line driver circuit is sometimes referred to as a data driver. When these drivers are externally attached, they are generally mounted as driver ICs.

液晶ディスプレイは画素回路の構成が比較的単純であり、１個の画素回路は１本の制御線と１本のデータ線で駆動することができる。換言すると、通常の液晶ディスプレイでは画素の１行に対して１本の制御線を割り当て、画素の１列に対して１本のデータ線を割り当てればよく、比較的単純な構成である。これに対し、有機ＥＬディスプレイでは、閾値電圧の変動やばらつきを補正しかつ有機ＥＬ素子の経時的な輝度劣化を補償するため、画素回路の構成が複雑となっており、通常１個の画素回路を駆動するため数本の制御線を設ける必要がある。換言すると、１本の画素行に対して数本の制御線を割り当てる必要がある。本明細書では、１行分の画素に割り当てられる数本の制御線をまとめてドライブバスと呼んでいる。このように、有機ＥＬディスプレイでは画素回路ＴＦＴの補償方法を改善して制御線の本数の多い大型パネルが開発されており、例えば以下の特許文献１〜３に記載がある。
特開２００３−１９５８０９特開２００３−１８６４３９特開２００３−１５０１１８ The liquid crystal display has a relatively simple pixel circuit configuration, and one pixel circuit can be driven by one control line and one data line. In other words, in a normal liquid crystal display, one control line may be assigned to one row of pixels and one data line may be assigned to one column of pixels, and the configuration is relatively simple. On the other hand, in an organic EL display, the configuration of a pixel circuit is complicated in order to correct variations and variations in threshold voltage and compensate for luminance deterioration over time of the organic EL element, and usually one pixel circuit. It is necessary to provide several control lines for driving. In other words, several control lines need to be assigned to one pixel row. In this specification, several control lines assigned to pixels for one row are collectively called a drive bus. As described above, in the organic EL display, a large panel having a large number of control lines has been developed by improving the compensation method of the pixel circuit TFT.
JP2003-195809 JP2003-186439 JP 2003-150118 A

１個の画素回路を複数本の制御線で駆動する場合、パネル全体では制御線の本数が膨大となり、これを駆動するゲートドライバとの間の配線が複雑になるという課題がある。特に外付けのゲートドライバＩＣを用いた場合、その実装やパネルに対する配線処理が非常に複雑になる。図２を参照して、この点を簡単に説明する。 When one pixel circuit is driven by a plurality of control lines, there is a problem that the number of control lines is enormous in the entire panel, and wiring with a gate driver for driving the control circuit becomes complicated. In particular, when an external gate driver IC is used, its mounting and wiring processing for the panel become very complicated. This point will be briefly described with reference to FIG.

図示するように、従来の画像表示装置は、有機ＥＬパネル１５と制御線駆動回路１３とデータ線駆動回路１４とで構成されている。有機ＥＬパネル１５は、行状に配されたドライブバスＶＬ、列状に配されたデータ線ＨＬ及び各行のドライブバスＶＬと各列のデータ線ＨＬとが交差する部分に配された行列状の画素１１を備えている。図示を簡略するため、１本のドライブバスＶＬと１本のデータ線ＨＬと、これらの交差部に位置する１個の画素１１のみを示してある。画素１１は有機ＥＬ発光素子１７と、これを駆動する画素回路１８とで構成されている。画素回路１８は複数のＴＦＴで構成されているが、図では画素回路１８を１個のＴＦＴでシンボル的に表現している。本例では、この画素回路１８を駆動するためにドライブバスＶＬは、３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。画素回路１８が多機能化しかつ複雑化する程、制御線の本数は増える。データ線駆動回路１４は各列のデータ線ＨＬにデータ信号を供給する。本例では、データ線駆動回路１４は複数のデータドライバＩＣを必要な個数だけパネル１５に接続した構成となっている。一方制御線駆動回路１３は１行分のドライブバスＶＬを構成する所定本数の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌにそれぞれ制御パルスを供給して画素１１を行単位で駆動し、各列のデータ線ＨＬから供給されたデータ信号に基づいて画像を表示する。 As shown in the figure, the conventional image display device includes an organic EL panel 15, a control line drive circuit 13, and a data line drive circuit 14. The organic EL panel 15 includes a row of drive buses VL, a column of data lines HL, and a matrix of pixels arranged at the intersections of the drive bus VL of each row and the data line HL of each column. 11 is provided. For simplification of illustration, only one drive bus VL, one data line HL, and one pixel 11 located at the intersection of these are shown. The pixel 11 includes an organic EL light emitting element 17 and a pixel circuit 18 that drives the organic EL light emitting element 17. The pixel circuit 18 is composed of a plurality of TFTs. In the figure, the pixel circuit 18 is represented symbolically by one TFT. In this example, in order to drive the pixel circuit 18, the drive bus VL is composed of three control lines V1L, V2L, and V3L. As the pixel circuit 18 becomes multifunctional and complicated, the number of control lines increases. The data line driving circuit 14 supplies a data signal to the data line HL in each column. In this example, the data line driving circuit 14 has a configuration in which a necessary number of data driver ICs are connected to the panel 15. On the other hand, the control line drive circuit 13 supplies control pulses to a predetermined number of control lines V1L, V2L, and V3L constituting the drive bus VL for one row to drive the pixels 11 in units of rows, and the data lines HL of each column. An image is displayed on the basis of the data signal supplied from.

制御駆動回路１３はゲートドライバ１３ａと配線基板１３ｂとで構成されている。ゲートドライバ１３ａは外付けのドライバＩＣであり、パネル１５に含まれる制御線の総本数に見合う個数分だけ、カスケード接続されている。配線基板１３ｂは複数のゲートドライバ１３ａと有機ＥＬパネル１５との間に介在し、ドライバＩＣの出力パッドと有機ＥＬパネル１５の各制御線に連なる入力パッドとの間を結線している。 The control drive circuit 13 includes a gate driver 13a and a wiring board 13b. The gate driver 13a is an external driver IC, and is cascade-connected by the number corresponding to the total number of control lines included in the panel 15. The wiring board 13b is interposed between the plurality of gate drivers 13a and the organic EL panel 15, and connects between the output pads of the driver IC and the input pads connected to the control lines of the organic EL panel 15.

ゲートドライバ１３ａは、シフトレジスタとバッファとを含んでいる。シフトレジスタは複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロック（図示せず）に応じて動作し同じく外部から入力された垂直スタートパルスＶＳをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力する。バファはシフトレジスタから出力されるパルスを制御パルスとして配線基板１３ｂを介しパネル１５の各制御線に出力する。 The gate driver 13a includes a shift register and a buffer. The shift register is composed of a plurality of flip-flops connected in multiple stages, operates in response to an externally input clock (not shown), and similarly transfers an externally input vertical start pulse VS from the flip-flop to the flip-flop. Then, pulses are output sequentially for each stage. The buffer outputs a pulse output from the shift register as a control pulse to each control line of the panel 15 via the wiring board 13b.

本例はドライブバスＶＬが３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。各制御線にはそれぞれ異なったパターンの制御パルスを送る。このため、制御線駆動回路１３側でも、各制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに対応して、異なるパターンの垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３をシフトレジスタに入力し、それぞれ転送して対応する制御パルスを得ている。図示の例では、１番目のゲートドライバのシフトレジスタの先頭段に垂直スタートパルスＶＳ１を入れ、順次転送することで各段から制御パルスを出力するとともに、最終段から出力したパルスを、４番目のゲートドライバの先頭段に入力している。このようにして、順次パルスを転送して、必要な個数の制御パルスを得ている。また２番目のゲートドライバの先頭段に垂直スタートパルスＶＳ２を入れ、これを順次転送することで制御パルスを生成するとともに、最終段から出力された制御パルスを５番目のゲートドライバの先頭段に送り、以下同様にして必要な個数の制御パルスを得ている。また３番目のゲートドライバのシフトレジスタの先頭段に垂直スタートパルスＶＳ３を入力し、これを順次転送することで制御パルスを生成するとともに、最終段から出力された制御パルスを６番目のゲートドライバの先頭段に転送している。 In this example, the drive bus VL is composed of three control lines V1L, V2L, and V3L. A different pattern of control pulses is sent to each control line. For this reason, on the control line drive circuit 13 side, vertical start pulses VS1, VS2, and VS3 having different patterns are input to the shift registers corresponding to the control lines V1L, V2L, and V3L, and transferred to the corresponding control pulses. Have gained. In the example shown in the figure, the vertical start pulse VS1 is input to the first stage of the shift register of the first gate driver, and the control pulses are output from each stage by sequentially transferring, and the pulses output from the last stage are output to the fourth stage. Input to the first stage of the gate driver. In this way, the necessary number of control pulses are obtained by sequentially transferring the pulses. In addition, a vertical start pulse VS2 is input to the first stage of the second gate driver, and this is sequentially transferred to generate a control pulse, and the control pulse output from the last stage is sent to the first stage of the fifth gate driver. Thereafter, the required number of control pulses is obtained in the same manner. In addition, the vertical start pulse VS3 is input to the first stage of the shift register of the third gate driver, and this is sequentially transferred to generate a control pulse, and the control pulse output from the last stage is transmitted to the sixth gate driver. Transferred to the first stage.

以上の説明から明らかなように、ゲートドライバ１３ａは全てシフトレジスタからなる共通の構成を有しており、入力する垂直スタートパルスＶＳのパターンを変えることで、１本のドライブバスＶＬに含まれる３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに対応させている。このため図２に示すように制御線駆動回路１３はゲートドライバ１３ａを縦列に配した構成となっており、１番目のゲートドライバ１３ａからは各行のドライブバスＶＬに含まれる制御線Ｖ１Ｌに対応した制御パルスを出力する。２番目のゲートドライバ１３ａは同じく各行のドライブバスに含まれる制御線Ｖ２Ｌに対応する制御パルスを出力する。３番目のゲートドライバ１３ａは各行のドライブバスＶＬに含まれる制御線Ｖ３Ｌに対応する制御パルスを出力する。一方、パネル１５側は行単位で制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌが束ねられた形で構成している。１行目のＶＬに３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌが配され、２行目のドライブバスＶＬに同じく制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌが配されている。以上の説明から明らかなように、縦列に配されたゲートドライバ１３ａが制御パルスを出力する出力端子の配列と、パネル１５側が制御パルスを受け入れる制御線に対応した入力端子の配列とは１対１に対応していない。換言するとゲートドライバ１３ａ側の出力端子と有機ＥＬパネル１５側の入力端子との間で配線の並び替えをする必要があり、このために配線基板１３ｂがゲートドライバ１３ａと有機ＥＬパネル１５との間に介在している。並び替えのための配線処理は非常に複雑であり、これを有機ＥＬパネル１５の内部で行うことは非常に困難である。そのため、図示の配線基板１３ｂを設けなければならない。この配線基板１３ｂの存在で、有機ＥＬパネル１５を囲む周辺の額縁のサイズが大きくなり、この結果画像表示装置としての外形が拡大してしまう。また、配線基板１３ｂを含む部品の組み込みが必要となり、コストが上昇してしまう。 As is apparent from the above description, the gate drivers 13a all have a common configuration including shift registers, and are included in one drive bus VL by changing the pattern of the input vertical start pulse VS. This corresponds to the control lines V1L, V2L, and V3L. Therefore, as shown in FIG. 2, the control line driving circuit 13 has a configuration in which the gate drivers 13a are arranged in a column, and the first gate driver 13a corresponds to the control line V1L included in the drive bus VL of each row. Output control pulses. Similarly, the second gate driver 13a outputs a control pulse corresponding to the control line V2L included in the drive bus of each row. The third gate driver 13a outputs a control pulse corresponding to the control line V3L included in the drive bus VL of each row. On the other hand, on the panel 15 side, the control lines V1L, V2L, and V3L are configured to be bundled in units of rows. Three control lines V1L, V2L, V3L are arranged on the VL in the first row, and control lines V1L, V2L, V3L are arranged on the drive bus VL in the second row. As is clear from the above description, there is a one-to-one correspondence between the arrangement of output terminals from which the gate drivers 13a arranged in a column output control pulses and the arrangement of input terminals corresponding to control lines on the panel 15 side for receiving control pulses. It does not correspond to. In other words, it is necessary to rearrange the wiring between the output terminal on the gate driver 13a side and the input terminal on the organic EL panel 15 side. For this reason, the wiring board 13b is located between the gate driver 13a and the organic EL panel 15. Is intervening. The wiring process for rearrangement is very complicated, and it is very difficult to perform this inside the organic EL panel 15. Therefore, the illustrated wiring board 13b must be provided. The presence of the wiring board 13b increases the size of the peripheral frame surrounding the organic EL panel 15, and as a result, the outer shape of the image display device is enlarged. Further, it is necessary to incorporate components including the wiring board 13b, which increases the cost.

上述した従来の技術の課題に鑑み、本発明はパネル側の画素回路構成及びドライブバス構成に対応して、多種多様な制御パルスを供給することが可能な汎用型の表示用制御線駆動回路を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、行状に配されたドライブバス、列状に配されたデータ線及び各行のドライブバスと各列のデータ線とが交差する部分に配された行列状の画素を備えた表示パネルを行順次で駆動する為、一行分のドライブバスを構成する所定本数の制御線に対応する制御パルスを供給して画素を行単位で駆動し、各列のデータ線から別途供給されたデータ信号に基づいて画像を表示する表示用制御線駆動回路であって、シフトレジスタとバッファとセレクタとを含み、前記シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロックに応じて動作し同じく外部から入力されたスタート用のパルスをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力し、前記バッファは、各行のドライブバスに含まれる各制御線に接続しており、該シフトレジスタから出力されるパルスを制御パルスとして各制御線に出力し、前記セレクタは、一行分のドライブバスを構成する制御線の本数に応じて該シフトレジスタ内のパルスの転送路を切り換え、以って各行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスの供給を可能にしたことを特徴とする。 In view of the above-described problems of the prior art, the present invention provides a general-purpose display control line drive circuit capable of supplying a wide variety of control pulses corresponding to the pixel circuit configuration and the drive bus configuration on the panel side. The purpose is to provide. In order to achieve this purpose, the following measures were taken. That is, the present invention relates to a display panel having drive buses arranged in rows, data lines arranged in columns, and matrix-like pixels arranged in portions where the drive buses in each row intersect with the data lines in each column. In order to drive the pixels sequentially, a control signal corresponding to a predetermined number of control lines constituting a drive bus for one row is supplied to drive the pixels in units of rows, and a data signal separately supplied from the data line of each column. A display control line driving circuit for displaying an image based on the above, including a shift register, a buffer, and a selector, and the shift register is formed by connecting a plurality of flip-flops in multiple stages, and is input from the outside It operates according to the clock, and similarly, a start pulse input from the outside is transferred from the flip-flop to the flip-flop, and sequentially outputs a pulse for each stage. Connected to each control line included in the row drive bus, the pulse output from the shift register is output as a control pulse to each control line, and the selector controls the control line constituting the drive bus for one row. According to the present invention, the pulse transfer path in the shift register is switched in accordance with the number of lines so that control pulses of different patterns corresponding to the predetermined number of control lines can be supplied to the drive buses in each row. To do.

具体的には、前記セレクタは、該パルスの転送路を切り換えて該フリップフロップの多段接続を各パターンの制御パルスに対応した所定数の系統に分け、各系統の先頭段のフリップフロップ、に対応するパターンのスタート用パルスを入力する。又、前記バッファは、該異なるパターンに対応して異なる電圧レベルの制御パルスを出力する。 Specifically, the selector switches the pulse transfer path to divide the multi-stage connection of the flip-flops into a predetermined number of systems corresponding to the control pulses of each pattern, and corresponds to the first stage flip-flop of each system. Input a start pulse for the pattern to be used. The buffer outputs control pulses having different voltage levels corresponding to the different patterns.

本発明は又、行状に配されたドライブバス、列状に配されたデータ線及び各行のドライブバスと各列のデータ線とが交差する部分に配された行列状の画素を備えた表示パネルと、各列のデータ線にデータ信号を供給するデータ線駆動回路と、一行分のドライブバスを構成する所定本数の制御線に夫々制御パルスを供給して画素を行単位で駆動し、各列のデータ線から供給された該データ信号に基づいて画像を表示する制御線駆動回路とからなる画像表示装置であって、前記制御線駆動回路は、シフトレジスタとバッファとセレクタとを含み、前記シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部から入力されたクロックに応じて動作し同じく外部から入力されたスタート用のパルスをフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力し、前記バッファは、各行のドライブバスに含まれる各制御線に接続しており、該シフトレジスタから出力されるパルスを制御パルスとして各制御線に出力し、前記セレクタは、一行分のドライブバスを構成する制御線の本数に応じて該シフトレジスタ内のパルスの転送路を切り換え、以って各行のドライブバスに対して該所定本数の制御線に対応した異なるパターンの制御パルスの供給を可能にしたことを特徴とする。 The present invention also includes a display panel including drive buses arranged in rows, data lines arranged in columns, and matrix-like pixels arranged in portions where the drive buses in each row intersect with the data lines in each column. And a data line driving circuit for supplying a data signal to the data lines of each column, and a control pulse is supplied to each of a predetermined number of control lines constituting a drive bus for one row to drive pixels in units of rows. An image display device including a control line driving circuit for displaying an image based on the data signal supplied from the data line, the control line driving circuit including a shift register, a buffer, and a selector, The register consists of a plurality of flip-flops connected in multiple stages. The register operates in response to a clock input from the outside, and a start pulse input from the outside is also output from the flip-flop. The buffer is connected to each control line included in the drive bus of each row, and the pulse output from the shift register is used as a control pulse for each control line. And the selector switches the pulse transfer path in the shift register in accordance with the number of control lines constituting the drive bus for one row, so that the predetermined number of control lines for the drive bus in each row. It is possible to supply control pulses of different patterns corresponding to the above.

本発明によれば、複数本の制御線からなるドライブバスを備えた画像表示装置に対して、制御線の本数並びに各制御線が必要とするパルスのパターンに応じて、表示用制御線駆動回路は多種多様な制御パルスを出力することが可能である。これにより、複雑な配線処理基板が必要でなくなり、パネルの狭額縁化が実現でき、低コスト化も極めて容易に達成が可能である。 According to the present invention, for an image display device provided with a drive bus composed of a plurality of control lines, a display control line drive circuit is provided according to the number of control lines and the pulse pattern required for each control line. Can output a wide variety of control pulses. As a result, a complicated wiring processing board is not required, a narrow frame of the panel can be realized, and cost reduction can be achieved very easily.

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明にかかる画像表示装置、例えば各画素の表示素子として自発光素子である有機ＥＬ素子を用いた、アクティブマトリクス型有機ＥＬ表示装置を示す概略構成図である。図示するように、本表示装置は、基本的に有機ＥＬパネル１５とデータ線駆動回路１４と制御線駆動回路１３とで構成されている。有機ＥＬパネル１５は、行状に配されたドライブバスＶＬ、列状に配されたデータ線ＨＬ及び各行のドライブバスＶＬと各列のデータ線ＨＬとが交差する部分に配された行列状の画素１１とで構成された画素アレイ部１２を含んでいる。画素１１は有機ＥＬ素子１７とこれを駆動する画素回路とで構成されている。画素回路は１個のＴＦＴ１８でシンボリックに表現されているが、実際は画素回路に必要とされる機能に応じて所定個数のＴＦＴの組み合わせからなる。ドライブバスＶＬは所定本数の制御線で構成されている。本実施形態では、１行分のドライブバスＶＬは、３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。ただし本発明はこれに限られるものではなく、一行のドライブバスＶＬに含まれる制御線の本数は、画素回路の構成や複雑さの度合いに応じて変化する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic configuration diagram showing an active matrix organic EL display device using an image display device according to the present invention, for example, an organic EL element which is a self-luminous element as a display element of each pixel. As shown in the figure, this display device basically includes an organic EL panel 15, a data line driving circuit 14, and a control line driving circuit 13. The organic EL panel 15 includes a row of drive buses VL, a column of data lines HL, and a matrix of pixels arranged at the intersections of the drive bus VL of each row and the data line HL of each column. 11 includes a pixel array unit 12 composed of 11. The pixel 11 includes an organic EL element 17 and a pixel circuit that drives the organic EL element 17. Although the pixel circuit is symbolically expressed by one TFT 18, it is actually composed of a combination of a predetermined number of TFTs according to the function required for the pixel circuit. The drive bus VL is composed of a predetermined number of control lines. In this embodiment, the drive bus VL for one row is composed of three control lines V1L, V2L, and V3L. However, the present invention is not limited to this, and the number of control lines included in one row of drive bus VL varies depending on the configuration of the pixel circuit and the degree of complexity.

データ線駆動回路１４は、マトリクス状の画素１１で構成された画素アレイ部１２と同じく、有機ＥＬパネル１５に内蔵されている。ただし本発明はこれに限られるものではなく、データ線駆動回路１４は、有機ＥＬパネル１５に対して外付けとしてもよい。データ線駆動回路１４は各列のデータ線ＨＬ−１ないしＨＬ−ｍにデータ信号を供給する。このため、外部システム回路１６が備えられており、データ線駆動回路１４に対して水平走査制御信号や映像データ信号を供給している。 The data line driving circuit 14 is built in the organic EL panel 15 in the same manner as the pixel array unit 12 including the matrix-like pixels 11. However, the present invention is not limited to this, and the data line driving circuit 14 may be externally attached to the organic EL panel 15. The data line driving circuit 14 supplies data signals to the data lines HL-1 to HL-m in each column. For this reason, an external system circuit 16 is provided, and a horizontal scanning control signal and a video data signal are supplied to the data line driving circuit 14.

制御線駆動回路１３も有機ＥＬパネル１５に内蔵されている。ただし本発明はこれに限られるものではなく、制御線駆動回路１３は外付けのゲートドライバＩＣとして、有機ＥＬパネル１５に取り付ける方式であってもよい。制御線駆動回路１３は、各行のドライブバスＶＬを構成する所定本数の制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１，Ｖ３Ｌ−１・・・Ｖ１Ｌ−ｎ，Ｖ２Ｌ−ｎ，Ｖ３Ｌ−ｎにそれぞれ制御パルスＶＳ１−１，ＶＳ２−１，ＶＳ３−１・・・ＶＳ１−ｎ、ＶＳ２−ｎ、ＶＳ３−ｎを供給して画素１１を行単位で駆動し、各列のデータ線ＨＬ−１・・・ＨＬ−ｍから供給されたデータ信号に基づいて画素アレイ部１２に画像を表示する。この目的で制御線駆動回路１３には外部のシステム回路１６から垂直クロックパルスＶＣＫ、垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３や電源Ｖ１，Ｖ２，Ｖ３が供給される。 The control line drive circuit 13 is also built in the organic EL panel 15. However, the present invention is not limited to this, and the control line driving circuit 13 may be attached to the organic EL panel 15 as an external gate driver IC. The control line drive circuit 13 applies a control pulse VS1 to a predetermined number of control lines V1L-1, V2L-1, V3L-1,... V1L-n, V2L-n, V3L-n, respectively, constituting the drive bus VL of each row. −1, VS2-1, VS3-1,... VS1-n, VS2-n, VS3-n are supplied to drive the pixels 11 in units of rows, and data lines HL-1. An image is displayed on the pixel array section 12 based on the data signal supplied from m. For this purpose, a vertical clock pulse VCK, vertical start pulses VS1, VS2, and VS3 and power sources V1, V2, and V3 are supplied to the control line driving circuit 13 from an external system circuit 16.

本発明の特徴事項として制御線駆動回路１３は、シフトレジスタとバッファとセレクタとを含んでいる。シフトレジスタは、複数のフリップフロップを多段に接続したものからなり、外部システム回路１６から入力された垂直クロックパルスＶＣＫに応じて動作し同じく外部システム回路１６から入力された垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３をフリップフロップからフリップフロップに転送して各段ごと順次パルスを出力する。バッファは、各行のドライブバスＶＬに含まれる各制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに接続しており、シフトレジスタから出力されるパルスを制御パルスとして各制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに出力する。セレクタは、１行分のドライブバスＶＬを構成する制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌの本数に応じてシフトレジスタ内のパルスの転送路を切り換え、もって各行のドライブバスＶＬに対して所定本数の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌに対応した異なるパターンの制御パルスＶＳ１，ＶＳ２，ＶＳ３の供給を可能にしている。 As a feature of the present invention, the control line driving circuit 13 includes a shift register, a buffer, and a selector. The shift register includes a plurality of flip-flops connected in multiple stages, operates in response to a vertical clock pulse VCK input from the external system circuit 16, and also operates as vertical start pulses VS 1, VS 2, input from the external system circuit 16. VS3 is transferred from the flip-flop to the flip-flop, and a pulse is sequentially output for each stage. The buffer is connected to each control line V1L, V2L, V3L included in the drive bus VL of each row, and outputs a pulse output from the shift register to each control line V1L, V2L, V3L as a control pulse. The selector switches the pulse transfer path in the shift register in accordance with the number of control lines V1L, V2L, and V3L constituting the drive bus VL for one row, and thus a predetermined number of control lines for the drive bus VL in each row. The control pulses VS1, VS2, and VS3 having different patterns corresponding to V1L, V2L, and V3L can be supplied.

セレクタは、シフトレジスタ内のパルスの転送路を切り換えてフリップフロップの多段接続を各パターンの制御パルスに対応した所定数の系統に分け、各系統の先頭段のフリップフロップに、対応するパターンのスタート用パルスを入力する。またバッファは、異なるパターンに対応して異なる電圧レベルＶ１，Ｖ２，Ｖ３の制御パルスを出力することができる。 The selector switches the pulse transfer path in the shift register to divide the multi-stage connection of the flip-flops into a predetermined number of systems corresponding to the control pulses of each pattern, and starts the corresponding pattern at the flip-flop at the first stage of each system. Input pulse. The buffer can output control pulses of different voltage levels V1, V2, and V3 corresponding to different patterns.

引き続き図１を参照して本画像表示装置の各構成要素を詳細に説明する。画素１１は、有機ＥＬ素子１７を発光駆動する能動素子として電界効果トランジスタ、例えばポリシリコンＴＦＴあるいはアモルファスシリコンＴＦＴ１８を有し、これらＴＦＴ１８が形成された基板上に有機ＥＬ素子１７が形成された構成となっている。有機ＥＬ素子１７は、透明導電膜からなる第一電極を基板上に形成し、この第一電極上に正孔輸送層、発光層、電子輸送層及び電子注入層を順番に堆積させて有機層を形成し、当該有機層の上に金属からなる第二電極を形成した構造をもち、第一電極と第二電極との間に直流電圧を印加することで、発光層において電子と正孔とが再結合する際に発光するようになっている。 With reference to FIG. 1, each component of the image display apparatus will be described in detail. The pixel 11 has a field effect transistor such as a polysilicon TFT or an amorphous silicon TFT 18 as an active element that drives the organic EL element 17 to emit light, and the organic EL element 17 is formed on a substrate on which the TFT 18 is formed. It has become. The organic EL element 17 has a first electrode made of a transparent conductive film formed on a substrate, and a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer are sequentially deposited on the first electrode to form an organic layer. And having a structure in which a second electrode made of a metal is formed on the organic layer, and applying a DC voltage between the first electrode and the second electrode, Emits light when they recombine.

画素アレイ部１２には、ｍ列ｎ行の画素配列に対応して、ドライブバスＶＬが各行に配線されている。１行分のドライブバスＶＬは３本の制御線Ｖ１Ｌ，Ｖ２Ｌ，Ｖ３Ｌで構成されている。またデータ線ＨＬ−１，ＨＬ−２・・・ＨＬ−ｍが各列に配線されている。 In the pixel array unit 12, a drive bus VL is wired in each row corresponding to a pixel array of m columns and n rows. The drive bus VL for one row is composed of three control lines V1L, V2L, and V3L. Data lines HL-1, HL-2,... HL-m are wired in each column.

各制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１，Ｖ３Ｌ−１・・・Ｖ１Ｌ−ｎ，Ｖ２Ｌ−ｎ，Ｖ３Ｌ−ｎの各一端は、制御線駆動回路１３の各出力端に接続されている。制御線駆動回路１３は、本発明にかかるゲートドライバによって構成され、外部システム回路１６で生成される垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３及び垂直制御信号用電源Ｖ１，Ｖ２，Ｖ３が与えられることにより、同じく外部システム回路１６で生成される垂直クロックパルスＶＣＫに同期して、順次垂直制御パルスＶＳ１−１，ＶＳ２−１，ＶＳ３−１・・・ＶＳ１−ｎ，ＶＳ２−ｎ，ＶＳ３−ｎを出力し、対応する制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１，Ｖ３Ｌ−１・・・Ｖ１Ｌ−ｎ，Ｖ２Ｌ−ｎ，Ｖ３Ｌ−ｎを駆動する。 One end of each control line V1L-1, V2L-1, V3L-1,... V1L-n, V2L-n, V3L-n is connected to each output end of the control line drive circuit 13. The control line drive circuit 13 is constituted by the gate driver according to the present invention, and is supplied with the vertical start pulses VS1, VS2, VS3 and the vertical control signal power sources V1, V2, V3 generated by the external system circuit 16. Similarly, the vertical control pulses VS1-1, VS2-1, VS3-1,... VS1-n, VS2-n, VS3-n are sequentially output in synchronization with the vertical clock pulse VCK generated by the external system circuit 16. The corresponding control lines V1L-1, V2L-1, V3L-1,... V1L-n, V2L-n, V3L-n are driven.

データ線ＨＬ−１・・・ＨＬ−ｍの各一端は、データ線駆動回路１４の各出力端に接続されている。データ線駆動回路１４は、データ線ＨＬを通して画素１１の各々に対して輝度情報（データ）を電流値または電圧値の形で書き込む、電流書き込み型また電圧書き込み型の駆動回路構成となっている。 One end of each of the data lines HL-1... HL-m is connected to each output end of the data line driving circuit 14. The data line driving circuit 14 has a current writing type or voltage writing type driving circuit configuration in which luminance information (data) is written in the form of a current value or a voltage value to each of the pixels 11 through the data line HL.

外部システム回路１６は、有機ＥＬパネル１５の外部に配置される基板上に搭載される。この外部システム回路１６は、データ線駆動回路１４及び制御線駆動回路１３を制御するタイミングジェネレータ１９と、制御線駆動回路１３から出力される制御パルスを所望の電圧に設定する電源を生成する電源回路２０とを備えている。タイミングジェネレータ１９は外部から供給される画像データ信号及び同期信号を受信し、制御線駆動回路１３を制御する垂直クロックパルスＶＣＫ、垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３と、データ線駆動回路１４を制御する水平走査制御信号及び映像データ信号を同期信号に基づいて発生し、それぞれ制御線駆動回路１３及びデータ線駆動回路１４に供給する。 The external system circuit 16 is mounted on a substrate disposed outside the organic EL panel 15. The external system circuit 16 includes a timing generator 19 that controls the data line driving circuit 14 and the control line driving circuit 13, and a power supply circuit that generates a power source that sets a control pulse output from the control line driving circuit 13 to a desired voltage. 20. The timing generator 19 receives an image data signal and a synchronization signal supplied from the outside, and controls the vertical clock pulse VCK, the vertical start pulses VS1, VS2, and VS3 for controlling the control line driving circuit 13, and the data line driving circuit 14. A horizontal scanning control signal and a video data signal are generated based on the synchronization signal and supplied to the control line driving circuit 13 and the data line driving circuit 14, respectively.

図３は、図１に示した制御線駆動回路の構成の一例を示すブロック図である。図示するように、制御線駆動回路１３はセレクタ回路２１、シフトレジスタ回路２２、電圧レベルシフト回路２３及びバッファ回路２４とで構成されている。 FIG. 3 is a block diagram showing an example of the configuration of the control line driving circuit shown in FIG. As shown in the figure, the control line drive circuit 13 includes a selector circuit 21, a shift register circuit 22, a voltage level shift circuit 23, and a buffer circuit 24.

セレクタ回路２１は、タイミングジェネレータ１９から出力される入力ポート数切り換え信号（デジタルまたはシリアル）ＭＯＤＥにより、任意の入力ポート数を選択できるスイッチである。本例の場合は、入力ポート数＝３に設定される。この入力ポート数は、１行分のドライブバスを構成する制御線の本数を表している。このセレクタ２１からポート数３の情報を持った信号をシフトレジスタ回路２２へ供給する。 The selector circuit 21 is a switch that can select an arbitrary number of input ports by an input port number switching signal (digital or serial) MODE output from the timing generator 19. In this example, the number of input ports is set to 3. The number of input ports represents the number of control lines constituting the drive bus for one row. A signal having information on the number of ports 3 is supplied from the selector 21 to the shift register circuit 22.

シフトレジスタ回路２２は、セレクタ２１で設定された入力ポート数３の情報を受信することで、シフトレジスタ回路２２の構成を３系統に分割する。そして、タイミングジェネレータ１９で設定された垂直スタートパルスＶＳ１，ＶＳ２，ＶＳ３を垂直クロックパルスＶＣＫの立ち上がりまたは立ち下がりに同期して出力ビット数割る入力ポート数分（本例の場合は３）のシフト動作を行う。すなわちセレクタ２１は、１行分のドライブバスを構成する制御線の本数に応じてシフトレジスタ回路２２内のパルスの転送路を切り換え、フリップフロップの多段接続を各スタートパルスＶＳ１，ＶＳ２，ＶＳ３に対応した３個の系統に分け、各系統の先頭段のフリップフロップに対応するスタートパルスＶＳ１，ＶＳ２，ＶＳ３を入力する。これに応じてシフトレジスタ回路２２の３分割された各系統はそれぞれスタートパルスのシフト動作を行って順次制御パルスを生成する。 The shift register circuit 22 divides the configuration of the shift register circuit 22 into three systems by receiving the information of the number of input ports 3 set by the selector 21. The vertical start pulses VS1, VS2 and VS3 set by the timing generator 19 are shifted by the number of input ports (3 in this example) by dividing the number of output bits in synchronization with the rising or falling edge of the vertical clock pulse VCK. I do. That is, the selector 21 switches the pulse transfer path in the shift register circuit 22 in accordance with the number of control lines constituting the drive bus for one row, and the multi-stage connection of flip-flops corresponds to each start pulse VS1, VS2, VS3. The start pulses VS1, VS2 and VS3 corresponding to the first flip-flop of each system are input. In response to this, each of the three divided systems of the shift register circuit 22 performs a start pulse shift operation to sequentially generate control pulses.

電圧レベルシフト回路２３は、シフトレジスタ回路２２から各段ごとに出力されるパルスに対して、電源回路２０で設定された電源Ｖ１〜Ｖ３に電圧レベルを独立に設定する。すなわち、垂直制御パルスのパターンごとに任意の電圧レベルを設定する事が可能である。 The voltage level shift circuit 23 sets the voltage level independently for the power supplies V1 to V3 set by the power supply circuit 20 with respect to the pulses output from the shift register circuit 22 for each stage. In other words, an arbitrary voltage level can be set for each pattern of the vertical control pulses.

バッファ回路２４は、入力ポートごとに電圧レベルシフトされた制御パルスの駆動能力を上げるために、出力電流を増大させる回路である。このようにしてバッファ回路２４は最終的に各制御線に対応した制御パルスＶＳ１−１，ＶＳ２−１，ＶＳ３−１・・・ＶＳ１−ｎ，ＶＳ２−ｎ，ＶＳ３−ｎをパネル側に出力する。 The buffer circuit 24 is a circuit that increases the output current in order to increase the drive capability of the control pulse whose voltage level is shifted for each input port. In this way, the buffer circuit 24 finally outputs the control pulses VS1-1, VS2-1, VS3-1... VS1-n, VS2-n, VS3-n corresponding to each control line to the panel side. .

なお上記実施形態においては、入力ポート数を３に設定した場合を例に挙げて説明したが、入力ポート数は３に限られるものではなく、制御パルスの種類もしくはパターンに合わせ、最適な入力ポート数を設定すればよい。以上のようなゲートドライバを用いることで、多種多様な垂直制御パルスを１つのドライバＩＣのみで出力することができるので、複雑な配線処理ブロックが不要となり、パネルの狭額縁化も実現でき、低コスト化を極めて容易に達成することが可能である。なお上記実施形態では画素１１の表示素子として有機ＥＬ素子１７を用いた有機ＥＬ表示装置を説明したが、本発明はこれに限られるものではなく、画素の表示素子として自発光型の素子を用いた画像表示装置全般に適用可能である。 In the above embodiment, the case where the number of input ports is set to 3 has been described as an example. However, the number of input ports is not limited to 3, and an optimal input port is selected according to the type or pattern of control pulses. Set the number. By using the gate driver as described above, a wide variety of vertical control pulses can be output by only one driver IC, so that no complicated wiring processing block is required, and the panel can be narrowed. Costing can be achieved very easily. In the above embodiment, the organic EL display device using the organic EL element 17 as the display element of the pixel 11 has been described. However, the present invention is not limited to this, and a self-luminous element is used as the display element of the pixel. The present invention is applicable to all image display apparatuses.

図４は、図３に示したシフトレジスタ回路とセレクタ回路の具体的な構成例を示す回路図である。図示するように、シフトレジスタはフリップフロップＦＦの多段接続からなる。１個のフリップフロップはＤ入力端子とＣＬＫ入力端子とＱ出力端子を有している。先頭段のフリップフロップＦＦ１のＤ入力端子にはスタートパルスＶＳ１が供給され、ＣＬＫ入力端子には垂直クロックパルスＶＣＫが入力され、Ｑ出力端子からは制御パルスが出力される。後続段のフリップフロップＦＦ２以降も同じ構成となっている。フリップフロップＦＦはＤ入力端子に供給されたパルスをＣＬＫ入力端子に供給されたクロックの立ち下りまたは立ち上がりに同期してラッチし、Ｑ出力端子に出力する。Ｑ出力端子から出力されたパルスはパネル側に供給されるとともに、次段のＤ入力端子に供給される。このようにしてフリップフロップの先頭段ＦＦ１に入力されたスタートパルスＶＳ１は順次後続段へと転送されて制御パルスを各段ごとに出力する。 FIG. 4 is a circuit diagram showing a specific configuration example of the shift register circuit and the selector circuit shown in FIG. As shown in the figure, the shift register includes a multi-stage connection of flip-flops FF. One flip-flop has a D input terminal, a CLK input terminal, and a Q output terminal. A start pulse VS1 is supplied to the D input terminal of the first flip-flop FF1, a vertical clock pulse VCK is input to the CLK input terminal, and a control pulse is output from the Q output terminal. The subsequent stage flip-flop FF2 and the subsequent stages have the same configuration. The flip-flop FF latches the pulse supplied to the D input terminal in synchronization with the falling or rising of the clock supplied to the CLK input terminal, and outputs it to the Q output terminal. The pulse output from the Q output terminal is supplied to the panel side and is also supplied to the D input terminal of the next stage. In this way, the start pulse VS1 input to the first stage FF1 of the flip-flop is sequentially transferred to the subsequent stage and outputs a control pulse for each stage.

セレクタ回路はシフトレジスタ回路の２段目以降各段に対応したスイッチＳＷからなる。各スイッチＳＷはシフトレジスタ回路内のパルスの転送路を切り換えるために配されたものであり、入力ポート切り換え信号ＭＯＤＥに応じて切り換え動作を行う。なお２段目のフリップフロップＦＦ２に対応したスイッチＳＷ１にはスタートパルスＶＳ２が供給されている。また３段目のフリップフロップＦＦ３に対応したスイッチＳＷ２にはスタートパルスＶＳ３が供給されている。 The selector circuit includes switches SW corresponding to the second and subsequent stages of the shift register circuit. Each switch SW is arranged to switch a pulse transfer path in the shift register circuit, and performs a switching operation according to an input port switching signal MODE. The start pulse VS2 is supplied to the switch SW1 corresponding to the second-stage flip-flop FF2. The start pulse VS3 is supplied to the switch SW2 corresponding to the third-stage flip-flop FF3.

図５は、図４に示したシフトレジスタの動作説明に供する回路図で、ＭＯＤＥ＝１の場合を表している。この場合、先頭段のＦＦ１に入力されたＶＳ１は１段目の制御パルスＶＳ−１として出力される。ＶＳ−１は同時にＳＷ１を介して次段のＦＦ２に転送され、次の制御パルスＶＳ−２として出力される。このようにして各段のフリップフロップＦＦから対応する制御パルスＶＳが出力される。制御パルスＶＳ−１はパネル側の１行目のドライブバスを構成する１本の制御線に供給される。制御パルスＶＳ−２は同じく２行目のドライブバスを構成する１本の制御線に供給される。なお、ＳＷ１に供給されるスタートパルスＶＳ２は不要なので、ＭＯＤＥ＝１の場合には遮断される。同様にスターパルスＶＳ３も不要なのでＳＷ２によって遮断される。 FIG. 5 is a circuit diagram for explaining the operation of the shift register shown in FIG. 4 and shows a case where MODE = 1. In this case, VS1 input to the first stage FF1 is output as the first stage control pulse VS-1. VS-1 is simultaneously transferred to FF2 in the next stage via SW1 and output as the next control pulse VS-2. In this way, the corresponding control pulse VS is output from each stage flip-flop FF. The control pulse VS-1 is supplied to one control line constituting the drive bus in the first row on the panel side. Similarly, the control pulse VS-2 is supplied to one control line constituting the drive bus in the second row. Since the start pulse VS2 supplied to SW1 is unnecessary, it is blocked when MODE = 1. Similarly, the star pulse VS3 is unnecessary and is blocked by SW2.

図６はＭＯＤＥ＝２（ドライブバスが２本の制御線で構成される場合）における動作を表している。この場合、フリップフロップＦＦの多段接続は、奇数番目の多段接続と偶数番目の多段接続の２系統に分けられる。ＦＦ１に入力したスタートパルスＶＳ１は制御パルスＶＳ１−１として出力されるとともに、３段目のＦＦ３に入力され、次のスタートパルスＶＳ１−２として出力される。一方２段目のＦＦ２に入力されたスタートパスルＶＳ２は制御パルスＶＳ２−１として出力されるとともに、４段目のＦＦ４に転送される。ＦＦ４は制御パルスＶＳ２−２を出力するとともに、６段目のＦＦ６に転送する。このようにしてＦＦ１から出力された制御パルスＶＳ１−１とＦＦ２から出力された制御パルスＶＳ２−１は、１行目のドライブバスを構成する２本の制御線に供給される。同様にしてＦＦ３から出力された制御パルスＶＳ１−２とＦＦ４から出力された制御パルスＶＳ２−２は、２行目のドライブバスを構成する２本の制御線に供給される。 FIG. 6 shows the operation in MODE = 2 (when the drive bus is constituted by two control lines). In this case, the multi-stage connection of the flip-flop FF is divided into two systems, an odd-numbered multi-stage connection and an even-numbered multi-stage connection. The start pulse VS1 input to the FF1 is output as the control pulse VS1-1, and is input to the third-stage FF3 and output as the next start pulse VS1-2. On the other hand, the start pulse VS2 input to the second stage FF2 is output as a control pulse VS2-1 and transferred to the fourth stage FF4. The FF 4 outputs the control pulse VS2-2 and transfers it to the sixth stage FF6. Thus, the control pulse VS1-1 output from the FF1 and the control pulse VS2-1 output from the FF2 are supplied to the two control lines constituting the drive bus in the first row. Similarly, the control pulse VS1-2 output from the FF3 and the control pulse VS2-2 output from the FF4 are supplied to two control lines constituting the drive bus in the second row.

図７はＭＯＤＥ＝３（ドライブバスが３本の制御線で構成されている場合）における動作を表している。この場合にはフリップフロップＦＦの多段接続は、ＦＦ１，ＦＦ４，ＦＦ７・・・とＦＦ２，ＦＦ５，ＦＦ８・・・とＦＦ３，ＦＦ６，ＦＦ９・・・の３系統に分けられる。ＦＦ１に入力したスタートパルスＶＳ１は制御パルスＶＳ１−１として出力されるとともにＦＦ４に転送される。ＦＦ２に入力したスタートパルスＶＳ２は制御パルスＶＳ２−１として出力されるとともにＦＦ５に転送される。ＦＦ３に入力したスタートパルスＶＳ３はＶＳ３−１として出力されるとともに、ＦＦ６に転送される。このようにしてＦＦ１，ＦＦ２，ＦＦ３から出力されたＶＳ１−１，ＶＳ２−１，ＶＳ３−１は１行目のドライブバスを構成する３本の制御線に分配される。 FIG. 7 shows the operation in MODE = 3 (when the drive bus is composed of three control lines). In this case, the multi-stage connection of the flip-flop FF is divided into three systems of FF1, FF4, FF7... FF2, FF5, FF8... FF3, FF6, FF9. The start pulse VS1 input to FF1 is output as a control pulse VS1-1 and transferred to FF4. The start pulse VS2 input to FF2 is output as a control pulse VS2-1 and transferred to FF5. The start pulse VS3 input to FF3 is output as VS3-1 and transferred to FF6. In this way, VS1-1, VS2-1, and VS3-1 output from FF1, FF2, and FF3 are distributed to the three control lines constituting the drive bus in the first row.

図８は、有機ＥＬ表示パネルの構成例を示すブロック図であり、特にＭＯＤＥ＝２の場合を表している。この表示パネル１５は、画素回路（ＰＸＬＣ）１１がｍ×ｎのマトリクス状に配列された画素アレイ部１２、データ線駆動回路１４、制御線駆動回路１３１，１３２、データ線駆動回路１４により選択され輝度情報に応じたデータ信号が供給されるデータ線ＨＬ−１〜ＨＬ−ｍ、制御線駆動回路１３１により選択駆動される制御線Ｖ１Ｌ−１〜Ｖ１Ｌ−ｎ、及び制御線駆動回路１３２により選択駆動される制御線Ｖ２Ｌ−１〜Ｖ２Ｌ−ｎを有する。ここで制御線駆動回路１３１，１３２はもとの制御線駆動回路１３をＭＯＤＥ＝２に従って２系統に分けたものであり、図６に示した構成に対応している。また制御線Ｖ１Ｌ−１とＶ２Ｌ−１で１行目のドライブバスを構成している。同様にしてＶ１Ｌ−ｎとＶ２Ｌ−ｎとでｎ行目のドライブバスを構成している。 FIG. 8 is a block diagram showing a configuration example of the organic EL display panel, and particularly shows a case where MODE = 2. The display panel 15 is selected by a pixel array unit 12 in which pixel circuits (PXLC) 11 are arranged in an m × n matrix, a data line driving circuit 14, control line driving circuits 131 and 132, and a data line driving circuit 14. Data lines HL-1 to HL-m to which data signals corresponding to luminance information are supplied, control lines V1L-1 to V1L-n selectively driven by the control line drive circuit 131, and selection drive by the control line drive circuit 132 Control lines V2L-1 to V2L-n are provided. Here, the control line drive circuits 131 and 132 are obtained by dividing the original control line drive circuit 13 into two systems according to MODE = 2, and correspond to the configuration shown in FIG. The control lines V1L-1 and V2L-1 constitute the first row drive bus. Similarly, V1L-n and V2L-n constitute an nth row drive bus.

図９は、図８に示した画素回路の一構成例を示す回路図である。図示する様に、この画素回路１１は、基本的にｐチャネル型の薄膜電界効果トランジスタ（以下、ＴＦＴと言う）で構成されている。すなわち画素回路１１は、ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２、サンプリングＴＦＴ１１５、有機ＥＬ素子１７、保持容量Ｃ１１１を有する。係る構成を有する画素回路１１は、データ線ＨＬ−１と制御線Ｖ１Ｌ−１，Ｖ２Ｌ−１との交差部に配されている。データ線ＨＬ−１はサンプリングＴＦＴ１１５のドレインに接続し、制御線Ｖ１Ｌ−１はサンプリングＴＦＴ１１５のゲートに接続し、他の制御線Ｖ２Ｌ−１はスイッチングＴＦＴ１１２のゲートに接続している。 FIG. 9 is a circuit diagram showing a configuration example of the pixel circuit shown in FIG. As shown in the figure, the pixel circuit 11 is basically composed of a p-channel thin film field effect transistor (hereinafter referred to as TFT). That is, the pixel circuit 11 includes a drive TFT 111, a switching TFT 112, a sampling TFT 115, an organic EL element 17, and a storage capacitor C111. The pixel circuit 11 having such a configuration is arranged at an intersection between the data line HL-1 and the control lines V1L-1 and V2L-1. The data line HL-1 is connected to the drain of the sampling TFT 115, the control line V1L-1 is connected to the gate of the sampling TFT 115, and the other control line V2L-1 is connected to the gate of the switching TFT 112.

ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２及び有機ＥＬ素子１７は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわちドライブトランジスタ１１１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１７のカソードが接地電位ＧＮＤに接続されている。一般に、有機ＥＬ素子１７は整流性がある為ダイオードの記号で表わしている。一方、サンプリングＴＦＴ１１５及び保持容量Ｃ１１１は、ドライブＴＦＴ１１１のゲートに接続している。ドライブＴＦＴ１１１のゲート・ソース間電圧をＶｇｓで表わしている。 The drive TFT 111, the switching TFT 112, and the organic EL element 17 are connected in series between the power supply potential Vcc and the ground potential GND. That is, the source of the drive transistor 111 is connected to the power supply potential Vcc, while the cathode of the organic EL element (light emitting element) 17 is connected to the ground potential GND. In general, the organic EL element 17 is represented by a diode symbol because of its rectifying property. On the other hand, the sampling TFT 115 and the storage capacitor C111 are connected to the gate of the drive TFT111. The gate-source voltage of the drive TFT 111 is represented by Vgs.

画素回路１１の動作であるが、まず制御パルスＶＳ１−１を印加して制御線Ｖ１Ｌ−１を選択状態（ここでは低レベル）とし、データ線ＨＬ−１に信号を印加すると、サンプリングＴＦＴ１１５が導通して信号が保持容量Ｃ１１１に書き込まれる。保持容量Ｃ１１１に書き込まれた信号電位がドライブトランジスタ１１１のゲート電位となる。続いて、制御線Ｖ１Ｌ−１を非選択状態（ここでは高レベル）とすると、データ線ＨＬ−１とドライブＴＦＴ１１１とは電気的に切り離されるが、ドライブＴＦＴ１１１のゲート電位Ｖｇｓは保持容量Ｃ１１１によって安定に保持される。続いて他の制御線Ｖ２Ｌ−１に制御パルスＶＳ２−１を印加して選択状態（ここでは低レベル）にすると、スイッチングＴＦＴ１１２が導通し、電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がＴＦＴ１１１，ＴＦＴ１１２及び発光素子１７を流れる。Ｖ２Ｌ−１が非選択状態になるとスイッチングトランジスタ１１２がオフし、駆動電流は流れなくなる。スイッチングＴＦＴ１１２は発光素子１７の発光時間を制御する為に挿入されたものである。 The operation of the pixel circuit 11 is as follows. First, when the control pulse VS1-1 is applied to set the control line V1L-1 to a selected state (here, low level) and a signal is applied to the data line HL-1, the sampling TFT 115 becomes conductive. Then, the signal is written into the holding capacitor C111. The signal potential written in the storage capacitor C111 becomes the gate potential of the drive transistor 111. Subsequently, when the control line V1L-1 is in a non-selected state (here, high level), the data line HL-1 and the drive TFT 111 are electrically disconnected, but the gate potential Vgs of the drive TFT 111 is stabilized by the storage capacitor C111. Retained. Subsequently, when the control pulse VS2-1 is applied to the other control line V2L-1 to be in a selected state (here, low level), the switching TFT 112 becomes conductive, and the drive current is changed from the power supply potential Vcc toward the ground potential GND. , TFT 112 and light emitting element 17. When V2L-1 is in a non-selected state, the switching transistor 112 is turned off and the driving current does not flow. The switching TFT 112 is inserted in order to control the light emission time of the light emitting element 17.

ＴＦＴ１１１及び発光素子１７に流れる電流は、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１７はその電流値に応じた輝度で発光し続ける。上記の様に、制御線Ｖ１Ｌ−１を選択してデータ線ＨＬ−１に与えられた信号を画素回路１１の内部に伝える動作を「書き込み」と呼ぶ。上述の様に、一度信号の書き込みを行なえば、次に書き換えられるまで、発光素子１７はドライブトランジスタ１１２がオンしている間一定の輝度で発光を続ける。 The current flowing through the TFT 111 and the light emitting element 17 has a value corresponding to the gate-source voltage Vgs of the TFT 111, and the light emitting element 17 continues to emit light with a luminance corresponding to the current value. As described above, the operation of selecting the control line V1L-1 and transmitting the signal applied to the data line HL-1 to the inside of the pixel circuit 11 is referred to as “writing”. As described above, once a signal is written, the light emitting element 17 continues to emit light at a constant luminance while the drive transistor 112 is on until it is rewritten next time.

本発明にかかる画像表示装置の全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of an image display device according to the present invention. 従来の画像表示装置の一例を示すブロック図である。It is a block diagram which shows an example of the conventional image display apparatus. 本発明にかかる制御線駆動回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the control line drive circuit concerning this invention. 図３に示した制御線駆動回路に含まれるシフトレジスタ及びセレクタの構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a shift register and a selector included in the control line driving circuit illustrated in FIG. 3. 図４に示したシフトレジスタの動作説明に供するブロック図である。FIG. 5 is a block diagram for explaining an operation of the shift register shown in FIG. 4. 同じく動作説明に供するブロック図である。It is a block diagram similarly used for operation | movement description. 同じく動作説明に供するブロック図である。It is a block diagram similarly used for operation | movement description. 表示パネルの構成例を示すブロック図である。It is a block diagram which shows the structural example of a display panel. 図８に示した表示パネルに含まれる画素回路の構成例を示す回路図である。FIG. 9 is a circuit diagram illustrating a configuration example of a pixel circuit included in the display panel illustrated in FIG. 8.

Explanation of symbols

１３・・・制御線駆動回路、１４・・・データ線駆動回路、１５・・・有機ＥＬパネル、２１・・・セレクタ回路、２２・・・シフトレジスタ回路、２３・・・電圧レベルシフト回路、２４・・・バッファ回路 DESCRIPTION OF SYMBOLS 13 ... Control line drive circuit, 14 ... Data line drive circuit, 15 ... Organic EL panel, 21 ... Selector circuit, 22 ... Shift register circuit, 23 ... Voltage level shift circuit, 24 ... Buffer circuit

Claims

Row-sequentially drives a display panel with row-shaped drive buses, column-shaped data lines, and matrix-like pixels arranged at the intersections of each row's drive bus and each column's data lines Therefore, by supplying control pulses corresponding to a predetermined number of control lines constituting a row of drive buses, pixels are driven in units of rows, and an image is obtained based on data signals separately supplied from the data lines of each column. A display control line driving circuit for displaying,
Including a shift register, a buffer and a selector;
The shift register includes a plurality of flip-flops connected in multiple stages, operates according to a clock input from the outside, and similarly transfers a start pulse input from the outside to each flip-flop. Output pulses sequentially for each stage,
The buffer is connected to each control line included in the drive bus of each row, and outputs a pulse output from the shift register to each control line as a control pulse,
The selector switches the pulse transfer path in the shift register in accordance with the number of control lines constituting the drive bus for one row, and thus corresponds to the predetermined number of control lines for the drive bus in each row. A display control line driving circuit characterized in that a control pulse having a different pattern can be supplied.

The selector switches the pulse transfer path to divide the multi-stage connection of the flip-flops into a predetermined number of systems corresponding to the control pulses of each pattern, and to start the corresponding pattern in the first stage flip-flop of each system 2. The display control line driving circuit according to claim 1, wherein a pulse is inputted.

2. The display control line driving circuit according to claim 1, wherein the buffer outputs control pulses having different voltage levels corresponding to the different patterns.

A display panel having drive buses arranged in rows, data lines arranged in columns, and matrix rows of pixels arranged in the intersections of the drive buses in each row and the data lines in each column; A data line driving circuit that supplies data signals to the data lines and a predetermined number of control lines constituting a drive bus for one row, respectively, supplies the control pulses to drive the pixels in units of rows and supplies them from the data lines of each column An image display device comprising a control line driving circuit for displaying an image based on the data signal,
The control line driving circuit includes a shift register, a buffer, and a selector,
The shift register includes a plurality of flip-flops connected in multiple stages, operates according to a clock input from the outside, and similarly transfers a start pulse input from the outside to each flip-flop. Output pulses sequentially for each stage,
The buffer is connected to each control line included in the drive bus of each row, and outputs a pulse output from the shift register to each control line as a control pulse,
The selector switches the pulse transfer path in the shift register in accordance with the number of control lines constituting the drive bus for one row, and thus corresponds to the predetermined number of control lines for the drive bus in each row. An image display device characterized in that control pulses of different patterns can be supplied.