JP2004362567A - 共用記憶装置の調停 - Google Patents

Abstract

【課題】共用記憶装置へのアクセスを制御するための改良された調停の提供。
【解決手段】本発明は、共用記憶装置へのアクセスを制御するように適合された調停ユニットを提供する。調停ユニットは、複数のユニットを前記調停ユニットと接続するように適合されたインターフェースのセットを含み、出力データストリームは、調停ユニットから前記インターフェースの個々の1つを介して前記ユニットの少なくとも1つに転送され、入力データストリームは、前記ユニットの少なくとも1つから前記インターフェースの個々の1つを介して調停ユニットに転送される。制御ロジックが前記インターフェースのそれぞれに接続される。
【選択図】図２

Description

本発明は、調停ユニット、チャンネル、および共用記憶装置に対するアクセスを調停するための方法に関する。

電気システムまたは電子システムは、何らかの記憶装置に書き込まれる必要があるデータを出力する機能ユニットを含むことができる。様々な機能ユニットの出力データに関して、異なる待ち時間の要件が存在する可能性がある。さらに、前記機能ユニットは異なる帯域幅の出力データを生成する可能性がある。代替的または追加的に、前記システムは、何らかの記憶装置から読み取られる必要がある入力データを供給しなければならない機能ユニットを含むことができる。これらの幾つかの機能ユニットについては、待ち時間の少ない読み出しアクセスが必要とされるかもしれない。他の機能ユニットについては、大きい待ち時間は受け入れ可能であるかもしれない。幾つかの機能ユニットは、高い帯域幅の読み出しデータを必要とするかもしれないが、他のユニットについては低い帯域幅で十分かもしれない。

様々な機能ユニットによって課せられる要件を満たすために、少なくとも２つの異なる記憶装置を電気システムまたは電子システムに設けることができる。ただし、これはあまり効率的な解決策ではない。

本発明の課題は、共用記憶装置へのアクセスを制御するための改良された調停を提供することである。この課題は、独立請求項によって解決される。好適な実施形態が、従属請求項によって示される。

本発明の一実施形態による調停ユニットは、共用記憶装置へのアクセスを制御するために適合される。調停ユニットは、複数のユニットを前記調停ユニットと接続するインタフェースのセットを含む。出力データストリームは、前記インタフェースの個々の１つを介して調停ユニットから前記ユニットの少なくとも１つへ伝送され、入力データストリームは、前記インタフェースの個々の１つを介して前記ユニットの少なくとも１つから前記調停ユニットへ伝送される。調停ユニットは、さらに前記インタフェースのそれぞれに接続された制御ロジックを含む。前記制御ロジックは、入力データストリームの書き込みデータをセグメント化するように適合されて、前記共用記憶装置への書き込みアクセスをセットアップし、前記共用記憶装置に対する書き込みアクセスおよび読み出しアクセスのシーケンスの少なくとも１つをスケジューリングして、前記読み出しアクセス期間中に得られた読み出しデータを出力データストリームに分配する。

調停ユニットは、例えば前記ユニットの１つから書き込みデータのストリームを受信することができる。前記インタフェースの１つを介して受信された書き込みデータのブロックは、複数のより小さなデータパケットに分割され、それによってデータパケットのサイズは、１回の書き込みアクセス期間中に共用記憶装置へ書き込まれ得るようになる。さらに、調停ユニットは、１つまたは複数の前記ユニットにより発行された読み出し要求を処理できなければならない。前記読み出し要求に従って、調停ユニットは、共用記憶装置に対する読み出しアクセスを実行することができる。調停ユニットは、共用記憶装置に対する書き込みアクセスおよび読み出しアクセスのシーケンスの少なくとも１つをスケジューリングし、それによって「スケジューリング」は前記書き込みアクセスおよび読み出しアクセスの時間的順序を規定する意図がある。読み出しアクセス期間中に記憶装置から得られるデータは、データブロック内に再び集められ得る。前記ユニットの読み出し要求を満たすために、前記データブロックはインタフェースの１つを介して個々のユニットへ転送され得る。

本発明の一実施形態による調停ユニットは、多くの態様で前記ユニットの特性（プロパティ）に適合され得る。前記ユニットにより課せられる要件は、例えば適宜にメモリアクセスをスケジューリングすることにより考慮され得る。調停ユニットは、入力データストリームと出力データストリームの必要なプロパティに依存して、例えば所定のデータストリームに必要な帯域幅または待ち時間に依存して、メモリアクセスの時間的順序を選択することができる。例えば、待ち時間の少ない読み出しアクセスは、即時にスケジューリングされなければならない場合もある。高い処理能力の書き込みアクセスを実行するために、一連の連続的な書き込みアクセスを実行することが必要とされるかもしれない。

待ち時間の少ないメモリアクセスを可能にするためには、前記読み出しアクセスまたは書き込みアクセスのそれぞれは、必要以上に長く取ってはいけない。単一のメモリアクセス期間中に転送されるデータパケットのサイズは、待ち時間と処理能力との間のトレードオフに従って選択される。

本発明の好適な実施形態によれば、１つまたは複数のインタフェースは、入力データストリームおよび出力データストリームの少なくとも一方をバッファリングするように適合されたバッファを含む。好適には、前記バッファは、ＦＩＦＯ（先入れ先出し）バッファとして実現される。例えば、特定のインタフェースに対応するバッファでは、前記インタフェースを介して受信される書き込みデータをバッファリングすることができる。たとえ対応する書き込みアクセスを即時にスケジューリングできないとしても、書き込みデータは即時に受け入れられ得る。読み出し要求を処理する場合には、メモリからフェッチされた読み出しデータは、そのデータを要求した個々のユニットへ連続したデータストリームを供給するために、バッファにバッファリングされてもよい。

本発明の別の実施形態では、各インタフェースは個々の機能ユニットと接続される。かくして、各インタフェースは、機能ユニットの所定の１つへ割り当てられ、前記機能ユニットの個々の特性を考慮することができる。前記インタフェースを介して所定の機能ユニットから受信された入力データストリームは、前記機能ユニットにより課せられる要件に従って処理され得る。また、前記インタフェースを介して所定の機能ユニットへ経路指定される出力データストリームは、前記機能ユニットの特性に従って処理され得る。

本発明の別の好適な実施形態によれば、１つまたは複数のユニットが読み出し要求を調停ユニットへ伝送し、それによって前記読み出し要求の少なくとも一部が、開始アドレス、および共用記憶装置から読み出されるべきデータブロックのサイズを示す。１つまたは複数の機能ユニットは、対応する書き込みデータストリームが個々の機能ユニットから調停ユニットへ送信される前に、調停ユニットへ書き込み要求を転送してもよく、それによって前記書き込み要求のうちの少なくとも１つが、書き込みデータのブロックのサイズと開始アドレスを示すことができる。調停ユニットは、読み出しまたは書き込み要求のそれぞれを複数の対応する読み出しアクセスまたは書き込みアクセスへ変換する。調停ユニットが個々の読み出し要求または書き込み要求を受け取るやいなや、対応する読み出しアクセスまたは書き込みアクセスのスケジューリングを開始することができる。予めある時点で受信される前記要求は、読み出しアクセスおよび書き込みアクセスの最適化シーケンスを生成するのに有用である。

本発明の別の好適な実施形態によれば、共用メモリに対する前記読み出しアクセスおよび書き込みアクセスは、調停ユニットのインタフェースの少なくとも幾つか、または入力データストリームおよび出力データストリームの少なくとも一部に割り当てられた優先度（プライオリティ）に従ってスケジューリングされる。読み出しアクセスおよび書き込みアクセスの時間的順序は、調停ユニットの制御ロジックにより判定される。入力データストリームに高い優先度を割り当てた場合、前記入力データストリームに対応する書き込みアクセスは、他の読み出しアクセスおよび書き込みアクセスよりも迅速に処理される。優先度が非常に高い場合には、前記入力データストリームに対応する書き込みアクセスは、まさに即時にスケジューリングされ得る。高い優先度の読み出し要求を受け取った場合には、対応する読み出しアクセスが有利に実行され、その一方で低い優先度の書き込みアクセスおよび読み出しアクセスは延期される。高い優先度のアクセスを処理するとすぐに、低い優先度のアクセスが処理される。

好適には、入力データストリームまたは出力データストリームを少ない待ち時間でもって処理する必要があるときはいつでも、対応する高い優先度が前記データストリームに割り当てられる。高い優先度を割り当てることにより、対応する読み出しアクセスまたは書き込みアクセスは、他の読み出しアクセスおよび書き込みアクセスよりも迅速にスケジューリングされることが達成され得る。結果として、待ち時間の少ない記憶装置アクセスを提供することができる。従って、調停ユニットの制御ロジックは、機能ユニットにより課せられる様々な種類の待ち時間要件を満たすことを可能にする。

別の好適な実施形態によれば、読み出しアクセスと書き込みアクセスとの間のスイッチングの量が小さく保たれる態様で優先度が修正される。前記スイッチングを実行するたびに、余分な遅延が発生する。その余分な遅延を回避するために、書き込みアクセス群を最初に処理して、次に読み出しアクセス群等を処理することが好ましい。読み出しアクセスを処理する場合、次のメモリアクセスも同様に読み出しアクセスである場合が最も好都合である。このことは、例えば書き込み要求の優先度が一定に保たれながら、読み出し要求の優先度をインクリメントすることにより達成され得る。反対に、書き込みアクセスが実行されている場合、次に書き込み要求を処理することは最も好都合である。この場合、例えば読み出し要求の優先度は一定に保たれながら、書き込み要求に割り当てられた優先度を増すことができる。

別の実施形態によれば、読み出し要求と書き込み要求に割り当てられる優先度は、データの連続的な伝送を促進する態様で修正される。隣接するアドレス範囲に関係する幾つかのメモリアクセスが処理されなければならない場合、前記メモリアクセスは、再アドレス指定に起因する任意の時間遅延を回避するために、好ましくは連続して実行されなければならない。それ故に、所定のアドレス範囲に関係するメモリアクセスを処理する場合には、隣接するアドレス範囲に関係するメモリアクセスに割り当てられた優先度は増加され、結果として前記メモリアクセスは、十中八九次にスケジューリングされる。結果として、中断のないデータの転送が強められ、再アドレス指定に起因する余分な時間遅延の量は小さく保たれる。

別の好適な実施形態によれば、特定のインタフェースに割り当てられる優先度は、前記インタフェースに対応するバッファの充填レベルに依存して修正される。前記バッファの充填レベルが高くなるほど、対応するデータストリームの優先度は高くなる。充填レベルに依存してバッファリングされるデータストリームの優先度を増加させることにより、前記データストリームに対応するメモリアクセスは、好適な態様でスケジューリングされることを達成され得る。結果として、個々のバッファの充填レベルは低下し、オーバーフローを回避することができる。

本発明の好適な実施形態では、調停ユニットは自動試験機器（ＡＴＥ：automated test equipment）のチャンネルで使用される。チャンネルは、少なくとも１つの試験対象デバイス（ＤＵＴ）に対する刺激データの供給と、前記少なくとも１つのＤＵＴからの応答データの受信とのうちの少なくとも１つの役割を果す。チャンネルの調停ユニットは、共用記憶装置へのメモリアクセスを調整する役割を果す。前記共用記憶装置は、例えば命令とシーケンサデータのうちの少なくとも１つを格納するように適合される。前記命令と前記シーケンサデータは、試験データのストリームを生成するために使用され得る。共用メモリは、少なくとも１つのＤＵＴから得られた応答データを評価することにより得られる結果データを記憶するために使用されてもよい。

従来技術の解決策では、自動試験機器のチャンネルは、少なくとも２つの異なるメモリと、シーケンサユニットへ命令ストリームを供給するように適合された少ない待ち時間のＳＲＡＭと、結果データだけでなくシーケンサデータも格納するように適合された大きい待ち時間のＤＲＡＭを包含していた。完全に異なる特性を有する２つの異なるメモリの使用により、チャンネルの機能ユニットの待ち時間と帯域幅要件を満たすことが可能になっていた。

本発明の実施形態によれば、前記少なくとも２つの別個のメモリは、調停ユニットにより制御される１つの共用メモリと置き換えられる。共用メモリは、例えば命令とベクトルデータと結果データのうちの少なくとも１つを格納するために使用され得る。従って、チャンネルのセットアップは単純化される。本発明の一実施形態によるチャンネルは、従来技術によるチャンネルよりも安価でより小型である。

好適には、前記チャンネルのユニットは、シーケンサ、結果処理ユニット、インタフェースモジュール、およびマイクロプロセッサコアのうちの少なくとも１つを含む。シーケンサユニットは、共用メモリからの命令およびシーケンサデータを読み出し、例えばチャンネルの駆動経路と受信経路のうちの少なくとも１つへ供給され得る出力データのストリームを生成する。結果処理ユニットは、前記少なくとも１つのＤＵＴから得られる応答データを評価することに役割を果す。結果処理ユニットは、共用メモリへ書き込まれる結果データのストリームを生成することができる。インタフェースモジュールは、チャンネルと中央設備との間のデータリンクを確立するように適合される。前記インタフェースモジュールを介して、チャンネルの共用メモリと前記中央設備との間でデータを交換することができる。さらに、チャンネルはマイクロプロセッサコアを含むこともできる。

好適な実施形態によれば、出力データストリームは、調停ユニットからシーケンサへ転送され、それによって前記出力データストリームは命令とシーケンサデータの少なくとも１つを含むことができる。好適には、前記シーケンサに対する命令を含む出力データストリームに、高い優先度を割り当てる。従って、命令ストリームを中断させないことが確実にされる。

別の好適な実施形態によれば、調停ユニットは、結果処理ユニットからの入力データストリームを受信するように適合され、それによって前記入力データストリームは結果データを含むことができる。前記結果データは、例えば前記少なくとも１つのＤＵＴから得られる応答データを予測データと比較することにより生成され得る。

本発明の別の実施形態によれば、調停ユニットは高い優先度のデータストリームを前記インタフェースモジュールと交換する。特にいかなるハンドシェーク信号も存在しない場合には、インタフェースモジュールと調停ユニットとの間で交換されるデータは、即時に処理されなければならない。

好適には、共用記憶装置はダイナミックＲＡＭとして実施される。ダイナミックＲＡＭ（ＤＲＡＭ）は、ＳＲＡＭよりも安価でより小型である。好適には、同期クロックドインタフェースを含むＲＤＲＡＭを使用する。前記クロックドインタフェースによって、高い帯域幅のデータ交換を実現することができる。

さらに好適には、調停ユニットはメモリ保守ユニットを含み、それによって前記メモリ保守ユニットは保守要求を共用記憶装置へ送る。ＤＲＡＭを用いる場合、前記保守要求には、例えばメモリリフレッシュを実行するための要求が含まれ得る。

本発明は、１つまたは複数の適切なソフトウェアプログラムにより、部分的にまたは全体的に具現化され、あるいは支援されることができ、そのプログラムは任意の種類のデータ媒体に格納されたり、またはそうでなければ任意の種類のデータ媒体により提供されることができ、任意の適切なデータ処理ユニット内で、あるいはそれにより実行され得る。ソフトウェアプログラムやルーチンは、好適には共用記憶装置に対する読み出しアクセスおよび書き込みアクセスのシーケンスをスケジューリングするために適用される。

本発明の他の目的および多くの付随する利点は、添付図面に関連して考察する際に以下の詳細な説明を参照することにより容易に認識され、より良好に理解される。実質的にまたは機能的に同等、あるいは類似する要素は、同じ参照符号（単数または複数）を用いて参照する。

本発明によれば、共用記憶装置へのアクセスを制御するための改良された調停が提供される。

図１には、自動試験機器（ＡＴＥ）のチャンネル１が示され、それによりチャンネル１は、ＤＵＴへ刺激データを供給すること、およびそのＤＵＴから得られた応答データを分析することのうち少なくとも１つの役割を果す。チャンネル１は自動試験機器のチャンネルにしなければならないことはなく、それは任意の種類のマルチチャンネルアーキテクチュア内のチャンネルにしてもよい。チャンネル１は、好適にはＲＤＲＡＭとして実施される共用メモリ５からシーケンサ命令３とシーケンサデータ４を受け取るシーケンサユニット２を含む。本発明の実施形態によれば、共用メモリ５は調停ユニット６を介してアクセスされる。ＤＵＴが少なくとも１つのＤＲＡＭメモリを含む場合には、シーケンサユニット２は共用メモリ５からリフレッシュデータ７を読み出すこともできる。そのリフレッシュデータ７は、ＤＵＴ内で少なくとも１つのＤＲＡＭメモリのリフレッシュを周期的に起動する役割を果たす。

シーケンサ命令３に従って、シーケンサユニット２は、駆動データと予測データの双方を含むことができる出力データストリーム８を生成する。出力データストリーム８は、駆動経路９と受信経路１１の比較ユニット１０との双方へ供給される。駆動経路９には波形テーブルが含まれ、それは出力データストリーム８のベクトルを対応する波形シーケンスへ変換するように適合されたルックアップテーブルである。各波形は、一組のエッジ用のタイミング情報と共に、一組のエッジを含む。駆動経路９の出力において、刺激データ１２のストリームが得られ、その刺激データ１２のストリームがＤＵＴのピン１３へ供給される。

代替的にまたは追加的に、応答データ１４のストリームがＤＵＴのピン１３から得られる。比較ユニット１０では、応答データ１４が、出力データストリーム８の一部として転送される予測データと比較される。この理由で、出力データストリーム８は受信経路１１の比較ユニット１０へも供給される。比較ユニット１０は、比較の結果を含む結果データ１５のストリームを生成する。その結果データ１５のストリームは、結果処理ユニット１６へ供給される。結果処理ユニット１６は、エラーカウントの記録を残すカウンタ１７を含む。さらに、結果処理ユニット１６は、個々のサイクルの関数として結果を記録することによりエラーマップ１８を生成する。エラーマップデータ１９は、調停ユニット６を介して共用メモリ５へ書き込まれる。さらに、結果処理ユニット１６が概観マップ２０を生成し、その概観マップの１ビットが結果データ１５の４キロバイトを表わす。

ＤＵＴを試験すると、異なる種類のエラーが同時に発生する場合がある。それらのエラーのサブセットだけが探知されて分析されるべきである場合には、他の全てのエラーをマスクして除外することが必要とされる。このために、共用メモリ５から読み出されるサイクルマスクデータ２１は、結果処理ユニット１６へ供給される。そのサイクルマスクデータ２１は、結果データストリーム１５の、マスクして除外されなければならない部分を画定する。

これまでに説明されたように、共用メモリ５には、シーケンサ命令、シーケンサデータ、およびサイクルマスクデータが含まれる。さらに、共用メモリ５には、結果処理ユニット１６から受け取った結果データが含まれる。共用メモリの内容をワークステーションと交換するために、チャンネル１には、ワークステーションとデータリンク２３を確立するように適合されたワークステーションインタフェース２２が含まれる。ワークステーションインタフェース２２を介して、データ２４は、ワークステーションと共用メモリ５との間で交換され得る。そのデータ２４は、調停ユニット６を介して経路指定される。さらに、チャンネル１は、組込み式マイクロプロセッサコア２５を含む。そのマイクロプロセッサコア２５と共用メモリ５との間でデータ２６もまた交換され、それによってそのデータもまた調停ユニット６を介して経路指定される。

本発明の実施形態によれば、調停ユニット６は、共用メモリ５への書き込みアクセスをセットアップするために入力データストリームの書き込みデータを対応するデータパケットへセグメント化する。前記入力データストリームには、ワークステーションインタフェース２２と交換されたデータ２４の、および組込み式マイクロプロセッサコア２５と交換されたデータ２６の結果データ１９のストリームが含まれ得る。調停ユニット６は、共用メモリ５に対する書き込みアクセスと読み出しアクセスのシーケンスをスケジューリングする。読み出しアクセス期間中に得られる読み出しデータは、出力データストリームへ分配される。前記出力データストリームには、シーケンサ命令３とシーケンサデータ４とリフレッシュデータ７とサイクルマスクデータ２１が含まれ得る。また、出力データストリームには、ワークステーションインタフェース２２用のデータ２４および組込み式マイクロプロセッサコア２５用のデータ２６も含まれ得る。

図２には、チャンネルのメモリユニットが示される。メモリユニットには、ＲＤＲＡＭメモリ２８、ＲＡＭコントローラ２９、および調停ユニット３０が含まれる。調停ユニット３０には、様々な入力データストリームおよび出力データストリーム用の一組のインタフェース３１〜３７が含まれる。第１のインタフェース３１を介して、データは図１に示されたワークステーションインタフェース２２と交換される。ワークステーションは、共用メモリとの間で読み書きを行なうことができ、それ故に対応要求ｒｅｑは、書き込み要求または読み出し要求とすることができる。書き込み要求は、書き込みアクセスの開始アドレスと共用メモリへ書き込まれるべきデータブロックのサイズを示すように適合される。それに対応して、読み出し要求では、開始アドレスと共用メモリから読み出されるべきデータブロックのサイズが指定される。

書き込みアクセスの場合、書込みデータＤｗは、ＦＩＦＯ（先入れ先出し）バッファ３８でバッファリングされる。ＦＩＦＯバッファ３８は、調停ユニット３０に対していわゆるスライス要求ｓｒｅｑを発行する。そこで、様々なインタフェースのスライス要求に対して優先度が割り当てられ、それらの個々の優先度に従ってスライス要求は処理される。

図２に示された例では、「１」から「９」までの範囲の優先度が様々なスライス要求に割り当てられる。インタフェースの１つを介して伝送されるデータストリームへ割り当てられる優先度は、対応するＦＩＦＯバッファの充填レベルに依存して修正される。例えば、ＦＩＦＯバッファ３８が空の場合には、第１のインタフェース３１に対応するスライス要求ｓｒｅｑに対して優先度「７」が割り当てられる。ＦＩＦＯバッファ３８の充填レベルが増すと、対応するデータストリームの処理はより緊急になる。従って、第１のインタフェース３１のスライス要求ｓｒｅｑに割り当てられる優先度は、ＦＩＦＯバッファ３８の充填レベルに依存して「７」から「８」または「９」まで増加する。

ワークステーションインタフェース２２は、ＦＩＦＯバッファ３８へ読み出し要求を転送してもよい。その読み出し要求に対応する１つまたは複数のスライス要求ｓｒｅｑが、調停ユニット３０へ送られ、そこで「７」から「９」の範囲の優先度が前記スライス要求に割り当てられる。

調停ユニット３０は、その調停ユニット３０に接続した全てのインタフェースからスライス要求ｓｒｅｑを受け取る。調停ユニット３０は一連の書き込みデータスライスおよび読み出しデータスライスをスケジューリングし、それによって前記データスライスのそれぞれは、固定サイズとなる。例えば、前記データスライスのそれぞれは、２５６ビットのデータからなることができる。インタフェース３１を介して受信されるデータブロックの書き込みデータＤｗは、複数のデータスライスに分割され、各データスライスは２５６ビットの書き込みデータからなる。それらのデータスライスは、個々の優先度に従ってスケジューリングされる。そして、前記データスライスは調停ユニット３０からＲＡＭコントローラ２９へスライス列３９の一部として転送される。また、スライス列３９は共用メモリから読み出されたデータスライスも含み、前記データスライスのそれぞれも２５６ビットの読み出しデータからなる。ＲＡＭコントローラ２９は、ＲＤＲＡＭメモリ２８と読み書きデータ４０を交換する。

一例として、ワークステーションインタフェース２２が第１インタフェース３１に対して読み出し要求を発行したと仮定する。前記読み出し要求に対応するスライス要求は、調停ユニット３０へ転送される。データスライスは調停ユニット３０によりスケジューリングされ、対応する読み出しアクセスがＲＡＭコントローラ２９により実行される。スライス列３９内では、得られた読み出しデータのデータスライスがＲＡＭコントローラ２９から調停ユニット３０へ転送される。そこで、様々な出力データストリームに対応するデータスライスが受信され、対応するインタフェースのＦＩＦＯバッファへ分配される。ワークステーションインタフェース２２により発行された読み出し要求に関連するデータスライスは、ＦＩＦＯバッファ３８に対して連続した順序で書き込まれる。ＦＩＦＯバッファ３８は、出力データをバッファリングするためのバッファだけでなく入力データをバッファリングするためのバッファも含む。ワークステーションインタフェース２２は、要求された読み出しデータＤｒのデータブロックをＦＩＦＯバッファ３８からフェッチすることができる。

第２のインタフェース３２を介して、シーケンサ命令は、図１に示されたシーケンサユニット２へ供給される。要求されたシーケンサ命令は、ＲＤＲＡＭメモリ２８から読み出され、スライス列３９内で調停ユニット３０へ転送される。調停ユニット３０は、前記シーケンサ命令をＦＩＦＯバッファ４１へ書き込む。

第３のインタフェース３３は、シーケンサユニット２にシーケンサデータを提供する役割を果す。共用メモリから読み出されたシーケンサデータは、対応するＦＩＦＯバッファ４２でバッファリングされる。

第４のインタフェース３４は、シーケンサユニット２へリフレッシュデータを供給するように適合される。共用メモリから読み出されたリフレッシュデータは、ＦＩＦＯバッファ４３でバッファリングされる。

図１に示された結果処理ユニット１６の一部であるエラーマップ１８は、調停ユニット３０の第５のインタフェース３５へ結果データのストリームを供給する。結果データは、ＦＩＦＯバッファ４４でバッファリングされる。

サイクルマスクデータのストリームは、図１の結果処理ユニット１６に供給される出力データストリームである。ＲＤＲＡＭメモリ２８から読み出されたサイクルマスクデータは、ＦＩＦＯバッファ４５でバッファリングされる。第６のインタフェース３６を介して、サイクルマスクデータは結果処理ユニット１６へ送られる。

第７のインタフェース３７は、図１の組込み式マイクロプロセッサコア２５とデータを交換するように適合される。対応するＦＩＦＯバッファ４６は、出力データをバッファリングするためのバッファだけでなく入力データをバッファリングするためのバッファも含む。

図２には、様々なインタフェースの入力データストリームおよび出力データストリームに割り当てられた個々の優先度が図示してある。インタフェース３１〜３７のそれぞれに関して示された３つの優先度は、個々のＦＩＦＯバッファ３８、４１〜４６の異なる充填レベルに対応する。インタフェース３１を介してワークステーションと交換されるデータに対して、最高の優先度が割り当てられる。ワークステーションにより供給されるデータは即時に処理されなければならない。その理由は、調停ユニットとワークステーションインタフェースとワークステーションとの間にハンドシェーク信号は一切存在しないからである。

図２からは、「６」から「８」までの範囲の優先度が、共用メモリから読み出されたシーケンサ命令ストリームに対して割り当てられていることが見出され得る。従って、シーケンサ命令のストリームが分断されないことが達成され得る。「５」から「７」までの範囲の優先度が、インタフェース３５を介して受信される結果データストリームに割り当てられる。このやや高い優先度に起因して、エラーマップ１８から受信された結果データストリームは、ＲＤＲＡＭメモリ２８へ連続的に書き込まれ得る。チャンネルのマイクロプロセッサコア２５と交換されるデータストリームには、「１」から「３」の範囲の低い優先度が割り当てられる。結果として、マイクロプロセッサコアのメモリアクセスの待ち時間はやや大きくなる。

ＲＤＲＡＭメモリ２８の保守に関係する保守要求４７は、ＲＡＭコントローラ２９により生成される。前記保守要求４７には、例えばＲＤＲＡＭメモリ２８のリフレッシュを実行するための要求が含まれ得る。保守要求４７は、保守ユニット４８へ送られる。前記保守要求をスケジューリングするために、保守ユニット４８から調停ユニット３０へスライス要求が転送される。最初に、優先度「１」が保守要求に割り当てられる。ある時間後に、保守要求が処理されたか否かが検査される。保守要求がまだ処理されていない場合には、前記保守要求の優先度は「５」まで増加される。さらにある時間が経過した後に、保守要求が処理されたどうかが再度検査される。保守要求がまだ処理されていなかった場合には、個々の保守要求が強制的にスケジューリングされるために優先度は「１４」にまで設定される。かくして、ＲＤＲＡＭメモリ２８の定期的なリフレッシュの実行を確実にすることができる。

図３は、複数の読み出し要求および書き込み要求を如何にしてスライス列４９へ変換するかを示し、それによって経過した時間は左から右へと示される。時点５０において、第１の読み出し要求５１がインタフェースＡを介して受信され、それによって前記読み出し要求が開始アドレス（「０」）とメモリから読み出される必要があるデータブロックのサイズ（「９６バイト」）の両方を指定する。第１の読み出し要求５１は、例えばメモリからのシーケンサデータを読み出すための読み出し要求とすることができ、それ故に優先度「３」が前記第１の読み出し要求５１へ割り当てられ得る。

インタフェースＡからのインタフェーススライス要求５２は、インタフェースＡからの優先度「３」を有する要求が処理されなければならないことを調停ユニットの制御ロジックへ示すために設定される。図３では、インタフェースＡ、Ｂ、Ｃからのインタフェーススライス要求が、スライス列４９の下側に示される。時点５３において、スライス列４９の次のデータスライスが選択されなければならない。その時点５３には、１つのインタフェーススライス要求５２だけが存在し、それ故にインタフェーススライス要求５２に従って、ＲＤＲＡＭメモリ２８のアドレス０〜３２から３２バイトが読み出される。得られたデータは、データスライス５４とてしメモリから調停ユニットへ転送される。

第１の読み出し要求５１は、９６バイトのデータブロックに関係する。データスライス５４の転送後、依然として処理されなければならない６４バイトが残る。この理由で、インタフェースＡからのインタフェーススライス要求５５はアクティブのままである。インタフェーススライス要求５５の優先度は、３から３＋１＋１＝５まで増加させられる。

インタフェーススライス要求５５の優先度を増やす第１の理由は、読み出しデータを含むデータスライスを転送するときはいつも、書き込みアクセスに対応するインタフェーススライス要求の優先度を一定に保ちながら読み出しアクセスに対応するインタフェーススライス要求の全ての優先度を増加させるからである。書き込みデータを含むデータスライスを転送するときはいつも、読み出しアクセスに対応するインタフェーススライス要求の優先度を一定に保ちながら書き込みアクセスに対応するインタフェーススライス要求の優先度を増加させる。こうすることにより、書き込みアクセスと読み出しアクセスとの間のスイッチングの量の低減を実現することができる。書き込みアクセスと読み出しアクセスとの間の任意のスイッチングは、「読み出しから書き込みへのバブル」または「書き込みから読み出しへのバブル」というようにもっと後で呼ばれる余分な時間遅延を生じる。書き込みアクセスと読み出しアクセスとの間のスイッチングの量を低減することにより、前記余分な時間遅延は低減され、ＲＤＲＡＭメモリはより効率良くアクセスされ得る。

インタフェーススライス要求５５の優先度を増加させる第２の理由は、特定のデータスライスが転送された後に、連続的な読み書き操作を促進するために隣接アドレス範囲に関係するデータスライスの優先度を増加させるからである。データスライス５４を共用メモリから読み出した後に、前記共用メモリから隣接データスライスを読み取ることは好都合である。何故ならこの場合には再アドレス指定は一切必要ないからである。連続的な読み書き操作を促進するために、後続のデータスライスの優先度は、例えば１だけインクリメントされ得る。こうすることにより、「再アドレス指定バブル」というようにもっと後で呼ばれる再アドレス指定に起因した余分な時間遅延は低減される。

これら２つの理由に従って、読み書き操作間の任意のスイッチングを回避するためにインタフェーススライス要求５５の優先度は「３」から「４」までインクリメントされ、隣接するデータブロックの転送を促進するために前記優先度はさらに「４」から「５」まで増加される。

時点５６では、インタフェースＡからのインタフェーススライス要求だけがアクティブである。従って、アドレス３２〜６４から読み出された３２バイトの読み出しデータが、メモリから調停ユニットへデータスライス５７として転送される。

時点５８では、書き込み要求５９がインタフェースＢを介して調停ユニット３０により受信される。書き込み要求５９は、アドレス２５６から始まる６４バイトの書き込みデータがメモリへ書き込まれなければならないことを示す。前記書き込みデータは、例えば１ブロックの結果データであり、従って前記書き込みデータに対して優先度「５」が割り当てられ得る。時点５８において、インタフェースＢからインタフェーススライス要求６０が設定される。

第２の読み出し要求６１は時点６２で受信され、その第２の読み出し要求６１は、３２バイトの読み出しデータがアドレス５１２から始まるメモリから読み出されなければならないことを示す。インタフェースＣを介して受信される読み出し要求６１は、例えばメモリから命令をフェッチすることに関係することができ、それ故に前記読み出し要求に対して優先度「６」が最初に割り当てられ得る。第２の読み出し要求６１を受信する時点６３において、読み出しアクセスは処理中である。読み出しから書き込みへの任意のスイッチングを回避するために、第２の読み出し要求６１の優先度は「６」から「７」までインクリメントされる。第２の読み出し要求６１が受信される時点６２において、インタフェースＣからのインタフェーススライス要求６３が設定される。

データスライス５７の転送は時点６４で終了する。その時点６４では、インタフェースＡからのインタフェーススライス要求６５は依然としてアクティブである。何故なら第１の読み出し要求５１はまだ完了していないからである。第１の読み出し要求５１に対応する第３のデータスライスは、依然として転送されなければならない。時点６４において、インタフェーススライス要求６３の優先度「７」は、インタフェーススライス要求６０と６５の個々の優先度よりも高い。従って、第２の読み出し要求６１に対応するデータスライス６７が次にスケジューリングされる。再アドレス指定により引き起こされる時間遅延６６の後、データスライス６７が転送され、そのデータスライス６７はアドレス５１２〜５４４の３２バイトの読み出しデータからなる。データスライス６７を転送することにより、読み出し要求６１は完了し、従ってインタフェースＣからのインタフェーススライス要求６３はゼロにリセットされる。

時点６８において、インタフェースＡとＢからの２つのインタフェーススライス要求がアクティブである。インタフェーススライス要求６９の優先度は「５」から「４」へ変更される。この理由は、この時点でそのスライス要求を処理するために再アドレス指定が必要とされるからである。時点６８では、インタフェーススライス要求７０は最高の優先度を有しており、従って書き込み要求５９が次に処理される。「読み込みから書き込みへのバブル」により生じた時間遅延７１の後で、３２バイトの書き込みデータからなるデータスライス７２が転送される。インタフェースＢを介して受信された前記書き込みデータは、メモリアドレス２５６〜２８８へ書き込まれる。調停ユニットから共用メモリへの書き込みデータの連続的な転送を促進するために、インタフェーススライス要求７３の優先度は「５」から「７」へ変更される。データスライス７２の転送期間中の時点７４において、インタフェースＡに対応するＦＩＦＯバッファの充填レベルが、ある所定の充填レベルを超える可能性があり、それに対応してインタフェーススライス要求７５の優先度は、「３」から「４」まで増加される。

時点７６において、書き込み要求５９に対応する書き込みデータの別のデータスライス７７を転送するように決定される。前記インタフェースＢを介して受信される前記書き込みデータは、共用メモリのメモリアドレス２８８〜３２０へ書き込まれる。データスライス７７を転送することにより、書き込み要求５９は完了し、従ってインタフェーススライス要求７３はゼロにリセットされる。

時点７８において、インタフェースＡからのインタフェーススライス要求７９だけがアクティブである。この理由は、第１の読み出し要求５１がまだ完了していないからである。「書き込みから読み出しへのバブル」によって生じる時間遅延８０の後に、第１の読み出し要求５１に対応する第３のデータスライス８１が共用メモリから調停ユニットへ転送される。そのデータスライス８１は、メモリアドレス６４〜９６から読み出された３２バイトの読み出しデータからなる。

自動試験機器（ＡＴＥ）のチャンネルを示す図である。 共用記憶装置と調停ユニットを含むメモリユニットを示す図である。 読み出しデータと書き込みデータのスライスを含むスライス列の構造を示す図である。

符号の説明

1 自動試験機器（ＡＴＥ）のチャンネル
2 シーケンサ
3 シーケンサ命令
4 シーケンサデータ
5 共用メモリ
6、30 調停ユニット
8 出力データストリーム
12 刺激データ
16 結果処理ユニット
19 結果データ
22 ワークステーションインタフェース
23 データリンク
24、26 データ
25 マイクロプロセッサコア
28 ＲＤＲＡＭメモリ
31〜37 インタフェース
38、41〜46 ＦＩＦＯバッファ
48 保守ユニット
49 スライス列

Claims (23)

1. 試験装置のチャンネル用の記憶ユニットであって、
   共用記憶装置（５、２８）と、
   少なくとも１つのバッファであって、好適には少なくとも１つのＦＩＦＯバッファ（３８、４１〜４６）であり、１つまたは複数の入力データストリームおよび出力データストリームをバッファリングするように適合された、少なくとも１つのバッファと、
   共用記憶装置（５、２８）へのアクセスを制御するように適合された調停ユニット（６、３０）を含み、その調停ユニットが、
   複数のユニットを前記調停ユニット（６、３０）と接続するように適合されたインタフェース（３１〜３７）のセットであって、出力データストリームが前記インタフェースの個々の１つを介して前記調停ユニット（６、３０）から前記ユニットの少なくとも１つへ転送され、入力データストリームが前記インタフェースの個々の１つを介して前記ユニットの少なくとも１つから前記調停ユニット（６、３０）へ転送される、インタフェースのセットと、
   前記インタフェース（３１〜３７）のそれぞれに接続されて、前記共用記憶装置への書き込みアクセスをセットアップするために入力データストリームの書き込みデータをセグメント化し、前記共用記憶装置（５、２８）に対する書き込みアクセスおよび読み出しアクセスの少なくとも１つのシーケンス（４９）をスケジューリングし、前記読み出しアクセス期間中に得られた読み出しデータを出力データストリームへ分配するように適合された制御ロジックとを含む、記憶ユニット。
2. 前記インタフェースのうちの少なくとも１つが、少なくとも１つのバッファを含み、その少なくとも１つのバッファが、好適には少なくとも１つのＦＩＦＯバッファ（３８、４１〜４６）であり、１つまたは複数の入力データストリームおよび出力データストリームをバッファリングするように適合されている、請求項１に記載の記憶ユニット。
3. 前記インタフェースのそれぞれが、前記ユニットの個々の１つへ接続される、請求項１または２に記載の記憶ユニット。
4. 前記ユニットのうちの少なくとも１つが、書き込み要求（５９）と読み出し要求（５１、６１）のうちの少なくとも１つを前記調停ユニットへ転送するように適合され、少なくとも１つの書き込み要求が、開始アドレスと前記共用記憶装置に書き込まれるべきデータブロックのサイズを示し、少なくとも１つの読み出し要求が、開始アドレスと前記共用記憶装置から読み出されるべきデータブロックのサイズを示す、請求項１〜３の何れか１項に記載の記憶ユニット。
5. 前記制御ロジックが、様々な前記インタフェースの少なくとも幾つか、または様々な前記入力データストリームおよび出力データストリームの少なくとも一部へ割り当てられた優先度に基づいて前記読み出しアクセスと前記書き込みアクセスをスケジューリングするように適合されている、請求項１〜４の何れか１項に記載の記憶ユニット。
6. 前記制御ロジックが、個々の前記データストリームに対して対応する高い優先度を割り当てることにより、入力データストリームまたは出力データストリームの少ない待ち時間を考慮するように適合されている、請求項１〜５の何れか１項に記載の記憶ユニット。
7. 前記制御ロジックが、書き込みから読み出しへ、または読み出しから書き込みへのスイッチングの量を小さく保つ態様で前記優先度を修正するように適合されている、請求項５または６に記載の記憶ユニット。
8. 前記制御ロジックが、前記データストリームの少なくとも１つの連続的な転送を促進する態様で前記優先度を修正するように適合されている、請求項５〜７の何れか１項に記載の記憶ユニット。
9. 前記制御ロジックが、バッファの充填レベルが高くなるほど対応するバッファリングされるデータストリームの優先度を高くする態様で前記優先度を修正するように適合されている、請求項５〜８の何れか１項に記載の記憶ユニット。
10. 前記調停ユニットが、前記共用記憶装置へのメモリアクセスを調整するために自動試験機器のチャンネルで使用されるように適合されており、前記チャンネルが少なくとも１つのＤＵＴへの刺激データの供給と、前記少なくとも１つのＤＵＴからの応答データの受信とのうちの少なくとも１つの役割を果す、請求項１〜９の何れか１項に記載の記憶ユニット。
11. 前記ユニットのうちの少なくとも１つが、シーケンサ（２）、結果処理ユニット（１６）、前記チャンネルと中央設備との間にデータリンク（２３）を確立するように適合されたインタフェースモジュール（２２）、およびマイクロプロセッサコア（２５）のうちの少なくとも１つに相当する、請求項１〜１０の何れか１項に記載の記憶ユニット。
12. 前記調停ユニットが、前記シーケンサ（２）へ出力データストリームを転送するように適合され、前記出力データストリームが命令（３）とシーケンサデータ（４）のうちの少なくとも１つを含む、請求項１１に記載の記憶ユニット。
13. 前記制御ロジックが、前記シーケンサのための命令を含む出力データストリームに対して高い優先度を割り当てるように適合されている、請求項１２に記載の記憶ユニット。
14. 前記調停ユニットが前記結果処理ユニット（１６）から入力データストリームを受信するように適合され、前記入力データストリームが前記共用記憶装置へ書き込まれるべき結果データ（１９）を含む、請求項１１〜１３の何れか１項に記載の記載装置。
15. 前記調停ユニットが前記インタフェースモジュール（２２）とデータストリーム（２４）を交換するように適合され、高い優先度がそのデータストリーム（２４）へ割り当てられる、請求項１１〜１４の何れか１項に記載の記憶ユニット。
16. 前記共用記憶装置（５、２８）がダイナミックＲＡＭである、請求項１〜１５の何れか１項に記載の記憶ユニット。
17. 前記共用記憶装置へ保守要求を供給するように適合されたメモリ保守ユニット（４８）をさらに含む、請求項１〜１６の何れか１項に記載の記憶ユニット。
18. 前記ダイナミックＲＡＭがＲＤＲＡＭである、請求項１６に記載の記憶ユニット。
19. 自動試験機器で使用するためのチャンネル（１）であって、
    請求項１に記載の記憶ユニットと、
    前記記憶ユニットからデータを読み出すとともに少なくとも１つのＤＵＴへ刺激データを供給するように適合されたシーケンサ（２）と、および
    前記少なくとも１つのＤＵＴから得られた結果データ（１９）を評価するとともに前記記憶ユニットへデータを書き込むように適合された結果処理ユニット（１６）とを含む、チャンネル。
20. 前記チャンネル（１）と中央設備との間にデータリンク（２３）を確立するように適合されたインタフェースモジュール（２２）をさらに含む、請求項１９に記載のチャンネル。
21. 少なくとも１つのＤＵＴを試験するように適合された自動試験機器であって、
    請求項１９または２０に記載の少なくとも１つのチャンネル（１）と、および
    前記少なくとも１つのチャンネルを調整するように適合された中央設備とを含む、自動試験機器。
22. 共用記憶装置（５、２８）へのアクセスを調停するための方法であって、前記共用記憶装置（５，２８）が複数のユニットによりアクセスされ、その方法が、
    前記共用記憶装置（５、２８）への対応する書き込みアクセスをセットアップするために入力データストリームの書き込みデータをセグメント化するステップと、
    前記共用記憶装置（５、２８）への書き込みアクセスと読み出しアクセスのシーケンス（４９）をスケジューリングするステップと、
    前記読み出しアクセス期間中に得られた読み出しデータを出力データストリームへ分配するステップとを含む、方法。
23. 好適にはデータ媒体に格納されたソフトウェアプログラムまたは製品であって、
    コンピュータまたはディジタル信号プロセッサのようなデータ処理システムで実行される際に、請求項２２に記載の方法を実行する、ソフトウェアプログラムまたは製品。
    

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