JP2004356420A - Semiconductor device and substrate for mounting device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、とりわけプリント配線基板、および半導体チップを搭載したデバイス搭載基板を積層してなる半導体装置、およびこれに用いられるデバイス搭載基板に関する。
【0002】
【従来の技術】
最近の小型携帯情報電子端末(例えば、携帯電話)などの電子機器は、高機能化および小型化がますます進んでおり、これに伴い、これらの電子機器に用いられる半導体装置に対する高機能化および小型化の要求もさらに増大している。これに対処するため、1つのパッケージ内に複数の半導体チップを配置する技術(マルチチップパッケージ技術:Multi Chip Package。以下、「MCP技術」という。)が一般に確立されている。
【0003】
一般のMCP技術による半導体装置は、図示しないが、プリント配線基板上に第1の半導体チップを搭載し、第2の半導体チップを第1の半導体チップ上に積層した後、第1および第2の半導体チップを覆うように樹脂モールド成型することにより構成される。こうして、実装面積を低減して、半導体装置の単位面積当たりの集積度を向上させる。
【0004】
さらに別のMCP技術による半導体装置は、同様に、プリント配線基板上に複数の半導体チップを積層することにより構成されるが、各半導体チップは、互いに対して一直線上に形成された複数のスルーホールを有し、積層された半導体チップのスルーホールを貫通する導通シャフトが設けられる。これにより、プリント配線基板と各半導体チップが電気的に接続される(例えば、特許文献1の図1および特許文献2の図1を参照されたい。)。
【0005】
【特許文献1】
特開2001−127241号公報
【0006】
【特許文献2】
特開2001−127242号公報
【0007】
【発明が解決しようとする課題】
しかしながら、これらのMCP技術を用いて構成された半導体装置に採用される半導体チップは、プリント配線基板上に積層される前の段階において、簡略的なチップテストが実施されるが、半導体チップの単品状態におけるバーンイン処理の後、さまざまな機能テストを含むファイナルテストを実施できないため、初期不具合を確実に発現させて、これを取り除くためのスクリーニング処理を行うことができない。すなわち、従来式のMCP技術による半導体装置は、複数の半導体チップをプリント配線基板上に積層し、パッケージして、半導体装置として完成させるまで、個々の半導体チップ自体の良否判定ができない。したがって、こうした半導体装置は、不具合のある半導体チップを1つでも含んでいると、全体として不具合品となるので、他の良品の半導体チップを含めて破棄せざるを得ない。その結果、積層される半導体チップ数が多い場合、さらに初期不良率の高い半導体チップを含む場合など、これらの半導体装置の歩留りは著しく低下し、コスト高を招く。
【0008】
さらに上述のMCP技術を用いて、動作時の発熱量が多い半導体チップを積層すると、発熱量の少ない他の半導体チップに過剰な熱を与え、誤作動させる惧れがある。したがって、他の半導体チップに悪影響を与えるリスクが大きいために、発熱量が多い半導体チップをこのように積層することはできなかった。
【0009】
そこで本発明の半導体装置は、バーンイン処理後、ファイナルテストを完了した複数の半導体チップを積層することにより、単位面積当たりの集積度を高く維持しつつ、信頼性が高く、歩留りが良好な半導体装置を提供することを目的とする。
【0010】
また、発熱量が多い半導体チップを同様に積層して、単位面積当たりの集積度を向上できる半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明の半導体装置は、2つの主面を有し、少なくとも一方の主面から所定の方向に延びる複数の導電性シャフトを有するプリント配線基板と、半導体チップが搭載され、導電性シャフトを貫通させる複数の導電性貫通孔を有する少なくとも1つのデバイス搭載基板とを備え、プリント配線基板とデバイス搭載基板が、導電性シャフトおよび導電性貫通孔を介して、電気的に接続されることを特徴とする。
【0012】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明に係る半導体装置の実施の形態を説明する。各実施の形態の説明において、理解を容易にするために方向を表す用語(例えば、「上向き」、「下向き」、「X方向」、「Y方向」、および「Z方向」など)を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
【0013】
実施の形態1.
図1ないし図7を参照しながら、本発明による実施の形態1について以下詳細に説明する。図1に示す実施の形態1の半導体装置1は、概略、プリント配線基板10と、デバイス搭載基板30とを備え、マザーボード50の導電パッド51上に実装される。
【0014】
プリント配線基板10は、絶縁性材料からなり、図1のA−A線からみた(X−Z平面上の)図2に示すように、互いに対向する主面12a,12bと、そのうちの一方の主面(上向き表面)12aから実質的に垂直方向上向き(Z方向)に延びる複数の導電性シャフト14と、ここでは図示しないマザーボード(主回路基板)などの外部デバイスと電気的に接続するための複数の入出力端子16とを有する。導電性シャフト14は、図1に示すように、円形の断面形状を有するが、後述する貫通孔と対応する断面形状であれば任意のものであってもよい。また導電性シャフト14の径および本数も、適用する半導体装置に依存し、例えば、20μmないし3mmの径で、4本ないし数百本であってもよく、本発明を限定するものではない。一方、導電性シャフト14は、任意の導電性材料を用いて構成することができるが、例えば、鋼材に半田層をコーティングしたものなど、銅や半田に比べて硬いものが好ましい。入出力端子16は、図示するように、一般的なリードフレームであってもよい。さらにプリント配線基板10上には、図示しないが、半導体チップを含む任意の電子部品が搭載される。
【0015】
デバイス搭載基板30は、絶縁性材料からなり、とりわけ図3に示すように、そのほぼ中央領域に半導体チップ32と、プリント配線基板10の導電性シャフト14に対応する配置位置に複数の導電性貫通孔34とを有する。半導体チップ32は、詳細図示しないが、ワイヤボンディングまたはボール・グリッド・アレイにより、デバイス搭載基板30に実装することができる。本発明のデバイス搭載基板30は、半導体チップ32を搭載した後、バーンイン処理して、初期不具合を確実に発現させ、任意の機能テストを含むファイナルテストにより、こうした不具合をスクリーニングする。したがって、本発明によれば、バーンイン処理およびファイナルテストを実施した信頼性の高いデバイス搭載基板30を得ることができる。
【0016】
こうして得られた信頼性の高いデバイス搭載基板30を、例えば、適当な位置決め治具を用いて、プリント配線基板10の所定の垂直方向(Z方向)の位置に配置した後、各導電性貫通孔34と対応する導電性シャフト14を電気的に接続することにより、デバイス搭載基板30とプリント配線基板10を電気的に接続する。これを容易にするため、図4の拡大断面図で示すように、デバイス搭載基板30の各導電性貫通孔34において、金メッキなどの配線パターン36上に半田ボールまたは半田ペーストなどの導電性接合部材38をあらかじめ形成しておくことが好ましい。こうして、位置決め後の半田リフロ工程により、容易に導電性貫通孔34と導電性シャフト14を電気的に接続することができる。すなわち、プリント配線基板10とデバイス搭載基板30は、導電性貫通孔34と導電性シャフト14を介して電気的に接続される。なお貫通孔34の断面形状は、上述の通り、導電性シャフト14と実質的に同じ断面形状を有する。
【0017】
上述のように、本発明による半導体装置1によれば、バーンイン処理およびファイナルテストを完了したデバイス搭載基板30を用いてアセンブリしているので、歩留りが高く、従来技術のように、良品の半導体チップを含めて廃棄する無駄が生じにくく、生産効率が向上してコスト削減することができる。
【0018】
デバイス搭載基板30は、図1および図2において、各導電性シャフト14が対応する導電性貫通孔34に貫通するように、プリント配線基板10に実装される。プリント配線基板10とデバイス搭載基板30は、図2に示すように互いに離間させた状態で配置してもよいし、図5に示すようにできるだけ接近させた状態で配置してもよい。デバイス搭載基板30に搭載された半導体チップの動作発熱量が大きく、十分に冷却する必要があるとき、あるいはプリント配線基板10上に実装される電子部品が嵩張るときは、図2に示すように、プリント配線基板10とデバイス搭載基板30を互いに離間させた状態で配置することが好ましい。また、半導体装置1を高さ方向においても小型化したい場合は、図5に示すように接近させた状態で配置する。なお、図2および図5において、半導体チップ32は、デバイス搭載基板30の上向き主面31a上に配置したが、下向き主面31b上に搭載してもよい。
【0019】
本発明のデバイス搭載基板30は、図6(a)に示すように主面31a全体を覆うように、あるいは図6(b)に示すように半導体チップ32だけモールド樹脂40を成型した後に、バーンイン処理およびファイナルテストを実施してもよい。また、バーンイン処理およびファイナルテストを完了したデバイス搭載基板30をプリント配線基板10に実装した後に樹脂モールド成型してもよいし、あるいはまったく樹脂モールド成型しなくてもよい。ただし、図6(a)に示すように主面31a全体を覆うようにモールド樹脂40を成型する場合、モールド樹脂40は、図7(a)に示すように、同様に導電性貫通孔34と位置合わせされた樹脂貫通孔41が設けられる。また、図7(b)に示すように、樹脂貫通孔41の内壁には配線パターン36と電気的に接続された延長された導電性貫通孔34を有することが好ましい。さらに、図7(c)または(d)に示すように、半導体チップ34は、ボール・グリッド・アレイ(Ball Grid Array)またはワイヤボンディングを用いて、デバイス搭載基板30に実装することができる。なお、半導体チップ32にモールド樹脂40を成型する場合、垂直方向の小型化を実現するためには、できるだけ薄いモールド樹脂40を半導体チップ32上に成型する必要がある。
【0020】
変形例1.
実施の形態1による半導体装置1は、プリント配線基板10の上方に1つのデバイス搭載基板30を実装したが、図8に示す変形例1のように、複数(図8では2枚)のデバイス搭載基板30をプリント配線基板10の上方に実装してもよい。こうして、半導体装置1の単位面積当たりの集積度をさらに増大させることができる。また、図9に示すように、プリント配線基板10とデバイス搭載基板30の間、および複数のデバイス搭載基板30の間の垂直方向の間隔を自在に設定することができる。
【0021】
変形例2.
導電性シャフト14は、上記変形例1によれば(図8)、プリント配線基板10の主面12aから垂直方向上向きに延びているが、変形例2によれば(図10)、プリント配線基板10の下向きの主面12bから垂直方向下向きに延びている。すなわち、変形例2のデバイス搭載基板30は、プリント配線基板10の下方に配置されている。さらに換言すると、プリント配線基板10が入出力端子16を介して主回路基板50に実装されたとき、変形例1のプリント配線基板10がデバイス搭載基板30と主回路基板の間に介在するのに対し、変形例2によれば、デバイス搭載基板30がプリント配線基板10と主回路基板の間に介在する。この変形例2による半導体装置1によれば、各半導体チップ32がプリント配線基板10とデバイス搭載基板30の間に挟まれるため、作業工程時の不注意による外力から半導体チップ32を保護しやすい。
【0022】
また変形例2において、変形例1と同様、プリント配線基板10とデバイス搭載基板30の間、および複数のデバイス搭載基板30の間の垂直方向の間隔を自在に設定することができる。さらに、図11に示すように、上記間隙に熱伝導性の高いヒートシンク42を半導体チップ32と接触するように配置して、半導体チップ32から生じる熱量を効率よく外部へ放熱することができる。ヒートシンク42は、非導電性材料を用いて構成してもよいが、導電性材料からなる場合、半導体チップ32と接触する面に絶縁コーティング(図示せず)を形成するか、半導体チップ32にあらかじめモールド樹脂40を成型しておく必要がある。
【0023】
こうして、半導体チップ32の発熱量が非常に多い場合であっても、他の半導体チップに過剰な熱を与えることなく、ヒートシンク42を介して効率的に放熱することができる。したがって、本発明の変形例2によれば、発熱量が多く、熱特性の悪い半導体チップ32も、隣接する半導体チップ32を誤作動させることなく、同様に積層して、集積度を向上させることができる。
【0024】
変形例3.
導電性シャフト14は、上記変形例1によれば(図8)、プリント配線基板10の主面12aから垂直方向上向きに延び、変形例2によれば(図10)、プリント配線基板10の主面12bから垂直方向下向きに延びているのに対し、この変形例3によれば(図12)、プリント配線基板10の主面12a,12bの両方から、それぞれ垂直方向上向きおよび下向きに延びている。こうしてより多くのデバイス搭載基板30をプリント配線基板10に実装することができ、単位面積当たりの集積度が向上する。
【0025】
変形例4.
導電性シャフト14は、上記変形例3によれば(図12)、プリント配線基板10の主面12a,12bの両方からそれぞれ垂直方向上向きおよび下向きに延びているが、この変形例4によれば(図13)、2組の導電性シャフト14a,14bがプリント配線基板10の一方の主面12aから垂直方向上向きに延びている。換言すると、変形例3のプリント配線基板10は、各主面12a,12bから上下方向に延びる複数の第1および第2の導電性シャフトを有する一方、変形例4のプリント配線基板10は、一方の主面12aから上方向に(あるいは一方の主面12bから下方向に)延びる複数の第3および第4の導電性シャフト14a,14bを有する。こうして、形状が異なる複数の半導体チップ32を同一のプリント配線基板10を実装することができる。
【0026】
変形例5.
実施の形態1においては、デバイス搭載基板30をプリント配線基板10の所定の垂直方向の位置に配置するために、適当な位置決め治具を用いた。これに対し、変形例6の半導体装置1においては、デバイス搭載基板30がプリント配線基板10の所定の垂直方向の位置に容易に配置されるように、導電性シャフト14が徐々に先細りする断面形状を有し、導電性貫通孔34が所定の径を有するように、プリント配線基板10およびデバイス搭載基板30を構成する。すなわち、デバイス搭載基板30をプリント配線基板10に実装するとき、図14および図15に示すように、導電性シャフト14と導電性貫通孔34の径が合致するように、デバイス搭載基板30がプリント配線基板10に対して構造的に位置決めされる。
【0027】
択一的には、デバイス搭載基板30を配置する位置において、図16および図17に示すように、導電性シャフト14が段差部44を有する。一方、プリント配線基板10の導電性貫通孔34の径は、段差部44より下方にある導電性シャフト14の径より小さく、段差部44より上方にある導電性シャフト14の径より大きくなるように構成されている。こうして同様に、デバイス搭載基板30がプリント配線基板10に対して構造的に位置決めされる。
【0028】
変形例6.
入出力端子16は、実施の形態1によれば、一般的なリードフレームを有するが(例えば、図1)、変形例6によれば(図18)、半田バンプ18を含む面実装可能なボール・グリッド・アレイ(Ball Grid Array)を構成する。さらに、図18に示す導電性シャフト14の上端部15に半田バンプを形成して、図18に示す半導体装置1を上下反転させてマザーボード50に実装してもよい。
【0029】
変形例7.
変形例3(図12)によれば、プリント配線基板10の入出力端子16は、対向する一対の端面から延びる一般的なリードフレーム16を有し、プリント配線基板10は、その主面がマザーボード50の主面に対して平行となるように実装される。これに対し、変形例7によるプリント配線基板10およびデバイス搭載基板30は、図19の斜視図、およびそのB−B線からみた(X−Z平面上の)図20に示すように、マザーボード(主回路基板)50の主面に対してほぼ垂直となるように実装される。変形例7によるプリント配線基板10とマザーボード50の間の電気的接続は、当業者には理解されるような任意の形態で構成されるが、例えば、図21(a)に示すように、プリント配線基板10の入出力端子16として雄型プラグ20が形成され、マザーボード50の主面52には、このプラグ20を受容して電気的に接続可能な雌型ソケット54を設けてもよい。プラグ20上には配線パターン22が形成され、ソケット54内には配線パターン22を弾性力により挟持して電気的接触を得る弾性ピン55が形成されており、図21(b)に示すように、プリント配線基板10のプラグ20をマザーボード50のソケット54に挿入することにより、プリント配線基板10とマザーボード50が電気的に接続される。
【0030】
実施の形態2.
図22および図23を参照しながら、本発明による実施の形態2について以下詳細に説明する。実施の形態2の半導体装置2は、図22において、概略、プリント配線基板10と、複数の(図22では3枚の)デバイス搭載基板30とを備える。実施の形態2のデバイス搭載基板30は、実施の形態1と同様、プリント配線基板10に組み込む前に、バーンイン処理およびファイナルテストを完了している。
【0031】
実施の形態2のプリント配線基板10は、その主面12a上に固定された複数の板状の導電性支持部24を有する。この導電性支持部24は、図22のC−C線から見た(Y−Z平面上の)図23において矩形の断面形状を有し、X軸方向に延びている。一方、デバイス搭載基板30は、半導体チップ32を有し、その一方の端部に形成された複数の切欠部(係合部)46を有し、切欠部46は、Y−Z平面において、導電性支持部24と実質的に同一の平面形状を有する。とりわけ図23の拡大断面図に示すように、プリント配線基板10の導電性支持部24上には、金メッキなどのパターン配線26が形成され、デバイス搭載基板30の切欠部46上には半田層48があらかじめ形成されている。
【0032】
こうして構成された切欠部46を導電性支持部24に係合させ、半田リフロ工程で切欠部46上の半田層48を溶着させることにより、プリント配線基板10とデバイス搭載基板30を電気的に接続する。
【0033】
こうして構成された半導体装置2は、バーンイン処理およびファイナルテストを完了したデバイス搭載基板30を用いてアセンブリしているので、歩留りが非常に高く、高い集積度を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図1】図1は、本発明に係る実施の形態1による半導体装置の斜視図である。
【図2】図2は、図1のA−A線からみた半導体装置の断面図である。
【図3】図3は、図1の半導体装置に用いられるデバイス搭載基板の斜視図である。
【図4】図4は、図3のデバイス搭載基板の導電性貫通孔を示す拡大断面図である。
【図5】図5は、実施の形態1の半導体装置の断面図である。
【図6】図6は、実施の形態1の半導体装置の断面図である。
【図7】図7は、実施の形態1の半導体装置の断面図である。
【図8】図8は、変形例1の半導体装置を示す断面図である。
【図9】図9は、変形例1の半導体装置を示す断面図である。
【図10】図10は、変形例2の半導体装置を示す断面図である。
【図11】図11は、変形例2の半導体装置を示す断面図である。
【図12】図12は、変形例3の半導体装置を示す断面図である。
【図13】図13は、変形例4の半導体装置を示す断面図である。
【図14】図14は、変形例5の半導体装置を示す断面図である。
【図15】図15は、図14の拡大断面図である。
【図16】図16は、変形例5の半導体装置を示す断面図である。
【図17】図17は、図16の拡大断面図である。
【図18】図18は、変形例6の半導体装置を示す断面図である。
【図19】図19は、変形例7の半導体装置を示す斜視図である。
【図20】図20は、図19のB−B線からみた半導体装置の断面図である。
【図21】図21(a)および(b)は、プリント配線基板のプラグをマザーボードのソケットに挿入する前後の半導体装置の断面図である。
【図22】図22は、本発明に係る実施の形態2による半導体装置の斜視図である。
【図23】図23(a)は、プリント配線基板の導電性支持部をデバイス搭載基板の切欠部に係合させる前における、図22のC−C線からみた半導体装置の断面図で、図23(b)はその拡大図である。
【符号の説明】
1,2 半導体装置、10 プリント配線基板、12 主面、14 導電性シャフト、16 入出力端子、18 半田バンプ、20 プラグ、22 配線パターン、24 導電性支持部、26 配線パターン、30 デバイス搭載基板、32半導体チップ、34 導電性貫通孔、36 配線パターン、38 導電性接合部材、40 モールド樹脂、42 ヒートシンク、44 段差部、46 切欠部(係合部)、48 半田層、50 マザーボード(主回路基板)、51 導電パッド、52 主面、54 ソケット、55 弾性ピン。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a printed wiring board and a device mounting substrate on which a semiconductor chip is mounted are stacked, and a device mounting substrate used for the same.
[0002]
[Prior art]
2. Description of the Related Art Recently, electronic devices such as small portable information electronic terminals (for example, mobile phones) have become increasingly sophisticated and miniaturized. As a result, semiconductor devices used in these electronic devices have become more sophisticated and functional. The demand for miniaturization is further increasing. To cope with this, a technique of arranging a plurality of semiconductor chips in one package (multi-chip package technique: hereinafter referred to as “MCP technique”) has been generally established.
[0003]
Although a semiconductor device based on a general MCP technique is not shown, a first semiconductor chip is mounted on a printed wiring board, and a second semiconductor chip is stacked on the first semiconductor chip. It is configured by resin molding so as to cover the semiconductor chip. Thus, the mounting area is reduced, and the degree of integration per unit area of the semiconductor device is improved.
[0004]
Still another MCP technology-based semiconductor device is similarly configured by stacking a plurality of semiconductor chips on a printed wiring board. Each semiconductor chip has a plurality of through holes formed in a straight line with respect to each other. And a conductive shaft penetrating through holes of the stacked semiconductor chips is provided. Thereby, the printed wiring board and each semiconductor chip are electrically connected (for example, see FIG. 1 of
[0005]
[Patent Document 1]
JP 2001-127241 A
[Patent Document 2]
JP 2001-127242 A
[Problems to be solved by the invention]
However, a simple chip test is performed on a semiconductor chip used in a semiconductor device configured using these MCP techniques before the semiconductor chip is stacked on a printed wiring board. After the burn-in process in the state, a final test including various functional tests cannot be performed. Therefore, it is impossible to reliably perform an initial defect and perform a screening process for removing the defect. That is, in the semiconductor device based on the conventional MCP technology, the quality of each semiconductor chip cannot be determined until a plurality of semiconductor chips are stacked on a printed wiring board, packaged, and completed as a semiconductor device. Therefore, if such a semiconductor device includes at least one defective semiconductor chip, it becomes a defective product as a whole. Therefore, the semiconductor device must be discarded including other good semiconductor chips. As a result, when the number of semiconductor chips to be stacked is large, or when a semiconductor chip having a high initial failure rate is included, the yield of these semiconductor devices is significantly reduced, resulting in an increase in cost.
[0008]
Further, when semiconductor chips generating a large amount of heat during operation are stacked by using the above-described MCP technology, excessive heat may be applied to other semiconductor chips generating a small amount of heat to cause malfunction. Therefore, since there is a great risk of adversely affecting other semiconductor chips, it has not been possible to stack semiconductor chips having a large amount of heat in this way.
[0009]
Therefore, the semiconductor device of the present invention has a high reliability and a good yield while maintaining a high degree of integration per unit area by stacking a plurality of semiconductor chips that have been subjected to the final test after the burn-in process. The purpose is to provide.
[0010]
It is another object of the present invention to provide a semiconductor device in which semiconductor chips having a large amount of heat are similarly stacked to improve the degree of integration per unit area.
[0011]
[Means for Solving the Problems]
A semiconductor device according to the present invention has two main surfaces, a printed wiring board having a plurality of conductive shafts extending in a predetermined direction from at least one main surface, and a semiconductor chip mounted thereon, and the conductive shaft is penetrated. At least one device mounting board having a plurality of conductive through holes is provided, wherein the printed wiring board and the device mounting board are electrically connected via the conductive shaft and the conductive through holes. .
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor device according to the present invention will be described with reference to the accompanying drawings. In the description of the embodiments, terms indicating directions (for example, “upward”, “downward”, “X direction”, “Y direction”, and “Z direction”) are used as appropriate to facilitate understanding. However, this is for explanation, and these terms do not limit the present invention.
[0013]
[0014]
The printed
[0015]
The
[0016]
After the highly reliable
[0017]
As described above, according to the
[0018]
1 and 2, the
[0019]
The
[0020]
In the
[0021]
According to the first modification (FIG. 8), the
[0022]
Further, in the modified example 2, similarly to the modified example 1, the vertical intervals between the printed
[0023]
Thus, even when the heat generated by the
[0024]
According to the first modification (FIG. 8), the
[0025]
Modification 4
According to the third modification (FIG. 12), the
[0026]
Modification 5
In the first embodiment, an appropriate positioning jig is used to arrange the
[0027]
Alternatively, at a position where the
[0028]
Modification 6
According to the first embodiment, the input /
[0029]
Modification 7
According to the third modification (FIG. 12), the input /
[0030]
[0031]
The printed
[0032]
The printed
[0033]
Since the
[Brief description of the drawings]
FIG. 1 is a perspective view of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a sectional view of the semiconductor device taken along line AA of FIG. 1;
FIG. 3 is a perspective view of a device mounting board used in the semiconductor device of FIG. 1;
FIG. 4 is an enlarged sectional view showing a conductive through hole of the device mounting board of FIG. 3;
FIG. 5 is a sectional view of the semiconductor device according to the first embodiment;
FIG. 6 is a sectional view of the semiconductor device according to the first embodiment;
FIG. 7 is a sectional view of the semiconductor device according to the first embodiment;
FIG. 8 is a cross-sectional view illustrating a semiconductor device of a first modification.
FIG. 9 is a cross-sectional view illustrating a semiconductor device of a first modification.
FIG. 10 is a cross-sectional view illustrating a semiconductor device of Modification Example 2.
FIG. 11 is a cross-sectional view illustrating a semiconductor device of
FIG. 12 is a cross-sectional view illustrating a semiconductor device of
FIG. 13 is a cross-sectional view illustrating a semiconductor device according to Modification 4;
FIG. 14 is a cross-sectional view illustrating a semiconductor device of Modification Example 5;
FIG. 15 is an enlarged sectional view of FIG. 14;
FIG. 16 is a cross-sectional view illustrating a semiconductor device of Modification Example 5.
FIG. 17 is an enlarged sectional view of FIG. 16;
FIG. 18 is a cross-sectional view illustrating a semiconductor device of Modification 6;
FIG. 19 is a perspective view showing a semiconductor device of Modification 7;
FIG. 20 is a cross-sectional view of the semiconductor device taken along line BB of FIG. 19;
FIGS. 21A and 21B are cross-sectional views of the semiconductor device before and after a plug of a printed wiring board is inserted into a socket of a motherboard.
FIG. 22 is a perspective view of a semiconductor device according to a second embodiment of the present invention.
FIG. 23A is a cross-sectional view of the semiconductor device taken along line CC of FIG. 22 before a conductive support portion of a printed wiring board is engaged with a notch of a device mounting board. 23 (b) is an enlarged view thereof.
[Explanation of symbols]
1, 2 semiconductor device, 10 printed wiring board, 12 main surface, 14 conductive shaft, 16 input / output terminal, 18 solder bump, 20 plug, 22 wiring pattern, 24 conductive support, 26 wiring pattern, 30 device mounting board , 32 semiconductor chips, 34 conductive through holes, 36 wiring patterns, 38 conductive bonding members, 40 mold resin, 42 heat sinks, 44 step portions, 46 notches (engagement portions), 48 solder layers, 50 mother boards (main circuit) Board), 51 conductive pad, 52 main surface, 54 socket, 55 elastic pin.
Claims (19)
2つの主面を有し、少なくとも一方の主面から所定の方向に延びる複数の導電性シャフトを有するプリント配線基板と、
半導体チップが搭載され、前記導電性シャフトを貫通させる複数の導電性貫通孔を有する少なくとも1つのデバイス搭載基板とを備え、
前記プリント配線基板と前記デバイス搭載基板が、前記導電性シャフトおよび前記導電性貫通孔を介して、電気的に接続されることを特徴とする半導体装置。A semiconductor device,
A printed wiring board having two main surfaces and having a plurality of conductive shafts extending in a predetermined direction from at least one main surface;
A semiconductor chip mounted thereon, comprising: at least one device mounting substrate having a plurality of conductive through holes penetrating the conductive shaft;
A semiconductor device, wherein the printed wiring board and the device mounting board are electrically connected via the conductive shaft and the conductive through-hole.
前記プリント配線基板に、複数の入出力端子が設けられていることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
A semiconductor device, wherein a plurality of input / output terminals are provided on the printed wiring board.
前記入出力端子は、リードフレームを含むことを特徴とする半導体装置。The semiconductor device according to claim 2, wherein:
The semiconductor device, wherein the input / output terminal includes a lead frame.
前記入出力端子は、半田バンプを含むことを特徴とする半導体装置。The semiconductor device according to claim 2, wherein:
The semiconductor device, wherein the input / output terminal includes a solder bump.
さらに、前記プリント配線基板の前記入出力端子が接続される主回路基板を備え、
前記プリント配線基板が前記デバイス搭載基板と前記主回路基板の間に介在することを特徴とする半導体装置。The semiconductor device according to claim 2, wherein:
Further, a main circuit board to which the input / output terminals of the printed wiring board are connected,
A semiconductor device, wherein the printed wiring board is interposed between the device mounting board and the main circuit board.
前記プリント配線基板が前記入出力端子を介して前記主回路基板に実装されたとき、前記デバイス搭載基板が前記プリント配線基板と前記主回路基板の間に介在することを特徴とする半導体装置。The semiconductor device according to claim 2, wherein:
A semiconductor device, wherein when the printed wiring board is mounted on the main circuit board via the input / output terminal, the device mounting board is interposed between the printed wiring board and the main circuit board.
複数の前記デバイス搭載基板が互いに離間して積層されることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
A semiconductor device, wherein a plurality of the device mounting substrates are stacked separately from each other.
複数の前記デバイス搭載基板が積層され、
複数の前記デバイス搭載基板間に設けられた放熱板をさらに有することを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
A plurality of the device mounting boards are stacked,
A semiconductor device further comprising a heat sink provided between the plurality of device mounting substrates.
前記プリント配線基板は、各主面から所定の方向に延びる複数の第1および第2の導電性シャフトを有し、
第1および第2の導電性シャフトがそれぞれ貫通する導電性貫通孔を有する第1および第2のデバイス搭載基板が、前記各導電性シャフトおよび対応する導電性貫通孔を介して、前記プリント配線基板と電気的に接続されることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
The printed wiring board has a plurality of first and second conductive shafts extending in a predetermined direction from each main surface,
First and second device mounting boards each having a conductive through-hole through which the first and second conductive shafts respectively penetrate, via the respective conductive shafts and the corresponding conductive through-holes, the printed wiring board. And a semiconductor device electrically connected to the semiconductor device.
前記プリント配線基板は、一方の主面から所定の方向に延びる複数の第3および第4の導電性シャフトを有し、
第3および第4の導電性シャフトがそれぞれ貫通する導電性貫通孔を有する第3および第4のデバイス搭載基板が、前記各導電性シャフトおよび対応する導電性貫通孔を介して、前記プリント配線基板と電気的に接続されることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
The printed wiring board has a plurality of third and fourth conductive shafts extending in a predetermined direction from one main surface,
Third and fourth device mounting boards each having a conductive through-hole through which the third and fourth conductive shafts pass, respectively, are connected to the printed wiring board via the respective conductive shafts and the corresponding conductive through-holes. And a semiconductor device electrically connected to the semiconductor device.
前記導電性シャフトは、徐々に先細りする断面形状を有することを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
A semiconductor device, wherein the conductive shaft has a cross-sectional shape that gradually tapers.
前記導電性シャフトは、階段状に先細りする断面形状を有することを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
The semiconductor device according to claim 1, wherein the conductive shaft has a stepped tapered cross-sectional shape.
導電性接合部材が導電性貫通孔の近傍に配置されることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
A semiconductor device, wherein a conductive bonding member is arranged near a conductive through-hole.
前記プリント配線基板が電気的に接続される主回路基板をさらに備え、
前記主回路基板の主面が、前記プリント配線基板の主面と実質的に直交することを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
The printed circuit board further includes a main circuit board electrically connected,
A semiconductor device, wherein a main surface of the main circuit board is substantially orthogonal to a main surface of the printed wiring board.
主面上に固定された所定の方向に延びる複数の導電性支持部を有するプリント配線基板と、
半導体チップが搭載され、各支持部と係合する複数の導電性切欠部を有する複数のデバイス搭載基板とを備え、
前記デバイス搭載基板は、プリント配線基板に対して直交するように、これに支持され、かつ前記導電性支持部と前記導電性切欠部を介して、前記プリント配線基板と電気的に接続されることを特徴とする半導体装置。A semiconductor device,
A printed wiring board having a plurality of conductive support portions extending in a predetermined direction fixed on the main surface,
A semiconductor chip is mounted, comprising a plurality of device mounting boards having a plurality of conductive notches to be engaged with each support portion,
The device mounting board is supported by the printed wiring board so as to be orthogonal to the printed wiring board, and is electrically connected to the printed wiring board via the conductive support portion and the conductive notch. A semiconductor device characterized by the above-mentioned.
前記半導体チップは樹脂モールドされることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein:
A semiconductor device, wherein the semiconductor chip is resin-molded.
前記導電性接合部材が前記導電性切欠部の近傍に配置されることを特徴とする半導体装置。The semiconductor device according to claim 15, wherein:
The semiconductor device, wherein the conductive bonding member is arranged near the conductive notch.
前記導電性貫通孔と、前記半導体チップとが電気的に接続されることを特徴とするデバイス搭載基板。A substrate on which a semiconductor chip is mounted and a plurality of conductive through holes capable of penetrating the conductive shaft are formed,
A device mounting board, wherein the conductive through-hole and the semiconductor chip are electrically connected.
前記導電性接合部材が前記導電性貫通孔の近傍に配置されることを特徴とするデバイス搭載基板。The device mounting board according to claim 18, wherein
The device mounting board, wherein the conductive bonding member is arranged near the conductive through hole.
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Application Number | Priority Date | Filing Date | Title |
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JP2003152755A JP2004356420A (en) | 2003-05-29 | 2003-05-29 | Semiconductor device and substrate for mounting device |
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---|---|---|---|---|
JP2008166373A (en) * | 2006-12-27 | 2008-07-17 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
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-
2003
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